KR100343353B1 - 트렌치 캐패시터 구조체 및 그 제조 방법 - Google Patents

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포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
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Abstract

본 발명은 트렌치의 하부 영역 내에 트렌치 전극의 구성 요소로서 내화성 금속 살리사이드(salicide)를 갖는 트렌치 캐패시터를 제조하는 방법에 관한 것이다. 살리사이드를 갖는 트렌치 전극이 비슷한 치수의 통상적인 트렌치 전극과 비교하여 감소된 직렬 저항을 나타내기 때문에, 축소된 기본 룰(ground rule) 메모리 셀 레이아웃 및/또는 감소된 셀 액세스 시간이 가능하게 된다. 본 발명의 트렌치 캐패시터는 특히 DRAM 메모리 셀의 구성 요소로서 유용하다.

Description

트렌치 캐패시터 구조체 및 그 제조 방법{LOW-RESISTANCE SALICIDE FILL FOR TRENCH CAPACITORS}
본 발명은 집적 회로 디바이스용 트렌치 캐패시터의 제조 및 설계에 관한 것으로써, 보다 구체적으로는 동적 랜덤 액세스 메모리(dynamic random access memory: DRAM) 셀 및 이를 포함하는 진보된 메모리 디바이스에서 사용하기 위한 캐패시터에 관한 것이다.
일반적으로, DRAM 셀과 같은 반도체 메모리 디바이스는 대량의 정보를 저장하는 데 사용되는 다수의 메모리 셀을 포함한다. 각 메모리 셀은 전형적으로 전하를 저장하는 캐패시터와 캐패시터의 충전 및 방전 경로를 개폐하는 FET(field effect transistor)를 포함한다. DRAM 집적 회로 칩의 셀 수(및 대응하는 비트의메모리 용량)는 3 년마다 대략 4 배씩 증가되었는데, 이는 메모리 셀 크기를 축소시킴으로써 달성되었다. 그러나, 셀의 크기가 작아질수록 캐패시터를 제조할 면적 또한 감소한다.
더욱이, DRAM 셀 치수가 매 연속하는 세대마다 축소됨에 따라, 트렌치의 깊이는 거의 같은 값을 유지하는 반면 깊은 트렌치 저장 캐패시터의 단면적은 기본룰(ground rule)의 제곱에 반비례하여 줄어든다. 트렌치의 기하학적 구조의 이러한 변화에 따라 깊은 트렌치 내에 포함된 폴리실리콘 전극에 의한 직렬 저항이 크게 증가한다. 증가된 저항은 다시 대응하는 메모리 셀이 액세스될 수 있는 속도를 제한하는 나쁜 결과를 가져올 수 있다.
DRAM 트렌치 캐패시터의 직렬 저항을 줄이는 하나의 방안은 깊은 트렌치 폴리실리콘의 도핑 농도를 증가시키는 것이다. 하지만, 이 방안은 직렬 저항(series resistor)을 단지 미미하게 줄일 뿐이어서, 감소된 치수를 갖는 DRAM 셀의 제조에 응용하는 데 제한이 따른다.
따라서, 트렌치 캐패시터 및 이러한 캐패시터를 내장한 디바이스(예를 들어 DRAM 칩)에서 대두되는 직렬 저항의 문제점에 보다 효과적으로 대처하는 새로운 제조 공정 및/또는 설계에 대한 요구가 지속되고 있다.
따라서, 본 발명의 목적은 트렌치 캐패시터 구조 및 트렌치 캐패시터를 제조하는 방법을 제공하는 것으로서, 주어진 트렌치의 기하학적 구조에 대하여 깊은 트렌치 전극의 분배된 직렬 저항이 상당히 감소된다.
본 발명의 다른 목적은 트렌치 캐패시터 구조 및 트렌치 캐패시터를 제조하는 방법을 제공하는 것으로서, 주어진 트렌치의 기하학적 구조에 대하여 깊은 트렌치 전극의 직렬 캐패시턴스가 상당히 증가된다.
본 발명의 또 다른 목적은 통상적인 DRAM 및 진보된 메모리 셀 디바이스에사용할 수 있는 트렌치 캐패시터 구조를 제공하는 것이다.
본 발명의 일측면에 따르면, 본 발명은 내화성 금속 살리사이드(refractory metal salicide) 재료가 트렌치 캐패시터의 하부 트렌치 영역에 형성되는 공정을 포함한다. 트렌치는 바람직하게 병 모양이다. 본 발명의 공정은,
① 반도체 기판 내에 있으며 좁은 상부 영역 및 넓은 하부 영역을 갖는 저장 트렌치를 트렌치의 넓은 하부 영역 내에 공극(void)을 남기는 폴리실리콘 층으로 충진 단계와,
② 충진 단계 ①에서 제공된 구조를 평탄화하는 단계와,
③ 트렌치의 넓은 하부 영역 내의 공극을 노출시키기 위하여 트렌치의 좁은 상부 영역 내의 폴리실리콘 층을 리세스(recess)하는 단계와,
④ 상기 병 모양 저장 트렌치 위와 상기 좁은 상부 영역 및 넓은 하부 영역 내에 부합적 내화성 금속층을 형성하는 단계와,
⑤ 상기 트렌치의 상기 넓은 하부 영역 내에 내화성 금속 살리사이드 층을 형성하는 단계와,
⑥ 상기 트렌치의 상기 좁은 상부 영역으로부터 부합적 내화성 금속층을 에칭하는 단계와,
⑦ 상기 트렌치를 폴리실리콘으로 충진하는 단계와,
⑧ 단계 ⑦에서 제공된 구조를 평탄화하는 단계
를 바람직하게 포함한다.
단계 ⑤는 트렌치의 넓은 하부 영역에 형성된 내화성 금속을 저저항을 갖는내화성 금속 살리사이드로 변환할 수 있는 선택적 반응을 이용하여 바람직하게 수행된다.
본 발명의 다른 측면은 트렌치 내에 살리사이드를 갖는 트렌치 캐패시터 구조에 관한 것이다. 본 발명의 캐패시터 구조는 DRAM 메모리 셀 내의 저장 캐패시터로서 바람직하게 사용될 수 있다. 본 발명의 캐패시터 구조는 좁은 상부 영역 및 넓은 하부 영역을 갖는 저장 캐패시터를 바람직하게 포함하며, 넓은 하부 영역은 폴리실리콘 외부 층 및 폴리실리콘 내부 층을 포함하고, 폴리실리콘 외부 층 위에는 내화성 금속 살리사이드 층이 형성된다. 저장 트렌치는 병 모양인 것이 바람직하다.
본 발명의 또 다른 측면에 따라, 진보된 메모리 셀 디바이스에 관한 것으로, 진보된 메모리 셀 디바이스는 그 안에 적어도 본 발명의 DRAM 셀 캐패시터 구조를 구성 요소의 하나로서 포함한다.
본 발명의 이러한 측면 및 다른 측면을 이하에서 보다 상세하게 기술할 것이다.
도 1a 내지 1g는 본 발명의 공정 단계에 의해서 형성되며 내화성 금속 살리사이드를 포함하는 병 모양 저장 트렌치 캐패시터 구조의 단면도,
도 2는 도 1g에 도시한 캐패시터 구조로부터 제조될 수 있는 진보된 메모리 셀 디바이스의 단면도.
도면의 주요 부분에 대한 부호의 설명
10 : 병 모양 트렌치 구조 12 : 반도체 기판
14 : 에피택셜 영역 16 : 트렌치
16a : 좁은 상부 영역 16b : 넓은 하부 영역
18 : 매립 플레이트 외방 확산 영역
20 : 유전층 22 : 산화물 칼라
24 : 패드 유전층 26 : 폴리실리콘 층
28 : 공극 30 : 부합적 내화성 금속층
32 : 내화성 금속 살리사이드 층 34 : 부가 폴리실리콘
36 : n-밴드 40 : 어레이 주입 영역
42 : 매립된 띠형상 영역 44 : 게이트 도전체 영역
46 : 어레이 도전체 영역 48 : p-웰
이제 본 출원에 첨부한 도면을 참조하여 본 발명을 보다 상세하게 기술할 것이다. 본 발명이 도면에 도시한 특정 구조에 제한되는 것이 아니라는 것을 알아야만 한다. 도면이 병 모양 트렌치를 도시하고 있으나, 다른 모양의 트렌치를 이용하고 이하에서 기술하는 대체 공극 형성 기법을 채용하여 본 발명을 실시할 수도있다. 다양한 구성 요소에 대하여 선택된 도펀트 유형이 디바이스의 의도된 전기 적 작동을 구현하는 한, 본 발명에서 임의의 유형의 도펀트가 사용될 수 있다는 것 또한 알아야만 한다.
도 1a 내지 1g는 본 발명의 DRAM 셀 캐패시터 구조를 제조하기 위하여 본 발명에서 채용될 수 있는 다양한 공정 단계를 도시한다. 구체적으로, 도 1a는 본 발명의 첫 번째 단계에서 채용되는 초기 상태의 병 모양 트렌치 구조(10)의 단면도를 도시한다. 도 1a에 도시한 병 모양 트렌치 구조는 약도핑된 에피택셜(epitaxial) 영역(14) 및 하나 이상의 패드 유전층(24)을 바람직하게 구비하는 반도체 기판(12)을 포함한다. (전형적으로 실리콘 질화물인) 패드 유전층은 트렌치(16)를 형성하는 데 사용되는 에칭 공정 동안 보호층으로 작용한다. 트렌치(16)는 바람직하게 좁은 상부 영역(16a) 및 넓은 하부 영역(16b)을 구비한다. 몇몇 경우에, 반도체 기판(12)과 패드 유전체(24) 사이에 얇은 산화물 층(도시하지 않음)을 형성하는 것이 바람직할 수도 있다.
반도체 기판(12)은 Si, Ge, GaP, InAs, InP, SiGe, GaAs 또는 다른 Ⅲ/Ⅴ 족 화합물을 포함하지만 여기에 한정되지는 않는 임의의 통상적인 반도체 재료로 형성될 수 있다. 이러한 반도체 재료 중에서, Si로 반도체 기판(12)이 이루어지는 것이매우 바람직하다.
넓은 하부 트렌치 영역(16b)에 매립 플레이트 외방 확산 영역(buried plate outdiffused region)(18) 및 노드(node) 유전층(20)이 도시되어 있다. 좁은 상부 영역(16a)은 실리콘 국부 산화(local oxidation of silicon: LOCOS) 또는 다른 기법으로 형성할 수도 있는 산화물 칼라(oxide collar)(22)를 바람직하게 포함한다.
도 1a에 도시한 초기 상태의 병 모양 구조는 당업자에게 잘 알려진 통상적인 기법을 사용하여 제조한다. 예를 들어, 도 1a의 병 모양 구조는 루(Lu)에게 허여된 미국 특허 제 4,649,625 호, 라지바쿠마(Rajeevakumar)에게 허여된 미국 특허 제 5,658,816 호, 라지바쿠마에게 허여된 미국 특허 제 5,692,281 호에 개시된 공정을 이용하여 제조할 수 있으며, 이들 특허의 개시된 내용은 본 명세서에서 참조로서 인용된다. 트렌치 벽을 통하여 적절한 도전형의 도펀트를 확산시키는 임의의 통상적인 기법에 의하여 매립 플레이트를 형성할 수 있다. 미국 특허 제 5,395,786 호에 개시된 기법을 예로서 참조할 수 있으며, 그 개시된 내용은 본 명세서에서 참조로서 인용된다.
본 발명에 따라, 도 1a에 도시한 구조, 구체적으로 좁은 상부 트렌치 영역(16a) 및 넓은 하부 트렌치 영역(16b)을 넓은 하부 트렌치 영역(16b) 내에 공극(28)을 형성하기에 충분한 증착 조건 하에서 폴리실리콘 층(26)으로 충진한다. 그리고 나서, 폴리실리콘 층(26)을 평탄화하여 도 1b에 도시한 구조를 생성한다.
화학적 기상 증착(chemical vapor deposition: CVD) 또는 저압 화학적 기상 증착(low pressure chemical vapor deposition: LPCVD)과 같은 통상적인 증착 기법을 사용하여 도 1b에 도시한 폴리실리콘 및 공극을 병 모양 트렌치 캐패시터 구조의 하부 트렌치 영역 내에 형성한다. 이들 증착 기법 중, 본 발명에서 폴리실리콘 층(26) 및 공극(28)을 형성하는 데에는 LPCVD가 크게 선호된다. 폴리실리콘 층(26)을 증착하고 공극(28)을 형성하는 데 채용되는 증착 조건은 사용된 특정 기법 및 트렌치의 기하학적 구조에 따라서 변할 수도 있다. 대부분의 경우에, 본 발명에서 이용되는 증착 조건은 폴리실리콘 충진에 통상적으로 이용되는 조건일 것이다. 트렌치 벽 상의 폴리실리콘의 증착에 의해 좁은 영역(16a)이 막힘으로써 공극이 만들어지게 된다. 선택된 증착 조건에 의해 원하는 공극이 형성되지 않으면, 폴리실리콘 평탄화 후 미국 특허 제 5,692,281 호에 개시된 바와 같은 에칭 기법을 이용하여 공극을 형성하거나 확장할 수 있다.
통상적인 평탄화 기법을 이용하여 폴리실리콘을 평탄화할 수 있다. 예를 들어 평탄화 공정을 화학 기계적 연마(chemical mechanical polishing: CMP) 또는 에칭을 이용하여 수행할 수 있다.
평탄화 후, 바람직하게는 폴리실리콘 충진부(26)를 도 1c에 도시한 바와 같이 리세스(recess)함으로써, 좁은 상부 트렌치 영역(16a) 내의 폴리실리콘 층(26)을 선택적으로 제거하여 넓은 하부 영역(16a) 내의 공극(28)을 노출시킨다. 임의의 통상적인 이방성 또는 등방성 에칭 공정을 사용하여 리세싱(recessing) 단계를 수행할 수 있다. 이와 달리, 이방성 및 등방성 에칭 기법을 함께 사용하여 폴리실리콘(26)을 리세스할 수도 있다. 적합한 에칭 기법의 예로 이온 강화 에칭(ion enhanced etching), 이온 유도 에칭(ion induced etching), 플라즈마 에칭, 반응성 이온 에칭, 반응성 이온빔 에칭, 마이크로파 플라즈마 에칭(microwave plasma etching), 화학적 에칭 또는 다른 유사한 에칭 기법 등을 들 수 있다. 바람직하게는 염소 또는 불소와 같은 할로겐(halogen)을 반응성 플라즈마 가스로 사용하는 플라즈마 에칭 공정에 의해 리세싱을 수행한다. 이전에 형성된 공극(28)이 충분한 크기라면, 채용한 리세싱 공정에 의해 트렌치의 넓은 하부 영역(16b)으로부터 폴리실리콘이 실질적으로 제거되지 않는 것이 바람직하다. 전술한 바와 같이, 리세싱 단계 중에 또는 후속 단계에서 공극을 형성하거나 공극 크기를 증가시키는 것이 바람직할 수도 있다.
리세싱 공정 후, 도 1d에 도시한 바와 같이 부합적 내화성 금속층(30)을 증착한다. 부합층을 형성할 수 있는 임의의 통상적인 증착 공정을 사용하여 내화성 금속층을 형성할 수 있다. 적합한 증착 기법의 예로는 CVD, 스퍼터링, 전기 도금, 무전해 도금 또는 다른 유사한 증착 공정이 있다. 바람직하게는 내화성 금속층(30)을 CVD로 형성한다.
층(30)을 형성하는 데 다양한 내화성 금속을 사용할 수 있다. 적합한 내화성 금속의 예로는 Ti, Ta, W, Co, Mo 또는 실리콘을 함유한 재료의 존재 하에 어닐링할 때 금속 살리사이드를 형성할 수 있는 다른 유사한 내화성 금속이 있다. 따라서, 예를 들어 Ti 층이 형성되면, 하기에 설명하는 어닐링 조건에 의해 Ti가 TiSiX(바람직하게는 TiSi2)로 변환될 수 있다.
내화성 금속층(30)을 증착한 후, 넓은 하부 트렌치 영역(16b) 내의 내화성 금속-폴리실리콘 계면에 살리사이드를 형성시키는 어닐링에 의해, 도 1e에 도시한 바와 같이 내화성 금속 살리사이드 층(32)을 영역(16b) 내에 형성한다. 좁은 상부 트렌치 영역(16a) 내에 어떠한 내화성 금속 살리사이드도 형성되지 않는 것이 매우 바람직하다. 영역(16a)에 칼라 산화물(22)이 존재하며 리세싱 단계 중에 영역(16a)으로부터 폴리실리콘이 제거되었기 때문에 영역(16a)에 살리사이드가 형성되는 것이 방지된다.
본 발명에서 채용된 어닐링 단계는 바람직하게 헬륨, 질소, 아르곤 또는 이들의 혼합물과 같은 비산화 분위기 가스의 존재 하에서 수행한다. 어닐링 단계는 대기압 또는 적절한 진공 하에서 수행할 수 있다. 어닐링을 약 5 초 내지 1 시간 동안 약 600 ℃ 내지 1000 ℃의 온도에서 수행하는 것이 바람직하다. 보다 높은 어닐링 온도에서는 전형적으로 보다 짧은 어닐링 시간이 채용되는 반면, 보다 낮은 어닐링 온도에서는 전형적으로 보다 긴 어닐링 시간이 채용된다. 보다 바람직하게는, 어닐링 단계를 약 10 초 내지 60 초 동안 약 700 ℃ 내지 800 ℃의 온도에서 수행한다. 어닐링 단계를 하나의 설정된 온도에서 수행할 수 있으며, 또는 다양한 램프(ramp) 및 소크(soak) 사이클을 이용하여 원하는 온도까지 상승시킬 수 있다.
바람직하게는 본 발명의 어닐링 단계에 의하여 형성된 내화성 금속 살리사이드는 약 15 내지 150 μohm-cm의 측정된 비저항을 갖는다. 보다 바람직하게는, 어닐링 단계에서 형성된 내화성 금속 살리사이드의 비저항은 약 15 내지 25 μohm-cm이다.
트렌치 구조의 넓은 하부 영역(16b)에 원하는 내화성 금속 살리사이드 층(32)을 형성한 후, 상부 영역(16a)의 잔여 내화성 금속층(30)을 제거한다. 이 결과에 따른 구조를 도 1f에 도시한다. 바람직하게는, 내화성 금속을 매우 선택적으로 에칭하는 화학적 습식 에칭 공정을 이용하여 잔여층(30)을 제거한다. 캐패시터 구조의 상부 트렌치 영역으로부터 내화성 금속을 제거할 수 있는 어떠한 화학적 에칭제(etchant)도 본 발명에서 채용할 수 있다. 적합한 화학적 에칭제의 예시적인 예로 H2O2, HCl, HNO3, 초산(acetic acid), 크롬산(chromic acid), 인산(phosphoric acid), 황산(sulfuric acid), 수산화 암모늄(ammonium hydroxide) 또는 다른 유사한 화학적 에칭제가 있다. 이러한 화학적 에칭제를 서로 혼합하거나 물과 혼합한 혼합물 또한 사용할 수도 있다. H2O2가 바람직한 화학적 에칭제이다.
트렌치 구조의 상부 영역(16a)으로부터 내화성 금속(30)을 제거한 후, 폴리실리콘 층(26)을 형성하는 데 이용된 전술한 증착 공정 중의 어느 것이든 사용하여 트렌치를 부가 폴리실리콘(34)으로 충진한다. 그리고 나서, 전술한 평탄화 기법 또는 플라즈마 에칭 중의 어느 것이든 이용하여 캐패시터 구조를 평탄화함으로써, 도 1g에 도시한 캐패시터 구조를 형성한다.
트렌치의 넓은 하부 영역 내에 내화성 살리사이드 층(32)을 포함하는 본 발명의 캐패시터 구조는 그 안에 이러한 금속 살리사이드 층을 포함하지 않는 유사한 구조보다 상당히 감소된 직렬 저항을 갖는다. 전형적으로, 본 발명은 주어진 트렌치 기하학적 구조/기본 룰에 대하여 깊은 트렌치 폴리실리콘에 기인하는 직렬 저항을 100 배 정도 감소시킬 수 있다. 이와 달리, 보다 넓은 캐패시터 구조와 유사한 직렬 저항을 갖는 캐패시터 구조를 보다 더 작은 기본 룰에 의해 생성하는 데 본 발명을 사용할 수도 있다.
도 2에 도시한 메모리 셀과 같은 DRAM 메모리 셀 또는 다른 집적 회로 디바이스 내에 본 발명의 캐패시터 구조를 사용할 수도 있다. 구체적으로, 도 2 의 메모리 셀은 도 1g에 도시한 캐패시터 구조는 물론 n-밴드 영역(36), p-웰(48), 얕은 트렌치 격리 영역(38), 매립된 띠형상(buried strap) 영역(42), 어레이 주입 영역(40), 게이트 도전체 영역(44), 어레이 도전체 영역(46)을 포함한다.
도 2에 도시한 메모리 셀 디바이스는 본 발명의 방법을 얕은 트렌치 격리 영역, 게이트 도전체 영역, 다른 메모리 셀 구성 요소를 형성하는 다른 제조 단계와 함께 사용하여 제조할 수 있으며, 이들 다른 제조 단계는 본 기술 분야의 당업자에게 잘 알려져 있다. n-밴드 영역의 형성은 1998년 2월 4일 공개된 유럽 특허 공개 제 822599 호에 설명되어 있으며, 이 특허 출원의 개시된 내용은 본 명세서에서 참조로서 인용된다. 이러한 제조 단계의 예는 전술한 특허 문헌에 개시되어 있고/되어 있거나 달리 당업자에게 알려진 것이다.
메모리 셀 및 그 제조 방법 이외에, 본 발명의 캐패시터 구조 및 제조 기법은 다른 집적 디바이스 구조 및 디바이스 제조 기법에도 유용하게 사용될 수 있다.
본 발명을 바람직한 실시예를 참조하여 구체적으로 도시하고 기술하였지만, 당업자라면 본 발명의 사상 및 범주를 벗어나지 않고 형식 및 상세한 내용에서 전술한 변화와 다른 변화가 이루어질 수 있다는 것을 알 수 있을 것이다.
본 발명에 따라 병 모양 트렌치 캐패시터의 하부 트렌치 영역에 내화성 금속살리사이드를 형성함으로써, 주어진 트렌치 기하학적 구조에 대하여 깊은 트렌치 전극의 분배된 직렬 저항이 상당히 감소되며 직렬 캐패시터는 상당히 증가되는 트렌치 캐패시터가 제공된다.

Claims (29)

  1. 반도체 기판 내에 트렌치 캐패시터 구조체를 제조하는 방법에 있어서,
    ① ㉠ 좁은 상부 영역 및 넓은 하부 영역을 갖는 트렌치와, ㉡ 상기 넓은 하부 영역을 둘러싸는 전극과, ㉢ 상기 전극이 위치하는 부분의 트렌치를 라이닝(lining)하는 부합적 노드 유전체를 구비하는 반도체 기판을 제공하는 단계와,
    ② 상기 트렌치의 상기 넓은 하부 영역 내에 공극(void)를 남기는 폴리실리콘 층으로 상기 트렌치를 충진하는 단계와,
    ③ 상기 반도체 기판 상에 남아 있는 상기 트렌치 외부에 형성된 임의의 폴리실리콘을 평탄화하는 단계와,
    ④ 상기 트렌치의 상기 좁은 영역 내의 폴리실리콘 층을 제거하여, 상기 트렌치의 상기 넓은 영역 내의 상기 공극을 노출시키는 폴리실리콘 층 제거 단계와,
    ⑤ 상기 트렌치의 상기 좁은 상부 영역 및 상기 넓은 하부 영역 내에 부합적 내화성 금속층을 형성하는 단계와,
    ⑥ 상기 내화성 금속층을 어닐링하여 상기 트렌치의 상기 넓은 하부 영역 내에 내화성 금속 살리사이드(salicide) 층을 형성하는 어닐링 단계와,
    ⑦ 단계 ⑥에 의해 살리사이드되지 않은 임의의 잔여 부합적 내화성 금속층을 상기 트렌치의 상기 좁은 상부 영역으로부터 제거하는 단계와.
    ⑧ 상기 트렌치를 폴리실리콘으로 충진하는 단계와,
    ⑨ 상기 반도체 기판 상에 남아 있는 상기 트렌치 외부에 형성된 임의의 폴리실리콘을 평탄화하여 감소된 분배 직렬 저항을 갖는 트렌치 캐패시터를 형성하는 단계
    를 포함하는 트렌치 캐패시터 구조체 제조 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판이 Si인 트렌치 캐패시터 구조체 제조 방법.
  3. 제 1 항에 있어서,
    상기 전극이 외방 확산된 매립 플레이트(out-diffused buried plate)인 트렌치 캐패시터 구조체 제조 방법.
  4. 제 1 항에 있어서,
    상기 단계 ② 전에 칼라 산화물이 상기 트렌치의 상부 영역을 둘러싸게 제공되는 트렌치 캐패시터 구조체 제조 방법.
  5. 제 1 항에 있어서,
    상기 단계 ②가 저압 화학적 기상 증착에 의해 수행되는 트렌치 캐패시터 구조체 제조 방법.
  6. 제 5 항에 있어서,
    상기 공극이 상기 단계 ②에서 증착된 상기 폴리실리콘으로 완전히 덮히는 트렌치 캐패시터 구조체 제조 방법.
  7. 제 1 항에 있어서,
    상기 단계 ③이 화학 기계적 연마 또는 에칭에 의해 수행되는 트렌치 캐패시터 구조체 제조 방법.
  8. 제 1 항에 있어서,
    상기 제거 단계 ④가 이방성 에칭, 등방성 에칭 또는 이들의 조합에 의하여 상기 폴리실리콘을 에칭하는 단계를 포함하는 트렌치 캐패시터 구조체 제조 방법.
  9. 제 8 항에 있어서,
    상기 에칭 단계가 이온 강화 에칭(ion enhanced etching), 이온 유도에칭(ion induced etching), 플라즈마 에칭, 반응성 이온 에칭, 반응성 이온 빔 에칭 또는 마이크로파 플라즈마 에칭(microwave plasma etching)에 의하여 수행되는 트렌치 캐패시터 구조체 제조 방법.
  10. 제 1 항에 있어서,
    상기 제거 단계 ④가 할로겐(halogen)을 반응성 플라즈마 가스로 사용하는 플라즈마 에칭에 의하여 수행되는 트렌치 캐패시터 구조체 제조 방법.
  11. 제 1 항에 있어서,
    상기 폴리실리콘이 상기 제거 단계 ④에서 상기 좁은 상부 영역으로부터 완전히 제거되는 트렌치 캐패시터 구조체 제조 방법.
  12. 제 1 항에 있어서,
    상기 단계 ⑤가 화학적 기상 증착, 스퍼터링, 전기 도금 또는 무전해 도금(electroless-plating)에 의하여 수행되는 트렌치 캐패시터 구조체 제조 방법.
  13. 제 12 항에 있어서,
    상기 단계 ⑤가 화학적 기상 증착으로 수행되는 트렌치 캐패시터 구조체 제조 방법.
  14. 제 1 항에 있어서,
    상기 내화성 금속이 Ta, W, Co, Ti, Mo로 이루어진 그룹으로부터 선택되는 트렌치 캐패시터 구조체 제조 방법.
  15. 제 1 항에 있어서,
    상기 어닐링이 비산화 분위기에서 수행되는 트렌치 캐패시터 구조체 제조 방법.
  16. 제 15 항에 있어서,
    상기 어닐링이 약 5 분 내지 1 시간 동안 약 600 ℃ 내지 1000 ℃의 온도에서 수행되는 트렌치 캐패시터 구조체 제조 방법.
  17. 제 16 항에 있어서,
    상기 어닐링이 약 10 내지 60 초 동안 약 700 ℃ 내지 800 ℃의 온도에서 수행되는 트렌치 캐패시터 구조체 제조 방법.
  18. 제 1 항에 있어서,
    상기 내화성 금속 살리사이드가 대략 15 내지 150 μohm-cm의 비저항을 갖는 트렌치 캐패시터 구조체 제조 방법.
  19. 제 18 항에 있어서,
    상기 내화성 금속 살리사이드가 대략 15 내지 25 μohm-cm의 비저항을 갖는 트렌치 캐패시터 구조체 제조 방법.
  20. 제 1 항에 있어서,
    상기 내화성 금속이 상기 단계 ⑦에서 H2O2, HCL, HNO3, 초산, 크롬산(chromic acid), 인산(phosphoric acid), 황산(sulfuric acid), 수산화 암모늄(ammonium hydroxide) 및 이들의 혼합물로 이루어진 그룹으로부터 선택된 화학적 에칭제(etchant)로 습식 화학적 에칭에 의해 제거되는 트렌치 캐패시터 구조체 제조 방법.
  21. 제 20 항에 있어서,
    상기 화학적 에칭제가 H2O2인 트렌치 캐패시터 구조체 제조 방법.
  22. 반도체 기판 내의 캐패시터 구조체에 있어서,
    ① 좁은 상부 영역 및 넓은 하부 영역을 갖는 트렌치와,
    ② 상기 넓은 하부 영역을 에워싸는 상기 기판 내의 전극과,
    ③ 상기 전극이 위치하는 부분의 상기 트렌치를 라이닝하는 부합적 노드 유전체와,
    ④ 상기 트렌치 내의 제 2 전극
    을 포함하되,
    상기 넓은 하부 영역 내의 상기 제 2 전극이 상기 노드 유전체 상의 제 1 폴리실리콘 층, 상기 제 1 폴리실리콘 층 상의 내화성 금속 살리사이드, 상기 살리사이드 상의 제 2 폴리실리콘 층을 포함하는 캐패시터 구조체.
  23. 제 22 항에 있어서,
    상기 반도체 기판이 Si인 캐패시터 구조체.
  24. 제 23 항에 있어서,
    상기 좁은 상부 트렌치 영역을 둘러싸는 칼라 산화물을 포함하는 캐패시터 구조체.
  25. 제 22 항에 있어서,
    상기 내화성 금속 살리사이드가 Ta, W, Co, Ti, Mo로 이루어진 그룹으로부터 선택된 내화성 금속을 포함하는 캐패시터 구조체.
  26. 제 22 항에 있어서,
    상기 내화성 금속 살리사이드가 약 15 내지 150 μohm-cm의 비저항을 갖는 캐패시터 구조체.
  27. 제 26 항에 있어서,
    상기 내화성 금속 살리사이드가 약 15 내지 25 μohm-cm의 비저항을 갖는 캐패시터 구조체.
  28. 제 22 항의 트렌치 캐패시터 구조체를 포함하는 메모리 셀 디바이스.
  29. 반도체 기판 내의 캐패시터 구조체에 있어서,
    ① 상부 영역 및 하부 영역을 갖는 트렌치와,
    ② 상기 하부 영역을 둘러싸는 상기 기판 내의 전극과,
    ③ 상기 전극이 위치하는 부분의 트렌치를 라이닝하는 부합적 노드 유전체와,
    ④ 상기 트렌치 내의 제 2 전극
    을 포함하되,
    상기 하부 영역 내의 상기 제 2 전극이 상기 노드 유전체 위의 제 1 폴리실리콘 층, 상기 제 1 폴리실리콘 층 위의 내화성 금속 살리사이드 층, 상기 살리사이드 위의 제 2 폴리실리콘 층을 포함하는 캐패시터 구조체.
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Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6180480B1 (en) * 1998-09-28 2001-01-30 International Business Machines Corporation Germanium or silicon-germanium deep trench fill by melt-flow process
US6379577B2 (en) * 1999-06-10 2002-04-30 International Business Machines Corporation Hydrogen peroxide and acid etchant for a wet etch process
DE10019090A1 (de) * 2000-04-12 2001-10-25 Infineon Technologies Ag Grabenkondensator sowie dazugehöriges Herstellungsverfahren
DE10047221C1 (de) * 2000-09-23 2002-03-14 Infineon Technologies Ag Graben-Kondensator mit einem Isolationskragen und Verfahren zum Herstellen eines solchen Graben-Kondensators
DE10100582A1 (de) 2001-01-09 2002-07-18 Infineon Technologies Ag Verfahren zur Herstellung von Grabenkondensatoren für integrierte Halbleiterspeicher
DE10109218A1 (de) * 2001-02-26 2002-06-27 Infineon Technologies Ag Verfahren zur Herstellung eines Speicherkondensators
DE10109564A1 (de) * 2001-02-28 2002-09-12 Infineon Technologies Ag Grabenkondensator und Verfahren zu seiner Herstellung
JP2002289816A (ja) * 2001-03-23 2002-10-04 Toshiba Corp 半導体装置及びその製造方法
US6451662B1 (en) 2001-10-04 2002-09-17 International Business Machines Corporation Method of forming low-leakage on-chip capacitor
US6746933B1 (en) * 2001-10-26 2004-06-08 International Business Machines Corporation Pitcher-shaped active area for field effect transistor and method of forming same
US6664161B2 (en) * 2002-05-01 2003-12-16 International Business Machines Corporation Method and structure for salicide trench capacitor plate electrode
US6797636B2 (en) * 2002-05-31 2004-09-28 Infineon Technologies Ag Process of fabricating DRAM cells with collar isolation layers
JP2004253474A (ja) * 2003-02-18 2004-09-09 Sharp Corp 不揮発性半導体記憶装置及びその製造方法
JP2004259920A (ja) * 2003-02-26 2004-09-16 Toshiba Corp 半導体装置及びその製造方法
DE10337858B4 (de) * 2003-08-18 2007-04-05 Infineon Technologies Ag Grabenkondensator und Verfahren zur Herstellung eines Grabenkondensators
US6989561B2 (en) * 2003-12-02 2006-01-24 Nanya Technology Corp. Trench capacitor structure
US6953723B2 (en) * 2004-02-02 2005-10-11 Nanya Technology Corporation Method for forming bottle shaped trench
US7259061B2 (en) * 2004-07-15 2007-08-21 Infineon Technologies Ag Method for forming a capacitor for an integrated circuit and integrated circuit
KR100629266B1 (ko) 2004-08-09 2006-09-29 삼성전자주식회사 샐리사이드 공정 및 이를 사용한 반도체 소자의 제조방법
KR101030295B1 (ko) * 2004-12-30 2011-04-20 동부일렉트로닉스 주식회사 반도체 소자의 소자 분리막 검사용 필드 트랜지스터
DE102005012217B4 (de) * 2005-03-15 2007-02-22 Infineon Technologies Austria Ag Lateraler MISFET und Verfahren zur Herstellung desselben
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7557032B2 (en) * 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
KR100739532B1 (ko) 2006-06-09 2007-07-13 삼성전자주식회사 매몰 비트라인 형성 방법
US7494891B2 (en) * 2006-09-21 2009-02-24 International Business Machines Corporation Trench capacitor with void-free conductor fill
KR100780598B1 (ko) * 2006-12-05 2007-11-30 주식회사 하이닉스반도체 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법
US7859113B2 (en) * 2007-02-27 2010-12-28 International Business Machines Corporation Structure including via having refractory metal collar at copper wire and dielectric layer liner-less interface and related method
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8492816B2 (en) 2010-01-11 2013-07-23 International Business Machines Corporation Deep trench decoupling capacitor
CN102270567A (zh) * 2010-06-04 2011-12-07 中芯国际集成电路制造(上海)有限公司 电容器的制作方法
CN102184863B (zh) * 2011-04-08 2013-08-07 昆山华太电子技术有限公司 基于自对准硅化物和钨塞结构的rfldmos及其制备方法
US8846470B2 (en) 2011-06-06 2014-09-30 International Business Machines Corporation Metal trench capacitor and improved isolation and methods of manufacture
CN103390645B (zh) * 2012-05-08 2016-08-03 上海韦尔半导体股份有限公司 横向扩散金属氧化物半导体晶体管及其制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4649625A (en) 1985-10-21 1987-03-17 International Business Machines Corporation Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor
JPS62195171A (ja) * 1986-02-21 1987-08-27 Matsushita Electric Ind Co Ltd 半導体装置
JPS6362371A (ja) 1986-09-03 1988-03-18 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JP2534273B2 (ja) 1987-09-07 1996-09-11 富士通株式会社 半導体装置
JPH04287366A (ja) 1991-03-15 1992-10-12 Mitsubishi Electric Corp 半導体集積回路装置及びその製造方法
JP3146316B2 (ja) * 1991-05-17 2001-03-12 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
JPH0637275A (ja) 1992-07-13 1994-02-10 Toshiba Corp 半導体記憶装置及びその製造方法
US5395786A (en) * 1994-06-30 1995-03-07 International Business Machines Corporation Method of making a DRAM cell with trench capacitor
US5658816A (en) 1995-02-27 1997-08-19 International Business Machines Corporation Method of making DRAM cell with trench under device for 256 Mb DRAM and beyond
US5692281A (en) 1995-10-19 1997-12-02 International Business Machines Corporation Method for making a dual trench capacitor structure
US5905279A (en) * 1996-04-09 1999-05-18 Kabushiki Kaisha Toshiba Low resistant trench fill for a semiconductor device
US5943581A (en) * 1997-11-05 1999-08-24 Vanguard International Semiconductor Corporation Method of fabricating a buried reservoir capacitor structure for high-density dynamic random access memory (DRAM) circuits

Also Published As

Publication number Publication date
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JP3327867B2 (ja) 2002-09-24
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JP2000022101A (ja) 2000-01-21
CN1257309A (zh) 2000-06-21
DE69934357D1 (de) 2007-01-25
US6194755B1 (en) 2001-02-27
EP0967643B1 (en) 2006-12-13

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