JP2009507372A - 珪化された溝形シリコン - Google Patents

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Abstract

溝形シリコンの完全珪化のための方法及び構造が提供される。シリコン（５２）にトレンチ（５０）が設けられている。金属の混合物（５５）がシリコン（５２）上に設けられ、ここで、それら金属のうちの一方は、シリコンが金属中へ拡散するよりもシリコン中へ拡散し易く、金属のうちの他方は、シリコンが金属中へ拡散するよりもシリコン中へ拡散し難い。例示的な混合物は、８０％のニッケルと２０％のコバルトを含んでいる。トレンチ（５０）内のシリコン（５２）は、トレンチ（５０）が比較的高アスペクト比であるにも係わらず、空隙の形成なしに完全に珪化（５６）されることが可能である。他にも色々あるデバイスの中でも特に溝形アクセスデバイス（ＲＡＤ）が、メモリアレイ（１０）のための方法によって形成可能である。
【選択図】図７

Description

本発明は、一般に珪化反応及びその生成物に係り、特には溝中でのシリコンの完全な珪化（珪化物化（silicidation））に関する。
集積回路の設計は、電力消費を低減させ、かつ、速度を増加させようとして、継続的にスケールダウンされつつある。各々の経過世代（passing generation）では、デバイスは、集積化のための各種問題を掲げつつ、より小さくなる傾向にあり、かつ、より高密度に詰め込まれる傾向にある。集積化のための問題の１つは、導電性素子のために提供された小さな容積である。受け入れ可能な回路速度を達成するためには、そのような素子が非常に高い導電率を備えていることが重要である。
他の問題は、高アスペクト比のトレンチ（trenches）又はビア（vias）を配置又は充填することの困難性に関するものである。例えば、ダマシン金属化（damascene metallization）には細長いトレンチが使用され、垂直方向のコンタクトを形成するのには分離されたホール又はビアが使用され、メモリセルキャパシタの形成には基板上にスタックされたトレンチや基板中の深いトレンチが使用される。そのようなビア中へ堆積を行なって高アスペクト比を得ることは、各々の経過世代では、より難問になりつつある。堆積又はそれに続く処理の期間中に、空隙が形成されやすくなり、これによりデバイス生産高が低下してしまう。
本発明の一態様によれば、集積回路中に金属珪化物構造を形成するための方法が提供される。この方法は、部分的に製造された集積回路内に溝（recess）を設けることを含んでいる。この溝内にシリコンが堆積される。上記溝上に上記シリコンと接触させて金属の混合物が堆積され、この金属の混合物は、シリコンに対して反対の拡散係数を有する少なくとも２つの金属を含む。この金属の混合物が溝内で反応させられて、溝内に金属珪化物が形成される。
本発明の他の態様によれば、集積回路用の溝形アクセスデバイス（recessed access device）を形成するための方法が提供される。この方法は、半導体構造中にトレンチをエッチングすることを含んでいる。このトレンチは、誘電体層で内張りされ、この内張りされたトレンチは少なくとも部分的にシリコンで充填される。トレンチ上にはシリコンと接触させて金属層が堆積される。トレンチ内のシリコンは、珪化反応において金属層と完全に反応させられる。
本発明の他の態様によれば、金属珪化物構造を含む集積回路が提供される。金属珪化物により、溝の少なくとも下方部分が空隙なしで充填される。この金属珪化物は少なくとも第１の金属の混合物を含み、この第１の金属は、シリコンが第１の金属中において有するよりも大きな拡散係数をシリコン中において有する。上記金属珪化物は第２の金属をも含み、この第２の金属は、シリコンが第２の金属中において有するよりも小さな拡散係数をシリコン中において有する。
本発明の他の態様によれば、メモリデバイスが提供される。このデバイスは、メモリアレイ中に溝形アクセスデバイスを含んでおり、このデバイスは、半導体基板中の溝と、この溝を内張りする薄い誘電体層と、トレンチの少なくとも一部分を空隙なしで充填する金属珪化物とを含んでいる。
本発明は、好ましい実施形態の詳細な説明及び添付図面から一層良く理解されるであろうが、これらは例示を意図するものであって、本発明を限定するものではない。
本発明の好ましい実施形態はピッチ二重化技術（pitch doubling technique）と組み合わせて示されているが、これらの好ましい実施形態の回路設計が何らかの集積回路内に組み込まれてもよいと理解されるべきである。特に、それらは、論理又はゲートアレイや、ＤＲＡＭ、ＲＡＭ、フラッシュメモリのような揮発性又は不揮発性メモリデバイスを含む電気デバイスのアレイを有する何らかのデバイスを形成するのに、都合良く適用可能である。ここに記載された方法によって形成された集積回路は、マザーボード、デスクトップ又はラップトップコンピュータ、デジタルカメラ、個人向けのデジタル支援機器のような多くの一層大きなシステムにおけるいずれかや、メモリが役立つ多くのデバイスにおけるいずれかに組み入れ可能である。
本発明の一実施形態に従ってレイアウトされた１つのメモリデバイスであるＤＲＡＭの設計及び動作が、図中に示され、また、以下に一層詳細に記載されている。
図１は、メモリデバイス１０の一部分の図を示している。この概略的なレイアウトは、メモリデバイス１０を形成する各種の電気デバイス及びその他の構成要素を示している。勿論、これらの構成要素の多くは、純粋に視覚的な描写で識別できるものではないが、図１中に示された構成要素の幾つかは、それらの機能を強調するために、わざと他の構成要素から識別できるようにしてある。メモリデバイス１０は、電気デバイスの形成される半導体材料の最下レベルを形成する基板１１の上又は中に構築されている。この基板１１は、典型的にはシリコンからできている。勿論、当業者に周知であるように、他の適当な材料（例えば、その他のIII−Ｖ族元素）も使用可能である。その他の構成要素について記述する場合、それらの深さ又は高さは、図２中に最も良く示されているように、基板１１の上面を基準することで最も容易に理解可能である。
図１中には、メモリデバイス１０に沿って延びる４本の細長いワードライン１２ａ、１２ｂ、１２ｃ、１２ｄも示されている。好ましい実施形態においては、これらのワードライン１２はピッチ二重化技術を用いて形成された。特に、これらのワードライン１２は、好ましくは、図３〜９を参照して一層詳細に議論される方法によって形成される。そのような技術を用いることで、結果的に得られる構成のピッチを、フォトリソグラフィ技術によって規定される最小ピッチよりも小さくすることが可能である。例えば、一実施形態においては、結果的に得られる構成のピッチを、フォトリソグラフィ技術によって規定される最小ピッチの半分に等しくすることが可能である。
一般に、ピッチ二重化は、当業者によって良く理解されているように、以下の順序からなるステップによって行なわれ得る。まず、フォトリソグラフィが用いられて、消耗材層及び基板の上に横たわるフォトレジスト層にラインのパターンが形成される。このフォトリソグラフィ技術は、隣接するライン間のピッチ２Ｆを達成し、このピッチは上述したようにフォトリソグラフィの光学特性によって制限される。一実施形態においては、Ｆは６０から１００ｎｍまでの範囲内である。この範囲は、構成を規定するのに使用される最新式のフォトリソグラフィ技術において典型的である。或るフォトリソグラフィシステムではＦは約８６ｎｍに等しいが、他のシステムではＦは約７８ｎｍに等しい。
フォトリソグラフィによって規定された各ラインの幅は、典型的にはＦとして規定されてもよく、これは当業者であれば良く理解し得ることであろう。続いて、このパターンが、エッチングステップ（好ましくは、異方性の）によって、消耗材の下方層に転写されて
もよく、これにより、上記の下方層にプレースホルダ（placeholders）又はマンドレル（mandrels）が形成される。その後、フォトレジストラインが剥離され、マンドレルが異方的にエッチされることが可能で、これにより、隣り合ったマンドレル間の距離が増大される。好ましくは、隣り合ったマンドレル間の距離はＦから３Ｆ／２までに増大される。或いは、異方性の“シュリンク（shrink）”又は“トリム（trim）”エッチングであれば、レジストのレベルで行なわれることも可能であろう。次に、スペーサ材料のコンフォーマル層（conformal layer）がマンドレル上に堆積されてもよい。この材料層は、マンドレルの水平面及び垂直面の両方を覆う。よって、方向性のスペーサエッチにおいて、上記水平面からスペーサ材料を優先的にエッチングすることにより、スペーサ、すなわち他の材料の側壁から延びている材料が、マンドレルの側壁に形成される。その後、残りのマンドレルが、パターン化用のマスクとして共に作用するスペーサの背後のみを残して、選択的に除去される。従って、特定のピッチ２Ｆが、最初には１つの構成及び１つのスペースを規定するパターンを含んでいた場合、それと同じ幅が、今はスペーサによって規定された２つの構成及び２つのスペースを含んでいる。その結果、特定のフォトリソグラフィ技術で達成可能な最小の構成サイズが、有効に減少される。このピッチ二重化の方法は、これが繰り返し行なわれることで構成のサイズが更に減少させられ、これは図３〜９を参照して以下で一層詳細に議論される。
勿論、本技術分野において周知であるように、シュリンク／トリムエッチの範囲や、堆積されるスペーサの厚さが変化されることで、構成及びピッチの各種サイズが達成される。図示された実施形態においては、フォトリソグラフィ技術が２Ｆのピッチを溶解するようにしている一方、この例における構成、すなわちワードライン１２は、Ｆのピッチを有している。このワードライン１２は約Ｆ／２の幅によって規定されており、隣接するワードライン１２ａ、１２ｂ、又は１２ｃ、１２ｄは、同じ幅Ｆ／２だけ分離されている。一方、ピッチ二重化技術の副産物として、離間したワードライン１２ｂ、１２ｃ間の分離部分が３Ｆ／２になっている。好ましい一実施形態においては、分離トレンチが絶縁体で充填され、ワードライン１２ｂ、１２ｃ間の分離部分内に配置されるが、他の実施形態においては、この分離トレンチは存在する必要がない。
３Ｆの距離毎に２本のワードラインが存在しており、これは、３Ｆ／２の有効ピッチとは何なのかを示している。より一般的には、ワードラインは１．２５Ｆと１．９Ｆとの間の有効ピッチを有しているのが好ましい。勿論、ワードラインを規定するのに使用される特定のピッチは、ほんの一例である。他の実施形態においては、ワードラインはもっと一般的な技術によって製造されてもよく、ピッチ二重化が使用される必要はない。一実施形態においては、例えば、ワードラインのそれぞれがＦの幅を有していてもよく、また、Ｆ、２Ｆ、３Ｆ又は何らかの他の幅だけ分離されていてもよい。更に他の実施形態においては、ワードラインが対で形成されている必要もない。例えば、一実施形態においては、ただ１本のワードラインのみが各アクティブ領域を通っている必要がある。
ワードライン１２の全長は、図１中では見ることができないが、典型的な実行例においては、各ワードライン１２は何百個、何千個、又は何百万個のトランジスタを横切って延びている場合がある。ワードライン１２のエッジでは、当業者に周知であるように、ワードライン１２は、典型的には、ワードライン１２に電流を供給可能な電源のようなデバイスに電気的に接続されている。しばしば、ワードライン１２用の電源は、メモリコントローラを介してＣＰＵに間接的に接続されている。
一実施形態においては、ワードライン１２は、ボロンのドープされたシリコンのような、ｐ形半導体からなっている。他の実施形態においては、ワードライン１２は、当業者に周知であるように、ｎ形半導体、金属珪化物、タングステン、又はその他の同様に振舞う材料からなっていてもよい。或る実施形態においては、ワードライン１２は、層構造、混
合構造、又は化学結合構造での各種の材料からなっていてもよい。
図１中に見える水平ラインは、ディジットライン１４ａ、１４ｂによって形成されている。例示的一実施形態においては、これらディジットラインのそれぞれの幅が図１中にＤＬとして示されているが、これはＦに等しい。これらの例示的なディジットライン１４を形成するのに、ピッチ二重化は使用されていない。隣接するディジットライン１４ａ、１４ｂは、好ましい一実施形態においては、図１中にＳとして示されているように、２Ｆに等しい距離だけ分離されている。これらディジットラインのピッチは、好ましくは２．５Ｆよりも大きく、また、好ましくは４Ｆよりも小さい。ピッチ二重化技術を使用しない場合、下限は、勿論、ディジットラインを形成するのに使用されるフォトリソグラフィ技術によって課せられる。一方、この範囲の上限近くでは、フォトリソグラフィの精度が悪くてもよく、従って安価にはなるが、メモリ自身が大型化しすぎてしまう。より好ましい実施形態においては、ディジットラインのピッチが２．７５Ｆと３．２５Ｆとの間である。この範囲は、製造の容易性とチップのサイズとの間で、望ましいバランスを示す。図示された実施形態では、ディジットライン１４は３Ｆのピッチを有している。勿論、他の実施形態では、異なる幅及びスペースが可能である。
ワードライン１２と同様、ディジットライン１４の全長も図１中に見ることができないが、ディジットライン１４は典型的には多くのトランジスタを横切って延びている。ディジットライン１４は、そのエッジでは、当業者に周知であるように、典型的には電流センスアンプに電気的に接続されており、それにより、電源又は電圧源に接続されている。しばしば、ディジットライン１４用の電源は、メモリコントローラを介してＣＰＵに間接的に接続されてもいる。ディジットライン１４間のピッチに一層余裕を持たせた結果、センスアンプが互いに遠く配置されることが可能となり、これにより、それらの製造耐性に余裕が得られ、隣接するディジット信号の容量結合の可能性が低減される。
一実施形態においては、ディジットライン１４は、タングステン、銅、又は銀のような導電性金属からなっている。他の実施形態においては、当業者に周知であるように、他の導電体又は半導体が使用されてもよい。
図１中に見ることのできる他の特徴は、曲線長方形（curvilinear rectangles）内に描かれたアクティブ領域１６であり、これはディジットラインの軸Ｂに対して角度の付いた軸Ａを形成している。これらの長方形は基板１１中のドープト領域又はウェルを表しているが、他の実施形態では、これらの長方形はメモリデバイス１０及び基板１１の中又は上の物理構造又は材料を表している必要はない。アクティブ領域１６は、メモリデバイス１０におけるそれらの部分、すなわち、電界効果トランジスタを含み、かつ、典型的にはフィールド分離要素（例えば、シャロートレンチ分離（ＳＴＩ））によって包囲された部分を規定する。好ましい一実施形態においては、これらのアクティブ領域は、それぞれ、２つのドレイン１８及び１つのソース２０を備えている。これらのソース及びドレインは、当業者に周知であるように、図１に示されたものよりも大きくても小さくてもよい。それらは、当業者に周知の多くの方法のうちのいずれかで製造されてもよい。
他の実施形態においては、アクチィブ領域が１つのソース及び１つのドレインを備えていてもよく、その場合、ソースはディジットラインの近くに形成され、ドレインはワードラインによってソースから離間される。そのような実施形態において、メモリデバイスは図１のメモリデバイス１０と同様に構成されてもよいが、単に、各アクティブ領域を通過する１本のワードラインが存在している必要がある。勿論、他の実施形態では、アクティブ領域が１つのソース及び１つのドレインを備えていてもよく、かつ、メモリデバイスが、図１に示された対になったワードライン１２ｃ、１２ｄと同様に構成された、アクティブ領域の近辺を延びる２本のワードラインを更に備えてもよい。そのような実施形態にお
いては、２本のワードラインの両方がソース及びドレイン間を延びることで、トランジスタの冗長制御を提供するようにしてもよい。
図示されているように、ディジットライン１４は、このディジットラインの行中に横たわる各ソース２０に近接して、かつ、好ましくはその上を、走っている（図２を参照）。一方、各ソース２０は、そのどちらかの側がそれに隣接するドレイン１８からワードライン１２によって離間されている。一実施形態においては、ソース２０及びドレイン１８は、リン又はアンチモンのドープされたシリコンのような、ｎ形半導体材料からなっている。他の実施形態では、ソース２０及びドレイン１８はｐ形半導体からなっていてもよく、又は、当業者に周知であるような他の材料から製造されてもよい。実際、ソース２０及びドレイン１８は同一の化合物から製造される必要はない。
メモリデバイス１０の動作について、アクティブ領域１６のうちの１つの断面を示す図２を参照して、簡単に議論する。ＤＲＡＭの動作の基本的な態様についての更なる議論のためには、シーリーら（Seely et al.）に発行された米国特許第３７３１２８７号でＤＲＡＭについて一層詳細に議論されており、この文献はその参照をもって全体が本開示に含まれる。
図２に示されているように、ドレイン１８及びソース２０は、基板１１の比較的平坦な上面からの突出部を備えていてもよい。好ましい一実施形態においては、ソース２０及びドレイン１８は、基板と一体のものとして製造されており、モノリシックのウェハ又は基板をエッチングすることにより、基板１１の表面に対して盛り上がっている。他の構成例においては、ソース及びドレインの突出部は、当業者に周知の技術を用いて、選択的エピタキシャル堆積によって形成される。
一実施形態においては、ディジットライン１４ｂの少なくとも一部分がソース２０の上面上に位置している。図２中に示されるように、ソース２０はディジットラインプラグ２２によってディジットライン１４ｂに電気的に接続されており、このプラグは、多段に形成されてもよく、或いは図示のように単一段で形成されてもよい。一方、ソース２０は、ワードライン１２ａ、１２ｂによって２つのドレイン１８から離間されている。これらのワードライン１２ａ、１２ｂは、好ましくは、基板１１中に、その表面から下方へ延びるように埋め込まれている。この設計のトランジスタは、しばしば、溝形アクセスデバイス又はＲＡＤと呼ばれる。次に、ドレイン１８は、コンタクトプラグ２８によって、蓄積キャパシタ２４、特に蓄積キャパシタ２４の下方電極２６に、電気的に接続されている。好ましい実施形態においては、蓄積キャパシタ２４は、誘電体材料３２によって基準電極３０から離間された下方電極２６を備えている。この形態において、これらスタック形の蓄積キャパシタ２４は、当業者に周知なように機能する。図示されているように、蓄積キャパシタ２４は、基板１１の平面の上方に配置されるのが好ましいが、他の態様においてはトレンチキャパシタが使用可能である。
一実施形態においては、各蓄積キャパシタ２４の一方の側が基準電極３０を形成しており、一方、下方電極２６がそれに関係付けられたドレイン１８に電気的に接続されている。ワードライン１２ａ、１２ｂは、それが通過する電界効果トランジスタにおけるゲートとして機能し、一方、ディジットライン１４ｂは、これが電気的に接続されたソースのための信号として機能する。従って、ワードライン１２ａ、１２ｂは、好ましくは、ディジットライン１４ｂ上を搬送される（論理「０」又は論理「１」を表す）信号が蓄積キャパシタ２４に書き込まれ又は読み出されるのを、可能にし又は防止することによって、各ドレイン１８に接続された蓄積キャパシタ２４へのアクセスを制御する。よって、関係付けられたドレイン１８に接続された２つのキャパシタ２４のそれぞれは、１ビットのデータ（すなわち、論理「０」又は論理「１」）を含むことが可能である。メモリアレイにおい
て、ディジットライン及びワードラインの組み合わせを選択することで、データを書き込むべき又は読み出すべき蓄積キャパシタ２４が一意に識別可能となる。
次に図１に戻り、メモリデバイス１０のデザイン及び幾何学形状は、更に詳細に議論されてもよい。図１の下方右手の隅に、多くの軸が描かれている。これらの軸は、一般に、メモリデバイス１０を形成する回路要素の縦軸で整列されており、各種の電気デバイス及び構成要素の間に形成される角度を一層明確に示すために描かれている。軸Ａは、アクティブ領域１６の縦軸を示している。各アクティブ領域１６のドレイン１８及びソース２０は、好ましくは、縦軸を規定するのに使用されてもよい、実質的に直線的な関係を有している。図示されているように、アクティブ領域１６の全てが実質的に平行である。勿論、ドレイン１８及びソース２０は、完全に真っ直ぐな線を形成する必要はなく、実際は、これら３点によって実質的な角度が規定されてもよい。従って、或る実施形態においては、軸Ａは、２つのドレイン１８によって規定されてもよく、又は、ソース２０及びただ１つのドレイン１８によって規定されてもよく、或いは、当業者であれば明確に理解されるであろう他の多くの方法で規定されてもよい。アクティブ領域が単一のドレイン及び単一のソースを備えているような他の実施形態においては、軸Ａは単一のドレイン及び単一のソース間の線によって規定されてもよい。
軸Ｂは、ディジットライン１４ｂの縦軸を表している。この図示された実施形態においては、ディジットライン１４ｂは実質的に真っ直ぐな線を形成している。アクティブ領域１６が好ましくは平行であるのと同様に、ディジットライン１４ａ、１４ｂも、好ましくはほぼ平行な軸を形成する。よって、好ましい一実施形態では、全てのアクティブ領域１６の軸Ａが、少なくとも各メモリセルの領域内においてディジットライン１４の軸Ｂに対して同様な角度を形成している。
図１に描かれた好ましい一実施形態においては、軸Ａと軸Ｂとの間に鋭角が形成されている。この図示された実施形態においては、軸Ａと軸Ｂとの間に形成される鋭角θは４５度である。
ディジットライン１４に対してアクティブ領域１６に角度を付けることで、ドレイン１８とそれに関係付けられた蓄積キャパシタ２４との間に延びるコンタクトプラグ２８の配置が容易になる。（図２に描かれた）好ましい実施形態においては、これらのコンタクトプラグ２８はドレイン１８の上面から延びているので、ディジットライン１４がドレイン１８の上部上に延びていなければ、設計が単純化される。ディジットライン１４がこれと同じアクティブ領域１６のソース２０と実質的にオーバラップして接触しているような場合でさえ、アクティブ領域１６に角度を付けることにより、ドレインとコンタクトプラグとの間の電気的接触が容易になるようにディジットライン１４とドレイン１８との間の距離が選択されてもよい。
勿論、角度θは、電気デバイスのピッチを最大にするように選択された数多くの値のうちのいずれかを有していてもよい。当業者にはごく明らかであるように、角度を異ならせれば、隣接するアクティブ領域間には異なるピッチが生じる。一実施形態においては、角度θは１０度と８０度の間であることが好ましい。一層好ましい実施形態においては、角度θは２０度と６０度の間である。更に一層好ましい実施形態においては、角度θは４０度と５０度の間である。
図３〜１０を見ると、メモリデバイス１０のピッチ二重化されたワードライン１２を製造する一方法が一層詳細に描かれている。当業者であれば、図示された実施形態の特定の材料が個々に又は他の族の材料と組み合わされて置換可能である、ということを容易に認識するであろう。図３は、一般的な半導体製造技術に従って薄い臨時層（temporary laye
r）４０が上に形成された半導体基板１１を示しており、上記臨時層は、好ましい一実施形態においては酸化物からなっている。次に、窒化シリコンのようなハードマスク層４２が、基板１１及び臨時層４０の上に堆積される。このハードマスク層４２は、とりわけ、スパッタリング、化学気相蒸着（ＣＶＤ）、又は低温蒸着のような何らかの周知の堆積プロセスによって形成可能である。好ましい実施形態においてはハードマスク層４２は窒化シリコンからなるが、それは例えば酸化シリコン又は以下に述べる選択性エッチステップに適した他の材料で形成されてもよい、と理解されるべきである。
次に、不図示のステップにおいて、ハードマスク層４２は、その上に形成されたフォトレジスト層を用いてパターン化される。このフォトレジスト層は、一般的なフォトリソグラフィ技術を用いてマスクを形成するようにパターン化されてもよく、続いて、トレンチ４６で離間されて（図１に規定されたような）ｙ方向に延びる複数のハードマスク列４４が得られるように、上記パターン化されたフォトレジストを介してハードマスク層４２が異方性エッチされてもよい。その後、このフォトレジスト層は、酸素ベースプラズマを用いることのような一般的な技術によって除去可能である。
図５を参照すると、トレンチ４６がハードマスク層４２中に形成された後、スペーサ材料のコンフォーマル層（conformal layer）がメモリデバイス１０の全面を覆うように堆積されてもよい。好ましくは、このスペーサ材料は基板１１及び臨時層４０に対して選択的にエッチ可能であり、また、基板１１及び臨時層４０はそれぞれスペーサ材料に対して選択的にエッチ可能である。図示された実施形態においては、スペーサ材料はポリシリコンからなっている。スペーサ材料は、例えばＣＶＤ又は物理気相蒸着（ＰＶＤ）のような適当な堆積プロセスを用いて堆積されてもよい。
スペーサ材料をメモリデバイス１０の垂直面上及び水平面上に設けた後、異方性エッチが用いられて、方向性スペーサエッチ中に水平面からスペーサ材料が優先的に除去されてもよい。このようにして、スペーサ材料が、スペーサ４８に、すなわち他の材料の側壁から延びる材料に、形成される。図５に示されるように、スペーサ４８はトレンチ４６内に形成されて、それを狭めている。
図５Ｂを参照すると、次に、第２のハードマスク層４９がメモリデバイス１０の全面上に堆積されてもよい。このハードマスク層４９は、好ましい実施形態においては窒化シリコンであってもよく、好ましくはトレンチ４６を充填するのに十分な厚さまで堆積される。勿論、このハードマスク材料４９は、ＣＶＤ又はＰＶＤを含む数多くの適当な堆積プロセスのうちのいずれかによって堆積されてもよい。十分な量のハードマスク材料４９が堆積された後、スペーサ４８の上や、先に堆積されたハードマスク４２の他の部分の上に形成された過剰部分が、当業者に周知の数多くのプロセスのうちのいずれかによって除去されてもよい。例えば、デバイス１０の表面が図５Ｂ中の点線のレベルまで平坦化されることで、残りのスペーサ４８の側壁がほぼ垂直になるようにしてもよい。例えば化学機械平坦化のような何らかの適当な平坦化プロセスが使用されてもよい。
メモリデバイス１０の上面に露出されているスペーサ４８は、数多くのプロセスのうちのいずれかを用いて剥離されてもよい。図示された実施形態においては、窒化シリコンに対してポリシリコンを選択的に剥離するプロセスが使用されてもよい。例えば、一実施形態においては、選択性ウェットエッチが使用されてもよい。スペーサ４８のエッチされた場所に形成されたトレンチは、基板１１と共に臨時層４０を選択的にエッチする第２のエッチによって、更に深くされる。これらのトレンチはまた、好ましくは、例えばイオンミリング又は反応性イオンエッチングのような方向性プロセスを用いて形成されもする。
図６は、これらのプロセスの結果を示しており、開口及び溝が、フォトリソグラフィ技
術のみを用いて可能な最小ピッチよりも狭い幅で離間されたトレンチ５０の形態をなしている。好ましくは、トレンチ５０は、その上部で約２５ｎｍと７５ｎｍの間の幅を有している。勿論、当業者であれば、図６に示された段階へと到達するのに、ピッチ多重化のための他の多くの技術が使用されてもよい、と認識するであろう。そのような多くの技術は、一般にスペーサプロセスを含んでおり、このような物理蒸着により、フォトリソグラフィ技術単独でよりも小さなピッチを達成可能である。トレンチ５０はまた、典型的には、１：１よりも大きなアスペクト比を有しており、好ましくは２：１よりも大きい。深さが増したことで、利用可能な容積が最大化され、よって、適当な材料で充填する上での困難性を犠牲にして、ワードラインの導電率が最大化される。
これらのトレンチ５０が形成された後、当業者に周知な数多くの方法のうちのいずれかによって、ハードマスク層４２が選択的に剥離される。図７において、ゲート誘電体層５４は、デバイス上に堆積されて熱成長されたブランケットであり、トレンチ５０の内面を内張りしている。図示されたゲート誘電体層５４は、一実施形態においては熱酸化によって形成された酸化シリコンからなっているが、他の実施形態においては、堆積された高Ｋ材料（high K material）であってもよい。続いて、図示された実施形態ではポリシリコンからなるゲート材料層５２も、メモリデバイス１０の全体上に堆積されたブランケットであってよい。一実施形態においては、ゲート層５２がトレンチ５０を完全に満たし、デバイス１０の上面を形成している。好ましい一実施形態においては、このポリシリコンはドープされていない。
トランジスタのドレイン及びソースを規定するための一連のドーピングステップの後、ゲート層５２の上部が基板１１の上面よりも下方に来るまで、トレンチ５０内の非ドープトポリシリコンがエッチバックされる。プロセスのこの段階が、図８に示されている。図８の溝形ポリシリコン５２は、適宜ドープされることで、メモリセルトランジスタ用のワードライン及びゲート電極としての役目をなすことができる。
しかし、好ましくは、アレイ中のゲート電極は、伝統的なポリシリコンゲートよりも高導電性の材料で形成される。これは、溝形ゲート１２（図１及び２を参照）が典型的なゲート電極よりも狭いという事実のためである。金属材料は、全体的にも部分的にも、アレイ中のゲートの小さな体積を補償して、ワードラインに沿った横方向の信号伝搬速度を向上させる。従って、図８の非ドープトポリシリコンは、溝を形成した後にその上に金属を体積させて反応させることにより、珪化（珪化物化）させることが可能である。金属珪化物は、ドープトポリシリコンよりも１０倍良好な導電率を有し、適切な仕事関数を示すことができる。
図９〜１２を参照すると、他の態様においては、溝を形成するのではなく、最初にポリシリコン５２がゲート酸化物５４までエッチバック又は下方平坦化され、これにより、この段階で溝を形成することなく、トレンチ５０内のポリシリコンが分離される。トレンチ５０内のゲート層５２のポリシリコンが珪化（セルフアラインされた珪化）反応下に置かれることで、導電材料５６の層が形成される。金属層５５（図９）は、堆積されたブランケットであってもよく、ポリシリコンゲート層５２上のような、金属がシリコンと接触する場所では、アニールステップによって珪化物材料５６（図１２）が形成されてもよい。一実施形態においては、この珪化金属が、シリコンと、例えばタングステン、チタン、ルテニウム、タンタル、コバルト、又はニッケルのような１つ以上の金属とからなっている。選択性金属エッチは、過剰な金属を除去するが、珪化物５６を除去しない。よって、金属珪化物５６は、ワードラインに沿った横方向の導電率を増加させるセルフアライン層を形成する。
好ましくは、横方向の導電率を最大にするために、ゲート層５２が完全に珪化される。
完全反応はまた、珪化物がトレンチ５０の底まで形成されるのを保証する。図示された溝形アクセスデバイス（ＲＡＤ）においては、その経路がゲートの底を横切って延びるだけでなく、ゲートの側壁にも沿って延びている。よって、珪化が不完全であれば、結果的に、ＲＡＤ経路の長さに沿って異なる仕事関数が得られてしまう。更に、完全珪化により、１つのウェハを横切ってアレイからアレイへと、かつ、ウェハからウェハへと、アレイを横切る同様なゲート仕事関数が保証される。しかし、図示されたトレンチ５０の窮屈な境界線内において、導電材料５６を形成するための単一材料を用いて完全珪化を達成するのは困難であることがわかっている。例えばニッケルかコバルトのどちらかが、高アスペクト比のトレンチ５０内に空隙を形成する傾向にある。他の金属は、溝形アクセスデバイスのための完全珪化に同様な困難性を示している。当業者であれば、完全珪化は、コンタクト開口又はビア、キャパシタ用のスタック形コンテナ形状、キャパシタトレンチ等のような他のタイプの溝内の材料にとって冒険になり得る、ということを認識するであろう。
理論で縛られることを欲しないのであれば、上記空隙の形成は、明らかに、珪化反応中の拡散と、高アスペクト比のトレンチ５０の窮屈な境界線とが組み合わされて生じる。シリコンは、コバルトがシリコン中へ拡散するよりも容易に、コバルト中へ拡散する。従って、シリコンは、反応中にトレンチ５０内に空隙を残しながら移動する傾向にある。更に、高温相変換アニールにより、珪化物がＣｏＳｉからもっと安定したＣｏＳｉ２へと変換される。一方、ニッケルは、シリコンがニッケル中へ拡散するよりも容易に、シリコン中へ拡散し、よって、ＮｉＳｉがＮｉＳｉ２へ変換される反応中に空隙を形成する傾向をも有している。
従って、金属層５５は、好ましくは金属の混合物を含み、その場合、この混合物中の金属のうちの少なくとも２つがシリコンに対して反対の拡散係数を有している。例えば、金属層５５がニッケル及びコバルトの混合物を備えることで、拡散の方向が互いに均衡して空隙形成のリスクを最小化する傾向にあるようにする。この例では、好ましくは、コバルトが混合金属５５の５０ａｔ．％よりも少なく含んでおり、より好ましくは、混合物が約７０〜９０ａｔ．％のＮｉと、約１０〜３０ａｔ．％のＣｏとを含んでいる。そのようなニッケル及びコバルトの混合物により、空隙を形成することなしにゲート層の完全珪化が一層容易に成し遂げられ、よってワードラインに沿った信号伝搬速度が向上する、ということが見出されている。部分的な珪化と比べ、完全珪化されたワードラインは、より大きな導電性を有するだけでなく、その経路の長さ方向に沿って一貫した仕事関数を保証することにもなる。部分的な珪化は、局所的な温度変化等に依存した一貫性のない成分を残す傾向にあるので、完全珪化はまた、アレイを横切ってデバイスからデバイスへの、又はアレイからアレイへの、又はウェハからウェハへの、一層良好な一貫性を示すことになる。
一例では、８０％のＮｉ及び２０％のＣｏを含むスパッタ用ターゲットがポリシリコン５２上にスパッタされて、金属層５５が生成される。続いて、その基板が珪化アニール処理のもとに置かれる。高温（例えば摂氏８００度）のアニール処理は短時間しかできないので、好ましくは、アニール処理は低温で長時間導入される。例えば、基板は摂氏４００〜６００度で２５〜３５分間アニール処理される。実験では、珪化アニール処理は、Ｎ２環境下にあるバッチ炉内に摂氏５００度で３０分間導入された。
当業者であれば、本開示を見ることにより、トレンチ内の完全珪化のための他の適当な金属混合物を容易に選択可能である。シリコンが金属中に拡散するよりも容易にシリコン中に拡散する金属の一例には、Ｎｉ、Ｐｔ、及びＣｕが含まれる。金属がシリコン中に拡散するよりも容易にシリコンが拡散する金属の一例には、Ｃｏ、Ｔｉ、及びＴａが含まれる。
図１０Ａ〜１１Ｂは、酸化シリコンで内張りされた幅５０ｎｍのトレンチ内の、完全珪
化された溝形のＮｉｘＣｏｙＳｉｚゲート材料を示す顕微鏡写真である。図１０Ａ及び１０Ｂは、一対のトレンチの幅を横切る断面を、２つの異なる倍率で示している。図１１Ａ及び１１Ｂは、それらトレンチのうちの一方の長さに沿った断面を、２つの異なる倍率で示している。これらのトレンチは、そのアスペクト比が約３：１となるよう、その上部で約５０ｎｍの幅を有すると共に、約１５０ｎｍの深さを有している。滑らかで均一な構成が観察されており、これはトレンチの少なくとも下方部分を空隙なしに充填している。図１１〜１２の例においては、ポリシリコン５２（図７）が堆積された後に、このポリシリコンがゲート誘電体上面５４までエッチされ、これにより、トレンチ内のシリコンが溝形に形成されることなく分離される。
今、図１２を参照すると、珪化された層５６がトレンチ内に形成可能であり、続いて、それは窒化シリコンのような第２の絶縁層５８によって覆われる。これらの絶縁層５８は、堆積された後にエッチ又は平坦化されてもよい。これにより、導電材料５６は完成後のメモリデバイス１０のワードライン１２ａ、１２ｂを形成し、このワードライン１２ａ、１２ｂは絶縁層５８によって他の回路要素から分離される。よって、当業者によって良く理解されるように、ワードライン１２はピッチ多重化されており、単にフォトリソグラフィ技術を用いた場合に可能なピッチのおおよそ半分のピッチを有している。しかし、本開示の或る態様では、ワードラインがピッチ多重化されるかどうかの利点が提供される、ということに注意されたい。
勿論、他の実施形態においては、ピッチ多重化は、当業者に周知な各種プロセスのうちのいずれかによって行われてもよい。
このように、図示された実施形態の珪化層５６は、トレンチ５０の下方部分を充填し、好ましくはトレンチの高さの５０％超を充填し、一層好ましくは、トレンチの高さの７５％超を充填している。図示された実施形態においては、金属珪化物５６中の金属の約７０〜９０％がニッケルであり、金属珪化物中の金属の約１０〜３０％がコバルトである。
当業者によって認識されるように、好ましい一実施形態においては、上記ステップのうちの幾つかが行なわれる際、周辺の論理が好ましくは同時に規定され、これにより、チップ形成プロセスが一層効率的になる。特に、溝形のワードラインを規定するためのシリコン及び金属の堆積は、周辺のＣＭＯＳトランジスタ用の基板上のゲート電極を、好ましくは同時に規定する。
図１３〜２１を参照すると、他の実施形態によれば、同時に製造されたアレイ中のゲート電極及び周辺の論理領域には、異なる仕事関数及び抵抗率が確立され得る。図示された実施形態においては、これは、周辺のゲートスタックの一部を形成しているポリシリコン層を通ってアレイＲＡＤトレンチをエッチングすることにより、容易に行なわれる。
図１３を参照すると、トレンチが形成される前に、基板１１上にポリシリコン層６０が堆積され得る。このポリシリコン層６０は、まず、薄い誘電体５４ａ（例えば、成長されたゲート酸化物）上に堆積可能である。続いて、図３〜６に関して記載されたようなピッチ二重化マスク（不図示）で基板がパターン化される。図示された実施形態においては、エッチストップ層６１も形成され、これは約１００〜２００オングストロームのＴＥＯＳ堆積された酸化物からなっている。
図１４を参照すると、トレンチ５０が、その上に横たわるエッチストップ層６１、ポリシリコン層６０、その下に横たわる誘電体５４ａ、及び基板１１を通ってエッチされる。続いて、トレンチ壁の酸化等により、ゲート誘電体５４ｂが基板１１の露出部分上に形成可能である。予め存在しているエッチストップ層６１のため、図示のように、ポリシリコ
ン６０の上面上には重要な更なる酸化物は成長しない。
次に、図１５に示されるように、金属材料６２が、ポリシリコン６０上及びトレンチ５０内に堆積され得る。図９〜１２に関して記載したように、トレンチ５０は、好ましくはポリシリコンよりも高い導電性の材料で充填される。図示された実施形態においては、金属材料６２は窒化チタン（ＴｉＮ）からなる。
図１６を参照すると、好ましくは、金属材料６２がエッチバック又は平坦化されて、トレンチ５０内に導電材料６２の分離されたラインが残り、これは酸化物エッチストップ層６１（図１５）上で止まる。エッチバックの後、トレンチ５０内の誘電体層５４ｂが金属材料６２によって保護されながら、ポリシリコン層６０上に横たわるエッチストップ層６１が（例えば、エッチストップ層６１の好ましい酸化物材料のためのＨＦディップを用いて）除去される。次に、金属層６４、６６がシリコン層６０上に堆積される。当業者によって認識されるように、第１の誘電体層５４ａ、ポリシリコン層６０、及びその上に横たわる金属層６４、６６は、周辺におけるトランジスタゲートスタックとしての役目を有し得る。これら全ての層は、関心を置いている両領域（メモリの例では、周辺領域とメモリアレイ領域の両方）に堆積される。ＣＭＯＳ回路のＮＭＯＳ及びＰＭＯＳの両方のためのゲートを規定するのに単一材料の堆積や異なるドーピングステップが使用可能なように、所望のトランジスタ仕事関数が確立されるよう、ポリシリコンが変動的にドープされ得る。上に横たわる金属層６６は、ゲートを制御するラインに沿った横方向の信号伝搬速度を向上させる役割を有することができ、図示された実施形態においてはタングステン（Ｗ）からなっている。間にある金属層６４は、ポリシリコン層６０と上に横たわる層６６との間の接合部分での物理的及び電気的な互換性（例えば、接合力や障壁機能の発揮）を保証可能であり、図示された実施形態においては、窒化チタン、特には金属リッチの金属窒化物からなっている。
図１７を参照すると、ゲートスタックはキャップ層６８をも含んでおり、これは、図示された実施形態では窒化シリコンで形成されている。図１７は、基板の第１の又はメモリアレイ領域７０内にある、金属材料６２で充填されたトレンチ５０を示している。ゲートスタック層５４ａ、６０、６４、６６，及び６８が、アレイ領域７０と、基板の第２の又は周辺の又は論理領域７２の両方を横切って延びている。周辺７２内のトランジスタゲートをパターン化するために、フォトレジストマスク７６が形成されている。
図１８に示されているように、金属層６４、６６を除去するための金属エッチを含む一連のエッチステップが、まずキャップ層６８を介してエッチする。例えば塩素ベースの反応性イオンエッチ（ＲＩＥ）は、図示されたタングステンの厚い層６６及び間にある金属窒化物層６４のような典型的な金属材料を選択的にエッチ可能である一方、下に横たわるポリシリコン層６０上でストップする。高度な選択性により、ポリシリコン６０の露出後、金属材料６２が図示のようにトレンチ５０内に溝形に形成されるまで、金属エッチが続行可能である。
今、図１９を参照すると、アレイトレンチ内に金属ゲート材料を溝形に形成する際に、エッチの化学的性質が切り換わるようにすることも可能であり、また、シリコン６０が同じマスク７６を用いてパターン化可能であり、これにより、周辺７２用のゲートスタック８０のパターン化が完了する。
今、図２０を参照すると、マスクが除去された後にスペーサ層８４が基板上に堆積され、これにより、ゲートスタック層８０がコンフォーマルに（conformally）コーティングされ、アレイトレンチ５０の上部の溝が充填される。図示された実施形態においては、スペーサ層８４は窒化シリコンからなっているが、当業者であれば、数多くの異なる絶縁材
料が使用可能であることを認識するであろう。
図２１に示されるように、次のスペーサエッチ（方向性エッチ）により、ゲートスタック８０の側壁に沿った側壁スペーサ８６が残され、これにより、ソース／ドレイン領域のセルフアラインドーピングが可能になる。しかし、アレイ７２においては、トレンチ上部の浅い溝がスペーサ層８４（図２０を参照）で充填されているので、スペーサエッチにより、アレイ７２内でスペーサ材料がエッチバックされるだけであり、トレンチ５０内のゲート材料を埋めている絶縁キャップ層８８は残される。
当業者であれば、ソース／ドレイン、チャネルのエンハンスメント、ゲート電極、軽くドープされたドレイン（lightly doped drain：ＬＤＤ）、及びハロードーピング（halo doping）を含む、ＣＭＯＳ用の各種ドーピングステップが、ここでは単純化のために省略されている、と認識するであろう。
このように、図１３〜２１の実施形態によれば、アレイ及び周辺内におけるトランジスタの同時プロセスが容易になる。図示された実施形態においては、アレイトランジスタが溝形アクセスデバイス（ＲＡＤ）であり、一方、周辺ゲートが一般的なプレーナＭＯＳトランジスタとして基板１１上に形成されている。周辺においては一般的なＣＭＯＳ回路の流れで記載したが、当業者であれば、周辺のトランジスタが他の形態をとり得るものと認識するであろう。都合良くは、図示された実施形態において、ＲＡＤトレンチ内の金属層が、周辺のゲートスタックをパターン化するのと同時に溝形に形成可能である。更に、周辺の側壁スペーサが、ＲＡＤゲート又はワードライン上の絶縁キャップで同時に形成される。
図示されてはいないが、図２中に示された他の回路要素を形成するのに、一般的なＤＲＡＭ製造技術が使用されてもよい、と理解されるであろう。例えば、図２のドレイン１８及びソース２０を形成するのに、ドーピングの異なるレベルが使用されてもよく、また、スタック形の蓄積キャパシタ２４が複数の堆積及びマスキングステップに従って形成されてもよい。
このデバイスレイアウト及びその製造方法の結果、図１及び２に示された完成されたメモリデバイス１０は、従来のＤＲＡＭに比して数多くの利点を所有している。例えば、各メモリセルのサイズ及びメモリデバイス１０の全体サイズが、隣接するセンスアンプ間の距離を実質的に減少させることなしに、実質的に減少される。更に、ワードライン１２及びディジットライン１４が実質的に異なるピッチを有することで、ディジットライン１４がワードライン１２よりも遥かに大きな離間距離を有することが可能になる。例えば、好ましい一実施形態においては、ワードライン１２が１．５Ｆの有効ピッチを有する一方、ディジットライン１４が３Ｆのピッチを有してもよい。加えて、ディジットライン１４及びワードライン１２を形成するためのステップが、それらを実質的に直線的かつ互いにほぼ垂直にすることによって、単純化される一方、これらの要素に対し角度を付けてアクティブ領域１６を配置することにより、スペースの節約が実現される。この好ましい実施形態におけるワードライン１２はまた、溝形に形成されており、また、従来のＤＲＡＭにおけるレイアウトとは違って、ゲートとアクティブ領域のソース又はドレインとの間の貴重な空間を使い果たすスペーサが存在しない（このことは図２において容易に理解される）。従って、メモリデバイス１０は、一層の高密度化が可能である。
更に、金属の混合物を使用したことで、有害な空隙が形成されることなしに、トレンチ５０内に埋め込まれたシリコンの完全珪化が容易に行なわれる。従って、比較的小体積のワードラインにおいて高導電率が達成可能である。
本発明の或る実施形態を記載してきたが、これらの実施形態は例示のみを目的として提供されたものであって、本発明の範囲を限定することを意図したものではない。実際、ここに記載された新規な方法及びデバイスは、他の各種の形態で具現化されてもよく、更には、ここに記載された方法及びデバイスの形態において、本発明の精神から逸脱することなしに様々な省略、置換、及び変更が行なわれてもよい。添付の特許請求の範囲及びそれと同等のものによって、本発明の範囲及び精神内にある形態や変更がカバーされることが意図されている。
本発明の好ましい一実施形態に従ってレイアウトされたメモリデバイスの概略平面図である。 本発明の好ましい一実施形態に係る、図１のメモリデバイスにおける線２−２に沿った概略側断面図である。 本発明の好ましい一実施形態に係る、図１及び２に示したのと同様なＤＲＡＭアクセストランジスタの形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の好ましい一実施形態に係る、図１及び２に示したのと同様なＤＲＡＭアクセストランジスタの形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の好ましい一実施形態に係る、図１及び２に示したのと同様なＤＲＡＭアクセストランジスタの形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の好ましい一実施形態に係る、図１及び２に示したのと同様なＤＲＡＭアクセストランジスタの形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の好ましい一実施形態に係る、図１及び２に示したのと同様なＤＲＡＭアクセストランジスタの形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の一実施形態に係る、トレンチの溝にシリコンを設けた後であって珪化用の金属を堆積させる前の、図７のデバイスの概略断面図である。 本発明の他の実施形態に係る、トレンチ内のシリコンを平坦化して珪化用の金属を堆積させた後の、図７のデバイスの概略断面図である。 図９のデバイス上に珪化アニール処理が行なわれた後の、メモリアクセスデバイス用の完全に珪化された溝形ゲートを示す顕微鏡写真の図である。 図９のデバイス上に珪化アニール処理が行なわれた後の、メモリアクセスデバイス用の完全に珪化された溝形ゲートを示す顕微鏡写真の図である。 図９のデバイス上に珪化アニール処理が行なわれた後の、メモリアクセスデバイス用の完全に珪化された溝形ゲートを示す顕微鏡写真の図である。 図９のデバイス上に珪化アニール処理が行なわれた後の、メモリアクセスデバイス用の完全に珪化された溝形ゲートを示す顕微鏡写真の図である。 完全に珪化されたゲートをトレンチの溝に設けて埋めた後の、図１０Ａ〜１１Ｂの部分的に製造された半導体デバイスを示す概略断面図である。 本発明の他の実施形態に係る、（図１及び２に示したものと同様な）アレイ中の周辺トランジスタゲートスタック及び溝形アクセスデバイスの同時形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の他の実施形態に係る、（図１及び２に示したものと同様な）アレイ中の周辺トランジスタゲートスタック及び溝形アクセスデバイスの同時形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の他の実施形態に係る、（図１及び２に示したものと同様な）アレイ中の周辺トランジスタゲートスタック及び溝形アクセスデバイスの同時形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の他の実施形態に係る、（図１及び２に示したものと同様な）アレイ中の周辺トランジスタゲートスタック及び溝形アクセスデバイスの同時形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の他の実施形態に係る、（図１及び２に示したものと同様な）アレイ中の周辺トランジスタゲートスタック及び溝形アクセスデバイスの同時形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の他の実施形態に係る、（図１及び２に示したものと同様な）アレイ中の周辺トランジスタゲートスタック及び溝形アクセスデバイスの同時形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の他の実施形態に係る、（図１及び２に示したものと同様な）アレイ中の周辺トランジスタゲートスタック及び溝形アクセスデバイスの同時形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の他の実施形態に係る、（図１及び２に示したものと同様な）アレイ中の周辺トランジスタゲートスタック及び溝形アクセスデバイスの同時形成を示す、半導体デバイスの一部分の一連の断面図である。 本発明の他の実施形態に係る、（図１及び２に示したものと同様な）アレイ中の周辺トランジスタゲートスタック及び溝形アクセスデバイスの同時形成を示す、半導体デバイスの一部分の一連の断面図である。

Claims (31)

  1. 集積回路中に金属珪化物構造を形成する方法であって、
    部分的に製造された集積回路内に溝を設けることと、
    前記溝内にシリコンを堆積させることと、
    前記溝上に前記シリコンと接触する金属の混合物を堆積することであって、該金属の混合物が、シリコンに対して反対の拡散係数を有する少なくとも２つの金属を含むことと、
    前記溝内で前記金属の混合物を前記シリコンと反応させる処理を行なって、前記溝内に金属珪化物を形成することと、
    を備える方法。
  2. 前記反応処理は、前記溝内の前記シリコンを完全に消費することを含む請求項１記載の方法。
  3. 前記金属の混合物は、ニッケル、プラチナ、及び銅からなるグループの中から選択された少なくとも１つの金属を含む請求項１記載の方法。
  4. 前記金属の混合物は、コバルト、チタン、及びタンタルからなるグループの中から選択された少なくとも１つの金属を含む請求項３記載の方法。
  5. 前記金属の混合物は、ニッケル及びコバルトを含む請求項４記載の方法。
  6. 前記金属の混合物は、５０原子パーセント（ａｔ．％）未満のコバルトを含む請求項５記載の方法。
  7. 前記金属の混合物は、約７０〜８０ａｔ．％のニッケルと約１０〜３０ａｔ．％のコバルトとを含む請求項６記載の方法。
  8. 前記反応処理は、約４００度と６００度との間の温度で前記基板をアニール処理することを含む請求項１記載の方法。
  9. 前記アニール処理は、前記部分的に製造された集積回路をバッチ炉内で窒素環境に曝すことを含む請求項８記載の方法。
  10. 前記金属の混合物を堆積させる前に前記溝内の前記シリコンを溝形に形成することを更に含む請求項１記載の方法。
  11. 前記反応処理は、前記溝内の全てのシリコンを完全に消費することを含む請求項１記載の方法。
  12. シリコンを堆積させる前に前記溝内の表面上に薄い誘電体層を形成することを更に含む請求項１１記載の方法。
  13. 前記溝はメモリアレイ用の溝形アクセスデバイスを規定する請求項１２記載の方法。
  14. 前記溝は前記メモリアレイ用のワードラインを規定する細長いトレンチである請求項１３記載の方法。
  15. 前記溝は前記トレンチの上部で約２５ｎｍと７５ｎｍとの間の幅を有する請求項１４記載の方法。
  16. 前記溝形アクセスデバイスは、共通のソース領域を共有する一対の溝形アクセスデバイスのうちの一方を形成する請求項１３記載の方法。
  17. 前記金属の混合物を堆積させる前に、前記堆積されたシリコンを前記溝の上面までエッチバックすることを更に備える請求項１記載の方法。
  18. 前記溝は２：１よりも大きなアスペクト比を有する請求項１記載の方法。
  19. 前記溝を設けることは、ピッチ二重化マスキングプロセスを導入することを含む請求項１記載の方法。
  20. 集積回路用の溝形アクセスデバイスを形成する方法であって、
    半導体構造中にトレンチをエッチングすることと、
    前記トレンチを誘電体層で内張りすることと、
    前記内張りされたトレンチをシリコンで少なくとも部分的に充填することと、
    前記トレンチ上に前記シリコンと接触する金属層を堆積させることと、
    前記トレンチ中の前記シリコンを、珪化反応において前記金属層と完全に反応させることと、
    を備える方法。
  21. 前記金属層を堆積させることは、完全反応を促進するように選択された金属の混合物を堆積させることを含む請求項２０記載の方法。
  22. 前記金属の混合物は第１の金属及び第２の金属を含み、シリコンが前記第１の金属中へ拡散するよりも前記第１の金属がシリコン中へ拡散し易く、シリコンが前記第２の金属中へ拡散するよりも前記第２の金属がシリコン中へ拡散し難い請求項２１記載の方法。
  23. 金属珪化物構造を含む集積回路であって、該構造は溝の少なくとも下方部分を空隙なく充填する金属珪化物を備え、該金属珪化物は少なくとも第１の金属及び第２の金属の混合物を含み、前記第１の金属はシリコンが前記第１の金属中において有するよりも大きな拡散係数をシリコン中において有し、前記第２の金属はシリコンが前記第２の金属中において有するよりも小さな拡散係数をシリコン中において有する、集積回路。
  24. 前記溝は、半導体基板中に形成されたトレンチを備える請求項２３記載の集積回路。
  25. 前記トレンチには誘電体層が内張りされ、前記金属珪化物はメモリアレイ用のワードラインを含む請求項２４記載の集積回路。
  26. 前記溝は、約２：１よりも大きなアスペクト比を規定する請求項２３記載の集積回路。
  27. 前記溝は、約２５ｎｍと７５ｎｍとの間の幅を有する開口を規定する請求項２３記載の集積回路。
  28. 前記金属珪化物はニッケル及びコバルトを含む請求項２３記載の集積回路。
  29. 前記金属珪化物中の金属の約７０〜９０ａｔ．％はニッケルからなる請求項２８記載の集積回路。
  30. 前記金属珪化物中の金属の約１０〜３０ａｔ．％はコバルトからなる請求項２９記載の
    集積回路。
  31. 前記第１の金属はニッケル、プラチナ、及び銅からなるグループの中から選択され、前記第２の金属はコバルト、チタン、及びタンタルからなるグループの中から選択される請求項２３記載の集積回路。
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