KR20080039541A - 실리사이드화된 리세스된 실리콘 - Google Patents

실리사이드화된 리세스된 실리콘 Download PDF

Info

Publication number
KR20080039541A
KR20080039541A KR1020087007864A KR20087007864A KR20080039541A KR 20080039541 A KR20080039541 A KR 20080039541A KR 1020087007864 A KR1020087007864 A KR 1020087007864A KR 20087007864 A KR20087007864 A KR 20087007864A KR 20080039541 A KR20080039541 A KR 20080039541A
Authority
KR
South Korea
Prior art keywords
metal
silicon
recess
trench
metals
Prior art date
Application number
KR1020087007864A
Other languages
English (en)
Other versions
KR100984469B1 (ko
Inventor
하산 네자드
토마스 에이. 피구라
고든 에이. 홀러
래비 아이어
존 마크 멜드림
져스틴 하니쉬
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20080039541A publication Critical patent/KR20080039541A/ko
Application granted granted Critical
Publication of KR100984469B1 publication Critical patent/KR100984469B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24—Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

리세스된 실리콘의 최대한의 실리사이드화(silicidation)를 위한 방법 및 구조가 제공된다. 실리콘(52)이 트렌치(50) 내에 제공된다. 금속들의 혼합물(55)이 실리콘(52) 위에 제공되며, 금속들 중 하나는, 실리콘이 금속에서 확산되는 것보다 용이하게, 실리콘에서 확산되며, 금속들 중 다른 것은, 실리콘이 금속에서 확산되는 것보다 덜 용이하게, 실리콘에서 확산된다. 예시적인 혼합물은 80% 니켈 및 20% 코발트를 포함한다. 트렌치(50) 내의 실리콘(52)은, 트렌치(50)에 대한 비교적 높은 종횡비(aspect ratio)에도 불구하고, 공동을 형성하지 않으면서, 최대로 실리사이드(56)로 되도록 허용된다. 다른 디바이스들 중에서, 리세스된 액세스 디바이스(RAD)가, 메모리 어레이(10)를 위한 방법에 의해 형성될 수 있다.
집적 회로, 실리사이드화, 리세스, 트렌치, 메모리 디바이스

Description

실리사이드화된 리세스된 실리콘{SILICIDED RECESSED SILICON}
전반적으로, 본 발명은 실리사이드화 반응(silicidation reactions) 및 그 제품에 관한 것으로서, 특히, 리세스(recess)에서의 실리콘의 최대 실리사이드화에 관한 것이다.
집적 회로 설계는, 전력 소모를 감소시키고, 속도를 증가시키고자 하는 노력으로, 계속적으로 축소(scaled down)되고 있다. 각각의 현 세대에 있어서, 디바이스는 보다 소형화되고, 보다 밀집되게 패킹되어, 집적에 대해 다양한 문제점을 발생시키고 있다. 집적에 대한 문제점들 중 하나는, 도전성 요소들에 대해 제공되는 작은 볼륨이다. 수용가능한 회로 속도를 달성하기 위해, 그러한 요소에 매우 높은 도전성이 제공되는 것이 중요하다.
다른 문제점들은 높은 종횡비의 트렌치 또는 비아를 라이닝(lining) 또는 충진시에 어려움이 있다는 것이다. 예를 들어, 연장되는 트렌치가 다마신 금속화(damascene metallization)를 위해 이용되고, 절연된 홀 또는 비아가 수직 컨택트 형성을 위해 이용되며, 기판 위의 적층된 트렌치 및 기판 내의 깊은 트렌치가 메모리 셀 커패시터 형성을 위해 이용되는 등의 경우가 있다. 그러한 비아 내에 성막하는 것은, 각각의 현 세대에서의 보다 높은 종횡비로 인해, 더욱 도전적인 과 제가 되고 있다. 성막 또는 후속하는 프로세싱 동안 공동이 쉽게 형성될 수 있어, 보다 낮은 디바이스 수율을 초래한다.
본 발명의 일 양태에 따르면, 집적 회로에 금속 실리사이드 구조를 형성하는 방법이 제공된다. 그러한 방법은 부분적으로 제조된 집적 회로 내에 리세스를 제공하는 것을 포함한다. 실리콘이 리세스 내로 성막된다. 금속들의 혼합물이 리세스 위에 성막되고, 실리콘과 접촉하며, 금속들의 혼합물은 실리콘에 대하여 반대의 확산 계수들을 갖는 적어도 2개의 금속을 포함한다. 금속들의 혼합물 및 실리콘은 리세스에서 반응하여, 리세스 내에 금속 실리사이드를 형성한다.
본 발명의 다른 양태에 따르면, 집적 회로를 위한 리세스된 액세스 디바이스를 형성하는 방법이 제공된다. 그러한 방법은 반도체 구조에 트렌치를 에칭하는 것을 포함한다. 트렌치는 유전체층으로 라이닝되며, 라이닝된 트렌치는 적어도 부분적으로 실리콘으로 충진된다. 금속층이 트렌치 위에 성막되고, 실리콘과 접촉한다. 트렌치에서의 실리콘은 실리사이드화 반응으로 금속층과 최대로 반응된다.
본 발명의 다른 양태에 따르면, 금속 실리사이드 구조를 포함하는 집적 회로가 제공된다. 금속 실리사이드는 리세스의 적어도 하부를 공동없이 충진한다. 금속 실리사이드는 적어도 제1 금속의 혼합물을 포함하며, 제1 금속은 실리콘이 제1 금속에서 갖는 확산 계수보다 큰 확산 계수를 갖는다. 또한, 금속 실리사이드는 제2 금속을 포함하며, 제2 금속은 실리콘이 제2 금속에서 갖는 확산 계수보다 작은 확산 계수를 갖는다.
본 발명의 다른 양태에 따르면, 메모리 소자가 제공된다. 그러한 소자는 반도체 기판 내의 리세스, 리세스를 라이닝하는 얇은 유전체층, 및 트렌치의 적어도 하부를 공동없이 충진하는 금속 실리사이드를 포함하는 메모리 어레이 내에 리세스된 액세스 디바이스를 포함한다.
본 발명은, 본 발명을 예시하지만 한정하지는 않는, 바람직한 실시예의 상세한 설명과 첨부 도면들로부터 더 잘 이해될 것이다.
도 1은 본 발명의 바람직한 실시예에 따라서 레이아웃된 메모리 소자의 개략적인 평면도.
도 2는 본 발명의 바람직한 실시예에 따른 도 1의 2-2 선을 따라서 취해진 메모리 소자의 개략적인 측단면도.
도 3 내지 도 7은 본 발명의 바람직한 실시예에 따른, 도 1 및 도 2의 것들과 유사한 DRAM 액세스 트랜지스터의 형성을 나타낸 반도체 소자의 일부의 일련의 단면도.
도 8은 본 발명의 일 실시예에 따라서 트렌치 내의 실리콘을 리세스(recess)시킨 후 실리사이드화(silicidation)를 위한 금속의 성막 전의 도 7의 디바이스를 나타낸 개략적인 단면도.
도 9는 본 발명의 다른 실시예에 따라서 트렌치 내의 실리콘을 평탄화하고, 실리사이드화를 위해 금속을 성막한 후의 도 7의 디바이스를 나타낸 개략적인 단면 도.
도 10A 내지 도 11B는 도 9의 디바이스에 대하여 실리사이드화 어닐링이 수행된 후의 메모리 액세스 소자들의 최대로 실리사이드화된 리세스 게이트를 나타낸 마이크로사진.
도 12는 최대로 실리사이드화된 게이트를 그 트렌치에 리세스하여 매립한 후의 도 10A 내지 도 11B의 부분적으로 제조된 반도체 소자를 나타낸 개략적인 단면도.
도 13 내지 도 21은 본 발명의 다른 실시예에 따라서 어레이에 주변 트랜지스터 게이트 스택과 리세스 액세스 디바이스(도 1 및 도 2의 것들과 유사함)를 동시에 형성하는 것을 나타낸, 반도체 소자의 일부의 일련의 단면도들.
본 발명의 바람직한 실시예들을 피치 더블링 기법(pitch doubling technique)과 연계하여 설명하지만, 이러한 바람직한 실시예들의 회로 설계는 임의의 집적 회로에 통합될 수 있다는 것이 이해되어야 한다. 특히, 논리 어레이 또는 게이트 어레이, 및 DRAM, RAM, 또는 플래시 메모리 등의 휘발성 또는 비휘발성 메모리 소자를 포함하는, 전기 디바이스의 어레이를 갖는 임의의 디바이스를 형성하도록 적용되는 것이 바람직할 수 있다. 본 명세서에 기재된 방법으로 형성된 집적 회로는, 마더보드, 데스크톱, 또는 랩톱 컴퓨터, 디지털 카메라, PDA, 또는 메모리가 유용한 다수의 디바이스들 중 임의의 것 등의, 다수의 더 큰 시스템 중 임의의 것에 통합될 수 있다.
본 발명의 일 실시예에 따라 레이아웃된, 하나의 메모리 소자, 즉, DRAM의 설계와 기능이 도면들에 도시되어 있으며, 이하에서 더욱 상세하게 설명한다.
도 1은 메모리 소자(10)의 일부를 나타낸 도면이다. 이 개략적인 레이아웃은 메모리 소자(10)를 형성하는 다양한 전기 디바이스들과 기타의 성분들을 나타낸다. 물론, 이들 성분 중 다수는 순수한 시각적 표현에서 구분이 되지 않을 것이며, 도 1에 도시된 성분 중 일부는 그 기능을 강조하기 위하여 다른 성분들과 인위적으로 구분되어 있다. 메모리 소자(10)는, 전기 디바이스들이 형성되는 반도체 재료의 최하위 레벨을 형성하는 기판(11) 상 및 기판(11) 내에 구축된다. 기판(11)은 통상 실리콘을 포함한다. 물론, 당업자에게 공지된 바와 같이, 다른 적합한 재료들(예컨대, 다른 III-V족 원소들)이 사용될 수도 있다. 다른 성분들을 기술하는 경우, 도 2에 가장 잘 나타낸 기판(11)의 상부 표면을 기준으로 그 깊이 또는 높이가 가장 용이하게 이해될 수 있다.
4개의 늘여진(elongate) 워드 라인(12a, 12b, 12c, 및 12d)이 도 1에서 메모리 소자(10)를 따라서 연장하도록 또한 도시되어 있다. 바람직한 실시예에서, 이 워드 라인들(12)은 피치 더블링 기법을 사용하여 형성된다. 특히, 이 워드 라인(12)들은 도 3 내지 도 9를 참조하여 더욱 상세하게 논의될 방법에 의해 형성되는 것이 바람직하다. 이 기법을 이용하면, 결과적인 피쳐들의 피치는 포토리소그라피 기법에 의해 정의되는 최소 피치보다 작을 수 있다. 예를 들어, 일 실시예에서, 결과적인 피쳐들의 피치는 포토리소그래피 기법에 정의된 최소 피치의 1/2과 같을 수 있다.
일반적으로, 피치 더블링은 당업자가 잘 알고 있듯이 이하의 단계의 시퀀스에 의해 수행될 수 있다. 먼저, 포토리소그래피를 이용하여, 연장 가능한 재료층 및 기판 상부를 덮는 포토레지스트층 내에 라인들의 패턴을 형성할 수 있다. 이 포토리소그래피 기법은, 전술한 바와 같이, 포토리소그래피의 광학적 특징에 의해 피치가 제한되는, 2F의 인접하는 라인들 사이의 피치를 달성한다. 일 실시예에서, F는 60 내지 100nm의 범위 내이다. 이 범위는 피쳐들을 정의하는데 이용되는 최신 기술의 포토리소그래피 기법에 있어서 통상적인 것이다. 하나의 포토리소그래피 시스템에서, F는 약 86nm인 반면, 다른 시스템에서 F는 약 78nm이다.
포토리소그래피에 의해 정의되는 각각의 라인 폭 또한, 당업자가 잘 이해하고 있듯이, 통상 F로 정의된다. 그 후, 연장 가능한 재료의 하부층에 에칭 단계(바람직하게는, 이방성)에 의해 패턴이 전사되어, 하부층에 위치유지 부재(placeholder) 또는 맨드릴(mandrel)을 형성할 수 있다. 그 후, 포토레지스트 라인들이 스트립될 수 있으며, 맨드릴이 등방성으로 에칭되어, 이웃하는 맨드릴 사이의 거리를 증가시킬 수 있다. 바람직하게는, 이웃하는 멘드릴과의 거리는 F에서 3F/2로 증가된다. 다른 방법으로, 레지스트 레벨에서 등방성의 "수축" 또는 "트림" 에칭이 수행되었을 수 있다. 그 후, 맨드릴 상에 스페이서 재료의 등각층(conformal layer)이 성막될 수 있다. 이 재료층은 맨드릴의 수평 표면과 수직 표면 양측 모두를 덮는다. 따라서, 방향성(directional) 스페이서 에칭에서 수평 표면으로부터 스페이서 재료를 우선적으로 에칭함으로써, 스페이서, 즉, 다른 재료의 측벽으로부터 연장하는 재료가 맨드릴의 면에 형성된다. 그 후, 나머지 맨드릴 이 선택적으로 제거되어 스페이서만을 남겨서, 패터닝의 마스크로서 역할할 수 있다. 따라서, 주어진 피치(2F)에서, 앞서서는 하나의 피쳐와 하나의 스페이서를 정의하는 패턴을 포함하였지만, 이제 동일한 폭에서 스페이서에 의해 정의되는 2개의 피쳐와 2개의 스페이서를 포함한다. 그 결과, 주어진 포토리소그래피 기법에서 성취가능한 가장 작은 피쳐 사이즈가 효과적으로 감소된다. 이러한 피치 더블링 방법은 그 이상의 피쳐의 사이즈 감소를 위해 반복될 수 있으며, 도 3 내지 도 9를 참조하여 이하에서 더 상세하게 설명한다.
물론, 기술 분야에 공지된 바와 같이, 수축/트림 에칭의 범위와 성막된 스페이서의 두께는 다양한 피쳐와 피치 사이즈를 성취하도록 변화될 수 있다. 도시된 실시예에서, 포토리소그래피 기법은 2F의 피치의 해상도를 갖는 반면, 피쳐, 즉, 본 예의 워드 라인들(12)은 F의 피치를 갖는다. 워드 라인(12)들은 약 F/2의 폭으로 정의되며, 동일한 폭(F/2) 만큼 인접한 워드 라인(12a, 12b 또는 12c, 12d)들이 분리된다. 한편, 피치 더블링 기법의 부산물로서, 스페이서로 분리된 워드 라인(12b, 12c)의 간격은 3F/2이다. 바람직한 실시예에서, 격리 트렌치(isolation trench)는 절연재로 채워지며, 이들 워드 라인(12c, 12c) 사이의 거리 내에 있지만, 다른 실시예에서, 이 격리 트렌치는 존재할 필요가 없다.
3F의 거리마다, 2개의 워드 라인이 존재하여, 3F/2의 유효 피치를 가져온다. 보다 일반적으로, 워드 라인은 1.25F와 1.9F 사이의 유효 피치를 갖는 것이 바람직하다. 물론, 워드 라인을 정의하기 위하여 사용되는 특정 피치는 일례일 뿐이다. 다른 실시예에서, 더 구식의 기법에 의해 워드 라인들이 제조될 수 있으며, 피치 더블링이 사용될 필요는 없다. 일 실시예에서, 예를 들어, 워드 라인들은 각각 F의 폭을 가지며, F, 2F, 3F, 또는 다른 폭만큼 분리되어 있을 수 있다. 또 다른 실시예에서, 워드 라인들이 쌍으로 형성될 필요는 없다. 예를 들어, 일 실시예에서, 하나의 워드 라인만이 각각의 활성 영역을 관통할 필요가 있다.
워드 라인(12)의 전체 길이는 도 1에서는 볼 수 없지만, 전형적인 구현예에서, 각각의 워드 라인(12)은 수백, 수천, 또는 수백만 개의 트랜지스터들을 가로질러 연장할 수 있다. 워드 라인(12)의 에지에서, 당업자에 공지된 바와 같이, 워드 라인(12)들은 통상 워드 라인(12)을 가로질러 전류를 줄 수 있는 전원 등의 디바이스에 전기적으로 결합된다. 종종, 워드 라인(12)의 전원은 메모리 컨트롤러를 통해 CPU에 간접적으로 결합된다.
일 실시예에서, 워드 라인(12)은 붕소가 도핑된 실리콘 등의 p-형 반도체를 포함한다. 다른 실시예에서, 워드 라인(12)은 당업자에 공지된 바와 같이 n-형 반도체, 금속 실리사이드, 텅스텐, 또는 기타의 유사하게 거동하는 재료를 포함할 수 있다. 일부 실시예에서, 워드 라인(12)은 층을 이루거나, 혼합되거나 또는 화학 결합된 구성의 다양한 재료들을 포함할 수 있다.
도 1에 도시된 수평 라인들은 디지트 라인(14a, 14b)에 의해 형성된다. 일 실시예에서, 도 1에서 DL로서 도시된 이들 디지트 라인 각각의 폭은 F와 같다. 이러한 예시적인 디지트 라인(14)을 형성하기 위하여 피치 더블링은 사용되지 않았다. 인접하는 디지트 라인(14a, 14b)들은 바람직한 실시예에서 도 1에서 S로 나타낸 2F와 동일한 거리만큼 분리된다. 디지트 라인의 피치는 2.5F보다 큰 것이 바람 직하며, 4F보다 작은 것이 바람직하다. 피치 더블링 기법이 없다면, 디지트 라인을 형성하기 위해 사용되는 포토리소그래피 기법에 의해 하한이 물론 부과된다. 반면, 이 범위의 상단 근처에서, 포토리소그래피는 덜 정확하며, 따라서, 더 저비용이지만, 메모리 자체는 너무 크게 성장하기 시작한다. 더 바람직한 실시예에서, 디지트 라인의 피치는 2.75F와 3.25F 사이이다. 이 범위는 제조의 용이성과 칩의 사이즈 사이의 바람직한 균형을 나타낸다. 도시된 실시예에서, 디지트 라인(14)은 3F의 피치를 갖는다. 물론, 다른 실시예에서, 상이한 폭과 간격이 가능하다.
워드 라인(12)에서와 같이, 디지트 라인(14)의 전체 길이 또한 도 1에서는 볼 수 없으며, 디지트 라인(14)은 통상 많은 트랜지스터들을 가로질러 연장한다. 디지트 라인(14)의 에지에서, 당업자에 공지된 바와 같이, 디지트 라인(14)은 통상 전류 감지 증폭기들에 전기적으로 결합되어, 전원 또는 전압원에 전기적으로 결합된다. 종종, 디지트 라인(14)을 위한 전원은 또한 메모리 컨트롤러를 통해 CPU에 간접적으로 결합된다. 더욱 완화된 디지트 라인(14) 간의 피치의 결과로서, 감지 증폭기들은 서로 더욱 간격이 떨어져, 제조 허용치를 완화시키고, 인접한 디지트 신호의 커패시턴스 결합의 가능성을 감소시킬 수 있다.
일 실시예에서, 디지트 라인(14)은 텅스텐, 구리, 또는 은 등의 도전성 금속을 포함한다. 다른 실시예에서, 당업자에 공지된 바와 같이 다른 도전체 또는 반도체가 사용될 수 있다.
도 1에서 볼 수 있는 다른 피쳐들로서, 디지트 라인의 축 B에 대하여 각이 진 축 A를 형성하는 곡선형의 직사각형들 내에 도시된 활성 영역(16)들이 있다. 이 직사각형들은 기판(11) 내의 도핑된 영역 또는 우물을 나타내지만; 다른 실시예에서, 이 직사각형들이 메모리 소자(10)와 기판(11) 내에 또는 그 위에 물리적인 구조 또는 재료를 제공할 필요는 없다. 활성 영역(16)은 전계 효과 트랜지스터를 포함하며 통상적으로 필드 격리 구성요소(예컨대, STI: Shallow Trench Isolation)로 둘러싸인 메모리 소자(10)의 부분들을 정의한다. 바람직한 일 실시예에서, 이러한 활성 영역 각각은 2개의 드레인(18)과 하나의 소스(20)를 포함한다. 소스와 드레인은 당업자에 공지된 바와 같이 도 1에 도시된 것보다 더 크거나 작을 수 있다. 이들은 당업자에 공지된 다수의 방법 중 임의의 방법으로 제조될 수도 있다.
다른 실시예에서, 활성 영역들은 하나의 소스와 하나의 드레인을 구비하며, 소스는 디지트 라인 근처에 형성되고, 드레인은 워드 라인에 의해 소스로부터 분리된다. 이러한 실시예에서, 메모리 소자가 도 1의 메모리 소자(10)와 마찬가지로 구성될 수는 있지만, 각각의 활성 영역을 관통하는 워드 라인이 하나만 필요하다. 물론, 다른 실시예에서, 활성 영역은 하나의 소스와 하나의 드레인을 포함할 수도 있으며, 메모리 소자는 도 1의 쌍을 이룬 워드 라인(12c, 12d)과 마찬가지로 구성되는, 활성 영역 근처에서 연장하는 2개의 워드 라인을 더 포함할 수도 있다. 이러한 실시예에서, 2개의 워드 라인은 소스와 드레인 사이에서 양측 모두 연장하여, 트랜지스터의 중복 제어를 제공할 수도 있다.
도시된 바와 같이, 디지트 라인(14)은 디지트 라인의 행에 놓인 각각의 소스(20)에 가까이, 바람직하게는 그 위에서(도 2 참조) 연장한다. 한편, 각각의 소스(20)는 워드 라인(12)에 의해 자신의 인접한 드레인(18)들로부터 양쪽으로 분리 된다. 일 실시예에서, 소스(20)와 드레인(18)은 인 또는 안티몬으로 도핑된 실리콘과 같은 n-형 반도체 재료를 포함한다. 다른 실시예들에서, 소스(20)와 드레인(18)은 p-형 반도체를 포함할 수 있으며, 또는 당업자에 공지된 바와 같이, 다른 재료들로 제조될 수도 있다. 사실, 소스(20)와 드레인(18)이 동일한 화합물로 제조될 필요는 없다.
메모리 소자(10)의 기능이, 활성 영역(16) 중 하나의 단면도인 도 2를 참조하여 간략하게 논의된다. DRAM이 기능하는 기본적인 방법에 대한 그 이상의 논의에 대하여는, 그 전체가 본 명세서에 참조로서 포함된, Seely 등에게 허여된 미국 특허 제3,731,287호에서 더 상세하게 DRAM을 논하고 있다.
도 2에 도시된 바와 같이, 드레인(18)과 소스(20)는 기판(11)의 상대적으로 평탄한 상부 표면으로부터 돌출부를 포함할 수 있다. 바람직한 일 실시예에서, 소스(20)와 드레인(18)은 기판(11)과 함께 하나의 단편으로 제조되며, 모놀리식(monolithic) 웨이퍼 또는 기판을 에칭함으로써 기판(11)의 표면보다 상승된다. 다른 실시예에서, 소스와 드레인 돌출부는 당업자에 공지된 기법들을 이용한 선택적 에피텍셜 성막에 의해 형성된다.
일 실시예에서, 디지트 라인(14b)의 적어도 일부가 소스(20)의 상부 표면 상에 위치된다. 도 2에 도시된 바와 같이, 소스(20)는 디지트 라인 플러그(22)에 의해 디지트 라인(14b)에 전기 결합되고, 그 플러그는 도시된 바와 같이 다단 또는 하나의 단으로 형성될 수 있다. 한편, 소스(20)는 워드 라인(12a, 12b)에 의해 2개의 드레인으로부터 분리된다. 워드 라인(12a, 12b)은 기판(11)에 임베드되어, 기판으로부터 하방으로 연장하는 것이 바람직하다. 이러한 설계의 트랜지스터들은 종종 리세스 액세스 디바이스(Recessed Access Devices) 또는 RAD라고 불린다. 드레인(18)은 이번에는 저장 커패시터(24)에 전기적으로 결합되며, 특히, 콘택트 플러그(28)에 의해 저장 커패시터(24)의 하부 전극(26)에 전기적으로 결합된다. 바람직한 실시예에서, 저장 커패시터(24)는 유전성 재료(32)에 의해 기준 전극(30)으로부터 분리된 하부 전극(26)을 포함한다. 본 구성에 있어서, 이러한 스택형의 저장 커패시터(24)들은 당업자에 공지된 방식으로 기능한다. 도시된 바와 같이, 저장 커패시터(24)는 기판(11)의 평면 위에 위치되는 것이 바람직하지만, 트렌치 커패시터가 다른 구성에서 사용될 수 있다.
일 실시예에서, 모든 저장 커패시터(24)의 일측은 기준 전극(30)을 형성하는 한편, 하부 전극(26)은 관련된 드레인(18)에 전기적으로 결합된다. 워드 라인(12a, 12b)은 그들이 관통하는 전계 효과 트랜지스터에서 게이트로서 기능하는 반면, 디지트 라인(14b)은 그것이 전기적으로 결합되는 소스들에 대한 신호로서 기능한다. 따라서, 워드 라인(12a, 12b)은 디지트 라인(14b)에 운반되는 신호(논리 "0" 또는 논리 "1"을 나타냄)가 저장 커패시터(24)에 기입되거나, 이로부터 판독되는 것을 허용 또는 방지함으로써 각각의 드레인(18)에 결합되는 저장 커패시터(24)에 대한 액세스를 제어하는 것이 바람직하다. 따라서, 관련된 드레인(18)에 접속된 2개의 커패시터(24) 각각은 1 비트의 데이터를 포함할 수 있다(즉, 논리 "0" 또는 논리 "1"). 메모리 어레이에서, 선택되는 디지트 라인과 워드 라인의 조합은 데이터가 기입 또는 판독되어야 하는 저장 커패시터(24)를 고유하게 식별할 수 있 다.
이제 다시 도 1을 참조하여, 메모리 소자(10)의 설계 및 기하형태를 더 자세하게 설명한다. 도 1의 우측 하방에, 다수의 축이 도시되어 있다. 이 축들은 일반적으로 메모리 소자(10)를 형성하는 회로 구성요소들의 종방향 축에 대하여 정렬되며, 각종 전기 디바이스들과 성분들 사이에 형성되는 각들을 더 분명하게 나타내도록 도시되어 있다. 축 A는 활성 영역(16)의 종방향 축을 나타낸다. 각각의 활성 영역(16)의 드레인(18)과 소스(20)는, 종방향 축을 정의하기 위하여 사용될 수 있는 실질적으로 선형 관계를 갖는 것이 바람직하다. 도시된 바와 같이, 활성 영역(16) 전체는 실질적으로 평행하다. 물론, 드레인(18)과 소스(20)는 절대적으로 직선을 형성할 필요는 없으며, 실제로, 이 3개의 점에 의해 실질적인 각도가 정의될 수 있다는 것을 알 수 있을 것이다. 따라서, 일부 실시예에서, 축 A는 2개의 드레인(18)에 의해, 또는 드레인(18) 중 하나와 소스(20)에 의해, 또는 당업자에 자명한 다수의 다른 방법으로 정의될 수 있다. 활성 영역이 하나의 드레인과 하나의 소스를 포함하는 다른 실시예에서, 축 A는 하나의 드레인과 하나의 소스 사이의 라인에 의해 정의될 수 있다.
축 B는 디지트 라인(14b)의 종방향 축을 나타낸다. 도시된 실시예에서, 디지트 라인(14b)은 실질적으로 직선을 형성한다. 활성 영역(16)들이 평행하는 것이 바람직한 것과 같이, 디지트 라인(14a, 14b) 또한 대략적으로 평행한 축을 형성하는 것이 바람직하다. 따라서, 바람직한 실시예에서, 모든 활성 영역(16)의 축 A는, 적어도 각각의 메모리 셀의 영역에 있어서, 디지트 라인(14)의 모든 축 B와 동 일한 각을 형성한다.
도 1에 도시된 바람직한 실시예에서, 축 A와 축 B 사이에 예각이 형성된다. 도시된 실시예에서, 축 A와 축 B 사이에 정의된 이 예각(θ)은 45°이다.
디지트 라인(14)에 대한 활성 영역(16)의 각도는, 콘택트 플러그(28)의 위치가 드레인(18) 및 연관된 저장 커패시터(24)와의 사이에 연장될 수 있도록 한다. 이러한 콘택트 플러그(28)는 바람직한 실시예에서(도 2에 도시됨) 드레인(18)의 상부 표면으로부터 연장하기 때문에, 디지트 라인(14)이 드레인(18)의 상부 상으로 연장하지 않는다면 엔지니어링이 간편화된다. 활성 영역(16)에 각을 부여함으로써, 디지트 라인(14)이 동일한 활성 영역(16)의 소스(20)와 실질적으로 중첩하여 접촉하더라도, 디지트 라인(14)과 드레인(18) 사이의 거리가 드레인과 콘택트 플러그와의 사이의 전자적인 콘택트를 용이하게 하도록 선택될 수 있다.
물론, 각도(θ)는 전기 디바이스들의 피치를 최대화하도록 선택되는 다수의 값 중 임의의 값을 가질 수 있다. 당업자에게 명백한 바와 같이, 상이한 각도는 인접한 활성 영역 사이에 상이한 피치를 부여하게 된다. 일 실시예에서, 각도(θ)는 10°와 80°사이인 것이 바람직하다. 더 바람직한 실시예에서, 각도(θ)는 20°와 60°사이이다. 더 바람직한 실시예에서, 각도(θ)는 40°와 50°사이이다.
도 3 내지 도 10로 돌아가서, 메모리 소자(10)의 피치 더블링된 워드 라인(12)을 제조하는 하나의 방법을 더 구체적으로 설명한다. 당업자라면, 도시된 실시예의 특정 재료들은 개별적으로 또는 다른 재료의 그룹과 조합하여 치환될 수 있다는 것을 이해할 수 있을 것이다. 도 3은 종래의 반도체 처리 기법에 따라서 바람직한 실시예의 산화물을 포함하는 얇은 임시층(40)이 형성되어 있는 반도체 기판(11)을 나타낸다. 실리콘 질화물 등의 하드 마스크층(42)이 그 후 기판(11)과 임시층(40) 위에 성막된다. 하드 마스크층(42)은 그 중에서도 특히, 스퍼터링, CVD(chemical vapor depositioin), 또는 저온 성막 등의 임의의 공지된 성막 처리에 의해 형성될 수 있다. 바람직한 실시예에서 하드 마스크층(42)은 실리콘 질화물을 포함하지만, 예를 들어, 실리콘 산화물, 또는 이하에 기재된 선택적 에칭 단계에 적합한 기타의 재료들로 구성될 수도 있다는 것이 이해되어야 한다.
다음, 도면에 도시되지 않은 단계에서, 하드 마스크층(42) 위에 형성된 포토레지스트층을 이용하여 하드 마스크층(42)이 패터닝된다. 포토레지스트층은 종래의 포토리소그래피 기법을 이용하여 마스크를 형성하도록 패터닝될 수 있으며, 그 후, 하드 마스크층(42)은, (도 1에 정의된 바와 같이) y 방향으로 연장하는 복수의 하드 마스크 열(44)을 얻도록 패터닝된 포토레지스트를 통해, 이 열들을 트렌치(46)로 분리하도록 하여, 이방성으로 에칭될 수 있다. 그 후, 포토레지스트층은 산소-기반 플라즈마를 이용하는 등의 종래의 기법으로 제거될 수 있다.
도 5A를 참조하면, 트렌치(46)가 하드 마스크층(42)에 형성된 후에, 스페이서 재료의 등각층이 메모리 소자(10)의 전체 표면을 덮도록 성막될 수 있다. 바람직하게는, 스페이서 재료는 기판(11)과 임시층(40)에 대하여 선택적으로 에칭될 수 있으며, 기판(11)과 임시층(40)은 각각 스페이서 재료에 대하여 선택적으로 에칭될 수 있다. 도시된 실시예에서, 스페이서 재료는 폴리실리콘을 포함한다. 스페이서 재료는, 예를 들어, CVD 또는 PVD(physical vapor depositioin) 등의 임의의 적합 한 성막 처리를 이용하여 성막될 수 있다.
메모리 소자(10)의 수직 및 수평 표면 위에 스페이서 재료를 위치시킨 후에, 방향성 스페이서 에칭에서 수평 표면으로부터 스페이서 재료를 우선적으로 제거하기 위하여 이방성 에칭이 사용될 수 있다. 따라서, 스페이서 재료는 스페이서(48), 즉, 다른 재료의 측벽으로부터 연장하는 재료로 형성된다. 도 5에 도시된 바와 같이, 스페이서(48)는 트렌치(46) 내에 형성되어, 트렌치를 좁게 만든다.
도 5B를 참조하면, 그 후, 제2 하드 마스크층(49)이 메모리 소자(10)의 전체 표면 위에 성막될 수 있다. 이 하드 마스크층(49) 또한 바람직한 실시예에서 실리콘 질화물이며, 트렌치(46)를 채울 만큼 충분한 두께로 성막되는 것이 바람직하다. 물론, CVD 또는 PVD를 포함하는 다수의 적합한 성막 처리 중 임의의 방법으로 하드 마스크 재료(49)가 성막될 수도 있다. 충분한 양의 하드 마스크 재료(49)를 성막한 후, 스페이서(48)와 이미 성막된 하드 마스크(42)의 다른 부분 위에 형성된 초과분은 당업자에 공지된 다수의 처리 중 임의의 처리에 의해 제거될 수 있다. 예를 들어, 디바이스(10)의 표면은 잔여 스페이서(48)의 측벽들이 거의 수직이 되도록 도 5B의 점선의 레벨로 평탄화될 수 있다. 예를 들어, 화학 기계 평탄화 등의 임의의 적합한 평탄화 처리가 사용될 수 있다.
이제 메모리 소자(10)의 상층 표면에 노출되는 스페이서(48)는 다수의 처리 중 임의의 처리를 사용하여 스트립될 수 있다. 도시된 실시예에서, 실리콘 질화물에 대하여 폴리실리콘을 선택적으로 스트립시키는 처리가 사용될 수 있다. 예를 들어, 일 실시예에서, 선택적인 습식 에칭이 사용될 수 있다. 스페이서(48)가 에 칭되어 형성된 트렌치들은 기판(11) 뿐만 아니라 임시층(40)도 선택적으로 에칭하는 제2 에칭에 의해 더 깊어진다. 이러한 트렌치들은 또한, 예를 들어, 이온 밀링(ion milling) 또는 반응성 이온 에칭 등의 방향성 처리를 이용하여 형성되는 것이 바람직하다.
도 6은, 이러한 처리의 결과로서, 포토리소그래피 기법만을 이용하여 가능한 최소 피치 미만의 피치만큼 분리된 트렌치(50) 형태의 개구 또는 리세스를 나타낸다. 트렌치(50)들은 상부에서 약 25nm 내지 75nm 사이의 폭을 갖는 것이 바람직하다. 물론, 당업자라면, 도 6에 도시된 단계에 도달하기 위하여 수많은 다른 피치 멀티플리케이션(pitch multiplication) 기법이 사용될 수 있다는 것을 이해할 것이다. 많은 이러한 기법들은 대게, 물리적 성막이 포토리소그래피 기법만을 사용한 것보다 더 작은 피치를 달성할 수 있는 스페이서 처리를 포함하게 된다. 트렌치(50)들 또한 통상적으로 1:1 보다 큰 종횡비를 가지며, 2:1 이상인 것이 바람직하다. 깊이가 증가하면, 활용가능한 체적을 최대화시키고, 그로부터, 적합한 재료로 채우는 것의 어려움에 대한 대가로서, 워드 라인의 도전성을 최대화시킨다.
이들 트렌치(50)의 형성 후에, 당업자에 공지된 다수의 방법 중 임의의 방법에 의해 하드 마스크층(42)이 선택적으로 스트립된다. 도 7에서, 게이트 유전층(54)이 디바이스 상에서 블랭킷(blanket) 성막되거나 열적으로 성장되어, 트렌치(50)의 내부 표면을 채운다. 도시된 게이트 유전층(54)은 바람직한 실시예에서 열적 산화로 형성된 실리콘 산화물을 포함하지만, 다른 실시예에서, 성막된 높은 K의 재료일 수도 있다. 그 후, 도시된 실시예에서 폴리실리콘을 포함하는 게이트 재료층(52)이 전체 메모리 소자(10) 위에 블랭킷 성막될 수도 있다. 일 실시예에서, 게이트층(52)이 트렌치(50)를 완전히 채우고, 디바이스(10)의 상부 표면을 형성한다. 바람직한 실시예에서, 이 폴리실리콘은 도핑되지 않는다.
트랜지스터의 드레인과 소스를 정의하기 위한 일련의 도핑 단계들 이후에, 게이트층(52)의 상부가 기판(11)의 상부 표면 아래로 남을 때까지 트렌치(50) 내에 도핑되지 않은 폴리실리콘이 에치백(etch back)된다. 이러한 처리의 단계가 도 8에 도시되어 있다. 도 8의 리세스 폴리실리콘(52)은 적절하게 도핑된다면 메모리 셀 트랜지스터에 대한 게이트 전극 및 워드 라인으로서 기능할 수 있다.
그러나, 어레이 내의 게이트 전극들은 전통적인 폴리실리콘 게이트보다 더 도전성 있는 재료로 형성되는 것이 바람직하다. 왜냐하면, 리세스 게이트(12)(도 1 및 도 2 참조)가 통상적인 게이트 전극보다 더 좁기 때문이다. 금속 재료들은 전체적으로 또는 부분적으로 어레이 내의 게이트의 작은 체적을 보상하여, 워드 라인을 따르는 횡방향 신호 전파 속도를 향상시킨다. 따라서, 그 위에 금속을 성막하고 반응시켜 리세싱한 후에 도 8의 도핑되지 않은 폴리실리콘이 실리사이드화될 수 있다. 금속 실리사이드는 도핑된 폴리실리콘의 도전성의 10배보다 양호한 도전성을 가지며, 적합한 일함수를 제공한다.
도 9 내지 도 12를 참조하면, 다른 구성예에서, 리세싱하기 보다는, 폴리실리콘(52)이 처음에는 게이트 산화물(54)까지 에치백 또는 평탄화되어, 이 단계에서 리세싱 없이 트렌치(50) 내에서 폴리실리콘을 격리시킨다. 트렌치(50) 내의 게이트층(52)의 폴리실리콘은 살리사이드화(salicidation)(자기 정렬 실리사이드 화(self-aligned silicidation)) 반응을 거쳐 도전성 재료층(56)을 형성한다. 금속층(55)(도 9)이 블랭킷 성막될 수 있으며, 금속이 폴리실리콘 게이트층(52) 등의 위의 실리콘에 접촉할 때마다, 어닐링 단계가 실리사이드 재료(56)(도 12)를 형성할 수 있다. 일 실시예에서, 실리사이드화된 재료는 실리콘과 하나 이상의 금속, 예를 들어, 텅스텐, 티타늄, 루테늄, 탄탈륨, 코발트 또는 니켈 등을 포함한다. 선택적인 금속 에칭은 과도한 금속을 제거하지만, 실리사이드(56)는 제거하지 않는다. 이에 의해 금속 실리사이드(56)는 워드 라인을 따라는 횡방향 도전성을 증가시키는 자기 정렬층을 형성한다.
게이트층(52)은 최대로 실리사이드화되어, 횡방향 도전성을 최대화하는 것이 바람직하다. 최대 반응은 또한 트렌치(50)의 바닥까지 하방으로 실리사이드 형성을 보장한다. 도시된 리세스 액세스 디바이스(RAD)에서, 게이트의 바닥을 가로지를 뿐만 아니라 게이트의 측벽을 따라서도 채널이 연장한다. 따라서, 불완전한 실리사이드화는 RAD 채널의 길이를 따라서 상이한 일함수를 가져오게 된다. 또한, 최대의 실리사이드화는 어레이를 가로질러, 웨이퍼를 가로지느는 웨이퍼에서 웨이퍼까지, 및 웨이퍼에서 웨이퍼까지 유사한 게이트 일함수를 보장한다. 그러나, 도시된 트렌치(50)의 타이트한 경계 내에서, 하나의 금속으로 도전성 재료(56)을 형성하여 최대 실리사이드화를 성취하기는 어려운 것으로 밝혀졌다. 예를 들어, 니켈 또는 코발트는 높은 종횡비의 트렌치(50)에서 공동(void)을 형성하는 경향이 있다. 다른 금속들은 리세스 액세스 디바이스에서 최대 실리사이드화에 대하여 마찬가지의 어려운 점을 나타내었다. 당업자라면, 콘택트 개구 또는 비아(via), 커패 시터용의 스택형 컨테이너 형태, 커패시터 트렌치 등의 다른 종류의 리세스 내에서 재료에 대한 최대 실리사이드화가 힘들 수 있다는 것을 알 것이다.
이론에 얽매이지 않는다면, 높은 종횡비의 트렌치(50)의 타이트한 경계와 함께 실리사이드화 반응 도중의 확산에 의해 공동이 야기되는 것으로 보인다. 실리콘은 코발트가 실리콘으로 확산하는 것보다 더 용이하게 코발트에서 확산한다. 따라서, 실리콘은 반응 중에 이동(migrate)하여, 트렌치(50)에 공동을 남기는 경향이 있다. 또한, 높은 온도의 상변환은 CoSi로부터 더 안정한 CoSi2로 실리사이드를 변환시키도록 어닐링시킨다. 한편, 니켈은 실리콘이 니켈로 확산하는 것보다 더 용이하게 실리콘으로 확산하며, 그래서 또한, NiSi가 NiSi2의 상태로 변환되는 반응 도중에 공동을 형성하는 경향이 있다.
따라서, 금속층(55)은 금속의 혼합물을 포함하는 것이 바람직하며, 혼합물의 금속들 중 적어도 2개는 실리콘에 대하여 반대의 확산성을 갖는 것이 바람직하다. 예를 들어, 확산의 방향이 서로 균형을 이루어 공동 발생(voiding)의 위험을 최소화하도록, 금속층(55)은 니켈과 코발트의 혼합물을 포함할 수 있다. 본 예에 있어서, 코발트는 혼합 금속(55) 중 50 원자 퍼센트(at.%)보다 작게 포함하는 것이 바람직하며, 더 바람직하게는, 혼합물이 약 70-90 원자 퍼센트의 Ni과 약 10-30 원자 퍼센트의 Co를 포함한다. 이러한 니켈과 코발트의 혼합물은 공동 발생 없이 게이트층의 최대 실리사이드화를 더욱 용이하게 달성하는 것으로 밝혀져, 워드 라인을 따르는 신호 전파 속도를 증가시킨다. 부분 실리사이드화에 비하여, 최대 실리사 이드화된 워드 라인은 더 도전성이 있을 뿐만 아니라, 채널의 길이를 따라서 일정한 일함수를 보장하게 된다. 부분 실리사이드화가 국지적인 온도 변동 등에 따라서 일정하지 않은 조성을 남기는 경향이 있기 때문에, 최대 실리사이드화는 또한 어레이에 걸쳐 디바이스로부터 디바이스로, 어레이로부터 어레이로, 또는 웨이퍼로부터 웨이퍼로의 더 양호한 일관성을 나타내게 된다.
일례에 있어서, 80%의 Ni과 20%의 Co를 포함하는 스퍼터링 타겟이 폴리실리콘(52) 위에 스퍼터링되어, 금속층(55)을 생성한다. 그 후, 기판은 실리사이드화 어닐링을 거친다. 고온(예컨대, 800℃) 어닐링이 단기간에 가능하지만, 저온에서 더 오랫동안 어닐링이 수행되는 것이 바람직하다. 예를 들어, 기판은 400-600℃에서 25-35분간 어닐링된다. 실험예로서, 실리사이드화 어닐링이 500℃의 N2 분위기하에 30분 동안 배치 퍼니스(batch furnace)에서 수행되었다.
본 명세서의 개시를 참조하여, 당업자라면 트렌치 내의 최대 실리사이드화를 위해 다른 적합한 금속의 혼합물을 용이하게 선택할 수 있을 것이다. 실리콘이 금속에 확산되는 것보다 실리콘에 더 용이하게 확산되는 금속의 예로서는, Ni, Pt, 및 Cu를 포함한다. 금속이 실리콘에 확산되는 것보다 더 용이하게 실리콘이 확산되는 금속의 예로서는 Co, Ti, 및 Ta를 포함한다.
도 10A 내지 도 11B는 실리콘 산화물이 내부에 채워진 50nm의 광폭 트렌치 내의 최대 실리사이드화된 리세스 게이트 재료(NixCoySiz)를 나타낸 마이크로사진이다. 도 10A 및 도 10B는 2개의 상이한 확대도(magnification)에서 쌍둥이 트렌치 의 폭을 가로지르는 단면도이다. 도 11A 및 도 11B는 2개의 상이한 확대도에서, 트렌치 중 하나의 길이를 따르는 단면도이다. 트렌치는 상부에서 종횡비가 약 3:1이 되도록, 약 50nm의 폭과 약 150nm의 깊이를 가진다. 공동 발생 없이 트렌치의 적어도 하부를 채우는 매끄럽고 일정한 조성이 관측된다. 도 11 내지 도 12의 예에 있어서, 폴리실리콘(52)을 성막한 후(도 7), 게이트 유전 상부표면(54)에 대하여만 폴리실리콘이 에치백되어, 리세싱 없이 트렌치 내에서 실리콘을 격리시킬 수 있다.
도 12를 참조하면, 트렌치 내에서 실리사이드화층(56)이 리세싱된 후에, 실리콘 질화물 등의 제2 절연층(58)으로 덮여질 수 있다. 이러한 절연층(58)은 성막된 후에 에칭 또는 평탄화될 수 있다. 이에 의해, 도전성 재료(56)가 완성된 메모리 소자(10)의 워드 라인(12a, 12b)을 형성하고, 워드 라인(12a, 12b)이 절연층(58)에 의해 다른 회로 요소들로부터 분리된다. 따라서, 당업자가 쉽게 이해할 수 있듯이, 워드 라인(12)은 피치 멀티플리케이션되었으며, 단순히 포토리소그래피 기법만을 이용하여 가능한 피치의 대략 1/2의 피치를 갖는다. 그러나, 본 명세서의 개시의 특정한 양태에서는 워드 라인이 피치 멀티플리케이션되는지 여부에 상관없이 이점을 제공한다는 점에 주목하기 바란다.
물론, 다른 실시예에서, 피치 멀티플리케이션은 당업자에 공지된 다양한 처리들 중 임의의 처리로 대체될 수 있다.
따라서, 도시된 실시예의 실리사이드화층(56)은 트렌치(50)의 하부를 채우며, 바람직하게는, 트렌치 높이의 50%를 초과하여, 더 바람직하게는, 트렌치 높이 의 75%를 초과하여 채운다. 도시된 실시예에서, 금속 실리사이드(56)에서 약 70-90 원자 퍼센트의 금속은 니켈이며, 금속 실리사이드 내의 약 10-30 원자 퍼센트의 금속은 코발트이다.
당업자라면 이해할 수 있듯이, 바람직한 실시예에서, 상기 단계들 중 특정한 단계를 완료함에 따라서 주변부의 로직이 동시에 정의되어, 칩 제조 과정을 더욱 효율적으로 만드는 것이 바람직하다. 특히, 리세스 워드 라인을 정의하기 위한 실리콘과 금속의 성막 단계는 주변부의 CMOS 트랜지스터를 위해서 기판 위에서 게이트 전극을 동시에 정의하는 것이 바람직하다.
도 13 내지 도 21을 참조하여, 다른 실시예에 따르면, 주변부의 로직 영역과 어레이 내의 동시 처리된 게이트 전극들에 대하여 상이한 일함수와 비저항이 설정될 수 있다. 도시된 실시예에서, 이는 주변부에서 게이트 스택의 일부를 형성하는 폴리실리콘층을 통해 어레이 RAD 트렌치를 에칭함으로써 촉진된다.
도 13을 참조하면, 트렌치의 형성 전에 기판(11) 위에 폴리실리콘층(60)이 성막될 수 있다. 얇은 유전체(54a)(예컨대, 성장된 게이트 산화물) 위에 폴리실리콘층(60)이 처음으로 성막될 수 있다. 그 후, 기판은 도 3 내지 도 6에서 설명한 바와 같은 피치 더블링된 마스크(도시 생략)로 패터닝될 수 있다. TEOS 성막된 산화물 중 약 100-200Å을 포함하는 도시된 실시예에서 에칭 스톱층(61)이 또한 형성된다.
도 14를 참조하면, 상부의 에칭 스톱층(61), 폴리실리콘층(60), 하부의 유전체(54a) 및 기판(11)을 통하여 트렌치(50)가 에칭된다. 그 후, 트렌치 벽의 산화 등에 의해, 기판(11)의 노출된 부분 위에 게이트 유전체(54b)가 형성될 수 있다. 기존의 에칭 스톱층(61)으로 인해, 도시된 바와 같이, 폴리실리콘(60)의 상부 표면 위로 추가의 현저한 산화물은 성장하지 않는다.
이어서, 도 15에 도시된 바와 같이, 금속 재료(62)가 폴리실리콘(60) 위에서 트렌치(50)를 향하여 성막될 수 있다. 도 9 내지 도 12를 참조하여 설명한 바와 같이, 트렌치(50)는 폴리실리콘보다 더 도전성이 있는 재료로 채워지는 것이 바람직하다. 도시된 실시예에서, 금속 재료(62)은 티타늄 질화물(TiN)을 포함한다.
도 16을 참조하면, 금속 재료(62)는 트렌치(50)에서 도전성 재료(62)의 격리된 라인을 남기기 위해 에치백 또는 평탄화되어, 산화물 에칭 스톱층(61) 위에서 정지하는 것이 바람직하다(도 15 참조). 에치백에 이어서, 폴리실리콘층(60) 상부의 에칭 스톱층(61)은 제거되고(예컨대, 에칭 스톱층(61)의 바람직한 산화물 재료에 대하여 HF 딥을 이용하여), 반면, 트렌치(50) 내의 유전층(54b)은 금속 재료(62)에 의해 보호된다. 이어서, 실리콘층(60) 위에 금속층(64, 66)이 성막된다. 당업자라면 알 수 있듯이, 제1 유전층(54a), 폴리실리콘층(60), 및 상부의 금속층(64, 66)은 주변부에서 트랜지스터 게이트 스택으로 기능할 수 있다. 이러한 층 모두는 대상 영역의 양측 모두에 성막된다(메모리 예에 있어서, 주변부 및 메모리 어레이 영역 양측 모두에). CMOS 회로의 NMOS 및 PMOS 양측 모두에 대하여 게이트를 정의하기 위해 단일 재료의 성막과 상이한 도핑 단계들이 사용될 수 있도록, 소망하는 트랜지스터 일함수를 설정하기 위해 폴리실리콘이 변형가능하게 도핑될 수 있다. 상부의 금속층(66)은 게이트를 제어하는 라인을 따라서 횡방향 신호 전파 속도를 향상시키도록 기능할 수 있으며, 도시된 실시예에서는 텅스텐(W)을 포함한다. 중간 금속층(64)은 폴리실리콘층(60)과 상부 금속층(66) 사이의 접합에서 물리적 및 전기적 호환성(예컨대, 접착과 배리어 기능을 수행함)을 보장할 수 있으며, 도시된 실시예에서는, 티타늄 질화물, 더 구체적으로, 금속성이 풍부한 금속 질화물을 포함한다.
도 17을 참조하면, 게이트 스택은 또한 도시된 실시예에서 실리콘 질화물로 형성되는 캡층(68)을 포함한다. 도 17은 기판의 제1 또는 메모리 어레이 영역(70)에서 금속 재료(62)로 채워진 트렌치(50)를 나타낸다. 게이트 스택층(54a, 60, 64, 66, 및 68)이 어레이 영역(70)과 기판의 제2 또는 주변 또는 로직 영역(72) 양측 모두를 가로질러 연장한다. 주변부(72)부의 트랜지스터 게이트들을 패터닝하기 위하여 포토레지스트 마스트(76)가 구성된다.
도 18에 도시된 바와 같이, 일련의 에칭 단계들은 금속층(64, 66)을 제거하기 위해 금속 에칭를 포함하여, 캡층(68)을 통해 먼저 에칭한다. 예를 들어, 염소-기반 반응성 이온 에칭(RIE)이, 하부의 폴리실리콘층(60)에서 정지하면서, 도시된 텅스텐 스트래핑층(66)과 중간 금속 질화물층(64) 등의 통상의 금속 재료를 선택적으로 제거할 수 있다. 높은 선택도로 인해, 도시된 바와 같이, 폴리실리콘(60)의 노출 후에 금속 재료(62)가 트렌치(50) 내에서 리세싱될 때까지 계속적인 금속 에칭을 가능하게 한다.
도 19를 참조하면, 어레이 트렌치 내에서 금속 게이트 재료(62)의 리세싱 후에 에칭 화학제가 교환될 수 있으며, 실리콘(60)이 동일한 마스크(76)를 이용하여 패터닝되어, 주변부(72)에 대한 게이트 스택(80)의 패터닝을 완료할 수 있다.
도 20을 참조하면, 마스크의 제거 후에, 기판 위에 스페이서층(84)이 성막되어, 게이트 스택(80)을 등각으로 코팅하는 한편, 어레이 트렌치(50) 상부의 리세스를 채운다. 도시된 실시예에서, 스페이서층(84)은 실리콘 질화물을 포함하지만, 당업자라면, 다수의 상이한 절연 재료가 사용될 수 있다는 것을 이해할 수 있을 것이다.
도 21에 도시된 바와 같이, 후속하는 스페이서 에칭(방향성 에칭)은 게이트 스택(80)의 측벽을 따라서 측벽 스페이서(86)들을 남겨, 소스/드레인 영역의 자기 정렬 도핑을 허용한다. 그러나, 어레이(72)에 있어서, 트렌치 상부의 좁은 리세스들은 스페이서층(84)으로 채워지므로(도 20 참조), 스페이서 에칭은 단지 어레이(72) 내의 스페이서 재료만을 에치백하여, 트렌치(50) 내의 게이트 재료(62)를 매립하는 절연 캡층(88)을 남긴다.
당업자라면, CMOS 트랜지스터에 대하여, 소스/드레인, 채널 증대, 게이트 전극, LDD(lightly doped drain), 및 헤일로(halo) 도핑을 포함하는 다양한 도핑 단계들이 단순화를 위하여 본 명세서의 설명에서 생략되어 있다는 것을 이해할 것이다.
따라서, 도 13 내지 도 21의 실시예들은 어레이와 주변부의 트랜지스터들의 동시 처리를 용이하게 한다. 도시된 실시예에서, 어레이 트랜지스터들은 RAD(recessed access devices)인 반면, 주변 게이트들은 기판(11) 위에 종래의 평면 MOS 트랜지스터와 같이 형성된다. 주변부에서는 종래의 CMOS 회로의 맥락으로 설명하였지만, 당업자라면, 주변 트랜지스터들은 다른 형태를 취할 수 있다는 것을 이해할 것이다. 유익하게, 도시된 실시예에서, RAD 트렌치 내의 금속층은 주변 게이트 스택의 패터닝과 동시에 리세싱될 수 있다. 또한, 주변의 측벽 스페이서들은 RAD 게이트 또는 워드 라인 상의 절연 캡과 동시에 형성된다.
도시되어 있지는 않지만, 종래의 DRAM 제조 기법들이 도 2에 도시된 다른 회로 요소들을 생성하기 위해 사용될 수 있다는 것이 이해될 것이다. 예를 들어, 상이한 레벨의 도핑이 도 2의 드레인(18) 및 소스(20)를 형성하기 위하여 사용될 수 있으며, 스택형 저장 커패시터(24)가 복수의 성막 및 마스킹 단계에 따라서 형성될 수 있다.
본 디바이스 레이아웃과 그 제조 방법의 결과로서, 도 1 및 도 2에 도시된 완성된 메모리 소자(10)는 종래의 DRAM에 비하여 다수의 장점을 갖는다. 예를 들어, 각각의 메모리 셀의 사이즈와 메모리 소자(10)의 전체 사이즈는, 이에 대응하는, 인접하는 감지 증폭기들 사이의 거리의 실질적인 감소없이 실질적으로 감소될 수 있다. 또한, 워드 라인(12)과 디지트 라인(14)은 실질적으로 상이한 피치를 가질 수 있으며, 이는 디지트 라인(14)이 워드 라인(12)보다 더 큰 간격을 가질 수 있게 한다. 예를 들어, 바람직한 실시예에서, 워드 라인(12)은 1.5F의 유효 피치를 갖는 반면, 디지트 라인(14)은 3F의 피치를 가질 수 있다. 또한, 디지트 라인(14)과 워드 라인(12)을 형성하기 위한 단계들은, 그들을 실질적으로 선형으로 하고, 실질적으로 서로 직교하도록 함으로써 간략화되는 반면, 이 요소들에 대하여 각을 두어 활성 영역(16)을 배치함으로써 공간 절약을 구현할 수 있다. 바람직한 실시예의 워드 라인(12)들 또한 리세싱되며, 종래의 DRAM 레이아웃과는 달리, (도 2에서 쉽게 볼 수 있듯이) 활성 영역의 소스 또는 드레인과 게이트 사이의 귀중한 공간을 소모하는 스페이서는 존재하지 않는다. 따라서, 메모리 소자(10)가 더욱 밀도 높게 만들어질 수 있다.
또한, 금속의 혼합물을 사용함으로써, 유해한 공동의 형성 없이, 트렌치(50) 내에 매립되는 실리콘의 최대 실리사이드화가 용이하게 된다. 이에 따라, 상대적으로 작은 체적의 워드 라인에 대하여 높은 도전성이 달성될 수 있다.
본 발명의 특정한 실시예들을 설명하였지만, 이러한 실시예들은 예시로서만 제공된 것이며, 본 발명의 범주를 제한하려는 의도는 아니다. 실제로, 본 명세서에 기재된 신규한 방법과 장치들은 다양한 다른 형태로 구현될 수 있고; 또한, 본 발명의 사상으로부터 벗어나지 않으면서, 본 명세서에 기재된 방법 및 장치의 형태에서 다양한 생략, 치환, 변경이 이루어질 수 있다. 첨부된 특허청구범위와 그 균등물은 본 발명의 범주와 사상에 해당하는 그러한 형태 또는 변형들을 포함하고자 의도되었다.

Claims (31)

  1. 집적 회로에 금속 실리사이드 구조를 형성하는 방법으로서,
    부분적으로 제조된 집적 회로 내에 리세스(recess)를 제공하는 단계와,
    상기 리세스 내에 실리콘을 성막하는 단계와,
    실리콘에 대하여 반대의 확산 계수들을 갖는 적어도 2개의 금속들을 포함하는 금속들의 혼합물을, 상기 리세스의 위에서, 상기 실리콘과 접촉하여 성막하는 단계와,
    상기 리세스 내에 금속 실리사이드를 형성하기 위해, 상기 금속들의 혼합물을 상기 리세스 내의 상기 실리콘과 반응시키는 단계
    를 포함하는 금속 실리사이드 구조 형성 방법.
  2. 제1항에 있어서,
    상기 반응시키는 단계는 상기 리세스 내의 상기 실리콘을 완전히 소모시키는 단계를 포함하는 금속 실리사이드 구조 형성 방법.
  3. 제1항에 있어서,
    상기 금속들의 혼합물은 니켈, 플라티늄 및 구리로 구성되는 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 금속 실리사이드 구조 형성 방법.
  4. 제3항에 있어서,
    상기 금속들의 혼합물은 코발트, 티타늄 및 탄탈륨으로 구성되는 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 금속 실리사이드 구조 형성 방법.
  5. 제4항에 있어서,
    상기 금속들의 혼합물은 니켈 및 코발트를 포함하는 금속 실리사이드 구조 형성 방법.
  6. 제5항에 있어서,
    상기 금속들의 혼합물은 50 at.%(atomic percent) 미만의 코발트를 포함하는 금속 실리사이드 구조 형성 방법.
  7. 제6항에 있어서,
    상기 금속들의 혼합물은 약 70-80 at.% 니켈 및 약 10-30 at.% 코발트를 포함하는 금속 실리사이드 구조 형성 방법.
  8. 제1항에 있어서,
    상기 반응시키는 단계는 약 400℃와 600℃ 사이의 온도에서 기판을 어닐링하는 단계를 포함하는 금속 실리사이드 구조 형성 방법.
  9. 제8항에 있어서,
    상기 어닐링하는 단계는 상기 부분적으로 제조된 집적 회로를 배치 퍼니스(batch furnace) 내의 질소 환경에 노출시키는 단계를 포함하는 금속 실리사이드 구조 형성 방법.
  10. 제1항에 있어서,
    상기 금속들의 혼합물을 성막하기 전에, 상기 리세스 내의 상기 실리콘을 리세스하는 단계를 더 포함하는 금속 실리사이드 구조 형성 방법.
  11. 제1항에 있어서,
    상기 반응시키는 단계는 상기 리세스 내의 모든 실리콘을 완전히 소모시키는 단계를 포함하는 금속 실리사이드 구조 형성 방법.
  12. 제11항에 있어서,
    실리콘을 성막하기 전에, 상기 리세스 내의 표면에 얇은 유전체층을 형성하는 단계를 더 포함하는 금속 실리사이드 구조 형성 방법.
  13. 제12항에 있어서,
    상기 리세스는 메모리 어레이를 위한 리세스된 액세스 디바이스(a recessed access device)를 규정하는 금속 실리사이드 구조 형성 방법.
  14. 제13항에 있어서,
    상기 리세스는 상기 메모리 어레이에 대한 워드 라인을 규정하는 연장되는 트렌치인 금속 실리사이드 구조 형성 방법.
  15. 제14항에 있어서,
    상기 리세스는 상기 트렌치의 상부에서 약 25 nm와 75 nm 사이의 폭을 갖는 금속 실리사이드 구조 형성 방법.
  16. 제13항에 있어서,
    상기 리세스된 액세스 디바이스는 공통 소스 영역을 공유하는 한 쌍의 리세스된 액세스 디바이스들 중 하나를 형성하는 금속 실리사이드 구조 형성 방법.
  17. 제1항에 있어서,
    상기 금속들의 혼합물을 성막하기 전에, 상기 성막된 실리콘을 상기 리세스의 상부 표면까지 에칭백(etching back)하는 단계를 더 포함하는 금속 실리사이드 구조 형성 방법.
  18. 제1항에 있어서,
    상기 리세스는 2:1보다 큰 종횡비를 갖는 금속 실리사이드 구조 형성 방법.
  19. 제1항에 있어서,
    상기 리세스를 제공하는 단계는 피치 더블링된 마스킹 프로세스(pitch-doubled masking process)를 수행하는 단계를 포함하는 금속 실리사이드 구조 형성 방법.
  20. 집적 회로를 위한 리세스된 액세스 디바이스를 형성하는 방법으로서,
    반도체 구조에 트렌치를 에칭하는 단계와,
    상기 트렌치를 유전체층으로 라이닝(lining)하는 단계와,
    상기 라이닝된 트렌치를 실리콘을 이용하여 적어도 부분적으로 충진하는 단계와,
    상기 트렌치 위에서, 상기 실리콘과 접촉하여, 금속층을 성막하는 단계와,
    상기 트렌치 내의 상기 실리콘을, 상기 금속층과의 실리사이드화 반응(silicidation reaction)으로 최대로 반응시키는 단계
    를 포함하는 리세스된 액세스 디바이스 형성 방법.
  21. 제20항에 있어서,
    상기 금속층을 성막하는 단계는 최대의 반응을 용이하게 하도록 선택된 금속들의 혼합물을 성막하는 단계를 포함하는 리세스된 액세스 디바이스 형성 방법.
  22. 제21항에 있어서,
    상기 금속들의 혼합물은 제1 금속 및 제2 금속을 포함하며, 상기 제1 금속은 실리콘이 상기 제1 금속으로 확산하는 것보다 더욱 용이하게 실리콘으로 확산되고, 상기 제2 금속은 실리콘이 상기 제2 금속으로 확산하는 것보다 덜 용이하게 실리콘으로 확산되는 리세스된 액세스 디바이스 형성 방법.
  23. 금속 실리사이드 구조를 포함하는 집적 회로로서,
    상기 구조는 공동없이 리세스의 적어도 하부를 충진하는 금속 실리사이드를 포함하고, 상기 금속 실리사이드는 적어도 제1 금속 및 제2 금속의 혼합물을 포함하며, 상기 제1 금속은 실리콘이 상기 제1 금속에서 갖는 확산 계수보다 큰, 실리콘에서의 확산 계수를 갖고, 상기 제2 금속은 실리콘이 상기 제2 금속에서 갖는 확산 계수보다 작은, 실리콘에서의 확산 계수를 갖는 집적 회로.
  24. 제23항에 있어서,
    상기 리세스는 반도체 기판 내에 형성된 트렌치를 포함하는 집적 회로.
  25. 제24항에 있어서,
    상기 트렌치는 얇은 유전체층으로 라이닝되며, 상기 금속 실리사이드는 메모리 어레이에 대한 워드 라인을 포함하는 집적 회로.
  26. 제23항에 있어서,
    상기 리세스는 약 2:1보다 큰 종횡비를 규정하는 집적 회로.
  27. 제23항에 있어서,
    상기 리세스는 약 25 nm와 75 nm 사이의 폭을 갖는 개구부를 규정하는 집적 회로.
  28. 제23항에 있어서,
    상기 금속 실리사이드는 니켈 및 코발트를 포함하는 집적 회로.
  29. 제28항에 있어서,
    상기 금속 실리사이드에서의 금속의 약 70-90 at.%는 니켈을 포함하는 집적 회로.
  30. 제29항에 있어서,
    상기 금속 실리사이드에서의 금속의 약 10-30 at.%는 코발트를 포함하는 집적 회로.
  31. 제23항에 있어서,
    상기 제1 금속은 니켈, 플라티늄 및 구리로 구성되는 그룹으로부터 선택되 고, 상기 제2 금속은 코발트, 티타늄 및 탄탈륨으로 구성되는 그룹으로부터 선택되는 집적 회로.
KR1020087007864A 2005-09-01 2006-08-28 실리사이드화된 리세스된 실리콘 KR100984469B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/219,303 US7557032B2 (en) 2005-09-01 2005-09-01 Silicided recessed silicon
US11/219,303 2005-09-01

Publications (2)

Publication Number Publication Date
KR20080039541A true KR20080039541A (ko) 2008-05-07
KR100984469B1 KR100984469B1 (ko) 2010-09-30

Family

ID=37492272

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087007864A KR100984469B1 (ko) 2005-09-01 2006-08-28 실리사이드화된 리세스된 실리콘

Country Status (8)

Country Link
US (3) US7557032B2 (ko)
EP (1) EP1929510A2 (ko)
JP (1) JP4984177B2 (ko)
KR (1) KR100984469B1 (ko)
CN (1) CN101297392B (ko)
SG (3) SG10201400297PA (ko)
TW (1) TWI329351B (ko)
WO (1) WO2007030343A2 (ko)

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7349232B2 (en) * 2006-03-15 2008-03-25 Micron Technology, Inc. 6F2 DRAM cell design with 3F-pitch folded digitline sense amplifier
KR100801078B1 (ko) * 2006-06-29 2008-02-11 삼성전자주식회사 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US7858471B2 (en) 2006-09-13 2010-12-28 Micron Technology, Inc. Methods of fabricating an access transistor for an integrated circuit device, methods of fabricating periphery transistors and access transistors, and methods of fabricating an access device comprising access transistors in an access circuitry region and peripheral transistors in a peripheral circuitry region spaced from the access circuitry region
US7696057B2 (en) * 2007-01-02 2010-04-13 International Business Machines Corporation Method for co-alignment of mixed optical and electron beam lithographic fabrication levels
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8222159B2 (en) * 2008-08-25 2012-07-17 Elpida Memory, Inc. Manufacturing method of semiconductor device
US8247302B2 (en) * 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
CN102054526B (zh) * 2009-11-10 2012-10-31 中芯国际集成电路制造(上海)有限公司 一种dram存储器
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US20110223770A1 (en) * 2010-03-15 2011-09-15 Lam Research Corporation Nitride plasma etch with highly tunable selectivity to oxide
US8518788B2 (en) 2010-08-11 2013-08-27 Micron Technology, Inc. Methods of forming a plurality of capacitors
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8569810B2 (en) 2010-12-07 2013-10-29 International Business Machines Corporation Metal semiconductor alloy contact with low resistance
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9496357B2 (en) * 2011-07-22 2016-11-15 X-Fab Semiconductor Foundries Ag Semiconductor device
US9076680B2 (en) 2011-10-18 2015-07-07 Micron Technology, Inc. Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array
JP2013135029A (ja) * 2011-12-26 2013-07-08 Elpida Memory Inc 半導体装置の製造方法
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
KR101901322B1 (ko) 2012-02-28 2018-09-21 삼성전자주식회사 가변 저항 메모리 소자
KR20130104200A (ko) * 2012-03-13 2013-09-25 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US20140036565A1 (en) * 2012-08-02 2014-02-06 Nanya Technology Corporation Memory device and method of manufacturing memory structure
US9064745B2 (en) 2012-08-29 2015-06-23 International Business Machines Corporation Sublithographic width finFET employing solid phase epitaxy
US10103247B1 (en) 2017-10-17 2018-10-16 Globalfoundries Inc. Vertical transistor having buried contact, and contacts using work function metals and silicides
US11443949B2 (en) * 2019-03-20 2022-09-13 Tokyo Electron Limited Method of selectively forming metal silicides for semiconductor devices
US11088147B2 (en) 2019-06-26 2021-08-10 Micron Technology, Inc. Apparatus with doped surfaces, and related methods with in situ doping
DE102021203566A1 (de) 2021-04-12 2022-10-13 Robert Bosch Gesellschaft mit beschränkter Haftung MEMS Schalter mit eingebettetem Metallkontakt

Family Cites Families (295)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE755502A (fr) 1969-09-09 1971-03-01 Basf Ag Bismonocarboxylates du formyl-3-butanediol-1,2 et procede pour leur preparation
US3731287A (en) 1971-07-02 1973-05-01 Gen Instrument Corp Single device memory system having shift register output characteristics
US4234362A (en) 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4508579A (en) 1981-03-30 1985-04-02 International Business Machines Corporation Lateral device structures using self-aligned fabrication techniques
US4432132A (en) 1981-12-07 1984-02-21 Bell Telephone Laboratories, Incorporated Formation of sidewall oxide layers by reactive oxygen ion etching to define submicron features
US4419809A (en) 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
DE3242113A1 (de) 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
US4716131A (en) 1983-11-28 1987-12-29 Nec Corporation Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film
US4570325A (en) 1983-12-16 1986-02-18 Kabushiki Kaisha Toshiba Manufacturing a field oxide region for a semiconductor device
JPS60202166A (ja) 1984-03-26 1985-10-12 Toshiba Chem Corp 導電性塗料
US4648937A (en) 1985-10-30 1987-03-10 International Business Machines Corporation Method of preventing asymmetric etching of lines in sub-micrometer range sidewall images transfer
GB8528967D0 (en) 1985-11-25 1986-01-02 Plessey Co Plc Semiconductor device manufacture
US5514885A (en) 1986-10-09 1996-05-07 Myrick; James J. SOI methods and apparatus
US4983544A (en) 1986-10-20 1991-01-08 International Business Machines Corporation Silicide bridge contact process
JPS6413290A (en) 1987-07-07 1989-01-18 Oki Electric Ind Co Ltd Semiconductor memory
US4838991A (en) 1987-10-30 1989-06-13 International Business Machines Corporation Process for defining organic sidewall structures
US4776922A (en) 1987-10-30 1988-10-11 International Business Machines Corporation Formation of variable-width sidewall structures
US5024959A (en) 1989-09-25 1991-06-18 Motorola, Inc. CMOS process using doped glass layer
US5497497A (en) 1989-11-03 1996-03-05 Compaq Computer Corp. Method and apparatus for resetting multiple processors using a common ROM
US5387555A (en) * 1992-09-03 1995-02-07 Harris Corporation Bonded wafer processing with metal silicidation
US5328810A (en) 1990-05-07 1994-07-12 Micron Technology, Inc. Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process
JP2792211B2 (ja) 1990-07-06 1998-09-03 日本電気株式会社 半導体記憶装置
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
US5053105A (en) 1990-07-19 1991-10-01 Micron Technology, Inc. Process for creating an etch mask suitable for deep plasma etches employing self-aligned silicidation of a metal layer masked with a silicon dioxide template
US5177027A (en) 1990-08-17 1993-01-05 Micron Technology, Inc. Process for fabricating, on the edge of a silicon mesa, a MOSFET which has a spacer-shaped gate and a right-angled channel path
US5047117A (en) 1990-09-26 1991-09-10 Micron Technology, Inc. Method of forming a narrow self-aligned, annular opening in a masking layer
US5064683A (en) * 1990-10-29 1991-11-12 Motorola, Inc. Method for polish planarizing a semiconductor substrate by using a boron nitride polish stop
DE4034612A1 (de) 1990-10-31 1992-05-07 Huels Chemische Werke Ag Verfahren zur herstellung von methacryloxy- oder acryloxygruppen enthaltenden organosilanen
IT1243919B (it) 1990-11-20 1994-06-28 Cons Ric Microelettronica Procedimento per l'ottenimento di solchi submicrometrici planarizzati in circuiti integrati realizzati con tecnologia ulsi
US5122848A (en) 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
US5250450A (en) 1991-04-08 1993-10-05 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
JP2851962B2 (ja) 1992-01-21 1999-01-27 シャープ株式会社 半導体読み出し専用メモリ
JPH05343370A (ja) 1992-06-10 1993-12-24 Toshiba Corp 微細パタ−ンの形成方法
US5330879A (en) 1992-07-16 1994-07-19 Micron Technology, Inc. Method for fabrication of close-tolerance lines and sharp emission tips on a semiconductor wafer
US5420819A (en) 1992-09-24 1995-05-30 Nonvolatile Electronics, Incorporated Method for sensing data in a magnetoresistive memory using large fractions of memory cell films for data storage
DE4236609A1 (de) 1992-10-29 1994-05-05 Siemens Ag Verfahren zur Erzeugung einer Struktur in der Oberfläche eines Substrats
JP2884962B2 (ja) 1992-10-30 1999-04-19 日本電気株式会社 半導体メモリ
US6042998A (en) 1993-09-30 2000-03-28 The University Of New Mexico Method and apparatus for extending spatial frequencies in photolithography images
US5645887A (en) * 1994-01-14 1997-07-08 Lg Semicon Co., Ltd. Method for forming platinum silicide plugs
JP3720064B2 (ja) 1994-01-20 2005-11-24 株式会社ルネサステクノロジ 半導体集積回路
US5604159A (en) 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
JP2658870B2 (ja) 1994-04-22 1997-09-30 日本電気株式会社 半導体記憶装置およびその製造方法
US5841611A (en) 1994-05-02 1998-11-24 Matsushita Electric Industrial Co., Ltd. Magnetoresistance effect device and magnetoresistance effect type head, memory device, and amplifying device using the same
US5495441A (en) 1994-05-18 1996-02-27 United Microelectronics Corporation Split-gate flash memory cell
JPH0855920A (ja) 1994-08-15 1996-02-27 Toshiba Corp 半導体装置の製造方法
JPH0855908A (ja) 1994-08-17 1996-02-27 Toshiba Corp 半導体装置
JP3469362B2 (ja) 1994-08-31 2003-11-25 株式会社東芝 半導体記憶装置
US5600153A (en) 1994-10-07 1997-02-04 Micron Technology, Inc. Conductive polysilicon lines and thin film transistors
US6175128B1 (en) 1998-03-31 2001-01-16 International Business Machines Corporation Process for building borderless bitline, wordline and DRAM structure and resulting structure
US5539229A (en) 1994-12-28 1996-07-23 International Business Machines Corporation MOSFET with raised STI isolation self-aligned to the gate stack
US6252267B1 (en) 1994-12-28 2001-06-26 International Business Machines Corporation Five square folded-bitline DRAM cell
US5795830A (en) 1995-06-06 1998-08-18 International Business Machines Corporation Reducing pitch with continuously adjustable line and space dimensions
US5700733A (en) 1995-06-27 1997-12-23 Micron Technology, Inc. Semiconductor processing methods of forming field oxide regions on a semiconductor substrate
KR100190757B1 (ko) 1995-06-30 1999-06-01 김영환 모스 전계 효과 트랜지스터 형성방법
US5604370A (en) 1995-07-11 1997-02-18 Advanced Micro Devices, Inc. Field implant for semiconductor device
US5756395A (en) 1995-08-18 1998-05-26 Lsi Logic Corporation Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures
US5638318A (en) 1995-09-11 1997-06-10 Micron Technology, Inc. Ferroelectric memory using ferroelectric reference cells
US5677865A (en) 1995-09-11 1997-10-14 Micron Technology, Inc. Ferroelectric memory using reference charge circuit
US5680344A (en) 1995-09-11 1997-10-21 Micron Technology, Inc. Circuit and method of operating a ferrolectric memory in a DRAM mode
US5771150A (en) 1996-01-03 1998-06-23 Micron Technology, Inc. Capacitor constructions
US5789320A (en) 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
JP3164026B2 (ja) 1996-08-21 2001-05-08 日本電気株式会社 半導体装置及びその製造方法
US5861328A (en) 1996-10-07 1999-01-19 Motorola, Inc. Method of fabricating GMR devices
US6395613B1 (en) 2000-08-30 2002-05-28 Micron Technology, Inc. Semiconductor processing methods of forming a plurality of capacitors on a substrate, bit line contacts and method of forming bit line contacts
US5998256A (en) 1996-11-01 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming devices on a substrate, forming device arrays on a substrate, forming conductive lines on a substrate, and forming capacitor arrays on a substrate, and integrated circuitry
US6150211A (en) 1996-12-11 2000-11-21 Micron Technology, Inc. Methods of forming storage capacitors in integrated circuitry memory cells and integrated circuitry
JP2956626B2 (ja) 1996-12-12 1999-10-04 日本電気株式会社 Ｍｏｓ型半導体装置の製造方法
US5748519A (en) 1996-12-13 1998-05-05 Motorola, Inc. Method of selecting a memory cell in a magnetic random access memory device
US5804458A (en) 1996-12-16 1998-09-08 Motorola, Inc. Method of fabricating spaced apart submicron magnetic memory cells
US5913116A (en) 1997-01-08 1999-06-15 Advanced Micro Devices Method of manufacturing an active region of a semiconductor by diffusing a dopant out of a sidewall spacer
JP2982895B2 (ja) 1997-02-06 1999-11-29 日本電気株式会社 Ｃｍｏｓ半導体装置およびその製造方法
US5780349A (en) 1997-02-20 1998-07-14 National Semiconductor Corporation Self-aligned MOSFET gate/source/drain salicide formation
US5902690A (en) 1997-02-25 1999-05-11 Motorola, Inc. Stray magnetic shielding for a non-volatile MRAM
US5998257A (en) 1997-03-13 1999-12-07 Micron Technology, Inc. Semiconductor processing methods of forming integrated circuitry memory devices, methods of forming capacitor containers, methods of making electrical connection to circuit nodes and related integrated circuitry
US6004835A (en) 1997-04-25 1999-12-21 Micron Technology, Inc. Method of forming integrated circuitry, conductive lines, a conductive grid, a conductive network, an electrical interconnection to anode location and an electrical interconnection with a transistor source/drain region
EP0882806B1 (en) * 1997-05-21 2002-01-02 Kabushiki Kaisha Toyota Chuo Kenkyusho Hard molybdenum alloy, wear resistant alloy and method for manufacturing the same
US5917749A (en) 1997-05-23 1999-06-29 Motorola, Inc. MRAM cell requiring low switching field
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US6191470B1 (en) 1997-07-08 2001-02-20 Micron Technology, Inc. Semiconductor-on-insulator memory cell with buried word and body lines
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US6150687A (en) * 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US5989966A (en) 1997-12-15 1999-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method and a deep sub-micron field effect transistor structure for suppressing short channel effects
US5956267A (en) * 1997-12-18 1999-09-21 Honeywell Inc Self-aligned wordline keeper and method of manufacture therefor
US6165833A (en) 1997-12-19 2000-12-26 Micron Technology, Inc. Semiconductor processing method of forming a capacitor
US6291334B1 (en) 1997-12-19 2001-09-18 Applied Materials, Inc. Etch stop layer for dual damascene process
US6004862A (en) 1998-01-20 1999-12-21 Advanced Micro Devices, Inc. Core array and periphery isolation technique
US5963803A (en) 1998-02-02 1999-10-05 Advanced Micro Devices, Inc. Method of making N-channel and P-channel IGFETs with different gate thicknesses and spacer widths
JP2975917B2 (ja) 1998-02-06 1999-11-10 株式会社半導体プロセス研究所 半導体装置の製造方法及び半導体装置の製造装置
US6104633A (en) * 1998-02-10 2000-08-15 International Business Machines Corporation Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices
US6147405A (en) * 1998-02-19 2000-11-14 Micron Technology, Inc. Asymmetric, double-sided self-aligned silicide and method of forming the same
US5963469A (en) 1998-02-24 1999-10-05 Micron Technology, Inc. Vertical bipolar read access for low voltage memory cell
US6097065A (en) 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6696746B1 (en) 1998-04-29 2004-02-24 Micron Technology, Inc. Buried conductors
US5933725A (en) 1998-05-27 1999-08-03 Vanguard International Semiconductor Corporation Word line resistance reduction method and design for high density memory with relaxed metal pitch
US6194755B1 (en) 1998-06-22 2001-02-27 International Business Machines Corporation Low-resistance salicide fill for trench capacitors
US6632718B1 (en) 1998-07-15 2003-10-14 Texas Instruments Incorporated Disposable spacer technology for reduced cost CMOS processing
US6245662B1 (en) 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
US6362506B1 (en) 1998-08-26 2002-03-26 Texas Instruments Incorporated Minimization-feasible word line structure for DRAM cell
US6104068A (en) * 1998-09-01 2000-08-15 Micron Technology, Inc. Structure and method for improved signal processing
US6320222B1 (en) * 1998-09-01 2001-11-20 Micron Technology, Inc. Structure and method for reducing threshold voltage variations due to dopant fluctuations
JP4197775B2 (ja) 1998-09-10 2008-12-17 浜松ホトニクス株式会社 半導体位置検出器
US6686274B1 (en) * 1998-09-22 2004-02-03 Renesas Technology Corporation Semiconductor device having cobalt silicide film in which diffusion of cobalt atoms is inhibited and its production process
US6333866B1 (en) 1998-09-28 2001-12-25 Texas Instruments Incorporated Semiconductor device array having dense memory cell array and heirarchical bit line scheme
US6071789A (en) 1998-11-10 2000-06-06 Vanguard International Semiconductor Corporation Method for simultaneously fabricating a DRAM capacitor and metal interconnections
US6005800A (en) * 1998-11-23 1999-12-21 International Business Machines Corporation Magnetic memory array with paired asymmetric memory cells for improved write margin
US5977579A (en) 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
US6211044B1 (en) 1999-04-12 2001-04-03 Advanced Micro Devices Process for fabricating a semiconductor device component using a selective silicidation reaction
US6136662A (en) 1999-05-13 2000-10-24 Lsi Logic Corporation Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same
US6908800B1 (en) 1999-06-04 2005-06-21 Texas Instruments Incorporated Tunable sidewall spacer process for CMOS integrated circuits
JP4063450B2 (ja) 1999-06-14 2008-03-19 エルピーダメモリ株式会社 半導体集積回路装置
JP3589346B2 (ja) 1999-06-17 2004-11-17 松下電器産業株式会社 磁気抵抗効果素子および磁気抵抗効果記憶素子
US6274905B1 (en) * 1999-06-30 2001-08-14 Fairchild Semiconductor Corporation Trench structure substantially filled with high-conductivity material
US6134139A (en) * 1999-07-28 2000-10-17 Hewlett-Packard Magnetic memory structure with improved half-select margin
JP2001077196A (ja) 1999-09-08 2001-03-23 Sony Corp 半導体装置の製造方法
US6282113B1 (en) 1999-09-29 2001-08-28 International Business Machines Corporation Four F-squared gapless dual layer bitline DRAM array architecture
US6362057B1 (en) 1999-10-26 2002-03-26 Motorola, Inc. Method for forming a semiconductor device
SE518965C2 (sv) * 1999-11-04 2002-12-10 Ruben Haegglund Sedelhanteringsanordning
US6582891B1 (en) 1999-12-02 2003-06-24 Axcelis Technologies, Inc. Process for reducing edge roughness in patterned photoresist
KR100311050B1 (ko) 1999-12-14 2001-11-05 윤종용 커패시터의 전극 제조 방법
US6271080B1 (en) 1999-12-16 2001-08-07 International Business Machines Corporation Structure and method for planar MOSFET DRAM cell free of wordline gate conductor to storage trench overlay sensitivity
JP4860022B2 (ja) 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
US6297554B1 (en) 2000-03-10 2001-10-02 United Microelectronics Corp. Dual damascene interconnect structure with reduced parasitic capacitance
US6251711B1 (en) 2000-03-17 2001-06-26 United Microelectronics Corp. Method for forming bridge free silicide
US6423474B1 (en) 2000-03-21 2002-07-23 Micron Technology, Inc. Use of DARC and BARC in flash memory processing
US20050164443A1 (en) 2000-05-18 2005-07-28 Youngmin Kim Tunable sidewall spacer process for CMOS integrated circuits
CA2349139C (en) 2000-05-31 2007-09-11 Kansai Paint Co., Ltd. Cationic resin composition
JP3773755B2 (ja) * 2000-06-02 2006-05-10 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
US6396096B1 (en) 2000-06-21 2002-05-28 International Business Machines Corporation Design layout for a dense memory cell structure
US6424561B1 (en) 2000-07-18 2002-07-23 Micron Technology, Inc. MRAM architecture using offset bits for increased write selectivity
US6632741B1 (en) 2000-07-19 2003-10-14 International Business Machines Corporation Self-trimming method on looped patterns
US6236590B1 (en) * 2000-07-21 2001-05-22 Hewlett-Packard Company Optimal write conductors layout for improved performance in MRAM
US6455372B1 (en) 2000-08-14 2002-09-24 Micron Technology, Inc. Nucleation for improved flash erase characteristics
US6348380B1 (en) 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
DE10041749A1 (de) * 2000-08-27 2002-03-14 Infineon Technologies Ag Vertikale nichtflüchtige Halbleiter-Speicherzelle sowie Verfahren zu deren Herstellung
US7118960B2 (en) * 2000-08-31 2006-10-10 Micron Technology, Inc. Selective polysilicon stud growth
SE517275C2 (sv) 2000-09-20 2002-05-21 Obducat Ab Sätt vid våtetsning av ett substrat
US6667237B1 (en) 2000-10-12 2003-12-23 Vram Technologies, Llc Method and apparatus for patterning fine dimensions
JP2002124585A (ja) 2000-10-17 2002-04-26 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US6534243B1 (en) 2000-10-23 2003-03-18 Advanced Micro Devices, Inc. Chemical feature doubling process
US6926843B2 (en) 2000-11-30 2005-08-09 International Business Machines Corporation Etching of hard masks
US6475874B2 (en) * 2000-12-07 2002-11-05 Advanced Micro Devices, Inc. Damascene NiSi metal gate high-k transistor
US6368950B1 (en) * 2000-12-12 2002-04-09 Advanced Micro Devices, Inc. Silicide gate transistors
US6465309B1 (en) * 2000-12-12 2002-10-15 Advanced Micro Devices, Inc. Silicide gate transistors
US6566682B2 (en) 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6448601B1 (en) 2001-02-09 2002-09-10 Micron Technology, Inc. Memory address and decode circuits with ultra thin body transistors
US6559491B2 (en) 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US6424001B1 (en) 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US6496034B2 (en) 2001-02-09 2002-12-17 Micron Technology, Inc. Programmable logic arrays with ultra thin body transistors
US6377070B1 (en) * 2001-02-09 2002-04-23 Micron Technology, Inc. In-service programmable logic arrays with ultra thin vertical body transistors
US6649476B2 (en) 2001-02-15 2003-11-18 Micron Technology, Inc. Monotonic dynamic-static pseudo-NMOS logic circuit and method of forming a logic gate array
JP2002261161A (ja) * 2001-03-05 2002-09-13 Hitachi Ltd 半導体装置の製造方法
US20040074949A1 (en) * 2001-03-07 2004-04-22 Masayuki Narita Friction agitation joining method flat material for plastic working and closed end sleeve like body
US6545904B2 (en) 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US6475867B1 (en) 2001-04-02 2002-11-05 Advanced Micro Devices, Inc. Method of forming integrated circuit features by oxidation of titanium hard mask
US6548347B2 (en) 2001-04-12 2003-04-15 Micron Technology, Inc. Method of forming minimally spaced word lines
US6498062B2 (en) 2001-04-27 2002-12-24 Micron Technology, Inc. DRAM access transistor
JP2004520718A (ja) * 2001-04-28 2004-07-08 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ トレンチ−ゲート構造半導体装置及びその製造方法
US6740594B2 (en) 2001-05-31 2004-05-25 Infineon Technologies Ag Method for removing carbon-containing polysilane from a semiconductor without stripping
KR100418581B1 (ko) * 2001-06-12 2004-02-11 주식회사 하이닉스반도체 메모리 소자의 제조방법
KR20030002863A (ko) * 2001-06-30 2003-01-09 주식회사 하이닉스반도체 코어를 가진 플러그 구조 상의 강유전체 메모리소자 및 그제조방법
JP2003023150A (ja) * 2001-07-10 2003-01-24 Sony Corp トレンチゲート型半導体装置及びその作製方法
US6522584B1 (en) 2001-08-02 2003-02-18 Micron Technology, Inc. Programming methods for multi-level flash EEPROMs
US6744094B2 (en) 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
TW497138B (en) 2001-08-28 2002-08-01 Winbond Electronics Corp Method for improving consistency of critical dimension
DE10142590A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße
US7226853B2 (en) 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
US6638441B2 (en) 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US7078296B2 (en) 2002-01-16 2006-07-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFETs and methods for making the same
DE10207131B4 (de) 2002-02-20 2007-12-20 Infineon Technologies Ag Verfahren zur Bildung einer Hartmaske in einer Schicht auf einer flachen Scheibe
US6838722B2 (en) * 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
US6759180B2 (en) 2002-04-23 2004-07-06 Hewlett-Packard Development Company, L.P. Method of fabricating sub-lithographic sized line and space patterns for nano-imprinting lithography
US20030207584A1 (en) 2002-05-01 2003-11-06 Swaminathan Sivakumar Patterning tighter and looser pitch geometries
US6951709B2 (en) 2002-05-03 2005-10-04 Micron Technology, Inc. Method of fabricating a semiconductor multilevel interconnect structure
US6602779B1 (en) 2002-05-13 2003-08-05 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming low dielectric constant damascene structure while employing carbon doped silicon oxide planarizing stop layer
US6900521B2 (en) 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
TW543195B (en) 2002-06-12 2003-07-21 Powerchip Semiconductor Corp Split-gate flash memory structure and method of manufacture
US6734107B2 (en) 2002-06-12 2004-05-11 Macronix International Co., Ltd. Pitch reduction in semiconductor fabrication
US6559017B1 (en) 2002-06-13 2003-05-06 Advanced Micro Devices, Inc. Method of using amorphous carbon as spacer material in a disposable spacer process
US6777725B2 (en) 2002-06-14 2004-08-17 Ingentix Gmbh & Co. Kg NROM memory circuit with recessed bitline
KR100476924B1 (ko) 2002-06-14 2005-03-17 삼성전자주식회사 반도체 장치의 미세 패턴 형성 방법
US6924191B2 (en) 2002-06-20 2005-08-02 Applied Materials, Inc. Method for fabricating a gate structure of a field effect transistor
AU2003280498A1 (en) 2002-06-27 2004-01-19 Advanced Micro Devices, Inc. Method of defining the dimensions of circuit elements by using spacer deposition techniques
DE10228807B4 (de) 2002-06-27 2009-07-23 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung von Mikrostrukturelementen
US6689695B1 (en) 2002-06-28 2004-02-10 Taiwan Semiconductor Manufacturing Company Multi-purpose composite mask for dual damascene patterning
US6835663B2 (en) 2002-06-28 2004-12-28 Infineon Technologies Ag Hardmask of amorphous carbon-hydrogen (a-C:H) layers with tunable etch resistivity
US6960510B2 (en) 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features
US7182823B2 (en) * 2002-07-05 2007-02-27 Olin Corporation Copper alloy containing cobalt, nickel and silicon
US20040018738A1 (en) 2002-07-22 2004-01-29 Wei Liu Method for fabricating a notch gate structure of a field effect transistor
US6764949B2 (en) 2002-07-31 2004-07-20 Advanced Micro Devices, Inc. Method for reducing pattern deformation and photoresist poisoning in semiconductor device fabrication
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US6673684B1 (en) 2002-07-31 2004-01-06 Advanced Micro Devices, Inc. Use of diamond as a hard mask material
US6939808B2 (en) 2002-08-02 2005-09-06 Applied Materials, Inc. Undoped and fluorinated amorphous carbon film as pattern mask for metal etch
US20040046048A1 (en) * 2002-08-13 2004-03-11 Hsu Shih Hao Sprayer assembly for positioning hoses
US7071043B2 (en) 2002-08-15 2006-07-04 Micron Technology, Inc. Methods of forming a field effect transistor having source/drain material over insulative material
US6566280B1 (en) 2002-08-26 2003-05-20 Intel Corporation Forming polymer features on a substrate
US6794699B2 (en) 2002-08-29 2004-09-21 Micron Technology Inc Annular gate and technique for fabricating an annular gate
US7205598B2 (en) 2002-08-29 2007-04-17 Micron Technology, Inc. Random access memory device utilizing a vertically oriented select transistor
US6756284B2 (en) 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
US7041047B2 (en) * 2002-10-04 2006-05-09 Boston Scientific Scimed, Inc. Method and apparatus for the delivery of brachytherapy
US6706571B1 (en) 2002-10-22 2004-03-16 Advanced Micro Devices, Inc. Method for forming multiple structures in a semiconductor device
US6888755B2 (en) 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US6804142B2 (en) 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US7119020B2 (en) 2002-12-04 2006-10-10 Matsushita Electric Industrial Co., Ltd. Method for fabricating semiconductor device
US6825529B2 (en) 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
JP2004193483A (ja) 2002-12-13 2004-07-08 Renesas Technology Corp 半導体記憶装置
US6686245B1 (en) 2002-12-20 2004-02-03 Motorola, Inc. Vertical MOSFET with asymmetric gate structure
US7084076B2 (en) 2003-02-27 2006-08-01 Samsung Electronics, Co., Ltd. Method for forming silicon dioxide film using siloxane
US6861701B2 (en) * 2003-03-05 2005-03-01 Advanced Analogic Technologies, Inc. Trench power MOSFET with planarized gate bus
US7105089B2 (en) 2003-03-13 2006-09-12 3M Innovative Properties Company Liquid—liquid extraction system and method
KR100870176B1 (ko) * 2003-06-27 2008-11-25 삼성전자주식회사 니켈 합금 샐리사이드 공정, 이를 사용하여 반도체소자를제조하는 방법, 그에 의해 형성된 니켈 합금 실리사이드막및 이를 사용하여 제조된 반도체소자
US7015124B1 (en) 2003-04-28 2006-03-21 Advanced Micro Devices, Inc. Use of amorphous carbon for gate patterning
US6773998B1 (en) 2003-05-20 2004-08-10 Advanced Micro Devices, Inc. Modified film stack and patterning strategy for stress compensation and prevention of pattern distortion in amorphous carbon gate patterning
JP4578785B2 (ja) 2003-05-21 2010-11-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE10332725A1 (de) 2003-07-18 2005-02-24 Forschungszentrum Jülich GmbH Verfahren zur selbstjustierenden Verkleinerung von Strukturen
US7049702B2 (en) * 2003-08-14 2006-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Damascene structure at semiconductor substrate level
US7112483B2 (en) * 2003-08-29 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a device having multiple silicide types
KR100499175B1 (ko) 2003-09-01 2005-07-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US7384868B2 (en) * 2003-09-15 2008-06-10 International Business Machines Corporation Reduction of silicide formation temperature on SiGe containing substrates
US6844591B1 (en) 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
US20050156208A1 (en) * 2003-09-30 2005-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Device having multiple silicide types and a method for its fabrication
DE10345455A1 (de) 2003-09-30 2005-05-04 Infineon Technologies Ag Verfahren zum Erzeugen einer Hartmaske und Hartmasken-Anordnung
KR100536801B1 (ko) 2003-10-01 2005-12-14 동부아남반도체 주식회사 반도체 소자 및 그 제조 방법
US6867116B1 (en) 2003-11-10 2005-03-15 Macronix International Co., Ltd. Fabrication method of sub-resolution pitch for integrated circuits
US6946709B2 (en) 2003-12-02 2005-09-20 International Business Machines Corporation Complementary transistors having different source and drain extension spacing controlled by different spacer sizes
US7153734B2 (en) * 2003-12-29 2006-12-26 Intel Corporation CMOS device with metal and silicide gate electrodes and a method for making it
US20050144792A1 (en) 2004-01-06 2005-07-07 The Shire Corporation In-line sanding paddle with multiple extensions having certain tensile strengths
US7056794B2 (en) * 2004-01-09 2006-06-06 International Business Machines Corporation FET gate structure with metal gate electrode and silicide contact
US6875703B1 (en) 2004-01-20 2005-04-05 International Business Machines Corporation Method for forming quadruple density sidewall image transfer (SIT) structures
US20060033678A1 (en) * 2004-01-26 2006-02-16 Applied Materials, Inc. Integrated electroless deposition system
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
KR100574317B1 (ko) * 2004-02-19 2006-04-26 삼성전자주식회사 게이트 구조물, 이를 갖는 반도체 장치 및 그 형성 방법
US7262089B2 (en) 2004-03-11 2007-08-28 Micron Technology, Inc. Methods of forming semiconductor structures
US8486287B2 (en) 2004-03-19 2013-07-16 The Regents Of The University Of California Methods for fabrication of positional and compositionally controlled nanostructures on substrate
DE102004016073B4 (de) * 2004-03-30 2010-12-23 Texas Instruments Deutschland Gmbh Verfahren zur Erzeugung eines Impulsausgangssignals aus einem periodischen Sägezahnsignal und einer Referenzspannung, und getakteter Stromwandler
US6955961B1 (en) 2004-05-27 2005-10-18 Macronix International Co., Ltd. Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution
US7183205B2 (en) 2004-06-08 2007-02-27 Macronix International Co., Ltd. Method of pitch dimension shrinkage
US7473644B2 (en) 2004-07-01 2009-01-06 Micron Technology, Inc. Method for forming controlled geometry hardmasks including subresolution elements
US7396767B2 (en) * 2004-07-16 2008-07-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure including silicide regions and method of making same
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7176125B2 (en) * 2004-07-23 2007-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a static random access memory with a buried local interconnect
KR100704470B1 (ko) 2004-07-29 2007-04-10 주식회사 하이닉스반도체 비결정성 탄소막을 희생 하드마스크로 이용하는반도체소자 제조 방법
US7122425B2 (en) 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7042047B2 (en) 2004-09-01 2006-05-09 Micron Technology, Inc. Memory cell, array, device and system with overlapping buried digit line and active area and method for forming same
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7547945B2 (en) 2004-09-01 2009-06-16 Micron Technology, Inc. Transistor devices, transistor structures and semiconductor constructions
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7285812B2 (en) 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US7655387B2 (en) 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
JP4771271B2 (ja) 2004-09-24 2011-09-14 トヨタ自動車株式会社 単電池、単電池の製造方法、燃料電池、燃料電池の製造方法
US20060073613A1 (en) * 2004-09-29 2006-04-06 Sanjeev Aggarwal Ferroelectric memory cells and methods for fabricating ferroelectric memory cells and ferroelectric capacitors thereof
KR100614651B1 (ko) 2004-10-11 2006-08-22 삼성전자주식회사 회로 패턴의 노광을 위한 장치 및 방법, 사용되는포토마스크 및 그 설계 방법, 그리고 조명계 및 그 구현방법
US7098536B2 (en) * 2004-10-21 2006-08-29 International Business Machines Corporation Structure for strained channel field effect transistor pair having a member and a contact via
US20060094180A1 (en) * 2004-11-02 2006-05-04 Intel Corporation Method for making a semiconductor device with a high-k gate dielectric layer and a silicide gate electrode
US7214629B1 (en) 2004-11-16 2007-05-08 Xilinx, Inc. Strain-silicon CMOS with dual-stressed film
US7208379B2 (en) 2004-11-29 2007-04-24 Texas Instruments Incorporated Pitch multiplication process
US7476920B2 (en) 2004-12-15 2009-01-13 Infineon Technologies Ag 6F2 access transistor arrangement and semiconductor memory device
KR100596795B1 (ko) 2004-12-16 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 캐패시터 및 그 형성방법
US7432553B2 (en) 2005-01-19 2008-10-07 International Business Machines Corporation Structure and method to optimize strain in CMOSFETs
US7238580B2 (en) 2005-01-26 2007-07-03 Freescale Semiconductor, Inc. Semiconductor fabrication process employing stress inducing source drain structures with graded impurity concentration
US7271107B2 (en) 2005-02-03 2007-09-18 Lam Research Corporation Reduction of feature critical dimensions using multiple masks
US7163853B2 (en) * 2005-02-09 2007-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a capacitor and a metal gate on a semiconductor device
US7227331B2 (en) 2005-02-14 2007-06-05 International Rectifier Corporation Safety interlock and protection circuit for permanent magnet motor drive
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
TW200734482A (en) * 2005-03-18 2007-09-16 Applied Materials Inc Electroless deposition process on a contact containing silicon or silicide
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100640639B1 (ko) 2005-04-19 2006-10-31 삼성전자주식회사 미세콘택을 포함하는 반도체소자 및 그 제조방법
JP2006313784A (ja) * 2005-05-06 2006-11-16 Nec Electronics Corp 半導体装置およびその製造方法
US7214621B2 (en) * 2005-05-18 2007-05-08 Micron Technology, Inc. Methods of forming devices associated with semiconductor constructions
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7547599B2 (en) 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7560390B2 (en) 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US8338887B2 (en) * 2005-07-06 2012-12-25 Infineon Technologies Ag Buried gate transistor
US7413981B2 (en) 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US7291560B2 (en) 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7776744B2 (en) 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US8716772B2 (en) 2005-12-28 2014-05-06 Micron Technology, Inc. DRAM cell design with folded digitline sense amplifier
US7807536B2 (en) 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
US20070210449A1 (en) 2006-03-07 2007-09-13 Dirk Caspary Memory device and an array of conductive lines and methods of making the same
US7537866B2 (en) 2006-05-24 2009-05-26 Synopsys, Inc. Patterning a single integrated circuit layer using multiple masks and multiple masking layers
US8129289B2 (en) 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2

Also Published As

Publication number Publication date
SG165335A1 (en) 2010-10-28
US7557032B2 (en) 2009-07-07
WO2007030343A3 (en) 2007-06-14
CN101297392B (zh) 2011-05-11
EP1929510A2 (en) 2008-06-11
SG165336A1 (en) 2010-10-28
CN101297392A (zh) 2008-10-29
US9076888B2 (en) 2015-07-07
US20070105357A1 (en) 2007-05-10
WO2007030343A2 (en) 2007-03-15
KR100984469B1 (ko) 2010-09-30
TW200721391A (en) 2007-06-01
JP4984177B2 (ja) 2012-07-25
US7977236B2 (en) 2011-07-12
US20070049015A1 (en) 2007-03-01
US20090239366A1 (en) 2009-09-24
JP2009507372A (ja) 2009-02-19
TWI329351B (en) 2010-08-21
SG10201400297PA (en) 2014-06-27

Similar Documents

Publication Publication Date Title
KR100984469B1 (ko) 실리사이드화된 리세스된 실리콘
KR101057265B1 (ko) 메모리 셀 레이아웃 및 처리 플로우
US8252646B2 (en) Peripheral gate stacks and recessed array gates
KR102401486B1 (ko) 콘택 구조물을 포함하는 반도체 소자 및 그 제조 방법.
US20110068418A1 (en) Substrate symmetrical silicide source/drain surrounding gate transistor
KR20180037662A (ko) 반도체 장치 및 그 제조 방법
US10332890B2 (en) Semiconductor memory device and method of manufacturing the same
KR102496973B1 (ko) 반도체 장치 및 그 제조 방법
TWI771954B (zh) 記憶體陣列與其形成方法
CN110896075A (zh) 集成电路存储器及其制备方法
US9548259B2 (en) Semiconductor device and method for manufacturing the same
JP2009170857A (ja) 半導体装置及びその製造方法
KR20160056115A (ko) 반도체 장치 및 그 제조 방법
KR20150068084A (ko) 반도체 장치 및 그 제조 방법
KR20200092614A (ko) 반도체 장치
KR20090083715A (ko) 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법
JP2014165467A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130903

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160818

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170822

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180903

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190910

Year of fee payment: 10