JP2005197748A - 金属ゲート電極およびシリサイド接点を備えたｆｅｔゲート構造 - Google Patents

金属ゲート電極およびシリサイド接点を備えたｆｅｔゲート構造 Download PDF

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Abstract

【課題】半導体デバイス用の１金属置換ゲートまたは２金属置換ゲートを作製する方法を提供すること。
【解決手段】この構造は、ゲート領域とのシリサイド接点を含む。ダミー・ゲート構造および犠牲ゲート誘電体を除去して、基板の一部分を露出させ、その上にゲート誘電体を形成する。ゲート誘電体および誘電体材料を覆うように金属層を形成する。この金属層は、それが好都合なら、デバイス・ウェハを覆うブランケット金属層にすることもできる。次いで、金属層を覆うようにシリコン層を形成する。この層も、ブランケット層にすることができる。次いで、平坦化またはエッチバック・プロセスを行い、誘電体材料の上面を露出させ、金属層およびシリコン層の他の部分がゲート領域内に残って誘電体材料の上面と同一平面となる表面を有するようにする。次いで、ゲート領域の金属層と接触したシリサイド接点を形成する。
【選択図】図１１

Description

本願は、本願と同日に出願され同じ譲受人に譲渡された、「Ｍｅｔｈｏｄ ｏｆ ｆｏｒｍｉｎｇ ＦＥＴ ｓｉｌｉｃｉｄｅ ｇａｔｅ ｓｔｒｕｃｔｕｒｅｓ ｉｎｃｏｒｐｏｒａｔｉｎｇ ｉｎｎｅｒ ｓｐａｃｅｒｓ」と題する出願ＦＩＳ９−２００３−０３４１の関連出願である。
本発明は、高性能半導体デバイス、特に金属ゲート電極を用いた高性能ＣＭＯＳ集積デバイスの製造に関する。
ＣＭＯＳデバイスの小型化が進むにつれて、ＣＭＯＳデバイスのゲート誘電体の厚さも２０Åをかなり下回るほど薄くなっている。これにより、ゲート漏れ電流が著しく増大し、ポリシリコン・ゲート構造からのドーパントの拡散も著しく大きくなっている（ポリ・デプレッション効果（poly depletion effect）と呼ばれることが多い）。
現在は、金属ゲートを使用して、ポリ・デプレッション効果を緩和し、漏れ電流を抑制することにより、高度に集積されたＣＭＯＳデバイスの電気的性能を確保している。通常、金属ゲートは、ダミー・ポリシリコン・ゲートを最初に形成した後に除去し、その位置に金属ゲートを形成する「置換ゲート（replacement gate）」プロセスによって形成される。金属ゲートは、ｎ＋ゲート領域およびｐ＋ゲート領域の両方に及ぶことがあり、ミッドギャップ仕事関数を有する単一の金属で構成することができる。あるいは、置換ゲートは、それ以前にｎ＋ポリシリコン・ゲートおよびｐ＋ポリシリコン・ゲートが占めていた位置に位置する、異なる仕事関数を有する２種類の金属で構成することもできる。
現況技術の一例として、「Ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ｄｕａｌ ｗｏｒｋｆｕｎｃｔｉｏｎ ｍｅｔａｌ ｇａｔｅ ＣＭＯＳ ｄｅｖｉｃｅｓ」と題するＬｅｅ他の米国特許出願第２００３／０１１９２９２号には、金属ゲートを形成する置換ゲート・プロセスが記載されている。このプロセスでは、ドーピングしたポリシリコン・ゲートを形成した後に除去して、開いたトレンチが残るようにし、このトレンチ内にバルク金属層を堆積させ、その後これを平坦化して金属ゲートを形成する。この手法では、２通りの製造上の問題が生じることがある。第１の問題は、ゲート構造が非常に細い場合（場合によっては７０ｎｍ未満など、チャネル長が非常に短い場合に相当）にトレンチのアスペクト比が大きくなり、金属中に空隙を生じることなくトレンチの充填を行うことが困難になることがあることである。第２の問題は、金属平坦化プロセス（通常は化学機械研磨（ＣＭＰ））において、金属の厚さが不均一になる（したがって金属ゲートの高さも不均一になる）ディッシング効果が発生しやすいことである。
また、金属ゲート電極となるシリサイド接点を提供することも望ましい。したがって、製造が容易であり、かつミッドギャップ置換ゲートおよび２金属置換ゲートの両方に適用することができる、シリサイド接点を備えた金属ゲートＣＭＯＳデバイスが必要とされている。
本発明は、基板上にゲート構造を有する半導体デバイスを作製する方法を提供することにより、上述の必要に応えるものである。本発明の第１の態様によれば、この方法では、最初に、デバイスのゲート領域中の材料を除去して（すなわち、ダミー・ゲート構造および犠牲ゲート誘電体を除去して）、基板の一部分を露出させる。基板の露出した部分の上にゲート誘電体を形成し、ゲート誘電体および誘電体材料を覆うように金属層を形成する。この金属層は、それが好都合なら、デバイス・ウェハを覆うブランケット金属層にすることもできる。次いで、この金属層を覆うようにシリコン層を形成する。このシリコン層もブランケット層にすることができる。次いで、平坦化またはエッチバック・プロセスを行い、金属層およびシリコン層の一部分を除去し、誘電体材料の上面を露出させ、金属層およびシリコン層の他の部分がゲート領域内に残って誘電体材料の上面と同一平面となる表面を有するようにする。次いで、ゲート領域の金属層と接触したシリサイド接点を形成する。
ゲート領域の上にシリサイド形成用金属（Ｎｉ、Ｃｏ、Ｔａ、ＷまたはＭｏ）の層を堆積させ、シリサイド化プロセスを実行してゲート領域に残っている部分のシリコンおよびシリサイド形成用金属を含む金属シリサイドを形成し、平坦化プロセスを実行して誘電体材料の上面を露出させることによって、シリサイド接点を形成することができる。
ダミー・ゲート材料の除去は、底部が基板の露出部分からなるトレンチの形成とみなすことができる。したがって、ゲート誘電体を形成するステップでトレンチの底部が覆われ、金属層を形成するステップでトレンチの側壁上に金属が形成され、シリコン層を形成するステップでトレンチが充填される。その後、シリコンをシリサイドに転化して、トレンチがシリサイド接点で充填されるようにする。金属ゲートは側壁上の層であって、トレンチの底部のゲート誘電体の上にある。
本発明の第２の態様によれば、ゲート領域に２つの金属層を形成し、２金属ゲート構造を形成する。この方法では、ゲート領域の第１の部分から材料を除去し、その後ゲート領域の第２の部分から材料を除去して、基板の複数部分を露出させる。基板の露出部分の上にゲート誘電体を形成する。ゲート誘電体を覆うように第１の金属層および第１のシリコン層を形成し、その後これらを平坦化する。第１の金属層の一部分を酸化する。この金属酸化物層が、第１の金属層と第２の金属層とを分離する。第２の金属層および第２のシリコン層を形成し、その後これらを平坦化する。次いで、ゲート領域中に、第１の金属層および第２の金属層両方の平坦化した部分と接触するシリサイド接点を形成する。
シリサイド接点は、ゲート領域の両部分を覆う第３のシリコン層を形成し、その上にシリサイド形成用金属の層を堆積させ、シリサイド化プロセスを実行することによって形成することもできる。シリサイド化プロセスでは、第１および第２のシリコン層の残っている部分ならびに第３のシリコン層のシリコンと、シリサイド形成用金属層の金属とを含む金属シリサイドが形成される。次いで、平坦化プロセスを実行して、誘電体材料の上面を露出させる。金属および金属酸化物を部分的にゲート領域から除去して、金属層および酸化物層を隣接する誘電体材料の上面よりも窪ませることもできる。次いで、第３のシリコン層でこの凹部を充填し、後に同様にそのシリサイドが凹部を充填するようにする。
本発明の別の態様によれば、基板上にゲート構造を有する半導体デバイスが提供される。このデバイスのゲート構造は、上述の方法により、１金属置換ゲートまたは２金属置換ゲートとして作製される。
ダミー・ポリシリコン・ゲート・スタックを基板上に構築し、ソース領域およびドレイン領域を形成した後に除去する置換ゲート・プロセスの一部として、本発明の実施形態について説明する。図１〜図３は、ダミー・ゲート構造を示す概略図である。この構造が、本明細書に記載する本発明の実施形態の開始点となる。図１は、ｐ＋ポリシリコン・ゲート１１およびｎ＋ポリシリコン・ゲート１２を含む構造１０の平面図である。図１に示すように、ｎ＋領域およびｐ＋領域は接触している。この構造は、ＳＲＡＭデバイスで通常見られる構造である。これらのゲート領域を覆うように窒化物１３およびＨＤＰ酸化物１４の層を堆積させた後に平坦化してあるので、ゲート領域１１および１２は露出している。（本発明の実施形態では、より低い温度で処理を行うことができるように、酸化物領域１４は、ＢＰＳＧではなくＨＤＰ酸化物であることが好ましい。）図２は、基板１の上の犠牲ゲート酸化物層１５上に形成されたダミー・ゲート領域１１および１２を示す長手方向断面図である。図３は、ダミー・ポリシリコン・ゲートの片側の窒化物１３およびＨＤＰ酸化物１４を示す横方向断面図である。
ダミー・ゲートおよび犠牲ゲート酸化物を除去した後で、それにより生じたトレンチ中に金属層（所望の仕事関数を持つだけの厚さを有する）を堆積させ、このトレンチを、ドーピングしていないポリシリコンなど適当な材料で充填する。後に、充填材であるポリシリコンをシリサイドに転化させて、金属ゲートへの接点を形成することもできる。
以下で詳細に述べるように、金属ゲート構造は、ミッドギャップ仕事関数を有する１金属ゲートであっても、ｎ＋ゲート領域とｐ＋ゲート領域とで仕事関数が異なる２金属ゲートであってもよい。
第１の実施形態：１金属（single-metal）置換ゲート
この実施形態では、ダミー・ポリシリコン・ゲート構造１１および１２を同一プロセスで除去するが、窒化物１３および酸化物１４に対する選択性を有する任意の好都合なプロセスを用いることができる。このプロセスでは、犠牲酸化物層１５を露出させ、その後、この層も除去する。このようにして、窒化物の側壁１３ａ、１３ｂと、基板１の露出部分からなる底面を有するトレンチ２０が形成される。露出した基板上に、堆積プロセスまたは熱成長プロセスによって新たなゲート誘電体２５を形成する。その後、トレンチの側壁およびゲート誘電体２５を覆うブランケット層として、コンフォーマルな金属層２６を堆積させる。層２６の組成および厚さは、当業者には周知の方法で、所望の仕事関数が得られるように選択される。図４および図５はそれぞれ、金属層２６を堆積させた後の構造の長手方向断面図および横方向断面図である。
次いで、層２６の上に、ドーピングしていない多結晶シリコンまたはアモルファス・シリコンのブランケット層３１を、トレンチ２０を充填するのに十分な厚さで堆積させる。層３１の内部組成は、最適なトレンチ充填材が得られるように選択される。例えば、ポリシリコンとアモルファス・シリコンの混合物が、充填材として望ましい特性を有することが分かっている。次いで、層３１および層２６を好ましくはＣＭＰで平坦化し、酸化物領域１４を再度露出させ、トレンチ充填材の上面３１ａが酸化物領域１４と同一平面になるようにする。その結果得られた構造を、図６（長手方向断面図）および図７（横方向断面図）に示す。
次いで、シリサイドの形成に適した金属のブランケット層４１を堆積させる（図８および図９）。この金属は、例えばＣｏ、Ｔａ、Ｗ、Ｍｏまたは（好ましくは）Ｎｉである。次いでシリサイド化プロセス（詳細は当技術分野で既知）を実行し、トレンチ充填材をシリサイド５１に転化する。平坦化プロセスをもう一度実行して、構造の最初の上面を再度露出させる（図１０および図１１参照）。こうして、ダミー・ゲート構造は、シリサイド接点を備えた１金属ゲートで置き換えられる（図３および図１１参照）。
このプロセスは、いずれの層のマスキングも行う必要がなく、したがって実施が容易であることは理解されるであろう。
第２の実施形態：２金属（dual-metal）置換ゲート
この実施形態では、ｐ＋ダミー・ポリシリコン・ゲート構造およびｎ＋ダミー・ポリシリコン・ゲート構造を別々に除去するので、除去しない方のポリシリコン構造のマスキングを行う必要がある。図１２は、ｐ＋ダミー・ゲート１１をマスキングし、ｎ＋ダミー・ゲート１２およびその下にある犠牲ゲート酸化物１５を除去し、マスクを剥がした後の構造を示している。これにより、基板１の一部分が露出している。次いで、ブランケット・ゲート誘電体層７５を成長または堆積させ、ブランケット金属層７６をその上に堆積させる（図１３参照）。
次いで、ドーピングしていない多結晶シリコンまたはアモルファス・シリコンのブランケット層８１を、層７６の上に堆積させる。第１の実施形態と同様に、層８１の組成は、最適なトレンチ充填材が得られるように選択される。次いで、この構造を平坦化してダミー・ゲート１１を再度露出させ、充填材８１の上面８１ａがダミー・ゲート１１と同一平面になるようにする。平坦化プロセスは、例えばポリシリコン／アモルファス・シリコンのＣＭＰを行い、そのまま引き続きポリシリコン・ゲート１１の表面に到達するまで金属層７６のＣＭＰを行うなど、１ステップで行うことができる。あるいは、平坦化プロセスは、例えばポリシリコン・ゲート１１の上にある金属層７６に到達するまでポリシリコン／アモルファス・シリコンのＣＭＰを行い、その後に別個に金属除去プロセスを行うなど、２ステップで行うこともできる。平坦化の後に得られる構造を図１４に示す。
次いで、この構造をマスキングし、ｐ＋ダミー・ポリシリコン・ゲート１１を除去できるようにする。ｐ＋ダミー・ポリシリコン・ゲート１１は、残っている犠牲ゲート酸化物１５と共に除去する。犠牲酸化物を除去する間に、ゲート誘電体層７５の、金属の側壁７６ｓを覆っている部分も除去する。図１５に、これらのステップを行い、マスクが除去された後の構造を示す。金属側壁７６ｓが露出していることに留意されたい。
次いで、露出したシリコン表面に対して酸化プロセスを行い、基板の露出部分上に酸化物層８５を形成し、ポリシリコン／アモルファス・シリコン層８１の表面上に酸化物８６を形成する。この酸化プロセスは、通常は約９００℃程度の急速熱アニーリング（ＲＴＡ）を含むので、金属層７６の露出表面上に酸化物層９５が形成される（図１６参照）。したがって、２金属ゲートの下にあるゲート誘電体層８８は、別々のステップで形成された層７５および層８５で構成される。
次いで、図１７に示すように、第２のブランケット金属層９６を堆積させる。それ以前のステップと同様に、このブランケット金属層の上には、ドーピングしていない多結晶シリコンまたはアモルファス・シリコンの層９１が堆積させてある。次いで、この構造を平坦化し、図１８（長手方向断面図）および図１９（横方向断面図）に示す構造を得る。図１８および図１９をそれぞれ図２および図３と比較すると、ダミー・ゲートおよび犠牲ゲート酸化物が、ゲート誘電体をその下に備えた２金属ゲートで置き換えられていることが分かる。
次いで、エッチバック・プロセスを行い、ゲート領域を窒化物領域１３および酸化物領域１４よりも窪ませる。具体的には、シリコン層８１および９１を酸化物１４よりも窪ませ、金属酸化物９５と金属層７６および９６とをシリコン層８１および９１よりも窪ませる。当業者には周知のように、使用できるエッチング・プロセスはいくつか考えられる。エッチバック・プロセスを行った結果を図２０（長手方向断面図）および図２１（横方向断面図）に示す。
次いで、多結晶シリコンのブランケット層を堆積させて、２金属ゲートの上に連続的なシリコン層９８を形成する（図２２）。この層をＲＩＥあるいはＣＭＰ（またはそれらの組合せ）によって平坦化し、窒化物層１３および酸化物層１４を再度露出させる。その結果得られる構造を図２３（長手方向断面図）および図２４（横方向断面図）に示す。この時点で、２金属ゲートは、その上面が周囲の誘電体材料と同一平面であるシリコン領域より低く窪んでいる（図２４参照。図１９と比較されたい）。
次いで、シリサイド形成用金属のブランケット層１０１をこの構造の上に堆積させる。この金属は、Ｃｏ、Ｎｉ、Ｔａ、ＷまたはＭｏのいずれかにすることができるが、Ｎｉであることが好ましい。次いで、シリサイド化プロセスを行い、層１０１中の金属と層９８中のシリコンとでブラケットシリサイド層１１０を形成する。次いで、シリサイド層１１０を平坦化して、窒化物層１３および酸化物層１４を再度露出させる。その結果得られる構造を図２６（長手方向断面図）および図２７（横方向断面図）に示す。
上記で詳述した一連のステップ（ブランケット層の堆積と、その後の平坦化またはエッチバック）は、トレンチ幅が７０ｎｍ以下であるときでもゲートが占めるトレンチ（すなわち、対向する窒化物壁１３ａ、１３ｂ間の空間）を充填するのに効果的であることは理解されるであろう。
この実施形態では、シリサイド接点を備えた２金属ゲート構造を形成する。また、この構造に窒化物キャップ層を設けると、金属またはシリサイドに影響を及ぼさずにアニーリングを行うことができるので有利である。（好ましい実施形態では、シリサイドはＮｉＳｉ２であり、アニーリングはフォーミング・ガス中で行う。窒化物キャップがある場合には、４００℃のフォーミング・ガス中でアニーリングを行えば、金属ゲートとゲート酸化物の間の余分な電荷を除去し、しきい値電圧のシフトを防止することができる。）窒化物キャップ層１２０は、図２８（長手方向断面図）および図２９（横方向断面図）に示すようにブランケット層として堆積させることができる。あるいは、シリサイド層１１０を窪ませて（図３０参照。図２７と比較されたい）、窒化物層１２０がこの窪みを満たすようにすることもできる（図３１）。次いで、窒化物層１２０の、シリサイド接点の上にある部分だけが残るように、窒化物層１２０を平坦化することができる（図３２）。次いで、窒化物キャップが、２金属ゲートおよびシリサイド接点に対してセルフアラインする。
特定の実施形態に関連して本発明について説明したが、前述の説明に鑑みて、多数の代替形態、修正形態および変更形態が当業者には明らかであることは明白である。したがって、本発明は、本発明の範囲および趣旨ならびに頭記の特許請求の範囲内に含まれるこのような全ての代替形態、修正形態および変更形態を包含するものとする。
ｎ＋ポリシリコン領域およびｐ＋ポリシリコン領域を有する代表的なＣＭＯＳダミー・ゲート構造を示す概略平面図である。 図１のゲート領域を示す長手方向断面図である。 図１のゲート領域を示す横方向断面図である。 本発明の第１の実施形態によるミッドギャップ置換ゲート・プロセスにおける１ステップを示す長手方向断面図である。 本発明の第１の実施形態によるミッドギャップ置換ゲート・プロセスにおける１ステップを示す横方向断面図である。 本発明の第１の実施形態によるミッドギャップ置換ゲート・プロセスにおける別の１ステップを示す長手方向断面図である。 本発明の第１の実施形態によるミッドギャップ置換ゲート・プロセスにおける別の１ステップを示す横方向断面図である。 本発明の第１の実施形態によるミッドギャップ置換ゲート・プロセスにおける別の１ステップを示す長手方向断面図である。 本発明の第１の実施形態によるミッドギャップ置換ゲート・プロセスにおける別の１ステップを示す横方向断面図である。 本発明の第１の実施形態によるミッドギャップ置換ゲート・プロセスにおけるさらに別の１ステップを示す長手方向断面図である。 本発明の第１の実施形態によるミッドギャップ置換ゲート・プロセスにおけるさらに別の１ステップを示す横方向断面図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおける１ステップを示す概略図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおける１ステップを示す概略図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおける１ステップを示す概略図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおける１ステップを示す概略図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す概略図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す概略図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す長手方向断面図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す横方向断面図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す長手方向断面図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す横方向断面図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す長手方向断面図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す横方向断面図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す長手方向断面図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す横方向断面図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す長手方向断面図である。 本発明の第２の実施形態による２金属置換ゲート・プロセスにおけるさらに別の１ステップを示す横方向断面図である。 ２金属置換ゲート・プロセスにおける図２８および図２９に示すステップの代替のステップを示す横方向断面図である。 ２金属置換ゲート・プロセスにおける図２８および図２９に示すステップの代替のステップを示す横方向断面図である。 ２金属置換ゲート・プロセスにおける図２８および図２９に示すステップの代替のステップを示す横方向断面図である。
符号の説明
１ 基板
１１ ゲート領域
１２ ゲート領域
１３ 窒化物
１４ 酸化物
１５ 犠牲酸化物層
２０ トレンチ
２５ ゲート誘電体
２６ 金属層
３１ ブランケット・シリコン層
４１ ブランケット金属層
５１ シリサイド

Claims (20)

  1. 上面を有する誘電体材料と隣接したゲート構造を基板上に有する半導体デバイスを作製する方法であって、
    前記デバイスのゲート領域の材料を除去して前記基板の一部分を露出させるステップと、
    前記基板の露出部分上にゲート誘電体を形成するステップと、
    前記ゲート誘電体および前記誘電体材料を覆う金属層を形成するステップと、
    前記金属層を覆うシリコン層を形成するステップと、
    前記金属層の第１の部分および前記シリコン層の第１の部分を除去して、前記誘電体材料の上面を露出させ、前記金属層の第２の部分および前記シリコン層の第２の部分が前記ゲート領域内に残って前記上面と同一平面となる表面を有するようにするステップと、
    前記金属層の第２の部分と接触したシリサイド接点を前記ゲート領域中に形成するステップとを含む方法。
  2. 前記シリサイド接点を形成するステップが、
    前記ゲート領域の上にシリサイド形成用金属の層を堆積させるステップと、
    シリサイド化プロセスを実行して、前記シリコン層の第２の部分のシリコンおよび前記シリサイド形成用金属の層の金属を含む金属シリサイドを形成するステップと、
    平坦化プロセスを実行して前記誘電体材料の上面を露出させるステップとをさらに含む、請求項１に記載の方法。
  3. 前記シリサイド形成用金属が、Ｎｉ、Ｃｏ、Ｔａ、ＷおよびＭｏから選択される、請求項１に記載の方法。
  4. 前記ゲート領域中の材料を除去するステップにおいて、側壁と前記基板の露出部分からなる底部とを有するトレンチを形成し、
    前記金属層を形成するステップが、前記トレンチの側壁上に金属を形成するステップをさらに含み、
    前記シリコン層を形成するステップが、前記トレンチを充填するステップを含む、請求項１に記載の方法。
  5. 前記半導体デバイスがウェハ上に作製され、前記金属層を形成するステップが、前記ウェハ上にブランケット金属層を形成するステップを含み、前記シリコン層を形成するステップが、前記ウェハ上にブランケット・シリコン層を形成するステップを含む、請求項１に記載の方法。
  6. 上面を有する誘電体材料と隣接したゲート構造を基板上に有する半導体デバイスを作製する方法であって、
    前記デバイスのゲート領域の第１の部分の材料を除去して前記基板の第１の部分を露出させるステップと、
    前記基板の露出した第１の部分の上に第１のゲート誘電体を形成するステップと、
    第１のゲート誘電体を覆う第１の金属層を形成するステップと、
    第１の金属層を覆う第１のシリコン層を形成するステップと、
    第１の金属層の第１の部分および第１のシリコン層の第１の部分を除去して、前記誘電体材料の上面を露出させ、第１の金属層の第２の部分および第１のシリコン層の第２の部分がゲート領域内に残って前記上面と同一平面となる表面を有するようにするステップと、
    前記ゲート領域の第２の部分の材料を除去して、前記基板の第２の部分を露出させ、第１の金属層の隣接部分を露出させるステップと、
    前記基板の露出した第２の部分の上に第２のゲート誘電体を形成するステップと、
    第１の金属層の前記露出した隣接部分の上に酸化物層を形成するステップと、
    第２のゲート誘電体を覆う第２の金属層を形成するステップと、
    第２の金属層を覆う第２のシリコン層を形成するステップと、
    第２の金属層の第１の部分および第２のシリコン層の第１の部分を除去して、前記誘電体材料の上面を露出させ、第２の金属層の第２の部分および第２のシリコン層の第２の部分が前記ゲート領域内に残って前記上面と同一平面となる表面を有するようにするステップと、
    第１の金属層の第２の部分および第２の金属層の第２の部分と接触したシリサイド接点を前記ゲート領域中に形成するステップとを含む方法。
  7. 前記シリサイド接点を形成するステップが、
    前記ゲート領域の第１の部分および前記ゲート領域の第２の部分を覆う第３のシリコン層を形成するステップ、
    第３のシリコン層の上にシリサイド形成用金属の層を堆積させるステップ、
    シリサイド化プロセスを実行して、第１のシリコン層の第２の部分のシリコン、第２のシリコン層の第２の部分のシリコン、および第３のシリコン層のシリコンと、前記シリサイド形成用金属の層の金属とを含む金属シリサイドを形成するステップ、ならびに
    平坦化プロセスを実行して、前記誘電体材料の上面を露出させるステップをさらに含む、請求項６に記載の方法。
  8. 前記シリサイド形成用金属が、Ｎｉ、Ｃｏ、Ｔａ、ＷおよびＭｏから選択される、請求項６に記載の方法。
  9. 前記ゲート領域中の材料を除去するステップにおいて、側壁と前記基板の露出した第１の部分からなる底部とを有する第１のトレンチを形成し、
    前記第１の金属層を形成するステップが、第１のトレンチの側壁上に金属を形成するステップをさらに含み、
    前記第１のシリコン層を形成するステップが、第１のトレンチを充填するステップを含み、
    前記ゲート領域の第２の部分の材料を除去するステップにおいて、側壁と前記基板の露出した第２の部分からなる底部とを有する第２のトレンチを形成し、
    前記第２の金属層を形成するステップが、第２のトレンチの側壁上に金属を形成するステップをさらに含み、
    前記第２のシリコン層を形成するステップが、第２のトレンチを充填するステップを含む、請求項６に記載の方法。
  10. 前記半導体デバイスがウェハ上に作製され、前記第１の金属層を形成するステップが、前記ウェハ上に第１のブランケット金属層を形成するステップを含み、前記第１のシリコン層を形成するステップが、前記ウェハ上に第２のブランケット・シリコン層を形成するステップを含み、前記第２の金属層を形成するステップが、前記ウェハ上に第２のブランケット金属層を形成するステップを含み、前記第２のシリコン層を形成するステップが、前記ウェハ上に第２のブランケット・シリコン層を形成するステップを含む、請求項６に記載の方法。
  11. 前記シリサイド接点を形成するステップの前に、金属および金属酸化物を除去して、前記第１の金属層の第２の部分、前記酸化物層、および前記第２の金属層の第２の部分を前記上面よりも窪ませるステップをさらに含む、請求項６に記載の方法。
  12. 前記シリサイド接点を形成するステップの前に、金属および金属酸化物を除去して、前記第１の金属層の第２の部分、前記酸化物層、および前記第２の金属層の第２の部分を前記上面よりも窪ませることにより、前記ゲート領域に凹部を形成するステップをさらに含む方法であって、前記第３のシリコン層を形成するステップが、前記凹部を充填するステップをさらに含む、請求項７に記載の方法。
  13. 前記シリサイド接点を形成するステップにおいて、前記シリサイドで前記凹部を充填する、請求項１２に記載の方法。
  14. 前記シリサイド接点を形成するステップの後に、前記ゲート領域を覆う窒化物層を形成するステップをさらに含む、請求項６に記載の方法。
  15. 前記シリサイド接点を前記上面よりも窪ませることにより、前記ゲート領域に凹部を形成する方法であって、
    前記ゲート領域を覆い、かつ前記凹部を充填する窒化物層を形成するステップと、
    平坦化処理を実行して前記上面を露出させ、前記窒化物層の一部分が前記凹部内に残って前記上面と同一平面となる表面を有するようにするステップとをさらに含む、請求項６に記載の方法。
  16. 上面を有する誘電体材料と隣接するゲート構造を基板上に有する半導体デバイスであって、
    ゲート領域中の前記基板の一部分を覆い、これと接触するゲート誘電体と、
    前記ゲート誘電体と接触する金属層と、
    下側面が前記金属層と接触し、上側面が前記上面と同一平面であるシリサイド接点とを含む半導体デバイス。
  17. 前記ゲート領域が底部および側壁を有するトレンチとして特徴付けられ、前記ゲート誘電体が前記トレンチの底部を覆い、前記金属層が前記トレンチの側壁と接触しており、前記シリサイド接点が前記トレンチを充填する、請求項１６に記載の半導体デバイス。
  18. 前記金属層が第１の金属層および第２の金属層を含み、前記第１の金属層と前記第２の金属層の間に金属酸化物層をさらに含む、請求項１６に記載の半導体デバイス。
  19. 前記シリサイド接点を覆う窒化物層をさらに含む、請求項１６に記載の半導体デバイス。
  20. 前記シリサイド接点が、
    前記上面よりも窪んだ上側面を有するシリサイド部分と、
    前記シリサイド部分を覆う、前記上面と同一平面となる上側面を有する窒化物キャップ部分と含み、
    前記窒化物キャップ部分が前記ゲート領域に対してセルフアラインする、請求項１６に記載の半導体デバイス。
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