KR20050073541A - 메탈 게이트 전극과 실리사이드 콘택을 갖는 ｆｅｔ게이트 구조물 - Google Patents

메탈 게이트 전극과 실리사이드 콘택을 갖는 ｆｅｔ게이트 구조물 Download PDF

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Abstract

반도체 소자를 위해 단일 메탈 또는 이중 메탈 대체 게이트 구조물을 제조하는 방법이 제공되며, 상기 구조물은 게이트 영역에 실리사이드 콘택을 포함한다. 기판의 일부분을 노출시키기 위해 더미 게이트 구조물 및 희생 게이트 유전체가 제거되고 그 위에 게이트 유전체가 형성된다. 게이트 유전체와 유전체 물질을 덮는 메탈 층이 형성된다. 이러한 메탈 층은 소자 웨이퍼를 덮는 블랭킷 메탈 층이 쉽게 될 수있다. 상기 메탈 층을 덮도록 실리콘 층이 형성되고, 이 층 또한 블랭킷 웨이퍼가 될 수 있다. 평탄화 또는 에치백 공정이 수행되며, 따라서 상기 메탈 층과 실리콘 층의 다른 부분들이 상기 게이트 영역에 남아있고, 상기 유전체 물질의 최상위 표면과 동일 평면상의 표면을 갖는 반면에 상기 유전체 물질의 최상위 표면이 노출된다. 상기 게이트 영역내에 있는 상기 메탈 층과 접촉상태에 있는 실리사이드 콘택이 형성된다.

Description

메탈 게이트 전극과 실리사이드 콘택을 갖는 ＦＥＴ 게이트 구조물{FET gate structure with metal gate electrode and silicide contact}
본출원은 본출원과 같은 날짜에 같은 출원인이 출원한 출원 FIS9-2003-0341 "내부 스페이서들을 포함하는 FET 실리사이드 게이트 구조물을 형성하는 방법(Method of forming FET silicide gate structures incorporating inner spacers)" 에 관련된 것이다. 상기 언급된 출원의 기재내용은 본 명세서에서 참조된다.
본 발명은 고급 반도체 소자들의 제조에 관한것으로, 특히 메탈 게이트 전극이 사용된 고급 CMOS 집적 소자에 관한것이다.
CMOS 소자들이 계속적으로 보다 더 작은 치수로 축소됨에 따라, 이러한 소자들의 게이트 유전체들은 그 두께가 20 Å이하로 감소되었다. 이것은 게이트 누설전류와 폴리실리콘(polysilicon) 게이트 구조물로부터의 불순물들의 확산(종종 폴리 결핍 효과(poly depletion effect)로 지칭됨)을 매우 증가시켰다.
메탈 게이트들은 상기 폴리 결핍효과를 완화시키고 누설 전류를 제어하는데 사용되며, 따라서 고밀도로 집적된 CMOS 소자들의 전기적 성능을 확실히 하는데 사용된다. 메탈 게이트는 전형적으로, 더미(dummy) 폴리실리콘 게이트가 형성된 후 제거된 자리에 메탈 게이트가 형성되는 식으로 "대체 게이트(replacement gate)" 공정에 의해 형성된다. 상기 메탈 게이트는 n+ 및 p+ 게이트 영역 모두에 확장될 수 있으며 중간갭 일함수(midgap work function) 를 갖는 단일 메탈을 포함할 수 있다. 대안적으로, 상기 대체 게이트는 n+ 및 p+ 폴리실리콘 게이트들 각각에 의해 이전에 점유되었던 공간내에서 서로 다른 일함수를 갖는 두개의 메탈을 포함할 수 있다.
최근 기술의 예로서, 리(Lee) 외 기타등등의 미국 특허공개번호 2003/0119292 " 이중 일함수 메탈 게이트 CMOS 디바이스들의 집적 (Integration of dual workfunction metal gate CMOS devices)" 에서는 메탈 게이트를 형성하기 위한 대체 게이트 공정 ― 도핑된 폴리실리콘 게이트가 형성된 후 제거되고 나서 개방된 트렌치를 남기며, 벌크 메탈 층이 상기 트렌치에 축적된 후 메탈 게이트를 만들어내기 위해 평탄화되는 공정 ― 을 설명하고 있다. 이러한 접근법은 두 가지 면에서 제조상의 문제를 제시 할 수 있다. 첫째로, (70 nm 보다 작은 매우 짧은 채널 길이에 대응하는) 매우 협소한 게이트 구조물은 메탈내에 빈 공간을 만들지 않고서는 채우기가 매우 힘든 높은 종횡비(high-aspect-ratio) 를 갖는 트렌치를 낳는다. 둘째로, 메탈 평탄화 공정 (전형적으로 화학적-기계적 연마공정(chemical-mechanical polishing, CMP)) 은 메탈의 두께에 있어(그리고, 이에 따라 메탈 게이트의 높이에 있어서) 불규칙성을 야기할 수 있는 디싱 이펙트(dishing effect)에 영향 받기가 쉽다.
메탈 게이트 전극을 위해 실리사이드된 콘택(silicided contact) 을 제공하는 것 또한 바람직하다. 따라서, 중간갭 대체 게이트 및 이중 메탈 대체 게이트 모두에 대해 쉽게 적용가능하고 제조가능한, 실리사이드 콘택을 갖는 메탈 게이트 CMOS 소자가 필요하다.
따라서, 상기의 문제점을 해결하기 위해 반도체 소자를 위한 단일 메탈 또는 이중 메탈 대체 게이트 구조물을 제조하는 방법이 제공되며, 상기 구조물은 게이트 영역에 실리사이드 콘택을 포함한다.
본 발명은 기판에 게이트 구조물을 가진 반도체 소자를 제조하는 방법을 제공함으로써 전술한 필요성을 해결한다. 발명의 첫번째 측면에 따르면, 상기 방법은 소자의 기판의 일부분을 노출시키기위해 게이트 영역에 있던 물질들을 제거하면서 (즉, 더미 게이트 구조물 및 희생 게이트 유전체(sacrificial gate dielectric)를 제거하면서) 시작된다. 게이트 유전체는 상기 기판의 노출된 부분에 형성되고, 메탈 층은 상기 게이트 유전체와 상기 유전체 물질을 덮은채로 형성된다. 이러한 메탈 층은 편리하게 소자 웨이퍼를 덮는 블랭킷(blanket) 메탈 층이 될 수 있다. 메탈 층과 실리콘 층 부분들이 제거되는 평탄화 또는 에치백(etchback) 공정이 수행되어서, 유전체 물질의 최상위면이 노출되고, 메탈 층과 실리콘 층의 다른 부분들은 게이트 영역내에 남아 있으면서 유전체 물질의 최상위 표면과 동일평면상의 표면을 갖게된다. 그리고 나서, 게이트 영역내의 메탈 층과 접촉하도록 실리사이드 콘택이 형성된다.
상기 실리사이드 콘택은, 게이트 영역 위로 실리사이드 형성 금속(Ni, Co, Ta, W, 또는 Mo) 의 층을 증착하고, 상기 실리사이드 형성 금속과 게이트 영역에 남아있는 부분들의 실리콘을 포함하는 금속 실리사이드를 형성하기 위해 실리사이딩 공정을 수행하고, 상기 유전체 물질의 최상위 표면을 노출시키기 위한 평탄화 공정을 수행함으로써 형성된다.
더미 게이트 물질의 제거는 트렌치를 형성하는 것으로 보여질 수 있으며, 그 바닥은 기판의 노출된 부분이다. 메탈 층을 형성하는 단계는 트렌치의 측벽(sidewall) 표면에 메탈을 형성하는 반면에, 게이트 유전체를 형성하는 단계는 트렌치의 바닥을 덮으며, 실리콘 층을 형성하는 단계는 트렌치를 충전하게 된다. 실리콘이 실리사이드로 변환되었기 때문에, 상기 트렌치는 실리사이드 콘택으로 채워지고, 메탈 게이트는 측벽 표면위에 층이되고 트렌치의 바닥에 있는 게이트 유전체를 덮는다.
발명의 두번째 측면에 따르면, 두개의 메탈 층이 게이트 영역에 형성되므로 이중 메탈게이트 구조물이 형성된다. 이 방법에서 게이트 영역의 첫번째 부분으로부터 물질이 제거된후 게이트 영역의 두번째 부분으로부터 물질이 제거되어, 기판 부분을 노출시킨다. 상기 기판의 노출된 부분에 게이트 유전체가 형성된다. 제 1메탈 층과 제 1실리콘 층이 게이트 유전체를 덮도록 형성되고 난후 평탄화 된다. 제 1메탈 층의 일부분이 산화되고 이 메탈 옥사이드 층이 제 1메탈 층과 제 2메탈 층을 구분짓는다. 제 2메탈 층과 제 2실리콘 층이 형성되고 난후 평탄화 된다. 게이트 영역내에서, 제 1메탈 층과 제 2메탈 층의 평탄화된 부분과 모두 접촉된 상태로 실리사이드 콘택이 형성된다.
게이된 영역의 양 부분들을 덮는 제 3실리콘 층을 형성하고, 실리사이드 형성 메탈 층을 그 위에 증착하고, 실리사이드 공정을 수행함으로써 형성된다. 실리사이드 공정은 제 1및 제 2실리콘 층들의 잔류 부분에 있는 실리콘과 제 3실리콘 층의 실리콘 및 실리사이드 형성 메탈 층의 메탈을 포함하는 메탈 실리사이드를 형성한다. 유전체 물질의 최상위면을 노출시키기위해 평탄화 공정이 수행된다. 메탈과 메탈 옥사이드는 게이트 영역으로부터 부분적으로 제거될 수 있고 따라서 메탈 층들과 옥사이드 층들은 인접한 유전체 물질의 최상위 표면에 대해 리세스(recess) 된다. 제 3실리콘 층은 상기 리세스를 충전하므로 상기 실리사이드도 그와 같이 리세스를 충전하게된다.
본 발명의 또 다른 측면에 따르면 기판에 게이트 구조물을 갖는 반도체 소자가 제공된다. 상기 소자의 게이트 구조물은 상기 설명된 방법에 따라 단일 메탈 또는 이중 메탈 대체 게이트로 각각 제조될 수 있다.
본 발명의 실시예는 대체 게이트 공정의 일부분으로 설명될 것인데, 더미 폴리실리콘 게이트 스택이 기판상에 세워지고 소스와 드레인 영역이 형성된후 제거된다. 도 1A부터 도 1C는 더미 게이트 구조물의 개요도인데, 이는 본명세서에서 설명되는 본 발명의 실시예의 출발점이다. 도 1A는 구조물(10)의 평면도인데, p+ 폴리실리콘 게이트(11) 와 n+ 폴리실리콘 게이트(12) 를 포함하고 있다. 도 1A에 도시된것 처럼, n+ 와 p+ 영역은 접촉상태이며 이 구조물은 SRAM 소자들에서 전형적으로 발견된다. 질화물 층(13) 및 HDP 옥사이드(14) 가 게이트 영역위로 증착되고 평탄화되어서 게이트 영역(11,12)이 노출되었다. ( 본 발명의 실시예에서, 저온에서의 공정을 허용하기 위해 옥사이드 영역(14)은 BPSG 보다는 HDP 옥사이드가 더 바람직하다.) 도 1B 는 더미 게이트 영역(11,12)이 기판(1)을 덮은 희생 게이트 옥사이드 층(15) 위에 형성된것을 보여주고 있는 세로방향 단면도이다. 도 1C는 더미 폴리실리콘 게이트의 각 측면에 있는 질화물(13)과 HDP 옥사이드(14)를 보여주는 가로방향 단면도이다.
상기 더미 게이트와 희생 게이트 옥사이드가 제거된 후, 메탈 층(바람직한 일함수를 제공할 만큼 충분한 두께로)이 그 결과 발생하는 트렌치에 증착되고, 상기 트렌치는 도핑되지 않은 폴리실리콘과 같은 적절한 물질로 채워진다. 폴리실리콘은 메탈게이트에 콘택을 제공하기위한 실리사이드로 변환될 수 있다.
상기 메탈 게이트 구조물은 아래에 설명된 대로 중간갭 일함수를 갖는 단일 메탈 게이트 또는 n+ 와 p+ 게이트 영역들을 위한 서로 다른 일함수를 갖는 이중 메탈 게이트가 될 수 있다.
제 1실시예 : 단일 메탈 대체 게이트(Single-metal replacement gate)
본 실시예에서는, 더미 폴리실리콘 게이트 구조물(11,12)들이 동일한 공정에서 제거되고, 질화물(13) 및 옥사이드(14) 에 대한 선택성을 지닌 모든 편리한 공정이 사용될 수 있다. 이 공정은 상기 희생 옥사이드 층(15)을 노출시키고 이것 또한 제거된다. 따라서, 트렌치(20)는 질화물의 측벽(13a, 13b)과 바닥에 기판(1)의 노출된 부분으로 함께 형성된다. 새로운 게이트 유전체(25)가 노출된 기판위에 증착공정이나 열적 생장 공정(thermal growth process) 에 의해 형성된다. 등각 메탈 층(conformal layer of metal, 26) 이 트렌치의 측벽들과 게이트 유전체(25)를 덮으면서 블랭킷 층으로서 증착된다. 본 기술분야의 숙련된 기술자들에게 이해되는바와 같이, 상기 층(26)의 두께와 합성(composition)은 요망되는 일함수를 제공하도록 선택된다. 도 2A와 도 2B는 메탈 층(26)이 증착된 후 구조물의 세로 방향과 가로 방향 각각에 대한 단면도이다.
도핑되지않은 다결정질(polycrystalline) 또는 비정질(amorphous) 실리콘의 블랭킷 층(31)이 상기 트렌치(20)를 채울만큼 충분한 두께로 상기 층(26) 위로 증착된다. 상기 층(31)의 내부 합성은 최적의 트렌치 충전을 제공하도록 선택되는데, 예를 들면, 폴리실리콘과 비정질 실리콘의 혼합이 바람직한 충전 특성을 갖는다는것이 밝혀졌다. 상기 층(31 과 26)은 바람직하게는 CMP 에 의해 평탄화되고 따라서 상기 옥사이드 영역(14)은 다시 노출되고 트렌치 충전 물질의 최상위 면(31a)은 그것과 동일평면상에 위치하게된다. 그 결과 구조물은 도 3A(세로방향 단면) 와 도 3B(가로방향 단면) 에 도시되어 있다.
이후에 실리사이드를 형성하기에 적절한 메탈의 블랭킷 층(41)이 증착된다( 도 4A,4B). 이 메탈은 Co, Ta, W, Mo 또는 (바람직하게는)Ni이 될 수 있다. 이후에 실리사이드 공정이 실시되고(자세한 사항은 당해 기술분야에서 공지되어있다), 따라서 상기 트렌치 충전 물질은 실리사이드(51)로 변환된다. 상기 구조물의 원래 최상위면을 다시 노출시키기위해 또다른 평탄화 공정이 실행된다(도 5A 와 도 5B 참조). 따라서 상기 더미 게이트 구조물은 실리사이드 콘택이 있는 단일 메탈 게이트에 의해 대체된다(도 1C와 도 5B를 비교).
본 공정은 각 층의 마스킹을 필요로 하지 않으므로, 따라서 구현하기가 용이한 것으로 평가될 것이다.
제2 실시예 : 이중 메탈 대체 게이트(Dual-metal replacement gate)
본 실시예에서는, 상기 더미 p+ 및 n+ 폴리실리콘 게이트 구조물이 개별적으로 제거되고, 이는 폴리실리콘 구조물의 마스킹이 제거되지 않을 것을 필요로한다. 도 6은 상기 p+ 더미 게이트(11)의 마스킹과 상기 n+ 더미 게이트(12) 및 밑에 깔린 상기 희생 게이트 옥사이드(15)의 제거와 상기 마스크의 제거 후의 구조물을 도시하고 있다. 따라서 기판(1) 의 일부분이 노출되어 있다. 블랭킷 게이트 유전체 층(75)이 성장 또는 증착되고, 블랭킷 메탈 층(76)이 그위에 증착된다(도7).
도핑되지않은 다결정질(polycrystalline) 또는 비정질(amorphous) 실리콘의 블랭킷 층(81)이 상기 층(76) 위로 증착된다. 제 1실시예에서와 같이, 상기 층(81)의 합성은 최적의 트렌치 충전을 제공하도록 선택된다. 상기 구조물은 더미 게이트(11)를 다시 노출시키기위해 평탄화되고, 따라서 충전물질(81)의 최상위면(81a)과 동일평면상에 있게된다. 평탄화 공정은 예를 들면 폴리/비정질 실리콘의 CMP 와 같은 단일 단계내에서 실행되는데, 폴리실리콘 게이트(11) 의 표면의 끝점까지 상기 메탈 층(76)의 CMP 를 계속하면서 실행될 수 있다. 다른 방법으로는, 평탄화공정이 두 단계로 실행되는데, 예를 들면, 폴리실리콘 게이트(11) 를 덮고 있는 메탈 층(76)의 끝점까지 폴리/비정질 실리콘의 CMP를 하고, 이후에 별개의 메탈 제거 공정을 수행한다. 평탄화공정 이후 구조물은 도 8에 도시되었다.
상기 구조물은 상기 더미 p+ 폴리실리콘 게이트(11)의 제거를 허용하도록 마스킹된다. 상기 더미 p+ 폴리실리콘 게이트(11)는 남아있는 희생 게이트 옥사이드(15) 와 함께 제거된다. 상기 희생 옥사이드를 제거하는동안, 상기 메탈의 측벽(76s)을 덮고있는 상기 게이트 유전체 층(75)의 일부분이 또한 제거된다. 도 9는 상기 마스크가 제거되고 상기 단계들을 거친뒤의 구조물을 도시하고 있는데, 메탈 측벽(76s)이 노출되어 있음을 주의해야 한다.
산화 공정은 상기 노출된 실리콘 표면들 위에서 실행되므로, 옥사이드 층(85)이 기판의 노출된 부분에 형성되고 옥사이드(86)가 폴리/비정질 실리콘 층(81)의 표면위에 형성된다. 상기 산화 공정은 전형적으로 약 900°C 까지의 RTA(rapid thermal anneal)를 포함하기 때문에, 옥사이드 층(95)은 메탈 층(76)의 상기 노출된 표면위에 형성된다(도 10A 참조). 상기 이중 메탈 게이트 아래 깔린 상기 게이트 유전체 층(88)은 상기 층들(75 및 85)의 결합이고 별개의 단계에서 형성된다.
도 10B 에 도시된 바와 같이, 두번째 블랭킷 메탈 층(96)이 증착된다. 이전의 단계에서와 같이, 이러한 블랭킷 메탈 층 위에는 도핑되지않은 다결정질 또는 비정질 실리콘 층(91)이 증착된다. 상기 구조물은 도 11A(세로방향 단면도)와 도 11B(가로방향 단면도)에 도시된 상기 구조물이 산출되도록 평탄화된다. 도 11A 및 도 11B와 도 1B및 도 1C의 비교는, 각각 상기 더미 게이트와 희생 게이트 옥사이드가 아래에 깔린 게이트 유전체를 가진 이중 메탈 게이트로 교체되었음을 보여주고 있다.
상기 게이트 영역이 상기 질화물 영역(13)과 옥사이드 영역(14)에 대해 리세스 되게하는 에치백 공정이 실행된다. 특히, 실리콘 층들(81,91)은 상기 옥사이드(14)에 대해 리세스되고, 메탈 옥사이드(95) 와 메탈 층들(76,96)은 상기 실리콘 층들(81,91)에 대해 리세스된다. 본 기술분야에서 숙련된 자들에게 이해되는 바와 같이, 수개의 가능한 에칭 공정들이 사용될 수 있다. 상기 에치백 공정의 결과는 도 12A(세로방향 단면도)와 도 12B(가로방향 단면도)에 도시되었다.
다결정질 실리콘의 블랭킷 층이 증착되고, 따라서 연속 실리콘 층(98)이 상기 이중 메탈 게이트를 덮는다(도 13). 이 층은 RIE 또는 CMP (또는 둘의 조합) 에 의해 평탄화되어서 질화물 층(13) 과 옥사이드 층(14)은 다시 노출된다. 상기 결과 구조물은 도 14A(세로방향 단면도)와 도 14B(가로방향 단면도)에 도시 되었다. 이 지점에서 상기 이중 메탈 게이트는 그 최상위 면이 주변의 유전체 물질들과 동일 평면상에 있는 실리콘의 영역 아래로 리세스되었다(도 14B, 도 11B와 비교).
실리사이드 형성 메탈의 블랭킷 층(101)이 상기 구조물에 증착되는데, 이 메탈은 Co, Ni, Ta, W, 또는 Mo 중 하나가 될 수 있고 바람직하게는 Ni 이 될 수 있다. 실리사이드 공정이 실행되는데, 상기 메탈 층(101) 과 상기 실리콘 층(98) 둘다 블랭킷 실리사이드 층(110)을 형성한다. 실리사이드 층(110)이 평탄화되어 질화물 층(13)과 옥사이드 층(14)이 다시 노출된다. 상기 결과 구조물은 도 16A(세로방향 단면도)와 도 16B(가로방향 단면도)에 도시되었다.
상기 상세한 단계들의 순서(블랭킷 층의 증착과 이후 평탄화 또는 에치백 과정)는 상기 트렌치의 너비가 70nm 또는 그 이하이더라도, 상기 게이트에 의해 점유된 트렌치(즉, 서로 마주보는 질화물 측벽들(13a,13b) 사이의 공간)를 채우기에 충분하다는 것이 높이 평가될 것이다.
본 실시예에서는 이중 메탈 게이트 구조물이 실리사이드 콘택을 갖도록 형성된다. 또한 상기 구조물을 위한 질화물 캡 층을 제공하는것이 바람직하며, 이는메탈이나 실리사이드에 영향을 주지 않고 어닐링을 할수 있게 한다. ( 바람직한 실시예에서, 상기 실리사이드는 NiSi₂이고 상기 어닐링은 형성가스 내에서 이루어졌다. 메탈 게이트와 게이트 옥사이드 사이의 과잉 전하를 제거하기 위해 질화물 캡과 함께 400°C 의 형성가스내에서 어닐링이 사용될 수 있고, 따라서 문턱 전압의 변화를 방지할 수 있다.) 질화물 캡 층(120)은 도 17A(세로방향 단면도)와 도 17B(가로방향 단면도)에 도시된 바와 같이 블랭킷 층으로서 증착될 수 있다. 또 다른 방법으로, 상기 실리사이드 층(110)은 리세스 될수 있으며(도 18A, 도 16B와 비교), 따라서 질화물 층(120)은 상기 리세스를 채울수 있다(도 18B). 질화물 층(120)은 평탄화 될 수 있고 상기 실리사이트 콘택 바로 위에 있는 부분들만 남게된다(도 18C). 상기 질화물 층은 상기 이중 메탈 게이트와 실리사이드 콘택에 대해 자기 정렬(self-aligned) 된다.
본 발명이 특별한 실시예를 통해 설명되었지만, 앞선 상세한설명의 관점에서 볼때 수많은 대안들, 변형들 및 변화들이 본 기술분야의 숙련된 자들에게 명백할 것이라는 점은 분명하다. 따라서, 본 발명은 본 발명과 다음에 이어지는 청구항들의 기조와 범위내에 있는 모든 대안들, 변형들 및 변화들을 포함하고자 한다.
이상 설명한 바와 같이, 상기 단일 또는 이중 메탈 대체 게이트 구조물을 갖는 반도체 소자의 경우 상기 폴리 결핍효과를 완화시키고 누설 전류를 제어하는 이점이 있으며, 상기 구조물에 실리사이드 콘택을 형성할 경우, 대체 게이트 공정에서 발생하는 디싱 이펙트와 같은 문제를 해결하는 이점이 있다.
도 1A는 n+ 와 p+ 폴리실리콘 영역을 갖는 전형적인 CMOS 더미 게이트 구조물의 평면도를 개략적으로 도시한 것이다.
도 1B는 도 1A의 게이트 영역의 세로 방향 단면도이다.
도 1C는 도 1A의 게이트 영역의 가로 방향 단면도이다.
도 2A와 도 2B는 본 발명의 제 1실시예에 따른 중간갭 대체 게이트 공정 단계에서의 세로 방향과 가로 방향 각각에 대한 단면도이다.
도 3A와 도 3B는 본 발명의 제 1실시예에 따른 중간갭 대체 게이트 공정의 더 진행된 단계의 세로 방향과 가로 방향 각각에 대한 단면도이다.
도 4A와 도 4B는 본 발명의 제 1실시예에 따른 중간갭 대체 게이트 공정의 더 진행된 단계의 세로 방향과 가로 방향 각각에 대한 단면도이다.
도 5A와 도 5B는 본 발명의 제 1실시예에 따른 중간갭 대체 게이트 공정에서 추가적인 단계의 세로 방향과 가로 방향 각각에 대한 단면도이다.
도 6부터 도 9는 본 발명의 제 2실시예에 따른 이중 메탈 대체 게이트 공정에서의 단계들을 도시하고 있다.
도 10A와 도 10B는 본 발명의 제 2실시예에 따른 이중 메탈 대체 게이트 공정에서의 더 진행된 단계의 개요도이다.
도 11A 와 도 11B 는 본 발명의 제 2실시예에 따른 이중 메탈 대체 게이트 공정에서의 더 진행된 단계의 세로 방향과 가로 방향 각각에 대한 단면도이다.
도 12A와 도 12B는 본 발명의 제 2실시예에 따른 이중 메탈 대체 게이트 공정에서의 추가적인 단계의 세로 방향과 가로 방향 각각에 대한 단면도이다.
도 13은 본 발명의 제 2실시예에 따른 이중 메탈 대체 게이트 공정에서의 더 진행된 단계를 도시하고 있다.
도 14A와 도 14B는 본 발명의 제 2실시예에 따른 이중 메탈 대체 게이트 공정에서의 더 진행된 단계의 세로 방향과 가로 방향 각각에 대한 단면도이다.
도 15는 본 발명의 제 2실시예에 따른 이중 메탈 대체 게이트 공정에서의 추가적인 단계를 도시하고 있다.
도 16A와 도 16B는 본 발명의 제 2실시예에 따른 이중 메탈 대체 게이트 공정에서의 다른 단계의 세로 방향과 가로 방향 각각에 대한 단면도이다.
도 17A와 도 17B는 본 발명의 제 2실시예에 따른 이중 메탈 대체 게이트 공정에서의 추가적인 단계의 세로 방향과 가로 방향 각각에 대한 단면도이다.
도 18A부터 도 18C는 도 17A와 도 17B의 단계에 대한 대안으로서 이중 메탈 대체 게이트 공정에서의 추가적인 단계의 가로 방향에 대한 단면도이다.

Claims (20)

  1. 기판위에 게이트 구조물을 갖는 반도체 소자를 제조하는 방법에 있어서, 상기 게이트 구조물은 최상위 표면을 갖는 유전체 물질에 인접(adjacent)하고, 상기 방법은,
    상기 기판의 일부분을 노출시키기 위해 상기 소자의 게이트 영역에 있는 물질을 제거하는 단계와,
    상기 기판의 상기 노출된 부분위에 게이트 유전체를 형성하는 단계와,
    상기 게이트 유전체와 상기 유전체 물질을 덮는 메탈 층을 형성하는 단계와,
    상기 메탈 층을 덮는 실리콘 층을 형성하는 단계와,
    상기 메탈 층의 제 1부분과 상기 실리콘 층의 제 1부분을 제거하여 상기 유전체 물질의 최상위 표면이 노출되고 상기 메탈 층의 제 2부분과 상기 실리콘 층의 제 2부분이 상기 게이트 영역에 남아있고 상기 최상위 표면과 동일 평면상에 있는 표면을 갖도록하는 단계와,
    상기 게이트 영역에 상기 메탈 층의 제 2부분과 접촉한 상태에 있는 실리사이드 콘택(silicide contact)을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  2. 제 1항에 있어서, 실리사이드 콘택을 형성하는 상기 단계는,
    상기 게이트 영역위에 실리사이드 형성 메탈 층을 증착하는 단계와,
    상기 실리콘 층의 상기 제 2부분의 실리콘과 실리사이드 형성 메탈 층의 메탈을 포함하는 메탈 실리사이드를 형성하기 위한 실리사이드 공정을 수행하는 단계와,
    상기 유전체 물질의 상기 최상위 표면을 노출시키기위해 평탄화 공정을 수행하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  3. 제 1항에 있어서, 상기 실리사이드 형성 메탈은 Ni,Co,Ta,W, 및 Mo 으로 구성된 그룹으로부터 선택되는 반도체 소자 제조 방법.
  4. 제 1항에 있어서,
    상기 게이트 영역에 있는 물질을 제거하는 단계는 측벽(sidewall)들과 바닥(bottom) ― 상기 바닥은 상기 기판의 상기 노출된 부분임 ― 을 갖는 트렌치(trench)를 형성하고,
    상기 메탈 층을 형성하는 단계는 상기 트렌치의 상기 측벽면위에 메탈을 형성하는 단계를 더 포함하고,
    상기 실리콘 층을 형성하는 단계는 상기 트렌치를 충전하는 단계를 포함하는
    반도체 소자 제조 방법.
  5. 제 1항에 있어서, 상기 반도체 소자는 웨이퍼 상에 제조되고, 상기 메탈 층을 형성하는 상기 단계는 상기 웨이퍼 상에 블랭킷(blanket) 메탈 층을 형성하는 단계를 포함하며, 상기 실리콘 층을 형성하는 단계는 상기 웨이퍼 상에 블랭킷 실리콘 층을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  6. 기판위에 게이트 구조물을 갖는 반도체 소자를 제조하는 방법에 있어서, 상기 게이트 구조물은 최상위 표면을 갖는 유전체 물질에 인접하고, 상기 방법은,
    상기 기판의 제 1부분을 노출시키기 위해 상기 소자의 게이트 영역의 제 1부분에 있는 물질을 제거하는 단계와,
    상기 기판의 상기 노출된 제 1부분위에 제 1게이트 유전체를 형성하는 단계와,
    상기 제 1게이트 유전체를 덮는 제 1메탈 층을 형성하는 단계와,
    상기 제 1메탈 층을 덮는 제 1실리콘 층을 형성하는 단계와,
    상기 제 1메탈 층의 제 1부분과 상기 제 1실리콘 층의 제 1부분을 제거하여 상기 유전체 물질의 최상위 표면이 노출되고 상기 제 1메탈 층의 제 2부분과 상기 제 1실리콘 층의 제 2부분이 상기 게이트 영역에 남아있고 상기 최상위 표면과 동일 평면상에 있는 표면을 갖도록 하는 단계와,
    상기 기판의 제 2부분을 노출시키고 상기 제 1메탈 층에 인접한 부분을 노출시키기 위해 상기 게이트 영역의 제 2부분에 있는 물질을 제거하는 단계와,
    상기 기판의 상기 노출된 제 2부분위에 제 2게이트 유전체를 형성하는 단계와,
    상기 제 1메탈 층의 상기 노출된 인접 부분위에 옥사이드 층을 형성하는 단계와,
    상기 제 2게이트 유전체를 덮는 제 2메탈 층을 형성하는 단계와,
    상기 제 2메탈 층을 덮는 제 2실리콘 층을 형성하는 단계와,
    상기 제 2메탈 층의 제 1부분과 상기 제 2실리콘 층의 제 1부분을 제거하여, 상기 유전체 물질의 최상위 표면이 노출되고 상기 제 2메탈 층의 제 2부분과 상기 제 2실리콘 층의 제 2부분이 상기 게이트 영역에 남아있고 상기 최상위 표면과 동일 평면상에 있는 표면을 갖도록하는 단계와,
    상기 게이트 영역에 상기 제 1메탈 층의 제 2부분 및 상기 제 2메탈 층의 제 2부분과 접촉한 상태에 있는 실리사이드 콘택을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  7. 제 6항에 있어서, 상기 실리사이드 콘택을 형성하는 단계는,
    상기 게이트 영역의 제 1부분과 상기 게이트 영역의 제 2부분을 덮는 제 3 실리콘 층을 형성하는 단계와,
    상기 제 3실리콘 층 위에 실리사이드 형성 메탈 층을 증착하는 단계와,
    제 1실리콘 층의 제 2부분, 제 2실리콘 층의 제 2부분 및 제 3실리콘 층의 실리콘과 실리사이드 형성 메탈 층의 메탈을 포함하는 메탈 실리사이드를 형성하기 위한 실리사이드 공정을 수행하는 단계와,
    상기 유전체 물질의 최상위 표면을 노출시키기위해 평탄화공정을 수행하는 단계
    를 더 포함하는 반도체 소자 제조 방법.
  8. 제 6항에 있어서, 상기 실리사이드 형성 메탈은 Ni,Co,Ta,W, 및 Mo 으로 구성된 그룹으로부터 선택되는 반도체 소자 제조 방법.
  9. 제 6항에 있어서,
    상기 게이트 영역의 제 1부분에 있는 물질을 제거하는 단계는 측벽들과 바닥 ― 상기 바닥은 상기 기판의 상기 노출된 제 1부분임 ― 을 갖는 제 1트렌치를 형성하고,
    상기 제 1메탈 층을 형성하는 단계는 상기 제 1트렌치의 상기 측벽면위에 메탈을 형성하는 단계를 더 포함하고,
    상기 제 1실리콘 층을 형성하는 단계는 상기 제 1트렌치를 충전하는 단계를 포함하고,
    상기 게이트 영역의 제 2부분에 있는 물질을 제거하는 단계는 측벽들과 바닥 ― 상기 바닥은 상기 기판의 상기 노출된 제 2부분임 ― 을 갖는 제 2트렌치를 형성하고,
    상기 제 2메탈 층을 형성하는 단계는 상기 제 2트렌치의 상기 측벽면위에 메탈을 형성하는 단계를 더 포함하고,
    상기 제 2실리콘 층을 형성하는 단계는 상기 제 2트렌치를 충전하는 단계를 포함하는 반도체 소자 제조 방법.
  10. 제 6항에 있어서 상기 반도체 소자는 웨이퍼상에서 제조되고, 상기 제 1메탈 층 형성 단계는 상기 웨이퍼상에 제 1블랭킷 메탈 층을 형성하는 단계를 포함하고, 상기 제 1실리콘 층 형성 단계는 상기 웨이퍼상에 제 1블랭킷 실리콘 층을 형성하는 단계를 포함하고, 상기 제 2메탈 층 형성 단계는 상기 웨이퍼상에 제 2블랭킷 메탈 층을 형성하는 단게를 포함하며, 상기 제 2실리콘 층 형성 단계는 상기 웨이퍼상에 제 2블랭킷 실리콘 층을 형성하는 단계를 포함하는 반도체 소자 제조 방법.
  11. 제 6항에 있어서, 실리사이드 콘택을 형성하는 단계에 앞서, 상기 제 1메탈 층의 제 2부분, 상기 옥사이드 층 및 상기 제 2메탈 층의 상기 제 2부분이 상기 최상위 표면에 대해 리세스(recess) 되도록 메탈과 메탈 옥사이드를 제거하는 단계를 더 포함하는 반도체 소자 제조 방법.
  12. 제 7항에 있어서, 실리사이드 콘택을 형성하는 단계에 앞서, 상기 제 1메탈 층의 제 2부분, 상기 옥사이드 층 및 상기 제 2메탈 층의 상기 제 2부분이 상기 최상위 표면에 대해 리세스(recess) 되도록 메탈과 메탈 옥사이드를 제거하는 단계를 더 포함하며, 이에의해 상기 게이트 영역에 리세스를 형성하고, 상기 제 3실리콘 층을 형성하는 단계는 상기 리세스를 충전하는 단계를 더 포함하는 반도체 소자 제조 방법.
  13. 제 12항에 있어서, 상기 실리사이드 콘택을 형성하는 단계는 상기 실리사이드가 상기 리세스를 충전시키도록 하는 반도체 소자 제조 방법.
  14. 제 6항에 있어서, 상기 실리사이트 콘택의 형성 단계 후에 상기 게이트 영역을 덮는 질화물 층(nitride layer)을 형성하는 단계를 더 포함하는 반도체 소자 제조 방법.
  15. 제 6항에 있어서, 상기 실리사이드 콘택이 상기 최상위 표면에 대해 리세스 된 곳에서, 상기 게이트 영역내에 리세스를 형성하고,
    상기 게이트 영역을 덮고 상기 리세스를 충전하는 질화물 층 형성 단계와,
    상기 최상위 표면을 노출시켜 상기 질화물 층의 일부분이 상기 리세스에 남아있고 상기 최상위 표면과 동일 평면을 갖도록 하는 평탄화 공정의 수행 단계
    를 더 포함하는 반도체 소자 제조 방법.
  16. 기판위에 게이트 구조물을 갖는 반도체 소자에 있어서, 상기 게이트 구조물은 최상위 표면을 갖는 유전체 물질에 인접하고, 상기 소자는,
    게이트 영역내에 있는 상기 기판의 일부분을 덮으면서 그 기판과 접촉한 상태에 있는 게이트 유전체와,
    상기 게이트 유전체와 접촉한 상태에 있는 메탈 층과,
    상기 메탈 층과 접촉한 상태에 있는 저표면(lower surface) 및 상기 최상위 표면과 동일 평면상에 있는 고표면(upper surface) 을 갖는 실리사이드 콘택
    을 포함하는 반도체 소자.
  17. 제 16항에 있어서, 상기 게이트 영역은 바닥과 측벽들을 갖는 트렌치로서 특징지워지고, 상기 게이트 유전체는 상기 트렌치의 바닥을 덮고, 상기 메탈 층은 상기 트렌치의 측벽들과 접촉한 상태이며, 상기 실리사이드 콘택은 상기 트렌치를 충전하는 반도체소자.
  18. 제 16항에 있어서, 상기 메탈 층은 제 1메탈 층과 제 2메탈 층을 포함하며, 제 1메 층과 제 2메탈 층 사이에 메탈 옥사이드 층을 더 포함하는 반도체 소자.
  19. 제 16항에 있어서, 상기 실리사이드 콘택을 덮는 질화물 층을 더 포함하는 반도체 소자.
  20. 제 16항에 있어서, 상기 실리사이드 콘택은,
    상기 최상위 표면에 대해 리세스된 고표면을 갖는 실리사이드 부분과,
    상기 최상위 표면과 동일 평면상에 있는 고표면을 가지면서 상기 실리사이드 부분을 덮는 질화물 캡 부분과,
    상기 게이트 영역에 대해 자기 정렬(self-aligned)된 상기 질화물 캡 부분
    을 포함하는 반도체 소자.
KR1020050000362A 2004-01-09 2005-01-04 메탈 게이트 전극과 실리사이드 콘택을 갖는 ｆｅｔ 게이트 구조물 및 그 제조 방법 KR100613068B1 (ko)

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