JP2003007859A - 誘電膜を有するメモリ素子の製造方法 - Google Patents

誘電膜を有するメモリ素子の製造方法

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Abstract

(57)【要約】 【課題】ステップカバレッジに優れ、電気的特性の信頼
性の高い、凹状構造のＢＳＴキャパシタを有するメモリ
素子の製造方法を提供する。 【解決手段】半導体基板上にコンタクト孔を有する第１
層間絶縁膜を形成するステップと、前記コンタクト孔を
導電膜で埋め込んで前記半導体基板と連結されるコンタ
クトプラグを形成するステップと、前記コンタクトプラ
グを含んで前記第１層間絶縁膜上に第２層間絶縁膜を形
成するステップと、前記第２層間絶縁膜の選択エッチン
グにより前記コンタクトプラグを露出させて下部電極が
形成されるストレージノード孔を形成するステップと、
前記ストレージノード孔の上面に下部電極パターンを形
成するステップと、前記下部電極パターン上にＡＬＤ−
ＢＳＴとＣＶＤ−ＢＳＴを順次に蒸着して誘電体膜を形
成するステップと、前記誘電体膜上に上部電極を蒸着す
るステップとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】この発明は、誘電膜を有する
半導体メモリ素子に関し、特に、半導体メモリ素子のキ
ャパシタの製造方法に関する。
【０００２】
【従来の技術】半導体記憶素子の中、ＤＲＡＭ(Dynamic
Random Access Memory)の集積度が増加することに伴っ
て、記憶情報の１単位である１ビットを記憶させるメモ
リセルの面積は小さくなっている。一方、セルの縮小に
合せてキャパシタの面積を減少させることができず、こ
れはソフトエラー(Soft Error)を防止し安定した動作を
維持するためには、最小限度の単位セル当たりの充電容
量が必要であるためである。したがって、制限されたセ
ル面積内にメモリキャパシタの容量を適正値以上確保す
るための方法として、誘電体の厚さを減少させる方法
と、キャパシタの有効面積を増加させるためにキャパシ
タの下部電極の構造を３次元の構造に立体化する方法、
そして比誘電率が高い材料を使用する方法がある。
【０００３】誘電率が高いキャパシタの誘電膜には、Ｔ
ｉＯ2、Ｔａ2Ｏ5、ＺｒＯ2、（Ｂａ，Ｓｒ）ＴｉＯ
3（ＢＳＴ）、（Ｐｂ，Ｚｒ）ＴｉＯ3（ＰＺＴ）、（Ｐ
ｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3（ＰＬＺＴ）、ＴａＯＮ
などがある。これらの材料の中、ＢＳＴ(Barium Stront
ium Titanate)は、０．１０μｍ技術に適用されるキャ
パシタ誘電膜として期待されている。ＢＳＴ誘電膜は、
２００ないし４００程度の高い比誘電率を有しており、
金属上で結晶化されるために、ＭＩＭ(Metal-Insulator
-Metal)構造からなる。電極に用いられる金属には、白
金族の金属またはその酸化物（以下、白金族金属）、例
えば、Ｐｔ、Ｉｒ、Ｒｕ、ＲｕＯ2、ＩｒＯ2などを使用
する。しかし、ＢＳＴ薄膜が不安定であり、金属電極を
エッチングすることが難しく、水素による劣化のような
集積工程に関連した解決されるべき問題が多くある。こ
のような白金族金属でキャパシタ電極を形成する際に
は、白金族金属と導電性プラグに用いられるポリシリコ
ンや基板シリコンとの反応を防止し、誘電体膜蒸着時に
ソースとして用いられる酸素の拡散を防止するために、
バリヤ層を形成する必要がある。
【０００４】一方、ＤＲＡＭの高集積化によって、３次
元構造を有するスタック型キャパシタにおける下部電極
の高さが高くなることに伴って、下部電極のエッチング
が難しくなることによって、エッチングの困難さを避け
ることのできる凹状キャパシタ(concave capacitor)が
提案された。凹状キャパシタの製造方法によれば、下部
電極が形成される部位に層間絶縁膜を形成し、前記層間
絶縁膜内にストレージノード孔を形成する。その後、前
記ストレージノード孔内に下部電極である白金族金属を
所定の厚さに蒸着してストレージ電極を形成する。
【０００５】上記のように凹状キャパシタを形成する場
合には、白金族金属のエッチング工程の困難さを避ける
ことができるのみでなく、ストレージノードの高さを任
意に調節することができ、ストレージノードコンタクト
(storage node contact)とストレージノードとのミスア
ライン(misalign)がないという長所がある。
【０００６】それに対し、凹状キャパシタは、集積度が
高くなることに伴って、面積確保のために層間絶縁膜と
して用いられるオキサイドの高さが増加することによっ
て、ストレージノードの深い谷内で誘電物質を形成すべ
きである。すなわち、ステップカバレッジ(step covera
ge)（段差被覆性）が大きいために、化学気相蒸着(Chem
ical Vapor Deposition、以下、ＣＶＤという）により
ＢＳＴを蒸着する場合、表面と谷(valley)付近での組成
差による、電気的特性の信頼度が低下する問題点があっ
た。
【０００７】図６は、これを示す既存の凹状キャパシタ
の断面図である。半導体基板２００上に、第１層間絶縁
膜２０５を蒸着後、コンタクト孔を形成し、コンタクト
孔を導電膜で埋め込んでプラグ２１０を形成する。次い
で、凹状キャパシタを形成するために、第２層間絶縁膜
２１５を蒸着した後、そこにストレージノード孔を形成
する。前記結果物に、下部電極２２０、ＣＶＤ−ＢＳＴ
膜２２５、上部電極２３０を形成する。図面において、
Ａ、Ｂ、Ｃ、Ｄ、Ｅの異なる部位では、ＣＶＤ−ＢＳＴ
工程時に（Ｂａ＋Ｓｒ）／Ｔｉの組成差が発生して、Ｂ
ＳＴキャパシタ全体の電気的特性が不均一となり、漏れ
電流などの問題点が発生する。これは、ＣＶＤ工程の蒸
着過程で気相反応(gas phase reaction)においてトポロ
ジー(topology)によって不均一な表面反応が発生するこ
とに起因する現象であり、組成に応じて電気的特性が敏
感なＢＳＴキャパシタでは、これに対する解決が全体素
子の信頼度に大きい影響を及ぼすことになる。
【０００８】
【発明が解決しようとする課題】そこで、この発明は、
上記従来の技術の問題点に鑑みてなされたものであっ
て、凹状構造を有するＢＳＴキャパシタにおいて誘電物
質を蒸着する場合、ステップカバレッジに優れたＡＬＤ
法を利用して均一に低温でストレージノードに蒸着した
後、厚膜工程として既存のＣＶＤ工程を利用するＢＳＴ
キャパシタを有するメモリ素子の製造方法を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、この発明は、ＡＬＤ法により第１誘電膜としてシー
ド層を形成するステップと、ＣＶＤ法により第２誘電膜
を形成するステップとを含んでなる誘電膜を有するメモ
リ素子の製造方法を提供する。
【００１０】また、前記目的を達成するため、この発明
は、メモリ素子の製造方法において、半導体基板上にコ
ンタクト孔を有する第１層間絶縁膜を形成するステップ
と、前記コンタクト孔を導電膜で埋め込んで前記半導体
基板と連結するコンタクトプラグを形成するステップ
と、前記コンタクトプラグを含んで前記第１層間絶縁膜
上に第２層間絶縁膜を形成するステップと、前記第２層
間絶縁膜の選択エッチングにより前記コンタクトプラグ
を露出させて下部電極が形成されるストレージノード孔
を形成するステップと、前記ストレージノード孔の上面
に下部電極パターンを形成するステップと、前記下部電
極パターン上にＡＬＤ−ＢＳＴとＣＶＤ−ＢＳＴを順次
に蒸着して誘電体膜を形成するステップと、前記誘電体
膜上に上部電極を蒸着するステップとを含んでなるメモ
リ素子の製造方法を提供する。
【００１１】
【発明の実施の形態】この発明の誘電物質に用いられる
ＢＳＴは、ぺロブスカイト型構造(perovskite structur
e)を有する結晶である。ＢＳＴは、まずＡＬＤ方式（以
下、ＡＬＤ−ＢＳＴという）によって蒸着した後、ＣＶ
Ｄ法（以下、ＣＶＤ−ＢＳＴという）によって蒸着す
る。
【００１２】ＡＬＤ(Atomic Layer Deposition)は、前
駆体分子間の化学反応を利用するという点で化学蒸着法
(Chemical Vapor Deposition:CVD)と類似しているが、
通常のＣＶＤが、前駆体分子が蒸気状態で互いに接触し
て反応が起きる現象を利用するのに対し、ＡＬＤは、二
つの前駆体間の表面反応を利用するという点で大きく異
なる。ＡＬＤ工程において一つの種類の前駆体が基板表
面に吸着されている状態でまた別の前駆体を供給すれ
ば、二つの前駆体分子が表面で互いに接触して反応する
ことによって、薄膜を形成することになる。したがっ
て、ＡＬＤ反応前駆体は、反応温度で自ら分解してはい
けず、表面に吸着された前駆体と供給される前駆体と間
の反応が表面で非常に速い速度で起きる。前駆体として
は、固体、液体、気体状態の前駆体を全部使用すること
ができ、ソース気体は、Ｎ2、Ａｒのような運搬ガスに
載せて供給する。
【００１３】ＡＬＤ工程が表面反応を利用することによ
って得られる最も大きい長所は、厚さの均一性とステッ
プカバレッジと言える。一つの種類の前駆体蒸気が供給
されて表面に吸着される時、化学吸着(chemisorption)
が可能な場所(site)には全部吸着し、たとえ、過量の前
駆体蒸気が供給されたとしても、残りは反応に寄与し得
ない。この過剰な蒸気は、全部パージガスにより除去さ
れ、引き続き供給される他の種類の前駆体がまた表面に
吸着されながら反応が起きるので、常に一定した速度で
薄膜が成長される。一例として、Ａ前駆体とＢ前駆体と
を使用するＡＬＤでは、Ａ前駆体供給→Ｎ2（またはＡ
ｒ）パージ→Ｂ前駆体供給→Ｎ2（またはＡｒ）パージ
の過程を一つのサイクルとして、続けて繰り返すことに
よって、膜を成長させることになり、成長速度は、一つ
のサイクル当たりの蒸着される膜の厚さで表わす。この
ような成長原理により膜が蒸着されるので、露出されて
いる全ての表面は、その粗さに関係なく、前駆体分子が
吸着される確率は、ほぼ同じであるので、供給される前
駆体が充分であれば、表面構造のアスペクト比(aspect
rario)の大きさと関係なく、常に一定した速度で薄膜が
蒸着されるのである。また、一層ずつ積層する方法を取
るので、厚さと組成を精密に制御することができる。
【００１４】また、ＡＬＤの長所は、ＣＶＤと比較する
場合、三元系のみでなく、より複雑な薄膜蒸着が可能で
あるということである。ＣＶＤは、反応ガスの熱力学的
な反応によって、薄膜の組成が決定されるので、三元系
のような複雑な組成の薄膜蒸着の際、組成調節が容易で
はない。それに対し、ＡＬＤは、所望の物質を交互に原
子層の厚さに蒸着することによって、三元系のみでな
く、より複雑な組成の薄膜蒸着も可能である。
【００１５】この発明において、ＡＬＤは、（Ｂａ＋Ｓ
ｒ）混合ソース(coctail source)とＴｉソースとを利用
して蒸着する。（Ｂａ＋Ｓｒ）混合ソースは、液体状態
で０．５：０．５のモル分率(mole fration)で製造され
たものを使用し、蒸着された薄膜の組成が、Ｂａ：Ｓ
ｒ：Ｔｉが０．２５：０．２５：０．５に合うように液
体状態の濃度を調節することができる。ＡＬＤ−ＢＳＴ
蒸着のための１サイクルは、次のようなシーケンスに従
い、Ｏ2ソースとしては、Ｈ2Ｏ気体を使用する。シーケ
ンスは、（Ｂａ＋Ｓｒ）混合ソースフロー(coctail sou
rce flow)→Ｎ2（またはＡｒ）パージ→Ｈ2Ｏ気体フロ
ー(H2O vapor flow)→Ｎ2（またはＡｒ）パージ→Ｔｉ
フロー(Ti flow)→Ｎ2（またはＡｒ）パージ→Ｈ2Ｏ気
体フロー(H2Ovapor flow)→Ｎ2（またはＡｒ）パージ、
である。
【００１６】前記したように、最初のＢＳＴ薄膜形成に
おいてＣＶＤの気相(gas phase)の反応を抑制すること
ができ、ステップカバレッジが１００％に近いＡＬＤ法
を利用して均一に低温でストレージノードに蒸着した
後、熱工程が少ないプラズマ熱処理(plasma treatment)
により結晶化させた後、次の厚膜工程において既存のＣ
ＶＤ工程を利用して複数層にＢＳＴキャパシタを形成す
れば、漏れ電流特性に大きい影響を及ぼすＢＳＴと下部
電極との境界の調節を效果的に進めることができる。ま
た、ＡＬＤにより蒸着されたＢＳＴシード層(seed laye
r)の形成により、バリヤメタルの熱橋(thermal bridge)
を減らし、電気的特性に優れ、信頼性の高いＢＳＴキャ
パシタを製造することができる。
【００１７】以下、添付する図面を参照しながらこの発
明に係る好ましい実施例を詳細に説明する。
【００１８】まず、図１に示すように、半導体基板１０
０上に酸化物１０５と反射防止膜である窒化物（ＳｉＯ
Ｎ）１１０からなる第１層間絶縁膜１１５を３００Åな
いし１０００Åの厚さに形成した後、前記第１層間絶縁
膜１１５を貫通して前記半導体基板１００の活性領域
（図示せず）と連結されるストレージコンタクト孔を形
成する。ストレージコンタクト孔形成後、化学気相蒸着
法（ＣＶＤ）により５００Åないし３０００Åの厚さの
ドーピングされたポリシリコン膜を蒸着する。そして、
ポリシリコンをエッチバックして第１層間絶縁膜１１５
の表面を露出させる。この場合、エッチバックは、ポリ
シリコン膜を過度エッチングするように実施して、ポリ
シリコンがプラグ内部のみに残留する。したがって、ポ
リシリコン１２０は、コンタクト孔を完全に充填させ得
ず、上部に余裕空間を有するように凹ませる。このプラ
グ凹みは、５００Åないし１５００Åとする。
【００１９】次いで、洗浄した後、全面的にＴｉを１０
０Åないし３００Åの厚さに蒸着し、ＲＴＰ(Rapid The
rmal Processing)法により熱処理してチタニウムシリサ
イド層（ＴｉＳｉｘ）を形成した後、未反応のＴｉをウ
ェットエッチングにより除去する。Ｔｉの代わりに、Ｗ
Ｎ、Ｗを使用することもできる。このシリサイド層１２
５は、バリヤメタルを形成する前に、ポリシリコンとの
オーミックコンタクト(Ohmic Contact)を形成して接触
抵抗を減少させるためである。
【００２０】次いで、バリヤメタルを基板全面に蒸着し
た後、化学機械的研磨(Chemical Mechanical Polishin
g、以下、ＣＭＰという）により平坦化する。バリヤメ
タルは、誘電体結晶化のために、酸素雰囲気下で高温の
熱処理時、酸素がストレージ電極を介して拡散して、ポ
リシリコンプラグとストレージ電極との界面でポリシリ
コン酸化を誘発することを防止するためのものである。
バリヤメタル１３０は、ＴｉＮ、ＴａＮ、ＴｉＳｉＮ、
ＴａＳｉＮ、ＴａＡｌＮ及びこれらを組み合わせた物質
の中から選択されたいずれかで形成し、蒸着方法には、
ＰＶＤ(PhysicalVapor Deposition)またはＣＶＤ蒸着方
法による。
【００２１】その後、凹状キャパシタ(concave capacit
or)のストレージノードを形成するために、第２層間絶
縁膜１５０を形成する。第２層間絶縁膜１５０は、エッ
チング阻止層(etch stopper)１３５、酸化膜１４０、反
射防止層１４５からなる。エッチング阻止層１３５とし
てＳｉＯＮを蒸着し、前記エッチング阻止層上に酸化膜
１４０、反射防止膜１４５を蒸着した後、フォトマスク
及びエッチング工程を進行してストレージノード孔１５
５を形成する。
【００２２】図２は、下部電極が形成される導電層１６
０を蒸着した後の断面図である。下部電極が形成される
導電層をＣＶＤにより蒸着し、導電層は、Ｒｕ、Ｐｔ、
Ｉｒ、Ｏｓ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ａｕ、Ａｇからな
るグループから選択される少なくとも一つの物質からな
り、厚さは５０Åないし５００Åの厚さに、基板温度は
２００℃ないし５００℃の範囲において蒸着する。
【００２３】図３は、下部電極導電層１６０をストレー
ジノード分離して、下部電極パターン１６０ａを形成し
た後、ＡＬＤ−ＢＳＴ薄膜１６５を形成した後の断面図
である。
【００２４】ストレージノード分離のためには、前記下
部電極導電層が蒸着された結果物上に、前記ストレージ
ノード孔１５５の内部を完全に埋め込むために、充分な
厚さを有する犠牲層を形成する。前記犠牲層は、フォト
レジスト膜または酸化膜からなり得る。次いで、層間絶
縁膜の上面が露出されるまで下部電極の一部及び犠牲層
の一部をエッチバック、またはＣＭＰ方法によって除去
することによって、下部電極膜を複数の下部電極に分離
させる。この場合、前記ストレージノード孔内における
前記下部電極上には、前記犠牲層の残りの一部が残るこ
とになる。前記犠牲層の残りの一部をアッシング(ashin
g)、またはウェットエッチングによって除去する。前記
犠牲層がフォトレジスト膜からなる場合には、前記犠牲
層の残りの一部をアッシングによって除去し、前記犠牲
層が酸化膜からなる場合には、前記犠牲層の一部をウェ
ットエッチング方法によって除去する。
【００２５】次に、ＡＬＤ蒸着方法によって薄い厚さの
ＢＳＴ薄膜１６５を低温において蒸着した後、プラズマ
熱処理を行なう。ＡＬＤ−ＢＳＴ蒸着のための１サイク
ルは、上述したように次のようなシーケンスに従う。
（Ｂａ＋Ｓｒ）混合ソースフロー(coctail source flo
w)→Ｎ２（またはＡｒ）パージ→Ｈ２Ｏ気体フロー→Ｎ
２（またはＡｒ）パージ→Ｔｉフロー→Ｎ2（またはＡ
ｒ）パージ→Ｈ2Ｏ気体フロー→Ｎ2（またはＡｒ）パー
ジ、である。この場合に用いられる（Ｂａ＋Ｓｒ）混合
ソースは、Ｂａ（ｍｅｔｍｈｄ）２[Methoxy Ethoxy Te
tramethyl Heptane Dionato Barium]と、Ｓｒ（ｍｅｔ
ｍｈｄ）２[Methoxy Ethoxy Tetramethyl Heptane Dion
ato Strontium]をメタノールに溶解した状態であり、Ｔ
ｉソースは、Ｔｉアルコキシド(alkoxide)系であって、
Ｔｉ（ｍｐｄ）（ｔｍｈｄ）２[Methoxy Pentane Dioxy
Tetamethyl Heptane Dionato Titanate]を基本的に使
用する。また、蒸着温度は、Ｔｉ前駆体の沸騰点を考慮
して１５０℃ないし３００℃範囲において蒸着し、サイ
クル数は、２０ないし１００サイクルを使用して厚さを
２０Åないし１００Å厚さに調節する。各ソース及びＨ
2Ｏ、そしてパージガスは、２０ないし８０ｓｃｃｍ(st
andard cubic centimeter per minute)のフローレート
(flow rate)に調節し、（Ｂａ＋Ｓｒ）混合ソースの伝
達時間(deliverytime)は、０．１秒ないし１．０秒、パ
ージガスは、１秒ないし５秒、Ｈ2Ｏ気体は、０．１秒
ないし１．０秒の範囲で調節し、Ｔｉは、ターゲット組
成に応じて、０．１秒ないし１．０秒の範囲で流す。ま
た、ＡＬＤ−ＣＶＤの結晶性を増加させるために、イン
シトゥ（ｉｎ−ｓｉｔｕ）またはエクスシトゥ（ｅｘ−
ｓｉｔｕ）方法によりＮ2Ｏ、Ｎ2またはＯ2雰囲気下で
プラズマ熱処理を行なうが、基板温度３００℃ないし４
００℃、電力１００Ｗないし１ｋＷの範囲で３０秒ない
し１８０秒間行う。
【００２６】図４は、ＣＶＤ−ＢＳＴ薄膜１７０を形成
した後の断面図である。ＣＶＤ−ＢＳＴ１７０薄膜の蒸
着は、基板温度４００℃ないし６００℃の範囲で蒸着
し、厚さは５０Åないし２００Åにする。シード層が形
成されたＡＬＤ−ＢＳＴ１６５上に、ＣＶＤ−ＢＳＴ１
７０薄膜を蒸着した後には、誘電体の結晶化のために熱
処理する。熱処理は、ＲＴＮ(Rapid Thermal Nitridati
on)方法によるが、Ｎ2またはＮ2／Ｏ2雰囲気下で３０秒
ないし１８０秒の範囲、５００℃ないし７００℃の範囲
で熱処理を行なう。
【００２７】図５は、上部電極１７５を蒸着した後の断
面図である。上部電極は、Ｒｕ、Ｐｔ、Ｉｒ、Ｏｓ、
Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ａｕ、Ａｇからなるグループか
ら選択される少なくともいずれか一つの物質からなり、
ＣＶＤによって蒸着する。
【００２８】なお、この発明は、上記の実施例に限られ
るものではない。この発明の趣旨から逸脱しない範囲内
で多様に変更実施することが可能である。
【００２９】
【発明の効果】上述したように、この発明によれば、高
いアスペクト比(high aspect ratio)を有する高集積Ｄ
ＲＡＭのＢＳＴキャパシタにおけるストレージノードの
深い谷内で、ＡＬＤ−ＢＳＴをＣＶＤ−ＢＳＴのシード
層に使用する二重蒸着工程(double deposition)技術で
あって、ステップカバレッジに優れたのみでなく、組成
が均一かつ結晶性が向上したメモリ素子を製造できる効
果がある。
【００３０】また、低温蒸着であるので、究極的に漏れ
電流が少ない信頼性の高いＢＳＴキャパシタを製造する
ことができる。
【図面の簡単な説明】
【図１】 この発明による半導体メモリ素子の製造方法
を説明するための断面図である。
【図２】 この発明による半導体メモリ素子の製造方法
を説明するための断面図である。
【図３】 この発明による半導体メモリ素子の製造方法
を説明するための断面図である。
【図４】 この発明による半導体メモリ素子の製造方法
を説明するための断面図である。
【図５】 この発明による半導体メモリ素子の製造方法
を説明するための断面図である。
【図６】 従来の技術により製造された半導体メモリ素
子を示す断面図である。
【符号の説明】
１００ 半導体基板 １１５ 第１層間絶縁膜 １２０ ポリシリコン １２５ シリサイド層 １３０ バリヤメタル １５０ 第２層間絶縁膜 １５５ ストレージノード孔 １６０ａ 下部電極パターン １６５ ＡＬＤ−ＢＳＴ １７０ ＣＶＤ−ＢＳＴ １７５ 上部電極

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 ＡＬＤ法により第１誘電膜としてシード
    層を形成するステップと、 ＣＶＤ法により第２誘電膜を形成するステップとを含ん
    でなる誘電膜を有するメモリ素子の製造方法。
  2. 【請求項２】 請求項１に記載のメモリ素子の製造方法
    において、 前記第１誘電膜がＡＬＤ−ＢＳＴ膜であり、前記第２誘
    電膜がＣＶＤ−ＢＳＴ膜であることを特徴とする方法。
  3. 【請求項３】 半導体基板上にコンタクト孔を有する第
    １層間絶縁膜を形成するステップと、 前記コンタクト孔を導電膜で埋め込んで前記半導体基板
    と連結されるコンタクトプラグを形成するステップと、 前記コンタクトプラグを含んで前記第１層間絶縁膜上に
    第２層間絶縁膜を形成するステップと、 前記第２層間絶縁膜の選択エッチングにより前記コンタ
    クトプラグを露出させて下部電極が形成されるストレー
    ジノード孔を形成するステップと、 前記ストレージノード孔の上面に下部電極パターンを形
    成するステップと、 前記下部電極パターン上にＡＬＤ−ＢＳＴとＣＶＤ−Ｂ
    ＳＴを順次に蒸着して誘電体膜を形成するステップと、 前記誘電体膜上に上部電極を蒸着するステップとを含ん
    でなるメモリ素子の製造方法。
  4. 【請求項４】 請求項３に記載のメモリ素子の製造方法
    において、 前記第１層間絶縁膜が酸化物及び窒化膜により形成され
    ることを特徴とする方法。
  5. 【請求項５】 請求項４に記載のメモリ素子の製造方法
    において、 前記窒化膜が３００Åないし１０００Åの厚さであるこ
    とを特徴とする方法。
  6. 【請求項６】 請求項３に記載のメモリ素子の製造方法
    において、 前記コンタクトプラグを形成するステップが、 前記第１層間絶縁膜を選択的にエッチングしてコンタク
    ト孔を形成するステップと、 前記コンタクト孔内部をポリシリコンで蒸着した後、エ
    ッチバック工程によってプラグ凹みを形成するステップ
    と、 前記凹みを形成されたポリシリコン上にシリサイド及び
    バリヤメタルで埋め込んでプラグを形成した後、平坦化
    するステップとを含んでなることを特徴とする方法。
  7. 【請求項７】 請求項６に記載のメモリ素子の製造方法
    において、 前記ポリシリコン膜が、化学気相蒸着法（ＣＶＤ）によ
    り５００Åないし３０００Åの厚さのドーピングされた
    ポリシリコン(doped polysilicon)膜を蒸着して形成さ
    れることを特徴とする方法。
  8. 【請求項８】 請求項６に記載のメモリ素子の製造方法
    において、 前記エッチバック工程によってプラグ凹みを形成する深
    さを５００Åないし１５００Åにすることを特徴とする
    方法。
  9. 【請求項９】 請求項６に記載のメモリ素子の製造方法
    において、 前記シリサイドを形成するために、Ｔｉを１００Åない
    し３００Åの厚さに蒸着し、ＲＴＰ方法により熱処理し
    てＴｉＳｉxを形成した後、未反応のＴｉをウェットエ
    ッチングにより除去することを特徴とする方法。
  10. 【請求項１０】 請求項６に記載のメモリ素子の製造方
    法において、 前記バリヤメタルが、ＴｉＮ、ＴｉＳｉＮ、ＴａＳｉ
    Ｎ、ＴａＡｌＮ、及びこれらを組み合わせた物質の中か
    ら選択され、ＰＶＤまたはＣＶＤ蒸着方法により形成さ
    れることを特徴とする方法。
  11. 【請求項１１】 請求項６に記載のメモリ素子の製造方
    法において、 前記平坦化するステップにおいて、バリヤメタルをＣＭ
    Ｐにより平坦化することを特徴とする方法。
  12. 【請求項１２】 請求項３に記載のメモリ素子の製造方
    法において、 前記第２層間絶縁膜は、エッチング阻止層、酸化膜及び
    反射防止層が順に積層されて形成されることを特徴とす
    る方法。
  13. 【請求項１３】 請求項１２に記載のメモリ素子の製造
    方法において、 前記エッチング阻止層は、ＳｉＯＮで蒸着することを特
    徴とする方法。
  14. 【請求項１４】 請求項３に記載のメモリ素子の製造方
    法において、 前記下部電極パターンを形成するステップが、 前記ストレージノード孔と凹状パターンの上面を覆う導
    電層を形成するステップと、 前記導電層上に前記ストレージノード孔の内部を完全に
    埋め込むのに充分な厚さを有する犠牲層を形成するステ
    ップと、 前記凹状パターンの上面が露出される時まで前記凹状パ
    ターン上にある前記導電層の一部及び前記犠牲層の一部
    を除去することによって、前記導電層を複数の下部電極
    に分離させるステップと、 前記犠牲層の残りの一部を除去するステップとを含むこ
    とを特徴とする方法。
  15. 【請求項１５】 請求項１４に記載のメモリ素子の製造
    方法において 前記導電層は、ＣＶＤにより蒸着され、Ｒｕ、Ｐｔ、Ｉ
    ｒ、Ｏｓ、Ｗ、Ｍｏ、Ｃｏ、Ｎｉ、Ａｕ、Ａｇからなる
    グループから選択される少なくとも一つの物質からな
    り、厚さが５０Åないし５００Åであり、基板温度２０
    ０℃ないし５００℃で処理されることを特徴とする方
    法。
  16. 【請求項１６】 請求項１４に記載のメモリ素子の製造
    方法において、 前記犠牲層は、フォトレジスト膜または酸化膜からなる
    ことを特徴とする方法。
  17. 【請求項１７】 請求項１６に記載のメモリ素子の製造
    方法において、 前記犠牲層は、フォトレジスト膜からなり、下部電極分
    離後の残存する犠牲層の一部がアッシング(ashing)によ
    って除去されることを特徴とする方法。
  18. 【請求項１８】 請求項１６に記載のメモリ素子の製造
    方法において、 前記犠牲層が酸化膜からなり、下部電極分離後の残存す
    る犠牲層の一部がウェットエッチング法によって除去さ
    れることを特徴とする方法。
  19. 【請求項１９】 請求項３に記載のメモリ素子の製造方
    法において、 前記ＡＬＤ−ＢＳＴ蒸着は、基板温度１５０℃ないし３
    ００℃の範囲において２０Åないし１００Åの厚さに蒸
    着されることを特徴とする方法。
  20. 【請求項２０】 請求項１９に記載のメモリ素子の製造
    方法において、 前記ＡＬＤ−ＢＳＴ蒸着後に、プラズマ熱処理(plasma
    treatment)をＮ2Ｏ、Ｈ2、またはＯ2を使用して３０秒
    ないし１８０秒の範囲において３００℃ないし４００℃
    の基板温度で、１００Ｗないし１ｋＷの電力の範囲で行
    うことを特徴とする方法。
  21. 【請求項２１】 請求項３に記載のメモリ素子の製造方
    法において、 前記ＣＶＤ−ＢＳＴは、基板温度４００℃ないし６００
    ℃の範囲で５０Åないし２００Åの厚さに蒸着すること
    を特徴とする方法。
  22. 【請求項２２】 請求項２１に記載のメモリ素子の製造
    方法において、 前記ＣＶＤ−ＢＳＴ蒸着後に、ＲＴＮを行い、Ｎ2また
    はＮ2／Ｏ2混合ガス雰囲気下で３０秒ないし１８０秒の
    範囲、５００℃ないし７００℃の範囲において熱処理す
    ることを特徴とする方法。
  23. 【請求項２３】 請求項３に記載のメモリ素子の製造方
    法において、 前記上部電極は、Ｒｕ、Ｐｔ、Ｉｒ、Ｏｓ、Ｗ、Ｍｏ、
    Ｃｏ、Ｎｉ、Ａｕ、Ａｇからなるグループから選択され
    る少なくともいずれか一つの物質をＣＶＤ法により蒸着
    して行なうことを特徴とする方法。
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