JPS6187374A - 高電圧集積回路 - Google Patents
高電圧集積回路Info
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- JPS6187374A JPS6187374A JP20916384A JP20916384A JPS6187374A JP S6187374 A JPS6187374 A JP S6187374A JP 20916384 A JP20916384 A JP 20916384A JP 20916384 A JP20916384 A JP 20916384A JP S6187374 A JPS6187374 A JP S6187374A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高速スイッチング、高電圧で動作させる高電
圧集積回路に関する。
圧集積回路に関する。
（従来技術）
スイッチングレギュレータ及びＡＣ−ＰＤＰ 、 ＥＬ
等の駆動回路には、数百Ｖの耐圧を有し、高速のスイッ
チングを行う集積回路例えば高耐圧ＭＯ８ＦＥＴが必要
である。この種の高耐圧ＭＯ８ＦＥＴとしては、従来よ
り第４図に示す如きオフセットダート構造のものや、ｐ
基板上に積層したエピタキシャル層上に形成したもの、
さらにはＤＳＡ構造とオフセットゲート構造とを組合せ
たもの等が開発されている。
等の駆動回路には、数百Ｖの耐圧を有し、高速のスイッ
チングを行う集積回路例えば高耐圧ＭＯ８ＦＥＴが必要
である。この種の高耐圧ＭＯ８ＦＥＴとしては、従来よ
り第４図に示す如きオフセットダート構造のものや、ｐ
基板上に積層したエピタキシャル層上に形成したもの、
さらにはＤＳＡ構造とオフセットゲート構造とを組合せ
たもの等が開発されている。
（発明が解決しようとする問題点）
しかし、ｎチャネル型の高耐圧ＭＯ８ＦＥＴにおいては
、いわゆる寄生バイポーラ現象が生じるために、オン時
のドレイン耐圧が著しく低下してしまうという問題があ
った。この現象の生じる原因としては、次のように解釈
されている。即ち、第４図に 。
、いわゆる寄生バイポーラ現象が生じるために、オン時
のドレイン耐圧が著しく低下してしまうという問題があ
った。この現象の生じる原因としては、次のように解釈
されている。即ち、第４図に 。
おいて、ゲートＧ（１５）にトランジスタがターンオン
するレベルのバイアスを印加すると、ソースＳ（ｎ＋拡
散層１２）から、ドリフト層１４を介してドレインＤ端
（ｎ＋拡散層１２′）へ電子が流れる。この場合、チャ
ネル領域端がら空乏層の拡がるドリフト層１４へ電子が
入ると、これがドレインＤ端に印加された高電界により
加速され、ドレインＤ端近値にて格子に衝突し、電離を
引き起こす。この時、発生した電子はドレインＤへ吸収
されるが、ホールは基板１１内へ掃き出される。衝突電
離係数は、高電界になる程、またチャネルに流れる電流
が大きい程、太きい。図中１３はｐガードリング層、１
６はＳｉＯ２膜、１７ 、１７’は導電層を示している
。一方、高抵抗基板１１を用いる高耐圧ＭＯ８ＦＥＴで
は、基板抵抗Ｒ８が大きいので、Ｒ８を流れるこのホー
ルによる基板電流により、基板表面付近即ちソース端層
近傍の電位が基板１１の底の電位（ＯＶ）よシも高くな
る。この場合、この電位差がダイオードのビュルトイン
電位（約０．６ Ｖ ）を越えると、ソースＳと基板１
１とからなるｐ−ｎ接合がターンオンするので、ソース
Ｓから基板１１へ電子が注入される。この電子は、ドレ
インＤｉで流れ込み、先程と同様にドレイン端近傍の空
乏層内で衝突電離をおこし、再びホールを基板１１へ掃
き出す。このような寄生トランジスタがオンする現象が
、正帰還のループを形成しながら助長され、基板１１内
に大きな電流を流し、素子破壊を引き起こすに致る。こ
の為、オン時の耐圧がオフ時の耐圧よシも著しく低下す
る。
するレベルのバイアスを印加すると、ソースＳ（ｎ＋拡
散層１２）から、ドリフト層１４を介してドレインＤ端
（ｎ＋拡散層１２′）へ電子が流れる。この場合、チャ
ネル領域端がら空乏層の拡がるドリフト層１４へ電子が
入ると、これがドレインＤ端に印加された高電界により
加速され、ドレインＤ端近値にて格子に衝突し、電離を
引き起こす。この時、発生した電子はドレインＤへ吸収
されるが、ホールは基板１１内へ掃き出される。衝突電
離係数は、高電界になる程、またチャネルに流れる電流
が大きい程、太きい。図中１３はｐガードリング層、１
６はＳｉＯ２膜、１７ 、１７’は導電層を示している
。一方、高抵抗基板１１を用いる高耐圧ＭＯ８ＦＥＴで
は、基板抵抗Ｒ８が大きいので、Ｒ８を流れるこのホー
ルによる基板電流により、基板表面付近即ちソース端層
近傍の電位が基板１１の底の電位（ＯＶ）よシも高くな
る。この場合、この電位差がダイオードのビュルトイン
電位（約０．６ Ｖ ）を越えると、ソースＳと基板１
１とからなるｐ−ｎ接合がターンオンするので、ソース
Ｓから基板１１へ電子が注入される。この電子は、ドレ
インＤｉで流れ込み、先程と同様にドレイン端近傍の空
乏層内で衝突電離をおこし、再びホールを基板１１へ掃
き出す。このような寄生トランジスタがオンする現象が
、正帰還のループを形成しながら助長され、基板１１内
に大きな電流を流し、素子破壊を引き起こすに致る。こ
の為、オン時の耐圧がオフ時の耐圧よシも著しく低下す
る。
例えば、８００■のオフ耐圧の素子では、ゲートＧに５
■を印加すると約４００■までオン耐圧が低下する。こ
の為に、従来は４００ｖの耐圧で動作させるＩＣにおい
ては、８００ｖ程度の耐圧を持たせるように、ドリフト
層１４の長さを長くしていた。これによシ、１個のトラ
ンジスタの占有面積が大きくなるばか９でなく、オン抵
抗も大きくならざるを得なかった。この為、この種の高
耐圧ＭＯ３ＦＥＴの鞭数個をＩＣ化しようとすると、チ
ア１面積が大きくなる結果、ＩＣのコスト高を招いてい
た。
■を印加すると約４００■までオン耐圧が低下する。こ
の為に、従来は４００ｖの耐圧で動作させるＩＣにおい
ては、８００ｖ程度の耐圧を持たせるように、ドリフト
層１４の長さを長くしていた。これによシ、１個のトラ
ンジスタの占有面積が大きくなるばか９でなく、オン抵
抗も大きくならざるを得なかった。この為、この種の高
耐圧ＭＯ３ＦＥＴの鞭数個をＩＣ化しようとすると、チ
ア１面積が大きくなる結果、ＩＣのコスト高を招いてい
た。
本発明の目的は、かかる従来の欠点を除去せしめるため
に、基板バイアスを供給せしめるようにした高電圧集積
回路を提供することにある。
に、基板バイアスを供給せしめるようにした高電圧集積
回路を提供することにある。
（問題点を解決するための手段）
本発明は高耐圧絶縁ダート型電界効果トランジスタを含
む高電圧集積回路において、基板と、該基板上に形成さ
れた高耐圧構造の電界効果トランジスタにおけるソース
との間にバ、クグート′屯圧を印加する手段を備えたこ
とを特徴とする高電圧集積回路である。
む高電圧集積回路において、基板と、該基板上に形成さ
れた高耐圧構造の電界効果トランジスタにおけるソース
との間にバ、クグート′屯圧を印加する手段を備えたこ
とを特徴とする高電圧集積回路である。
（作用・原理）
本発明では、例えば前記絶縁ゲート型電界効果トランジ
スタにおけるソースの拡散層をガードリング層から離し
て基板バイアスを供給する手段を設け、従来技術のオン
耐圧の低下という問題点を解決した。このようにするこ
とにより、高耐圧ＭＯＳＦＥＴ部の占有面積を小さくで
き、ＩＣのチップコストを低減できるようになる。
スタにおけるソースの拡散層をガードリング層から離し
て基板バイアスを供給する手段を設け、従来技術のオン
耐圧の低下という問題点を解決した。このようにするこ
とにより、高耐圧ＭＯＳＦＥＴ部の占有面積を小さくで
き、ＩＣのチップコストを低減できるようになる。
以下、本発明に関して図面を参照しながら詳細に説明す
る。
る。
第１図は、本発明を適用した高耐圧ＭＯ８ＦＥＴの基本
構成図である。同図において、第４図と同−記号及び番
号は、同一構成要素を表わす。図において、ｐ−半導体
基板１１上に、ソースＳの層拡散層１２、ドレインＤの
ｎ 拡散層１２′、ｎ−ドリフト／ｉ；Ｗ １４、ｓｉ
ｏ□絶縁膜１６を介して設けた多結晶Ｓｔ層１５（ゲー
トＧ）からなる高耐圧ＭＯ８ＦＥＴを形成し、層拡散層
１２とｐ ガードリング層１３との間は数μｍ以上離さ
れている。この基板１１とソースＳのｎ拡散層１２との
間に、基板バイアスｖＩｌｓを印加する手段を設け、基
板電位をソースＳ（電位ＯＶ）に対して負の電位に設定
する。例えば、−５Ｖ程度の値に設定する。尚、１７，
１７’は、Ａｔ等の高導電性の物質よりなる導電性であ
り、それぞれｎ拡散層１２ 、１２’とのオーミックコ
ンタクトをと９、外部配線を引き出すための取シ出し口
として、また他の回路との電気的結線を行うために設け
たものである。
構成図である。同図において、第４図と同−記号及び番
号は、同一構成要素を表わす。図において、ｐ−半導体
基板１１上に、ソースＳの層拡散層１２、ドレインＤの
ｎ 拡散層１２′、ｎ−ドリフト／ｉ；Ｗ １４、ｓｉ
ｏ□絶縁膜１６を介して設けた多結晶Ｓｔ層１５（ゲー
トＧ）からなる高耐圧ＭＯ８ＦＥＴを形成し、層拡散層
１２とｐ ガードリング層１３との間は数μｍ以上離さ
れている。この基板１１とソースＳのｎ拡散層１２との
間に、基板バイアスｖＩｌｓを印加する手段を設け、基
板電位をソースＳ（電位ＯＶ）に対して負の電位に設定
する。例えば、−５Ｖ程度の値に設定する。尚、１７，
１７’は、Ａｔ等の高導電性の物質よりなる導電性であ
り、それぞれｎ拡散層１２ 、１２’とのオーミックコ
ンタクトをと９、外部配線を引き出すための取シ出し口
として、また他の回路との電気的結線を行うために設け
たものである。
このような構成よシ彦るＩＣ構造では、基板１１と同電
位のｐ＋ガードリング層１３が？ソース拡散層１２と直
接接触しないので、このｐ −ｐ −ｎ 接合での
ブレークタウンは生じない。今、ケ”−）Ｇに閾値電圧
ｖＴ以上のバイアスを印加して、チャネルに電流を流し
た時を考えると、前述したようにドレイン近傍の高電界
領域で、電子が格子に衝突して電離を起こし、ホールを
基板へ掃き出す。この現象は、特に数百Ｖという高電圧
がドレインＤに印加される高耐圧ＭＯ８ＦＥＴでは著し
くこの電離で生じるホールの量も大きなものとなる。こ
の時、基板抵抗Ｒ８を介してこのホールの流れによる基
板電流が基板１１の底へ流れるので、界面付近の電位は
基板の電位ｖＢｓよシもΔＶだけ高くなる。しかし、通
常の１００〜４００ｖのドレイン耐圧、ＩＡ以下のドレ
イン電流を有する高耐圧？、（Ｏ８ＦＥＴでは、ΔＶは
数Ｖ以下と考えられるので、■８．の値をこの電位以上
に設定しておけば、ソースのｎ＋層とｐ−基板間のｐｎ
ダイオードがターンオンすることはあり得ない。
位のｐ＋ガードリング層１３が？ソース拡散層１２と直
接接触しないので、このｐ −ｐ −ｎ 接合での
ブレークタウンは生じない。今、ケ”−）Ｇに閾値電圧
ｖＴ以上のバイアスを印加して、チャネルに電流を流し
た時を考えると、前述したようにドレイン近傍の高電界
領域で、電子が格子に衝突して電離を起こし、ホールを
基板へ掃き出す。この現象は、特に数百Ｖという高電圧
がドレインＤに印加される高耐圧ＭＯ８ＦＥＴでは著し
くこの電離で生じるホールの量も大きなものとなる。こ
の時、基板抵抗Ｒ８を介してこのホールの流れによる基
板電流が基板１１の底へ流れるので、界面付近の電位は
基板の電位ｖＢｓよシもΔＶだけ高くなる。しかし、通
常の１００〜４００ｖのドレイン耐圧、ＩＡ以下のドレ
イン電流を有する高耐圧？、（Ｏ８ＦＥＴでは、ΔＶは
数Ｖ以下と考えられるので、■８．の値をこの電位以上
に設定しておけば、ソースのｎ＋層とｐ−基板間のｐｎ
ダイオードがターンオンすることはあり得ない。
−５Ｖの基板バイアスを供給すれば、十分と考えられる
。これによれば、ドレイン端で電離が起こっても、ソー
スのダイオードがオンしないので、ソース、ｐ−基板、
ドレインからなるｎｐｎの寄生バイポーラトランジスタ
はターンオン状態にならない。即ち、チャネル下での）
やンチスルー現象がない限り、基板１１ヲ介してソース
ＳからドレインＤへ、電流は流れない。従って、２次破
壊に到ることはなく、ドレイン端でのｐｎ接合の雪崩ブ
レークダウン耐圧まで、オン耐圧を保持することができ
る。即ち、ダートバイアス電圧に依存したチャネル電流
によらず、オン時の耐圧もオフ耐圧と同じになる。これ
は、同じ耐圧を得るのに、従来構造のＦＥＴよりも小さ
なドリフト層の長さくオフセットゲ−ト長ｔ）で済むこ
とを意味する０ちなみに１４００■のオン耐圧を得るの
に、従来構造では１００〜１５０μｍのオフセットゲー
ト長ｔが必要であるが、本構造では４０μｍ程度で済む
。即ち、オン抵抗も半分以下になるばかりでなく、１個
のＦＥＴ当ｐの占有面積を大幅に低減できる。。
。これによれば、ドレイン端で電離が起こっても、ソー
スのダイオードがオンしないので、ソース、ｐ−基板、
ドレインからなるｎｐｎの寄生バイポーラトランジスタ
はターンオン状態にならない。即ち、チャネル下での）
やンチスルー現象がない限り、基板１１ヲ介してソース
ＳからドレインＤへ、電流は流れない。従って、２次破
壊に到ることはなく、ドレイン端でのｐｎ接合の雪崩ブ
レークダウン耐圧まで、オン耐圧を保持することができ
る。即ち、ダートバイアス電圧に依存したチャネル電流
によらず、オン時の耐圧もオフ耐圧と同じになる。これ
は、同じ耐圧を得るのに、従来構造のＦＥＴよりも小さ
なドリフト層の長さくオフセットゲ−ト長ｔ）で済むこ
とを意味する０ちなみに１４００■のオン耐圧を得るの
に、従来構造では１００〜１５０μｍのオフセットゲー
ト長ｔが必要であるが、本構造では４０μｍ程度で済む
。即ち、オン抵抗も半分以下になるばかりでなく、１個
のＦＥＴ当ｐの占有面積を大幅に低減できる。。
尚、高耐圧ＭＯ８ＦＥＴのチャネル部の閾値電圧は基、
板バイアス■Ｂ３ヲ印加すると高くなるが、この場合基
板バイアスを印加した時点で最適値（例えば、約１■）
になるように、チャネル部の不純物ドーズ量を設定して
やればよい。
板バイアス■Ｂ３ヲ印加すると高くなるが、この場合基
板バイアスを印加した時点で最適値（例えば、約１■）
になるように、チャネル部の不純物ドーズ量を設定して
やればよい。
（実施例）
以下に本発明の実施例を示す。
（実施例１）
第２図は、本発明の第１の実施例を示すもので、第１図
の具体的な構成を示す図である。ｖＢＳの基板バイアス
は、発生回路３０で発生され、基板１１の底Ａに供給さ
れる。この基板バイアス発生回路３０は、インバータ２
０、抵抗Ｒ１キャノ臂シタＣ４で構成される矩形パルス
発振回路とバッファ２１、キャパシタＣ２及びダイオー
ドＤＩ 、 Ｄ２とからなる。
の具体的な構成を示す図である。ｖＢＳの基板バイアス
は、発生回路３０で発生され、基板１１の底Ａに供給さ
れる。この基板バイアス発生回路３０は、インバータ２
０、抵抗Ｒ１キャノ臂シタＣ４で構成される矩形パルス
発振回路とバッファ２１、キャパシタＣ２及びダイオー
ドＤＩ 、 Ｄ２とからなる。
これらの回路の電源電圧は、５〜１０ｖ程度でよい。
これらの構成要素は、全て容易にＩＣ化できる構成であ
るから、前述した高耐圧ＭＯ３ＦＥＴと同一チップ上に
ＩＣ化される。この発生回路３０の動作原理は、次のと
おりである。
るから、前述した高耐圧ＭＯ３ＦＥＴと同一チップ上に
ＩＣ化される。この発生回路３０の動作原理は、次のと
おりである。
まず、電源を投入した開開に、矩形パルス発振回路で高
周波の矩形状パルス（数百ｋＨｚ〜ＩＭＨｚ）が発生さ
れる。このパルスは、バッファ２１で波形整形され、結
合容ｆＦｃｃ２とダイオードＤＩ 、 Ｄ２及び基板容
量Ｃ，（Ａの端子から、接地端子に対して付く容量）と
で整流され、負のバイアスｖＢ８がＡ点に供給される。
周波の矩形状パルス（数百ｋＨｚ〜ＩＭＨｚ）が発生さ
れる。このパルスは、バッファ２１で波形整形され、結
合容ｆＦｃｃ２とダイオードＤＩ 、 Ｄ２及び基板容
量Ｃ，（Ａの端子から、接地端子に対して付く容量）と
で整流され、負のバイアスｖＢ８がＡ点に供給される。
安定化したこの基板バイアスが印加されるまでの時間は
、十数μ安程度である。このバイアスが印加されるよう
になれは、高耐圧ＭＯ８ＦＥＴの動作上、寄生バイポー
ラ効果が生じなくなる。
、十数μ安程度である。このバイアスが印加されるよう
になれは、高耐圧ＭＯ８ＦＥＴの動作上、寄生バイポー
ラ効果が生じなくなる。
（実施例２）
第３図は、本発明の第２の実施例を示したものである。
同図において、第４図と同一番号及び記号は、同一構成
要素を表わす。本実施例では、ＤＳＡ構造の高耐圧ＭＯ
８ＦＥＴに基板バイアス発生回路が内蔵されている。こ
の場合には、チャネル部となるｐ形不純物層１８がソー
スＳのｎ＋拡散層１２と同一マスクを用いて自己整合で
形成される。但し、このｐ形不純物層１８とれ拡散層１
２間の接合耐圧は、１０Ｖ以上あるように、ｐ層の濃度
を制御することが望ましい。このような構造の高耐圧Ｍ
Ｏ３ＦＥＴにおいても、ｆ−）バイアスを印加時に、ド
レイン近傍の高電界領域で衝突電離により発生したホー
ルが基板抵抗を流れ、ソースＳの工、ジ部のｐ形不純物
層１８の電位を接地されたソースＳのｎ＋拡散層１２の
電位よりも正のレベルとする。しかし、基板に逆バイア
ス電圧ＶＢｌ！ （約−５Ｖ程度）が印加されているの
で、ｐ（１８） −ｎ” （１２）接合がオンすること
はなく、寄生バイポーラ効果は生じない。この構造によ
るときには、チャネル長を短くできるので、単位面積当
りの電流を＠１の実施例よりも大きくとれる。即ち、面
積効率が高いので、ＩＣ化時に有利である。このような
構造のＩＣでも、オン時の耐圧をドレイン端のｐｎ接合
ブレイクダウンで決まるオフ耐圧と同じにすることがで
きる。
要素を表わす。本実施例では、ＤＳＡ構造の高耐圧ＭＯ
８ＦＥＴに基板バイアス発生回路が内蔵されている。こ
の場合には、チャネル部となるｐ形不純物層１８がソー
スＳのｎ＋拡散層１２と同一マスクを用いて自己整合で
形成される。但し、このｐ形不純物層１８とれ拡散層１
２間の接合耐圧は、１０Ｖ以上あるように、ｐ層の濃度
を制御することが望ましい。このような構造の高耐圧Ｍ
Ｏ３ＦＥＴにおいても、ｆ−）バイアスを印加時に、ド
レイン近傍の高電界領域で衝突電離により発生したホー
ルが基板抵抗を流れ、ソースＳの工、ジ部のｐ形不純物
層１８の電位を接地されたソースＳのｎ＋拡散層１２の
電位よりも正のレベルとする。しかし、基板に逆バイア
ス電圧ＶＢｌ！ （約−５Ｖ程度）が印加されているの
で、ｐ（１８） −ｎ” （１２）接合がオンすること
はなく、寄生バイポーラ効果は生じない。この構造によ
るときには、チャネル長を短くできるので、単位面積当
りの電流を＠１の実施例よりも大きくとれる。即ち、面
積効率が高いので、ＩＣ化時に有利である。このような
構造のＩＣでも、オン時の耐圧をドレイン端のｐｎ接合
ブレイクダウンで決まるオフ耐圧と同じにすることがで
きる。
尚、ｖＢｌｌの値は、−５Ｖに限定されず、使用する半
導体基板の抵抗、ドレインに印加する電圧、チャネル電
流の大きさ等により、基板に生じる電位差が異なるので
、その使用するＦＥＴ構造によジ最適設計することが望
ましい。
導体基板の抵抗、ドレインに印加する電圧、チャネル電
流の大きさ等により、基板に生じる電位差が異なるので
、その使用するＦＥＴ構造によジ最適設計することが望
ましい。
（発明の効果）
以上、実施例で詳述したように、本発明の構成によれば
高電圧で動作する高耐圧ＭＯ８ＦＥＴを含む高電圧集積
回路における寄生バイポーラ効果を防止することができ
る。このことは、一般的に高耐圧ＭＯ８ＦＥＴの占有面
積の小形化を可能とすることでありて、ＦＥＴを多数個
ＩＣ化する場合にＩＣチップ面槓の低減に非常に有益で
ある。即ち、ＩＣチップのコストを従来技術よりも低下
できることを意味する。
高電圧で動作する高耐圧ＭＯ８ＦＥＴを含む高電圧集積
回路における寄生バイポーラ効果を防止することができ
る。このことは、一般的に高耐圧ＭＯ８ＦＥＴの占有面
積の小形化を可能とすることでありて、ＦＥＴを多数個
ＩＣ化する場合にＩＣチップ面槓の低減に非常に有益で
ある。即ち、ＩＣチップのコストを従来技術よりも低下
できることを意味する。
本発明を適用するＩＣの構造は、Ｓ１半導体だけでなく
、ＣａＡａ 、 ＩｎＰ 等の加合物半導体にも適用で
きることは云うまでもない。また、実施例では、オフセ
ラ） Ｐ −トＭ造、ＤＡＳｆＡ造の場合について述べ
たが、本発明は、寄生パイ？−ラ効果が生じる他のどの
ようなＦＥＴ構造にも適用できる・また、本発明は寄生
ｎｐｎ ）ランジスタをオンにしない為ＣＭＯ８のラッ
チアップ防止にも有効である。
、ＣａＡａ 、 ＩｎＰ 等の加合物半導体にも適用で
きることは云うまでもない。また、実施例では、オフセ
ラ） Ｐ −トＭ造、ＤＡＳｆＡ造の場合について述べ
たが、本発明は、寄生パイ？−ラ効果が生じる他のどの
ようなＦＥＴ構造にも適用できる・また、本発明は寄生
ｎｐｎ ）ランジスタをオンにしない為ＣＭＯ８のラッ
チアップ防止にも有効である。
従って、ＣＭＯＳロジック回路を内蔵した高耐圧ＭＯ８
ＦＥＴのアレイからなるＩＣにも適用できる。この場合
、ＣＭＯ８部にも基板バイアスが印加されるので、低電
圧トランジスタの閾値電圧をｖＢｓの印加された状態で
最適になるように、チャネル部の不純物を決めればよい
。
ＦＥＴのアレイからなるＩＣにも適用できる。この場合
、ＣＭＯ８部にも基板バイアスが印加されるので、低電
圧トランジスタの閾値電圧をｖＢｓの印加された状態で
最適になるように、チャネル部の不純物を決めればよい
。
更に、基板バイアス発生回路の構成は、本実施例に示し
た構成に限定されず、他の回路であってもよい。璧は、
数７以上の基板／４イアスを供給できるものであれば、
どのような構成であってもよい。
た構成に限定されず、他の回路であってもよい。璧は、
数７以上の基板／４イアスを供給できるものであれば、
どのような構成であってもよい。
第１図は本発明な高耐圧ＭＯ８ＦＥＴに適用したときの
基本原理を示す図、第２図は本発明になる高耐圧ＭＯ３
ＦＥＴの第１の実施例の具体的な構成を示す図、第３図
は本発明になる高耐圧ＭＯ８ＦＥＴの第２の実施例を示
す図、第４図は従来の高耐圧ＭＯ８ＦＥＴの構成を示す
図である。 １１：ｐ型半導体基板、１２ 、１２’： ｎ＋拡散層
、１３：ｐ＋ガードリング層、１４：ｎ−ドリフト層、
１５：多結晶Ｓｔ、１６：５ＩＯ２膜、１７ 、１７’
：導電層、１８：ｐ型不純物層、２０：インバータ、２
１：ノ櫂ツファ、３０：基板バイアス発生回路。 鳴４図 ン 第１図 第２図
基本原理を示す図、第２図は本発明になる高耐圧ＭＯ３
ＦＥＴの第１の実施例の具体的な構成を示す図、第３図
は本発明になる高耐圧ＭＯ８ＦＥＴの第２の実施例を示
す図、第４図は従来の高耐圧ＭＯ８ＦＥＴの構成を示す
図である。 １１：ｐ型半導体基板、１２ 、１２’： ｎ＋拡散層
、１３：ｐ＋ガードリング層、１４：ｎ−ドリフト層、
１５：多結晶Ｓｔ、１６：５ＩＯ２膜、１７ 、１７’
：導電層、１８：ｐ型不純物層、２０：インバータ、２
１：ノ櫂ツファ、３０：基板バイアス発生回路。 鳴４図 ン 第１図 第２図
Claims (1)
- （１）高耐圧絶縁ゲート型電界効果トランジスタを含む
高電圧集積回路において、基板と、基板上に形成された
高耐圧構造の電界効果トランジスタにおけるソースとの
間にバックゲート電圧を印加する手段を備えたことを特
徴とする高電圧集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20916384A JPS6187374A (ja) | 1984-10-05 | 1984-10-05 | 高電圧集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20916384A JPS6187374A (ja) | 1984-10-05 | 1984-10-05 | 高電圧集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6187374A true JPS6187374A (ja) | 1986-05-02 |
Family
ID=16568364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20916384A Pending JPS6187374A (ja) | 1984-10-05 | 1984-10-05 | 高電圧集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6187374A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0356062A2 (en) * | 1988-08-18 | 1990-02-28 | Seiko Epson Corporation | MIS device |
| EP0656662A2 (en) * | 1993-11-30 | 1995-06-07 | Siliconix Incorporated | A bidirectional blocking lateral mosfet with improved on-resistance |
| EP0660520A2 (en) * | 1993-11-30 | 1995-06-28 | Siliconix Incorporated | A bidirectional current blocking mosfet for battery disconnect switching including protection against reverse connected battery charger |
| EP0729647A4 (en) * | 1993-11-19 | 1996-07-11 | Micrel Inc | DIAMOND-SHAPED GRID FOR GROUPING OF CELL MOS TRANSISTORS |
| US5747891A (en) * | 1993-11-30 | 1998-05-05 | Siliconix Incorporated | Method of blocking bidirectional flow of current |
-
1984
- 1984-10-05 JP JP20916384A patent/JPS6187374A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0356062A2 (en) * | 1988-08-18 | 1990-02-28 | Seiko Epson Corporation | MIS device |
| EP0729647A4 (en) * | 1993-11-19 | 1996-07-11 | Micrel Inc | DIAMOND-SHAPED GRID FOR GROUPING OF CELL MOS TRANSISTORS |
| EP0656662A2 (en) * | 1993-11-30 | 1995-06-07 | Siliconix Incorporated | A bidirectional blocking lateral mosfet with improved on-resistance |
| EP0660520A2 (en) * | 1993-11-30 | 1995-06-28 | Siliconix Incorporated | A bidirectional current blocking mosfet for battery disconnect switching including protection against reverse connected battery charger |
| EP0656662A3 (en) * | 1993-11-30 | 1995-08-02 | Siliconix Inc | Bidirectional blocking lateral MOSFET with improved on-resistance. |
| EP0660520A3 (en) * | 1993-11-30 | 1996-11-27 | Siliconix Inc | Bidirectional current blocking MOSFET for battery isolating switches with protection against the wrong connection of a battery charger. |
| US5682050A (en) * | 1993-11-30 | 1997-10-28 | Siliconix Incorporated | Bidirectional current blocking MOSFET for battery disconnect switching including protection against reverse connected battery charger |
| US5747891A (en) * | 1993-11-30 | 1998-05-05 | Siliconix Incorporated | Method of blocking bidirectional flow of current |
| US6087740A (en) * | 1993-11-30 | 2000-07-11 | Siliconix Incorporated | Portable computer containing bidirectional current blocking MOSFET for battery disconnect switching |
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