JPH02203559A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02203559A JPH02203559A JP2070889A JP2070889A JPH02203559A JP H02203559 A JPH02203559 A JP H02203559A JP 2070889 A JP2070889 A JP 2070889A JP 2070889 A JP2070889 A JP 2070889A JP H02203559 A JPH02203559 A JP H02203559A
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- JP
- Japan
- Prior art keywords
- circuit
- power supply
- wiring
- external
- external ttl
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000002411 adverse Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路（特に、大規模論理集積回路
）における電源給電方法に関する。
）における電源給電方法に関する。
従来の半導体集積回路は、富士通 ＦＩＮＤＮｏ、２３
１９８８／３ ３０頁記載のように、半導体集積回路
内の同一電源電圧値の給電配線は入力回路、内部回路、
出力回路に関係なく、全て共通となっている。
１９８８／３ ３０頁記載のように、半導体集積回路
内の同一電源電圧値の給電配線は入力回路、内部回路、
出力回路に関係なく、全て共通となっている。
上記従来技術は外部回路動作時、特に出力回路が複数個
同時切り替えした場合、電源ゆれが生じ、最悪時は、信
号と見なされて入力回路、内部回路。
同時切り替えした場合、電源ゆれが生じ、最悪時は、信
号と見なされて入力回路、内部回路。
出力回路をそれぞれ経由して、伝達される可能性があり
、半導体集積回路の動作が不安定になる。
、半導体集積回路の動作が不安定になる。
本発明の目的は、半導体集積回路の動作の安定性を目的
としており、入力回路、内部回路、出力回路が動作して
発生する電源ゆれを前記の各々の回路に影響を与えない
ようにすることである。
としており、入力回路、内部回路、出力回路が動作して
発生する電源ゆれを前記の各々の回路に影響を与えない
ようにすることである。
上記目的を達成するために、半導体集積回路内の外部回
路に配置された入力回路及び出力回路と内部回路におい
て、電源給電配線を同一電源電圧であっても共通にせず
、前記入力回路、内部回路。
路に配置された入力回路及び出力回路と内部回路におい
て、電源給電配線を同一電源電圧であっても共通にせず
、前記入力回路、内部回路。
出力回路の各々分離した給電配線としたものである。ま
た、同一電源電圧給電配線を前記入力回路。
た、同一電源電圧給電配線を前記入力回路。
内部回路、出力回路を各々分離せず、２！源ゆれの影響
程度によっては、一部の同一電源電圧給電配線のみ、分
離した方法でも良い。
程度によっては、一部の同一電源電圧給電配線のみ、分
離した方法でも良い。
尚、半導体集積回路内で分離された同一電源電圧の給電
は、プリント基板に搭載されることによって共通となる
。
は、プリント基板に搭載されることによって共通となる
。
半導体集積回路内の同一電源電圧給電配線は、入力回路
、内部回路、出力回路の各々が分離されているので、前
記の各々の回路が論理動作をしても、給電配線の電源ゆ
れは、前記の各々の回路内で閉じる。したがって、複数
の出力回路が、重い負荷で、かつ、同時切り替えした場
合においても、電源ゆれは、入力回路、内部回路の同一
電源電圧給電配線に伝達されないため、半導体集積回路
としての動作マージンが広がる方向となる。
、内部回路、出力回路の各々が分離されているので、前
記の各々の回路が論理動作をしても、給電配線の電源ゆ
れは、前記の各々の回路内で閉じる。したがって、複数
の出力回路が、重い負荷で、かつ、同時切り替えした場
合においても、電源ゆれは、入力回路、内部回路の同一
電源電圧給電配線に伝達されないため、半導体集積回路
としての動作マージンが広がる方向となる。
以下、本発明の一実施例を第１図により説明する。本図
は、半導体集積回路内をブロック図で表している。半導
体集積回路１は、外部ＴＴＬ入力回路２と内部ＥＣＬ回
路３および外部ＴＴＬ出力回路４で構成されている。前
記、各々の回路は信号配線５で接続される。電源給電配
線は、外部Ｔ Ｔ Ｌ入力回路２には、＋５Ｖ給電配線
６とグランド配線７が接続され、内部ＥＣＬ回路３には
、グランド配線８と−５，２ｖ給電配線９と一２ｖ給電
配線ＩＯが接続され、外部ＴＴＬ出力回路４には、＋５
Ｖ給電配線１１とグランド配線１２が接続されている。
は、半導体集積回路内をブロック図で表している。半導
体集積回路１は、外部ＴＴＬ入力回路２と内部ＥＣＬ回
路３および外部ＴＴＬ出力回路４で構成されている。前
記、各々の回路は信号配線５で接続される。電源給電配
線は、外部Ｔ Ｔ Ｌ入力回路２には、＋５Ｖ給電配線
６とグランド配線７が接続され、内部ＥＣＬ回路３には
、グランド配線８と−５，２ｖ給電配線９と一２ｖ給電
配線ＩＯが接続され、外部ＴＴＬ出力回路４には、＋５
Ｖ給電配線１１とグランド配線１２が接続されている。
本実施例では、＋５ｖ給電配線６，１１とグランド配ｆ
ｉ７，８．１２が分離された構成となっている。以上の
ような構成であるので、信号は外部ＴＴＬ入力回路２．
内部ＥＣＬ回路３．外部ＴＴＬ回路４の順に信号配線５
により伝達される。
ｉ７，８．１２が分離された構成となっている。以上の
ような構成であるので、信号は外部ＴＴＬ入力回路２．
内部ＥＣＬ回路３．外部ＴＴＬ回路４の順に信号配線５
により伝達される。
外部ＴＴＬ出力回路４に信号が伝わり、回路動作した時
、立上り時間又は立下り時間時に、＋５Ｖ給電配線１１
および、グランド配線１２は、電源ゆれが生じる。この
時、外部ＴＴＬ入力回路２の＋５Ｖ給電配線６とグラン
ド配線７および内部ＥＣＬ回路３のグランド配線８は、
分離されているので、前記電源ゆれは伝わらない。同様
な外部ＴＴＬ入力回路２が動作した場合の電源ゆれも、
内部ＥＣＬ回路３および外部ＴＴＬ出力回路４の給電配
線には、伝わらないことになる。以上、本実施例によれ
ば、＋５ｖ給電配線に対する回路動作の安定性が確保で
きる効果がある。
、立上り時間又は立下り時間時に、＋５Ｖ給電配線１１
および、グランド配線１２は、電源ゆれが生じる。この
時、外部ＴＴＬ入力回路２の＋５Ｖ給電配線６とグラン
ド配線７および内部ＥＣＬ回路３のグランド配線８は、
分離されているので、前記電源ゆれは伝わらない。同様
な外部ＴＴＬ入力回路２が動作した場合の電源ゆれも、
内部ＥＣＬ回路３および外部ＴＴＬ出力回路４の給電配
線には、伝わらないことになる。以上、本実施例によれ
ば、＋５ｖ給電配線に対する回路動作の安定性が確保で
きる効果がある。
本発明によれば、入力回路、内部回路、出力回路におい
て、同一電源電圧給電配線が各々の回路分離されている
ので、各々の回路動作の立上り時間および立下り時間に
発生する電源ゆれを各々の回路の給電線に伝えることな
く回路動作できるので、半導体集積回路として回路動作
の安定性が、確保できる効果がある。
て、同一電源電圧給電配線が各々の回路分離されている
ので、各々の回路動作の立上り時間および立下り時間に
発生する電源ゆれを各々の回路の給電線に伝えることな
く回路動作できるので、半導体集積回路として回路動作
の安定性が、確保できる効果がある。
第１図は、本発明の一実施例の半導体集積回路内ブロッ
ク図である。 １・・・半導体集積回路、 ２・・・外部ＴＴＬ入力回路。 ３・・・内部ＥＣＬ回路、 ４・・・外部ＴＴＬ出力回路。 訃・・信号配線、６．−１１・・・＋５ｖ給電配線、７
．８．１２・・・グランド配線。 ９・・・−５，２ｖ給電配線、 １０・・・−２■給電配線。
ク図である。 １・・・半導体集積回路、 ２・・・外部ＴＴＬ入力回路。 ３・・・内部ＥＣＬ回路、 ４・・・外部ＴＴＬ出力回路。 訃・・信号配線、６．−１１・・・＋５ｖ給電配線、７
．８．１２・・・グランド配線。 ９・・・−５，２ｖ給電配線、 １０・・・−２■給電配線。
Claims (1)
- １、内部回路と外部回路より成り、かつ、外部回路に入
力回路と出力回路が配置された半導体集積回路において
、同一電源電圧値の給電配線を、前記内部回路と外部回
路の入力回路および出力回路におのおの独立に給電でき
るよう分離したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070889A JPH02203559A (ja) | 1989-02-01 | 1989-02-01 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2070889A JPH02203559A (ja) | 1989-02-01 | 1989-02-01 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02203559A true JPH02203559A (ja) | 1990-08-13 |
Family
ID=12034647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070889A Pending JPH02203559A (ja) | 1989-02-01 | 1989-02-01 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02203559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253209A (ja) * | 1991-01-29 | 1992-09-09 | Nec Ic Microcomput Syst Ltd | クロック駆動回路 |
-
1989
- 1989-02-01 JP JP2070889A patent/JPH02203559A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04253209A (ja) * | 1991-01-29 | 1992-09-09 | Nec Ic Microcomput Syst Ltd | クロック駆動回路 |
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