JP2006302995A - 半導体集積回路、回路レイアウト装置、回路レイアウト方法および回路レイアウトプログラム - Google Patents

Abstract

【課題】 遅延調整用バッファを挿入することなく、ホールドタイムエラーを防止する。
【解決手段】 クロック到達にかかる実時間の遅い順にフリップフロップＦＦ１、ＦＦ２のスキャンパスＰ１〜Ｐ３を繋ぎ直すことで、フリップフロップＦＦ２のデータ入力端子ＤＢにスキャンパスＰ１１を接続し、フリップフロップＦＦ２のデータ出力端子ＱＢとフリップフロップＦＦ１のデータ入力端子ＤＡをスキャンパスＰ１２を介して接続し、フリップフロップＦＦ１のデータ出力端子ＱＡにスキャンパスＰ１３を接続する。
【選択図】 図２

Description

本発明は半導体集積回路、回路レイアウト装置、回路レイアウト方法および回路レイアウトプログラムに関し、特に、半導体集積回路のスキャン設計方法に適用して好適なものである。

ＬＳＩ内の論理回路およびクロック信号線のレイアウトでは、シフト時のミスシフトを防止するために、クロックスキュー（クロック信号の到達時間の差）が抑制されるように論理回路の配置や配線が行われている。
また、例えば、特許文献１には、ノーマルファンクションのタイミングを崩すことなくＬＳＩのレイアウトを行えるようにするため、セットアップまたはホールドが収束できていない箇所に遅延調整用バッファを挿入し、遅延調整を行ったときのフリップフロップへのクロック到達時間を考慮に入れて、フリップフロップのクロック到達時間の値をもとにスキャンチェーンをリオーダリングし、スキャンチェーンを再構成する方法が開示されている。
特開２００３−２５６４８８号公報

しかしながら、特許文献１に開示された方法では、クロック到達時間を考慮してスキャンチェーンをリオーダリングするためには、遅延調整用バッファを挿入する必要があり、消費電力の増大を招くという問題があった。
そこで、本発明の目的は、遅延調整用バッファを挿入することなく、ホールドタイムエラーを防止することが可能な半導体集積回路、回路レイアウト装置、回路レイアウト方法および回路レイアウトプログラムを提供することである。

上述した課題を解決するために、本発明の一態様に係る半導体集積回路によれば、半導体チップに配置された複数のフリップフロップと、クロック到達にかかる実時間の遅い順に前記フリップフロップのデータ入力端子を順次接続する配線とを備えることを特徴とする。
これにより、配線を繋ぎ直すことで、クロックスキューに起因するホールドタイムエラーを防止することが可能となる。このため、クロックスキューに起因するホールドタイムエラーを防止するために、遅延調整用バッファを挿入する必要がなくなることから、レイアウト設計にかかる時間を短縮することが可能となるとともに、消費電力の増大を抑制することができる。

また、本発明の一態様に係る半導体集積回路によれば、半導体チップに配置された複数のフリップフロップと、前記フリップフロップにクロック信号を分配するクロックツリーと、前記クロックツリーにおけるクロック到達にかかる実時間の遅い順に前記フリップフロップを接続するスキャンチェーンとを備えることを特徴とする。
これにより、スキャンチェーンを繋ぎ直すことで、クロックスキューに起因するホールドタイムエラーを防止することが可能となり、レイアウト設計にかかる時間を短縮することが可能となるとともに、消費電力の増大を抑制することができる。

また、本発明の一態様に係る回路レイアウト装置によれば、半導体チップに配置されるセルにクロック信号を分配するためのクロックツリーを生成するクロックツリー生成手段と、前記半導体チップに配置されるセルの配置情報を生成する配置情報生成手段と、前記半導体チップに配置されるセルの配線情報を生成する配線情報生成手段と、前記セルに配線された実配線の遅延量を評価する遅延量評価手段と、前記遅延量評価手段にて評価された遅延量に基づいて、クロック到達時間の遅い順に前記セルを繋ぎ直したスキャンチェーンを構築するスキャンチェーン構築手段と、前記スキャンチェーンに基づいて前記セルの再配線情報を生成する再配線情報生成手段とを備えることを特徴とする。

これにより、スキャンチェーンを繋ぎ直すことで、クロックスキューに起因するホールドタイムエラーを防止することが可能となるとともに、実配線の遅延量に基づいてクロック到達時間を評価することが可能となる。このため、クロックスキューに起因するホールドタイムエラーを防止するために、遅延調整用バッファを挿入する必要がなくなり、消費電力の増大を抑制することが可能となるとともに、クロック到達時間を精度よく求めることが可能となり、ホールドタイムエラーを確実に修正することができる。

また、本発明の一態様に係る回路レイアウト方法によれば、半導体チップに配置されるセルにクロック信号を分配するためのクロックツリーを生成するステップと、前記半導体チップに配置されるセルの配置情報を生成するステップと、前記半導体チップに配置されるセルの配線情報を生成するステップと、前記セルに配線された実配線の遅延量を評価するステップと、前記評価された遅延量に基づいて、クロック到達時間の遅い順に前記セルを繋ぎ直したスキャンチェーンを構築するステップと、前記スキャンチェーンに基づいて前記セルの再配線情報を生成するステップとを備えることを特徴とする。

これにより、遅延調整用バッファを挿入する必要がなく、ホールドタイムエラーを防止することが可能となるとともに、実配線の遅延量に基づいてクロック到達時間を評価することが可能となり、消費電力の増大を抑制しつつ、ホールドタイムエラーを確実に修正することができる。
また、本発明の一態様に係る回路レイアウトプログラムによれば、半導体チップに配置されるセルにクロック信号を分配するためのクロックツリーを生成するステップと、前記半導体チップに配置されるセルの配置情報を生成するステップと、前記半導体チップに配置されるセルの配線情報を生成するステップと、前記セルに配線された実配線の遅延量に基づいて、クロック到達時間の遅い順に前記セルを繋ぎ直したスキャンチェーンを構築するステップと、前記スキャンチェーンに基づいて前記セルの再配線情報を生成するステップとをコンピュータに実行させることを特徴とする。

これにより、回路レイアウトプログラムをコンピュータに実行させることで、遅延調整用バッファを挿入する必要がなく、ホールドタイムエラーを防止することが可能となるとともに、実配線の遅延量に基づいてクロック到達時間を評価することが可能となり、消費電力の増大を抑制しつつ、ホールドタイムエラーを確実に修正することができる。

以下、本発明の実施形態に係る回路レイアウト方法について図面を参照しながら説明する。
図１および図２は、本発明の一実施形態に係るスキャンチェーンの生成方法を説明する図、図３（ａ）は、図１のスキャンチェーンにおけるホールドタイムエラーを説明するタイミングチャート、３（ｂ）は、図２のスキャンチェーンにおけるホールドタイムエラーの改善効果を説明するタイミングチャートである。

図１において、フリップフロップＦＦ１の後段にはフリップフロップＦＦ２が配置されている。そして、各フリップフロップＦＦ１、ＦＦ２のクロック信号入力端子ＣＬＫＡ、ＣＬＫＢには、バッファＢを介してクロックパスＣＰが接続されている。また、フリップフロップＦＦ１のデータ入力端子ＤＡにはスキャンパスＰ１が接続され、フリップフロップＦＦ１のデータ出力端子ＱＡとフリップフロップＦＦ２のデータ入力端子ＤＢは、スキャンパスＰ２を介して接続され、フリップフロップＦＦ２のデータ出力端子ＱＢにはスキャンパスＰ３が接続されている。

そして、図３（ａ）において、スキャンパスＰ１を介してデータ入力端子ＤＡに入力されたデータはフリップフロップＦＦ１に保持され、データ出力端子ＱＡから出力される。そして、フリップフロップＦＦ１のデータ出力端子ＱＡから出力されたデータはスキャンパスＰ２を介してフリップフロップＦＦ２のデータ入力端子ＤＢに入力される。そして、データ入力端子ＤＢに入力されたデータは、クロック信号入力端子ＣＬＫＢに入力されるクロック信号に同期してフリップフロップＦＦ２に保持され、データ出力端子ＱＢから出力される。

ここで、フリップフロップＦＦ２のクロック信号入力端子ＣＬＫＢには、フリップフロップＦＦ２のクロック信号入力端子ＣＬＫＢに対して遅延時間ＤＬ１だけ遅れてクロック信号が入力されるものとする。また、フリップフロップＦＦ１のデータ出力端子ＱＡから出力されたデータは、遅延時間ＤＬ２だけ遅れてフリップフロップＦＦ２のデータ入力端子ＤＢに入力されるものとする。この場合、クロック信号入力端子ＣＬＫＢに入力されるクロック信号が立ち上がる時点では、今回のデータがフリップフロップＦＦ２にて保持される前に、次回のデータがフリップフロップＦＦ２のデータ入力端子ＤＢに入力されるので、データの筒抜けが発生する。

そこで、クロック到達にかかる実時間の遅い順にフリップフロップＦＦ１、ＦＦ２のスキャンパスＰ１〜Ｐ３を繋ぎ直すようにする。すなわち、図２において、図１の各フリップフロップＦＦ１、ＦＦ２のクロック信号入力端子ＣＬＫＡ、ＣＬＫＢには、バッファＢを介してクロックパスＣＰが接続されている。また、フリップフロップＦＦ２のデータ入力端子ＤＢにはスキャンパスＰ１１が接続され、フリップフロップＦＦ２のデータ出力端子ＱＢとフリップフロップＦＦ１のデータ入力端子ＤＡは、スキャンパスＰ１２を介して接続され、フリップフロップＦＦ１のデータ出力端子ＱＡにはスキャンパスＰ１３が接続されている。

そして、図３（ｂ）において、スキャンパスＰ１１を介してデータ入力端子ＤＢに入力されたデータはフリップフロップＦＦ２に保持され、データ出力端子ＱＢから出力される。そして、フリップフロップＦＦ２のデータ出力端子ＱＢから出力されたデータはスキャンパスＰ１２を介してフリップフロップＦＦ１のデータ入力端子ＤＡに入力される。そして、データ入力端子ＤＡに入力されたデータは、クロック信号入力端子ＣＬＫＡに入力されるクロック信号に同期してフリップフロップＦＦ１に保持され、データ出力端子ＱＡから出力される。

ここで、図３（ａ）と同様に、フリップフロップＦＦ２のクロック信号入力端子ＣＬＫＢには、フリップフロップＦＦ２のクロック信号入力端子ＣＬＫＢに対して遅延時間ＤＬ１だけ遅れてクロック信号が入力されるものとする。一方、フリップフロップＦＦ２のデータ出力端子ＱＢから出力されたデータは、図３（ａ）の遅延時間ＤＬ２より大きな遅延時間ＤＬ３だけ遅れてフリップフロップＦＦ１のデータ入力端子ＤＡに入力されるものとする。この場合、クロック信号入力端子ＣＬＫＡに入力されるクロック信号が立ち上がる時点では、今回のデータがフリップフロップＦＦ１にて保持される前に、次回のデータがフリップフロップＦＦ１のデータ入力端子ＤＡに入力されることはないので、データの筒抜けは発生しない。

これにより、クロック到達にかかる実時間の遅い順にフリップフロップＦＦ１、ＦＦ２の配線を繋ぎ直すことで、クロックスキューに起因するホールドタイムエラーを防止することが可能となる。このため、クロックスキューに起因するホールドタイムエラーを防止するために、遅延調整用バッファを挿入する必要がなくなることから、レイアウト設計にかかる時間を短縮することが可能となるとともに、消費電力の増大を抑制することができる。

図４は、本発明の一実施形態に係るスキャンチェーンの生成方法を示すフローチャートである。
図４において、半導体チップに配置されるセルにクロック信号を分配するためのクロックツリーを生成する（ステップＳ１）。なお、セルの構成要素としては、フリップフロップを用いることができる。次に、半導体チップに配置されるセルの配置情報を生成する（ステップＳ２）。次に、半導体チップに配置されるセルの配線情報を生成する（ステップＳ３）。次に、セルに配線された実配線の遅延量を評価する（ステップＳ４）。そして、評価された実配線の遅延量に基づいて、クロック到達時間の遅い順にセルを繋ぎ直したスキャンチェーンを構築する（ステップＳ５）。そして、スキャンチェーンに基づいてセルの再配線情報を生成する（ステップＳ６）。

これにより、クロック到達にかかる実時間の遅い順にスキャンチェーンを繋ぎ直すことができ、クロックスキューに起因するホールドタイムエラーを防止することが可能となるとともに、実配線の遅延量に基づいてクロック到達時間を評価することが可能となる。このため、クロックスキューに起因するホールドタイムエラーを防止するために、遅延調整用バッファを挿入する必要がなくなり、消費電力の増大を抑制することが可能となるとともに、クロック到達時間を精度よく求めることが可能となり、ホールドタイムエラーを確実に修正することができる。

本発明の一実施形態に係るスキャンチェーンの生成方法を説明する図。 本発明の一実施形態に係るスキャンチェーンの生成方法を説明する図。 本発明の一実施形態に係るスキャンチェーンにおけるホールドタイムエラーの改善効果を説明するタイミングチャート。 一実施形態に係るスキャンチェーンの生成方法を示すフローチャート。

符号の説明

ＦＦ１、ＦＦ２ フリップフロップ、Ｂ バッファ、Ｐ１〜Ｐ３、Ｐ１１〜Ｐ１３ スキャンパス、ＣＰ クロックパス、ＤＡ、ＤＢ データ入力端子、ＱＡ、ＱＢ データ出力端子、ＣＬＫＡ、ＣＬＫＢ クロック信号入力端子

Claims (5)

1. 半導体チップに配置された複数のフリップフロップと、
   クロック到達にかかる実時間の遅い順に前記フリップフロップのデータ入力端子を順次接続する配線とを備えることを特徴とする半導体集積回路。
2. 半導体チップに配置された複数のフリップフロップと、
   前記フリップフロップにクロック信号を分配するクロックツリーと、
   前記クロックツリーにおけるクロック到達にかかる実時間の遅い順に前記フリップフロップを接続するスキャンチェーンとを備えることを特徴とする半導体集積回路。
3. 半導体チップに配置されるセルにクロック信号を分配するためのクロックツリーを生成するクロックツリー生成手段と、
   前記半導体チップに配置されるセルの配置情報を生成する配置情報生成手段と、
   前記半導体チップに配置されるセルの配線情報を生成する配線情報生成手段と、
   前記セルに配線された実配線の遅延量を評価する遅延量評価手段と、
   前記遅延量評価手段にて評価された遅延量に基づいて、クロック到達時間の遅い順に前記セルを繋ぎ直したスキャンチェーンを構築するスキャンチェーン構築手段と、
   前記スキャンチェーンに基づいて前記セルの再配線情報を生成する再配線情報生成手段とを備えることを特徴とする回路レイアウト装置。
4. 半導体チップに配置されるセルにクロック信号を分配するためのクロックツリーを生成するステップと、
   前記半導体チップに配置されるセルの配置情報を生成するステップと、
   前記半導体チップに配置されるセルの配線情報を生成するステップと、
   前記セルに配線された実配線の遅延量を評価するステップと、
   前記評価された遅延量に基づいて、クロック到達時間の遅い順に前記セルを繋ぎ直したスキャンチェーンを構築するステップと、
   前記スキャンチェーンに基づいて前記セルの再配線情報を生成するステップとを備えることを特徴とする回路レイアウト方法。
5. 半導体チップに配置されるセルにクロック信号を分配するためのクロックツリーを生成するステップと、
   前記半導体チップに配置されるセルの配置情報を生成するステップと、
   前記半導体チップに配置されるセルの配線情報を生成するステップと、
   前記セルに配線された実配線の遅延量に基づいて、クロック到達時間の遅い順に前記セルを繋ぎ直したスキャンチェーンを構築するステップと、
   前記スキャンチェーンに基づいて前記セルの再配線情報を生成するステップとをコンピュータに実行させることを特徴とする回路レイアウトプログラム。

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