DE10102141C2 - Integrierter Halbleiter-Schaltkreis mit einer verminderten Zeitdifferenz und Layout-Verfahren bei der Konstruktion eines integrierten Halbleiter-Schaltkreises - Google Patents

Description

Die vorliegende Erfindung betrifft einen integrierten Halblei­ ter-Schaltkreis mit einer verminderten Taktsignal-Zeitdiffe­ renz und ein Layout-Verfahren bei der Konstruktion eines inte­ grierten Halbleiter-Schaltkreises mit einer verminderten Takt­ signal-Zeitdifferenz.

Aus der DE 195 10 038 C1 ist eine Schaltungsanordnung und ein entsprechendes Verfahren bekannt, mit welchen Laufzeitunter­ schiede in Taktsignal-Verzweigungsschaltungen vermindert werden sollen. Bei fortschreitender Integrationsdirchte reichen die dort angegebenen Maßnahmen jedoch nicht aus, um Fehlsteuerungen bei synchroner Logik mit knapp ausgelegtem Zeitfenster sicher zu eliminieren.

In den letzten Jahren wurden bei der hochdichten Integration, bei der Großintegration und bei Hochgeschwindigkeits-Leistun­ gen von integrierten Halbleiter-Schaltkreisen Verbesserungen erzielt. Es ist erforderlich, daß die hochdichte Integration von integrierten Halbleiter-Schaltkreisen realisiert wird, während eine Taktsignal-Zeitdifferenz, die einen Haltedefekt bewirken kann, zur Verbesserung der Zuverlässigkeit des inte­ grierten Halbleiter-Schaltkreises reduziert wird.

Da die hochdichte Integration mit der Änderung der Konstruk­ tionsregeln von der 0,25 Mikrometer-Regel zur 0,18 Mikrometer- Regel und weiter zur 0,13 Mikrometer-Regel vorangeschritten ist, ist eine Differenz zwischen einem Maximalwert und einen Minimalwert einer Verbindungsverzögerung erheblich, wobei ein Phasenunterschied der Taktsignale, beispielsweise eine Takt­ signal-Zeitdifferenz, erhöht wird. Falls der Phasenunterschied der Taktsignale oder die Taktsignal-Zeitdifferenz größer als ein Haltewert eines Flip-Flop-Schaltkreises ist, tritt ein Haltedefekt bei den Flip-Flop-Schaltkreisen auf.

Fig. 1 ist ein Schaltkreisdiagramm, das einen in einem Halb­ leiter-Schaltkreis vorgesehenen ersten und zweiten Flip-Flop- Schaltkreis zur Erklärung eines Haltedefekts der Flip-Flop- Schaltkreise darstellt. Falls ein Taktsignal "N" kleiner als eine Summe eines Verzögerungswerts "L", eines ersten internen Verzögerungswerts eines ersten Flip-Flop-Schaltkreises F/F1, eines Verzögerungswerts "M" sowie eines zweiten internen Ver­ zögerungswerts eines zweiten Flip-Flop-Schaltkreises F/F2 ist, dann tritt der Haltedefekt auf. Der Taktsignal-Zeitdifferenz­ wert als die Differenz bei der Verzögerung des Taktsignals ist vorhersehbar, allerdings erst nach Beendigung des Layouts und der Anordnung. Aus diesem Grund ist es möglich, nach einer Be­ endigung eines automatischen Layouts den Taktsignal-Zeitdiffe­ renzwert zu erhöhen, um den Haltedefekt beim Flip-Flop-Schalt­ kreis zu bewirken, wobei eine Fehlfunktion des Flip-Flop- Schaltkreises auftreten kann. Das folgende Verfahren ist zur Lösung des obigen Problems vorgeschlagen worden. Auf der Basis der Verzögerungsinformationen nach der Beendigung des automa­ tischen Layouts werden dann die Veränderung der Schaltkreis­ konfiguration, die erneute Untersuchung und die erneute Aus­ führung des automatischen Layouts solange wiederholt, bis die Taktsignal-Zeitdifferenz reduziert ist.

Fig. 2 ist ein Flußdiagramm, das ein erstes herkömmliches Schaltkreiskonstruktionsverfahren zeigt. Bei einem Schritt S81 wird das Verfahren gestartet. Bei einem Schritt S82 wird eine Schaltkreiskonstruktion zur Erzeugung einer Netzliste durchge­ führt. Bei einem Schritt S83 erfolgt das Layout und die Anord­ nung der Zellen unter Verwendung der Netzliste zur Erzeugung reeller Verbindungsdaten. Bei einem Schritt S84 werden Nach- Layout-Verzögerungsinformationen und ein Taktsignal-Zeitdif­ ferenzwert auf der Basis der reellen Verbindungsdaten und einer zuvor vorbereiteten Verzögerungs-Programmbibliothek be­ reitet. Bei einem Schritt S85 wird ein Schaltkreis-Konstruk­ tionsvorgang bestätigt und ferner werden eine Zeitsteuerung und der Taktsignal-Zeitdifferenzwert ebenfalls bestätigt. Bei einem Schritt S86 wird überprüft, ob eine Verzögerungsanpas­ sung erforderlich ist oder nicht. Falls die Verzögerungsanpas­ sung erforderlich ist, greift das Verfahren auf den Schritt S82 zur Änderung der Schaltkreiskonstruktion oder auf den Schritt S83 zur Änderung des Zellenlayouts zurück. Diese auto­ matischen Verfahren werden wiederholt, bis die Verzögerungs­ anpassung nicht mehr erforderlich ist. Falls die Verzögerungs­ anpassung nicht nötig ist, endet das Verfahren bei einem Schritt S87. In der Veröffentlichung der japanischen Patentan­ meldung No. 10-327047 ist ein zweites herkömmliches Verfahren beschrieben. Ein Dateneingangsanschluß oder ein Datenausgangs­ anschluß eines Flip-Flop-Schaltkreises ist mit einer logischen Zelle, die einen Flip-Flop-Schaltkreis aufweist und keinen Verzögerungsschaltkreis umfaßt, verbunden. Anschließend er­ folgt eine logische Simulation auf der Basis der Layout-Infor­ mation. Eine Zeitsteuerungs-Information als das Ergebnis der logischen Simulation wird mit Bezug auf eine Konstruktionsspe­ zifikation des integrierten Halbleiter-Schaltkreises zur Über­ prüfung einer möglichen Fehlfunkton aufgrund der Zeitsteue­ rungs-Abweichung untersucht. Die logische Zelle wird durch eine andere logische Zelle ersetzt, die einen Verzögerungs­ schaltkreis aufweist, so daß die logische Zelle mit dem Ver­ zögerungsschaltkreis mit dem Dateneingangsanschluß oder dem Datenausgangsanschluß des Flip-Flop-Schaltkreises verbunden ist.

Man geht davon aus, daß das Taktsignal von dem gemeinsamen Taktsignal-Eingangsanschluß an die Vielzahl der Flip-Flop- Schaltkreise geliefert wird. Ein Taktsignal-Verzweigungssystem bewirkt, daß die Anzahl der Pufferschaltkreise zwischen den einzelnen Flip-Flop-Schaltkreisen und dem gemeinsamen Taktsi­ gnal-Eingangsanschluß identisch wird, wobei der Taktsignal- Zeitdifferenzwert reduziert wird.

In diesem Fall ist es jedoch erforderlich, die Verzögerungs- Gesamtsumme zu kompensieren. Ein zweites herkömmliches Ver­ fahren wird vorgeschlagen. Fig. 3 ist ein Flußdiagramm, das ein zweites herkömmliches Schaltkreis-Konstruktionsverfahren zeigt. Bei einem Schritt S91 wird das Verfahren gestartet. Bei einem Schritt S92 erfolgt eine Schaltkreiskonstruktion zur Bildung einer Netzliste. Bei einem Schritt S93 erfolgt das Layout und die Anordnung von Zellen unter Verwendung der Netzliste zur Erzeugung reeller Verbindungsdaten. Bei einem Schritt S94 werden Nach-Layout-Verzögerungsinformationen und ein Taktsignal-Zeitdifferenzwert auf der Basis der reellen Verbindungsdaten und einer zuvor vorbereiteten Verzögerungs- Programmbibliothek bereitet. Bei einem Schritt S95 wird auf der Basis der Nach-Layout-Informationen und des Taktsignal- Zeitdifferenzwerts ein Verzögerungswert aller Wege der Takt­ signal-Verzweigungen extrahiert. Bei einem Schritt S96 wird auf der Basis des Verzögerungswerts aller Wege der Taktsignal- Verzweigungen eine Differenz zwischen dem Verzögerungswert aller Wege der Taktsignal-Verzweigungen und einem maximalen Wert berechnet. Bei einem Schritt S97 wird ein Verzögerungs­ schaltkreis, der die berechnete Differenz zwischen dem Verzö­ gerungswert aller Wege der Taktsignal-Verzweigungen und dem maximalen Wert kompensiert, aus einer Verzögerungsschaltkreis- Programmbibliothek selektiert und der Verzögerungsschaltkreis wird in eine logische Zelle zur Bildung einer Verzögerungs­ schaltkreiszelle eingesetzt. Bei einem Schritt S98 erfolgt ein Layout der Verzögerungsschaltkreiszelle zur Erzeugung reeller Verbindungsdaten. Bei einem Schritt S99 werden auf der Basis der reellen Verbindungsdaten und einer zuvor vorbereiteten Verzögerungsschaltkreis-Programmbibliothek Verzögerungs-Infor­ mationen und ein Taktsignal-Zeitdifferenzwert erneut zur Been­ digung des Schaltkreis-Konstruktionsverfahrens bei einem Schritt S100 bereitet.

Das oben beschriebene erste und zweite herkömmliche Schalt­ kreis-Layout-Verfahren liefern individuelle Programmbiblio­ theken logischer Zellen für individuelle Wege zur Überprüfung individueller Verzögerungen, wobei eine Konstruktions-Durch­ laufzeit lange ist. Im Falle der obigen in Fig. 3 dargestell­ ten Taktsignal-Verzweigungen werden die individuellen Verzö­ gerungsschaltkreise, die die Differenz zwischen dem Verzöge­ rungswert aller Schaltkreise der Taktsignal-Verzweigungen und dem maximalen Wert kompensieren, in die mit dem Dateneingangs­ anschluß oder dem Datenausgangsanschluß des Flip-Flop-Schalt­ kreises verbundene logische Zelle eingefügt. Es ist eine große Anzahl an Einsetz-Positionen vorhanden, in welche die Verzöge­ rungsschaltkreise eingesetzt werden. In diesem Fall ist eine Layout-Korrektur schwierig. Als ein weiteres Verfahren ist es möglich, die Länge der Verbindungen zu erhöhen, so daß der Schnellweg an den Verzögerungsweg angepaßt ist. Dieses Verfah­ ren steht jedoch bei dem Gebiet hochdichter Verbindungen nicht zur Verfügung.

Unter den oben genannten Umständen war es erforderlich, ein neues Layout-Verfahren bei der Konstruktion eines integrierten Halbleiter-Schaltkreises zu schaffen, bei dem das obige Pro­ blem nicht auftritt.

Es ist folglich eine Aufgabe der vorliegenden Erfindung, ein neues Layout-Verfahren bei der Konstruktion eines integrierten Halbleiter-Schaltkreises zu schaffen, bei dem die obigen Pro­ bleme nicht auftreten.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein neues Layout-Verfahren bei der Konstruktion eines integrierten Halbleiter-Schaltkreises mit einer reduzierten Taktsignal- Zeitdifferenz zur Erhöhung eines Konstruktions-Wirkungsgrad und zur Verkürzung einer Durchlaufzeit zu schaffen, ohne den integrierten Halbleiter-Schaltkreis erheblich zu beeinflußen.

Ferner ist eine Aufgabe der vorliegenden Erfindung, ein neues Verfahren bei der Konstruktion eines integrierten Halbleiter- Schaltkreises zur Reduzierung einer Taktsignal-Zeitdifferenz auf eine Hälfte des maximalen Taktsignal-Zeitdifferenzwerts zur Erhöhung eines Konstruktions-Wirkungsgrads und zur Ver­ kürzung einer Durchlaufzeit zu schaffen.

Es ist noch eine weitere Aufgabe der vorliegenden Erfindung, einen neuen integrierten Halbleiter-Schaltkreis mit einer reduzierten Taktsignal-Zeitdifferenz zur Erhöhung eines Kon­ struktions-Wirkungsgrads und zur Verkürzung einer Durchlauf­ zeit zu schaffen, ohne den integrierten Halbleiter-Schaltkreis erheblich zu beeinflußen.

Die vorliegende Erfindung schafft ein Layout-Verfahren bei der Konstruktion eines integrierten Halbleiter-Schaltkreises, wel­ cher Taktsignal-Verzweigungswege aufweist. Das Verfahren um­ faßt die folgenden Schritte: das Extrahieren von Verzögerungs­ werten aus allen Taktsignal-Verzweigungswegen; das Berechnen eines Durchschnitts-Verzögerungswerts aus den extrahierten Verzögerungswerten; das Vergleichen der Verzögerungswerte der Taktsignal-Verzweigungswege mit dem Durchschnittswert zum Extrahieren von Flip-Flop-Schaltkreisen, die mit den Taktsi­ gnal-Verzweigungswegen verbunden sind, welche kleinere Verzö­ gerungswerte als der Durchschnitts-Verzögerungswert aufweisen; und das Ausführen eines Stapelersatzverfahrens für den Stapel­ ersatz aller extrahierten Flip-Flop-Schaltkreise durch Ersatz- Verzögerungs-Flip-Flop-Schaltkreise, welche eine eine Diffe­ renz zwischen dem Durchschnitts-Verzögerungswert und einem ma­ ximalen Wert der Verzögerungswerte aller Taktsignal-Verzwei­ gungswege kompensierende Verzögerung aufweisen.

Die vorliegende Erfindung schafft zudem ein Layout-Verfahren bei der Konstruktion eines integrierten Halbleiter-Schaltkrei­ ses mit Taktsignal-Verzweigungswegen. Das Verfahren weist die folgenden Schritte auf: das Extrahieren von Verzögerungswerten aus allen Taktsignal-Verzweigungswegen; das Berechnen eines Durchschnitts-Verzögerungswerts aus den extrahierten Verzöge­ rungswerten; das Vergleichen der Verzögerungswerte der Taktsi­ gnal-Verzweigungswege mit dem Durchschnittswert zum Extrahie­ ren von Flip-Flop-Schaltkreisen, die mit den Taktsignal-Ver­ zweigungswegen verbunden sind, welche kleinere Verzögerungs­ werte als den Durchschnitts-Verzögerungswert aufweisen; und das Ausführen eines Stapeleinfügeverfahrens für die Stapelein­ fügung von Verzögerungsschaltkreisen bei früheren Stufen aller extrahierten Flip-Flop-Schaltkreise, wobei die Verzögerungs­ schaltkreise eine eine Differenz zwischen dem Durchschnitts- Verzögerungswert und einem maximalen Wert der Verzögerungs­ werte aller Taktsignal-Verzweigungswege aufweisende Verzöge­ rung kompensieren.

Die oben und andere genannte Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung ergeben sich aus den nachfolgenden Beschreibungen.

Bevorzugte erfindungsgemäße Ausführungsformen werden ausführ­ lich mit Bezug auf die anliegenden Zeichnungen beschrieben.

Es zeigen:

Fig. 1 ein Schaltkreisdiagramm, das einen in einem integrier­ ten Schaltkreis vorgesehenen ersten und zweiten Flip- Flop-Schaltkreis zur Erklärung eines Haltedefekts der Flip-Flop-Schaltkreise darstellt;

Fig. 2 ein Flußdiagramm, das ein erstes herkömmliches Schalt­ kreis-Konstruktionsverfahren zeigt;

Fig. 3 ein Flußdiagramm, das ein zweites herkömmliches Schalt­ kreis-Konstruktionsverfahren zeigt;

Fig. 4 ein Flußdiagramm, das ein erstes neues Verfahren in einer ersten erfindungsgemäßen Ausführungform bei der Konstruktion eines integrieren Halbleiter-Schaltkreises mit einer reduzierten Taktsignal-Zeitdifferenz zur Er­ höhung eines Konstruktions-Wirkungsgrads und zur Ver­ kürzung einer Durchlaufzeit zeigt, ohne daß jegliche erhebliche Beeinflussung des integrierten Halbleiter- Schaltkreises erfolgt;

Fig. 5 ein Diagramm, das eine Verteilung eines Verzögerungs­ werts der Taktsignal-Verzweigungswege zu den extrahier­ ten Flip-Flop-Schaltkreisen in einer ersten erfindungs­ gemäßen Ausführungsform zeigt;

Fig. 6 ein Blockdiagramm, das die extrahierten Taktsignal-Ver­ zweigungswege in einem ersten neuen Konstruktionsver­ fahren in einer ersten erfindungsgemäßen Ausführungs­ form zeigt;

Fig. 7 ein Blockdiagramm, das Ersatz-Taktsignal-Verbindungs­ wege in einem ersten neuen Konstruktionsverfahren in einer ersten erfindungsgemäßen Ausführungsform zeigt;

Fig. 8 ein Schaltkreisdiagramm, das einen Ersatz-verzögerungs- Flip-Flop-Schaltkreis in Fig. 7 zeigt;

Fig. 9 ein Diagramm, das eine Verteilung eines Verzögerungs­ werts von Taktsignal-Verzweigungswegen zu den Ersatz- Flip-Flop-Schaltkreisen in einer ersten erfindungsge­ mäßen Ausführungsform zeigt;

Fig. 10 ein Flußdiagramm, das erläuterungshalber ein zweites neues Verfahren bei der Konstruktion eines integrierten Halbleiter-Schaltkreises mit einer reduzierten Taktsignal-Zeitdifferenz zur Erhöhung eines Konstruktions-Wirkungsgrads und zur Verkürzung einer Durchlaufzeit zeigt, ohne daß der integrierte Halbleiter-Schaltkreis in einer zweiten Ausführungs­ form erheblich beeinflußt wird;

Fig. 11 ein Blockdiagramm, das stapelvearbeitete Taktsignal- Verzweigungswege in einem zweiten Konstruktions­ verfahren in der zweiten Ausführungsform zeigt; und

Fig. 12 ein Schaltkreisdiagramm, das einen Verzögerungsschalt­ kreis in Fig. 11 zeigt.

Die erste vorliegende Erfindung liefert ein Layout-Verfahren bei der Konstruktion eines integrierten Halbleiter-Schaltkrei­ ses mit Taktsignal-Verzweigungswegen. Das Verfahren umfaßt die folgenden Schritte: das Extrahieren von Verzögerungswerten aus allen Taktsignal-Verzweigungswegen; das Berechnen eines Durch­ schnitts-Verzögerungswerts aus den extrahierten Verzögerungs­ werten; das Vergleichen der Verzögerungswerte der Taktsignal- Verzweigungswege mit dem Durchschnittswert zum Extrahieren von Flip-Flop-Schaltkreisen, die mit den Taktsignal-Verzweigungs­ wegen verbunden sind, welche kleinere Verzögerungswerte als der Durchschnitts-Verzögerungswert aufweisen; und das Ausfüh­ ren eines Stapelersetzverfahrens für den Stapelersatz aller extrahierten Flip-Flop-Schaltkreise durch Verzögerungs-Flip- Flop-Schaltkreise, welche eine eine Differenz zwischen dem Durchschnitts-Verzögerungswert und einem maximalen Wert der Verzögerungswerte aller Taktsignal-Verzweigungswege kompen­ sierende Verzögerung aufweisen.

Es ist bevorzugt, daß die Ersatz-Verzögerungs-Flip-Flop- Schaltkreise aus einer Verzögerungs-Flip-Flop-Programm­ bibliothek extrahiert werden.

Vorzugsweise ist eine Verteilung der Anzahl der Taktsignal- Verzweigungswege oberhalb des Verzögerungswerts nach dem Sta­ pelersatzverfahren innerhalb eines Bereichs zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungs­ wert begrenzt.

Es ist ferner bevorzugt, daß die Anzahl der Taktsignal-Ver­ zweigungswege in unmittelbarer Nähe zum Durchschnitts-Verzöge­ rungswert und zum maximalen Verzögerungswert höher als bei einem zwischen dem Durchschnitts-Verzögerungswert und dem ma­ ximalen Verzögerungswert liegenden Verzögerungswert ist.

Vorzugsweise ist die Verteilung der Anzahl der Taktsignal-Ver­ zweigungswege oberhalb des Verzögerungswerts weiter im wesent­ lichen symmetrisch zum zwischen dem Durchschnitts-Verzöge­ rungswert und dem maximalen Verzögerungswert liegenden Verzö­ gerungswert.

Das Verfahren weist darüberhinaus vorzugsweise die folgenden Schritte auf: das Ausführen eines Layout-Verfahrens für Zel­ len, die die extrahierten Flip-Flop-Schaltkreise sowie die Er­ satz-verzögerungs-Flip-Flop-Schaltkreise zur Bereitung reeller Verbindungsdaten aufweisen; und das Bereiten von Verzögerungs- Informationen und eines Zeitdifferenz-Werts auf der Basis von sowohl den ausgelesenen Verbindungsdaten als auch einer zuvor vorbereiteten Verzögerungs-Programmbibliothek.

Die dritte vorliegende Erfindung schafft ein Computerprogramm für Layout-Verfahren bei der Konstruktion eines integrierten Halbleiter-Schaltkreises mit Taktsignal-Verzweigungswegen. Das Computerprogramm umfaßt die folgenden Schritte: das Extrahie­ ren von Verzögerungswerten aus allen Taktsignal-verzweigungs­ wegen; das Berechnen eines Durchschnittswerts aus allen extra­ hierten Verzögerungswerten; das Vergleichen eines jeden verzö­ gerungswerts der Taktsignal-Verzweigungswege mit dem Durch­ schnittswert zum Extrahieren der mit den Taktsignal-Verzwei­ gungswegen verbundenen Flip-Flop-Schaltkreise, die Verzöge­ rungswerte kleiner als der Durchschnitts-Verzögerungswert auf­ weisen; und das Ausführen eines Stapelersetzverfahrens für den Stapelersatz aller extrahierten Flip-Flop-Schaltkreise durch Ersatz-Verzögerungs-Flip-Flop-Schaltkreise, welche eine eine Differenz zwischen dem Durchschnitts-Verzögerungswert und einem maximalen Wert der Verzögerungswerte aller Taktsignal- Verzweigungswege kompensierende Verzögerung aufweisen.

Es ist bevorzugt, daß die Ersatz-Verzögerungs-Flip-Flop- Schaltkreise aus einer Verzögerungs-Flip-Flop-Programmbiblio­ thek extrahiert werden.

Darüberhinaus ist es weiter bevorzugt, daß eine Verteilung der Anzahl von Taktsignal-Verzweigungswegen oberhalb des Verzöge­ rungswerts nach dem Stapelersetzverfahren innerhalb eines Be­ reichs zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungswert begrenzt ist.

Vorzugsweise ist die Anzahl der Taktsignal-Verzweigungswege in unmittelbarer Nähe zum Durchschnitts-Verzögerungswert und zum maximalen Verzögerungswert höher als bei einem zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungs­ wert liegenden Verzögerungswert.

Darüberhinaus ist es noch weiter bevorzugt, daß die Verteilung der Anzahl der Taktsignal-Verzweigungswege oberhalb des Ver­ zögerungswerts im wesentlichen symmetrisch zum zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungs­ wert liegenden Verzögerungswert ist.

Das Verfahren weist zudem vorzugsweise die folgenden Schritte auf: das Ausführen eines Layout-Verfahrens für Zellen, die ex­ trahierte Flip-Flop-Schaltkreise und Ersatz-Verzögerungs-Flip- Flop-Schaltkreise für das Bereiten von reellen Verbindungsda­ ten aufweisen; und das Bereiten von Verzögerungs-Informationen und eines Zeitdifferenzwerts auf der Basis von sowohl den aus­ gelesenen Verbindungsdaten als auch einer zuvor vorbereiteten Verzögerungs-Programmbibliothek.

Die fünfte vorliegende Erfindung schafft einen integrierten Halbleiter-Schaltkreis, der einen gemeinsamen Taktsignal-Ein­ gangsanschluß, eine Vielzahl von Flip-Flop-Schaltkreisen, und Taktsignal-Verzweigungswege, welche sich vom gemeinsamen Takt­ signal-Eingangsanschluß zu den Flip-Flop-Schaltkreisen er­ strecken, aufweist, wobei die Flip-Flop-Schaltkreise in Flip- Flop-Schaltkreise vom ersten Typ mit Verzögerungswerten in einem Bereich zwischen einem Durchschnittswert von individuel­ len Verzögerungswerten der Taktsignal-Verzweigungswege und einem maximalen Wert der individuellen Verzögerungswerte aller Taktsignal-Verzweigungswege, und in Flip-Flop-Schaltkreise vom zweiten Typ eingeteilt sind, die eine Verzögerung aufweisen, welche die Differenz zwischen dem Durchschnitts-Verzögerungs­ wert und dem maximalen Wert kompensiert.

Vorzugsweise umfaßt der Flip-Flop-Schaltkreis vom zweiten Typ lediglich eine Flip-Flop-Schaltkreiskonfiguration, und der Flip-Flop-Schaltkreis vom zweiten Typ weist sowohl die Flip- Flop-Schaltkreiskonfiguration als auch eine Verzögerungs­ schaltkreiskonfiguration auf, die bei einer früheren Stufe der Flip-Flop-Schaltkreiskonfiguration vorgesehen ist.

Es ist zudem bevorzugt, daß eine Verteilung der Anzahl der Taktsignal-Verzweigungswege oberhalb des Verzögerungswerts nach dem Stapeleinfügeverfahren innerhalb eines Bereichs zwi­ schen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungswert begrenzt ist.

Ferner ist die Anzahl der Taktsignal-Verzweigungswege in un­ mittelbarer Nähe zum Durchschnitts-Verzögerungswert und zum maximalen Verzögerzungswert vorzugsweise höher als bei einem zwischen dem Durchschnittswert und dem maximalen Verzögerungs­ wert liegenden Verzögerungswert ist.

Darüberhinaus ist es ferner bevorzugt, daß die Verteilung der Anzahl der Taktsignal-Verzweigungswege oberhalb eines Verzöge­ rungswerts im wesentlichen symmetrisch zum zwischen dem Durch­ schnitts-Verzögerungswert und dem maximalen Verzögerungswert liegenden Verzögerungswert ist.

Die sechste vorliegende Erfindung schafft einen integrierten Halbleiter-Schaltkreis mit einem gemeinsamen Taktsignal-Ein­ gangsanschluß, einer Vielzahl von Flip-Flop-Schaltkreisen und Taktsignal-Verzweigungswegen, welche sich vom gemeinsamen Taktsignal-Eingangsanschluß zu den Flip-Flop-Schaltkreisen erstrecken, wobei die Flip-Flop-Schaltkreise in Flip-Flop- Schaltkreise vom ersten Typ mit Verzögerungswerten in einem ersten Bereich zwischen einem Durchschnittswert von indivi­ duellen Verzögerungswerten der Taktsignal-Verzweigungswege und einem maximalen Wert der individuellen Verzögerungswerte aller Taktsignal-Verzweigungswege, und in Flip-Flop-Schaltkreise vom zweiten Typ eingeteilt sind, die Verzögerungswerte in einem zweiten Bereich zwischen dem Durchschnitts-Verzögerungswert und dem Minimalwert der individuellen Verzögerungswerte aller Taktsignal-Verzweigungswege aufweisen, und wobei die Verzöge­ rungsschaltkreise eine Verzögerung aufweisen, welche die Dif­ ferenz zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Wert kompensiert.

Es ist bevorzugt, daß eine Verteilung der Anzahl der Taktsi­ gnal-Verzweigungswege oberhalb des Verzögerungswerts nach dem Stapeleinfügeverfahren innerhalb eines Bereichs zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungs­ wert begrenzt ist.

Ferner ist die Anzahl der Taktsignal-Verzweigungswege in un­ mittelbarer Nähe zum Durchschnitts-Verzögerungswert und zum maximalen Verzögerungswert vorzugsweise höher ist als bei einem zwischen dem Durchschnittswert und dem maximalen Ver­ zögerungswert liegenden Verzögerungswert.

Darüberhinaus ist es ferner bevorzugt, daß die Verteilung der Anzahl der Taktsignal-Verzweigungswege oberhalb eines Verzö­ gerungswerts im wesentlichen symmetrisch zum zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungs­ wert liegenden Verzögerungswert ist.

Erste Ausführungsform

Eine erste Ausführungsform gemäß der vorliegenden Erfindung wird ausführlich mit Bezug auf die Zeichnungen beschrieben. Fig. 4 ist ein Flußdiagramm, das ein erstes neues Verfahren bei der Konstruktion eines integrierten Halbleiter-Schalt­ kreises mit einer reduzierten Taktsignal-Zeitdifferenz zur Erhöhung eines Konstruktionswirkungsgrades und zur Verkürzung einer Durchlaufzeit darstellt, ohne daß der integrierte Halb­ leiter-Schaltkreis in einer ersten erfindungsgemäßen Ausfüh­ rungsform erheblich beeinflußt wird. Bei einem Schritt S11 wird das Verfahren gestartet. Bei einem Schritt S12 wird eine Schaltkreiskonstruktion zur Erzeugung einer Netzliste durch­ geführt. Bei einem Schritt S13 erfolgt das Layout und die Anordnung der Zellen unter Verwendung der Netzliste zur Er­ zeugung reeller Verbindungsdaten. Bei einem Schritt S14 werden Nach-Layout-Verzögerungsinformationen und ein Taktsignal- Zeitdifferenzwert auf der Basis der reellen Verbindungsdaten und einer zuvor vorbereiteten Verzögerungs-Programmbibliothek bereitet. Bei einem Schritt S15 wird auf der Basis der Nach- Layout-Verzögerungs-Informationen und dem Taktsignal-Zeitdif­ ferenzwert ein Verzögerungswert aller Wege der Taktsignal­ Verzweigungen extrahiert. Bei einem Schritt S16 wird auf der Basis der Verzögerungswerte aller Wege der Taktsignal-Ver­ zweigungen ein Durchschnitt der Verzögerungswerte berechnet. Bei einem Schritt S17 wird überprüft, ob der berechnete Durch­ schnitt innerhalb eines zuvor festgelegten akezptablen Be­ reichs liegt, wobei der akzeptable Bereich einen Bereichsmit­ telpunkt aufweist, der einem zwischen dem maximalen und mini­ malen Wert liegenden Verzögerungswert entspricht. Fig. 5 ist eine Diagramm, das eine Verteilung eines Verzögerungswerts der Taktsignal-Verzweigungswege an die extrahierten Flip-Flop- Schaltkreise in einer ersten Ausführungsform gemäß der vorlie­ genden Erfindung zeigt. Die Verteilung des Verzögerungswerts der Taktsignal-Verzweigungswege ist zum Durchschnittswert "C", der zwischen dem maximalen und minimalen Verzögerungswert liegt, symmetrisch. Es ist bevorzugt, daß die Verteilung des Verzögerungswerts der Taktsignal-Verzweigungswege die normale Verteilung ist, wobei der Durchschnittswert dem Mittelpunkt des akzeptablen Bereichs entspricht. Falls der berechnete Durchschnitt innerhalb des akzeptablen Bereichs liegt, ist der berechnete Durchschnitt nicht so unterschiedlich zum Mittelpunkt des maximalen und minimalen Verzögerungswerts. Dies bedeutet, daß die Verteilung des Verzögerungswerts der Taktsignal-Verzweigungswege fast symmetrisch zum Mittelpunkt des maximalen und minimalen Verzögerungswerts ist. In diesem Fall wird das anschließende Stapelverfahren durchgeführt. Falls der berechnete Durchschnitt außerhalb des akzeptablen Bereichs liegt, weicht der berechnete Durchschnitt erheblich vom Mittelwert zwischen dem maximalen und minimalen Verzö­ gerungswert ab. Dies bedeutet, daß die Verteilung des Ver­ zögerungswerts der Taktsignal-Verzweigungswege in hohem Maße asymmetrisch zum Mittelwert des maximalen und minimalen Ver­ zögerungswerts ist. In diesem Fall werden individuelle Ver­ fahren anstelle des Stapelverfahrens durchgeführt. Bei einem Schritt S18 wird, falls der berechnete Durchschnitt innerhalb des akzeptablen Bereichs liegt, jeder der extrahierten indivi­ duellen Verzögerungswerte der einzelnen Taktsignal-Verzwei­ gungswege mit dem berechneten Durchschnittswert verglichen. Bei einem Schritt S19 werden Taktsignal-Verzweigungswege, die schneller als der Durchschnittswert sind, extrahiert.

Fig. 6 ist ein Blockdiagramm, das einen extrahierten Taktsi­ gnal-Verzweigungsbaum bei einem ersten neuen Konstruktionsver­ fahren in einer ersten erfindungsgemäßen Ausführungsform zeigt. Ein Taktsignal wird von einem Taktsignal-Erzeuger­ schaltkreis 58 erzeugt. Das Taktsignal wird dann in einen herkömmlichen Taktsignal-Eingangsanschluß 59 eines ersten Pufferschaltkreises 51 eingegeben. Das Taktsignal wird dann vom ersten Pufferschaltkreis 51 an einen zweiten und dritten Pufferschaltkreis 52 bzw. 53 weitergeleitet. Darüberhinaus wird das Taktsignal vom zweiten Pufferschaltkreis 52 an einen vierten und fünften Pufferschaltkreis 54 bzw. 55 weitergelei­ tet. Das Taktsignal wird ferner vom dritten Pufferschaltkreis an einen sechsten und siebten Pufferschaltkreis 56 bzw. 57 weitergeleitet. Zudem wird das Taktsignal weiter vom vierten Pufferschaltkreis 54 über einen Baumverzweigungsweg 61 an drei Flip-Flop-Schaltkreise 41 weitergeleitet. Darüberhinaus wird das Taktsignal zudem vom fünften Pufferschaltkreis 55 über einen Verzweigungsweg 62 an drei Flip-Flop-Schaltkreise 42 ge­ sendet. Das Taktsignal wird außerdem vom sechsten Puffer­ schaltkreis 56 über einen Verzweigungsweg 63 an drei weitere Flip-Flop-Schaltkreise 43 weitergeleitet. Ferner erfolgt eine Weiterleitung des Taktsignals vom siebten Pufferschaltkreis 57 über einen Verzweigungsweg 64 an drei Flip-Flop-Schaltkreise 44. Die oben erwähnten Verzweigungswege 61, 62, 63 und 64 wer­ den als die im Vergleich zum Durchschnittswert schnelleren Verzweigungswege extrahiert. Wie es in Fig. 6 dargestellt ist, erstreckt sich der Verzweigungsweg 61 vom gemeinsamen Taktsi­ gnal-Eingangsanschluß 59 über die Pufferschaltkreise 51, 52 und 54 zu den drei Flip-Flop-Schaltkreisen 41. Der Verzwei­ gungsweg 62 erstreckt sich vom gemeinsamen Taktsignal-Ein­ gangsanschluß 59 über die Pufferschaltkreise 51, 52 und 55 zu den drei Flip-Flop-Schaltkreisen 42. Der Verzweigungsweg 63 erstreckt sich vom gemeinsamen Taktsignal-Eingangsanschluß 59 über die Pufferschaltkreise 51, 53 und 56 zu den drei Flip- Flop-Schaltkreisen 43. Der Verzweigungsweg 64 erstreckt sich vom gemeinsamen Taktsignal-Eingangsanschluß 59 über die Puf­ ferschaltkreise 51, 53 und 57 zu den drei Flip-Flop-Schalt­ kreisen 44. Während die vier Taktsignal-Verzweigungswege schneller als der Duchschnitts-Verzögerungswert sind, ist es wahrscheinlich, daß aufgrund der zwölf Flip-Flop-Schaltkreise sechs Taktsignal-Verzweigungswege extrahiert werden, die schneller als der Durchschnittswert sind.

Bei einem Schritt S20 wird ein Stapelersetzverfahren durchge­ führt, wobei die Flip-Flop-Schaltkreise, die mit den im Ver­ gleich zum Verzögerungs-Durchschnittswert schnelleren Takt­ signal-Verzweigungswegen verbunden sind, durch Ersatz-Flip- Flop-Schaltkreise ersetzt sind, die Verzögerungen aufweisen, die eine Differenz zwischen dem Durchschnittswert und dem maximalen Wert kompensieren. Die Ersatz-Verzögerungs-Flip- Flop-Schaltkreise werden aus einer zuvor vorbereiteten Ver­ zögerungs-Flip-Flop-Schaltkreis-Programmbibliothek selektiert.

Fig. 7 ist ein Blockdiagramm, das einen ersetzten Taktsignal- Verzweigungsbaum bei einem ersten neuen Konstruktionsverfahren in einer ersten erfindungsgemäßen Ausführungsform zeigt. Ein Taktsignal wird von einen Taktsignal-Erzeugerschaltkreis 58 erzeugt. Das Taktsignal wird dann in einen gemeinsamen Takt­ signal-Eingangsanschluß 59 eines ersten Pufferschaltkreises 51 eingegeben. Das Taktsignal wird dann vom ersten Pufferschalt­ kreis 51 an einen zweiten und dritten Pufferschaltkreis 52 bzw. 53 weitergeleitet. Darüberhinaus wird das Taktsignal vom zweiten Pufferschaltkreis 52 an einen vierten und fünften Puf­ ferschaltkreis 54 bzw. 55 weitergeleitet. Das Taktsignal wird ferner vom dritten Pufferschaltkreis 53 an einen sechsten und siebeten Pufferschaltkreis 56 bzw. 57 weitergeleitet. Zudem wird das Taktsignal weiter vom vierten Pufferschaltkreis 54 über einen Taktsignal-Verzweigungsweg 61 an drei ersetzte Ver­ zögerungs-Flip-Flop-Schaltkreise 41A weitergeleitet. Darüber­ hinaus wird das Taktsignal zudem vom fünften Pufferschaltkreis 55 über einen Verzweigungsweg 62 an drei ersetzte Verzöge­ rungs-Flip-Flop-Schaltkreise 42A gesendet. Das Taktsignal wird außerdem vom sechsten Pufferschaltkreis 56 über einen Verzwei­ gungsweg 63 an drei ersetzte Verzögerungs-Flip-Flop-Schalt­ kreise 43A weitergeleitet. Ferner erfolgt eine Weiterleitung des Taktsignals vom siebten Pufferschaltkreis 57 über einen Verzweigungsweg 64 an drei ersetzte Verzögerungs-Flip-Flop- Schaltkreise 44A. Die oben erwähnten Taktsignal-Verzweigungs­ wege 61, 62, 63 und 64 werden als die im Vergleich zum Durch­ schnittswert schnelleren Verzweigungswege extrahiert. Wie es in Fig. 7 dargestellt ist, erstreckt sich der Verzweigungsweg 61 vom gemeinsamen Taktsignal-Eingangsanschluß 59 über die Pufferschaltkreise 51, 52 und 54 zu den drei ersetzten Verzö­ gerungs-Flip-Flop-Schaltkreisen 41A. Der Verzweigungsweg 62 erstreckt sich vom gemeinsamen Taktsignal-Eingangsanschluß 59 über die Pufferschaltkreise 51, 52 und 55 zu den drei ersetz­ ten Verzögerungs-Flip-Flop-Schaltkreisen 42A. Der Verzwei­ gungsweg 63 erstreckt sich vom gemeinsamen Taktsignal-Ein­ gangsanschluß 59 über die Pufferschaltkreise 51, 53 und 56 zu den drei ersetzten Verzögerungs-Flip-Flop-Schaltkreisen 43A. Der Verzweigungsweg 64 erstreckt sich vom gemeinsamen Takt­ signal-Eingangsanschluß 59 über die Pufferschaltkreise 51, 53 und 57 zu den drei ersetzten Verzögerungs-Flip-Flop-Schalt­ kreisen 44A. Die drei ersetzten Verzögerungs-Flip-Flop-Schalt­ kreise 41A, die drei ersetzten Verzögerungs-Flip-Flop-Schalt­ kreise 42A, die drei ersetzten Verzögerungs-Flip-Flop-Schalt­ kreise 43A und die drei ersetzten Verzögerungs-Flip-Flop- Schaltkreise 44A weisen alle die gleiche Verzögerung auf. Jeder der drei ersetzten Verzögerungs-Flip-Flop-Schaltkreise 41A, der drei ersetzten Verzögerungs-Flip-Flop-Schaltkreise 42A, der drei ersetzten Verzögerungs-Flip-Flop-Schaltkreise 43A und der drei ersetzten Verzögerungs-Flip-Flop-Schaltkreise 44A weist die gleiche Schaltkreiskonfiguration auf. Fig. 8 ist ein Schaltkreisdiagramm, das einen ersetzten Verzögerungs- Flip-Flop-Schaltkreis in Fig. 7 zeigt. Jeder der ersetzten Verzögerungs-Flip-Flop-Schaltkreise 41A, 42A, 43A und 44A umfaßt einen Flip-Flop-Schaltkreisbereich und einen Verzöge­ rungsschaltkreisbereich, wobei der Flip-Flop-Schaltkreisbe­ reich Reihenverbindungen einer Vielzahl von Flip-Flop-Schalt­ kreisen aufweist und der Verzögerungsschaltkreisbereich Rei­ henverbindungen einer Vielzahl von Verzögerungsschaltkreisen umfaßt. Jeder Flip-Flop-Schaltkreis weist ein Paar bestehend aus einem ersten und zweiten Inverterschaltkreis auf, wobei ein Eingangsanschluß des ersten Inverterschaltkreises mit einem Ausgangsanschluß des zweiten Inverterschaltkreises verbunden ist, und ferner ein Ausgangsanschluß des ersten Inverterschaltkreises mit einem Eingangsanschluß des zweiten Inverterschaltkreises verbunden ist. Jeder Verzögerungsschalt­ kreis umfaßt ein Paar bestehend aus einem Inverterschaltkreis und einem Kondensator, wobei der Kondensator zwischen einem Ausgangsanschluß des Inverters und einer mit Masse verbundenen Leitung angeschlossen ist. Die Reihenverbindung der Vielzahl von Verzögerungsschaltkreisen ist bei der Vorstufe zur Reihen­ verbindung des Flip-Flop-Schaltkreises vorgesehen.

Fig. 9 ist ein Diagramm, das eine Verteilung eines Verzöge­ rungswerts der Taktsignal-Verzweigungswege an die Ersatz- Verzögerungs-Flip-Flop-Schaltkreise in einer ersten erfin­ dungsgemäßen Ausführungsform darstellt. Der Verzögerungswert ist zwischen dem maximalen Wert und dem Durchschnittswert eingeschränkt, wobei die Abweichung bei den Verzögerungswerten reduziert wird. Dies bedeutet, daß der Zeitdifferenzwert hal­ biert wird. Dieser um die Hälfte reduzierten Taktsignal-Zeit­ differenzwert befindet sich im akzeptablen Verzögerungswertbe­ reich, wobei keine Fehlfunktion bei den Flip-Flop-Schaltkrei­ sen auftritt. Aus diesem Grund ist im akzeptablen Bereich die Anzahl der Wege, beispielsweise knapp über dem Durchschnitts­ wert oder knapp unter dem maximalen Wert an beiden Enden größer, als beispielsweise Werte in der Mitte des akzeptablen Bereichs, welche zwischen dem Durchschnittswert und dem maxi­ malen Wert liegen, wie es in Fig. 9 dargestellt ist, wodurch eine mögliche gleichmäßige Verteilung erzielt werden kann.

Bei einem Schritt S21 erfolgt das Layout der Ersatz-Verzöge­ rungs-Flip-Flop-Schaltkreiszellen zur Bereitung reeller Ver­ bindungsdaten. Bei einem Schritt S22 werden auf der Basis der reellen Verbindungsdaten und einer zuvor vorbereiteten Verzö­ gerungsschaltkreis-Programmbibliothek eine Verzögerungsinfor­ mation und ein Taktsignal-Zeitdifferenzsignal erneut aufberei­ tet, um den Schaltkreis-Konstruktionsvorgang bei einem Schritt S23 abzuschließen.

Wie es oben beschrieben worden ist, werden gemäß dem ersten neuen Verfahren der vorliegenden Erfindung Taktsignal-Verzwei­ gungswege extrahiert, die einen schnelleren Verzögerungszeit­ wert als den Duchschnitts-Verzögerungswert aufweisen. Ein Stapelersatzverfahren erfolgt zum Stapelersatz aller die mit dem extrahierten Taktsignal-Verzweigungswegen verbundenen Flip-Flop-Schaltkreisen durch Ersatz-Verzögerungs-Flip-Flop- Schaltkreise, die eine Verzögerung aufweisen, die eine Diffe­ renz zwischen dem Durchschnittswert der Verzögerungswerte und einem maximalen Wert der Verzögerungswerte zur Reduzierung des Taktsignal-Zeitdifferenzwerts auf die Hälfte kompensieren. Das Stapelersatzverfahren hat eine Reduzierung der Anzahl der Ver­ fahren zum Erreichen der verkürzten Taktsignal-Zeitdifferenz zum Ergebnis.

Zweite Ausführungsform

Eine zweite Ausführungsform wird erläuterungshalber ausführ­ lich mit Bezug auf die Zeichnungen beschrieben. Fig. 10 ist ein Flußdiagramm, das ein zweites neues Verfahren bei der Kon­ struktion eines integrierten Halbleiter-Schaltkreises mit einer reduzierten Taktsignal-Zeitdifferenz zur Erhöhung des Konstruktionswirkungsgrads und zur Verkürzung einer Durchlauf­ zeit darstellt, ohne den integrierten Halbleiter-Schaltkreis in einer zweiten erfindungsgemäßen Ausführungsform wesentlich zu beeinflußen. Bei einem Schritt S11 wird das Verfahren ge­ startet. Bei einem Schritt S12 wird eine Schaltkreiskonstruk­ tion zur Erzeugung einer Netzliste durchgeführt. Bei einem Schritt S13 erfolgt das Layout und die Anordnung der Zellen unter Verwendung der Netzliste zur Erzeugung reeller Verbin­ dungsdaten. Bei einem Schritt S14 werden Nach-Layout-Verzöge­ rungsinformationen und ein Taktsignal-Zeitdifferenzwert auf der Basis der reellen Verbindungsdaten und einer zuvor vorbe­ reiteten Verzögerungs-Programmbibliothek bereitet. Bei einem Schritt S15 wird auf der Basis der Nach-Layout-Verzögerungs- Informationen und dem Taktsignal-Zeitdifferenzwert ein Verzö­ gerungswert aller Wege der Taktsignal-Verzweigungen extra­ hiert. Bei einem Schritt S16 wird auf der Basis der Verzöge­ rungswerte aller Wege der Taktsignal-Verzweigungen ein Durchschnitt der Verzögerungswerte berechnet. Bei einem Schritt S17 wird überprüft, ob der berechnete Durchschnitt innerhalb eines zuvor festgelegten akezptablen Bereichs liegt, wobei der akzeptable Bereich einen Bereichsmittelpunkt auf­ weist, der einem zwischen dem maximalen und minimalen Wert liegenden Verzögerungswert entspricht. Wie es in Fig. 5 dar­ gestellt ist, erfolgt die Verteilung des Verzögerungswerts der Taktsignal-Verzweigungswege symmetrisch zum Durchschnittswert "C", der zwischen dem maximalen und minimalen Verzögerungswert liegt. Es ist bevorzugt, daß die Verteilung des Verzögerungs­ werts der Taktsignal-Verzweigungswege die normale Verteilung ist, wobei der Durchschnittswert dem Mittelpunkt des akzep­ tablen Bereichs entspricht. Falls der berechnete Durchschnitt innerhalb des akzeptablen Bereichs liegt, ist der berechnete Durchschnitt nicht so unterschiedlich zum Mittelpunkt des maximalen und minimalen Verzögerungswerts. Dies bedeutet, daß die Verteilung des Verzögerungswerts der Taktsignal-Verzwei­ gungswege fast symmetrisch zum Mittelpunkt des maximalen und minimalen Verzögerungswerts ist. In diesem Fall wird das an­ schließende Stapelverfahren durchgeführt. Falls der berechnete Durchschnitt außerhalb des akzeptablen Bereichs liegt, weicht der berechnete Durchschnitt erheblich vom Mittelwert zwischen dem maximalen und minimalen Verzögerungswert ab. Dies bedeu­ tet, daß die Verteilung des Verzögerungswerts der Taktsignal- Verzweigungswege in hohem Maße asymmetrisch zum Mittelwert von maximalem und minimalem Verzögerungswerts ist. In diesem Fall werden individuelle Verfahren anstelle des Stapelverfahrens durchgeführt. Bei einem Schritt S18 wird, falls der berechnete Durchschnitt innerhalb des akzeptablen Bereichs liegt, jeder der extrahierten individuellen Verzögerungswerte der einzelnen Taktsignal-Verzweigungswege mit dem berechneten Durchschnitts­ wert verglichen. Bei einem Schritt S19 werden Taktsignal-Ver­ zweigungswege, die schneller als der Durchschnittswert sind, extrahiert.

Wie es in Fig. 6 dargestellt ist, wird ein Taktsignal wird von einem Taktsignal-Erzeugerschaltkreis 58 erzeugt. Das Taktsi­ gnal wird dann in einen gemeinsamen Taktsignal-Eingangsan­ schluß 59 eines ersten Pufferschaltkreises 51 eingegeben. Das Taktsignal wird dann vom ersten Pufferschaltkreis 51 an einen zweiten und dritten Pufferschaltkreis 52 bzw. 53 weitergelei­ tet. Darüberhinaus wird das Taktsignal vom zweiten Puffer­ schaltkreis 52 an einen vierten und fünften Pufferschaltkreis 54 bzw. 55 weitergeleitet. Das Taktsignal wird ferner vom dritten Pufferschaltkreis 53 an einen sechsten und siebten Pufferschaltkreis 56 bzw. 57 weitergeleitet. Zudem wird das Taktsignal weiter vom vierten Pufferschaltkreis 54 über einen Baumverzweigungsweg 61 an drei Flip-Flop-Schaltkreise 41 wei­ tergeleitet. Darüberhinaus wird das Taktsignal zudem vom fünf­ ten Pufferschaltkreis 55 über einen Verzweigungsweg 62 an drei Flip-Flop-Schaltkreise 42 gesendet. Das Taktsignal wird außer­ dem vom sechsten Pufferschaltkreis 56 über einen Verzweigungs­ weg 63 an drei weitere Flip-Flop-Schaltkreise 43 weitergelei­ tet. Ferner erfolgt eine Weiterleitung des Taktsignals vom siebten Pufferschaltkreis 57 über einen Verzweigungsweg 64 an drei Flip-Flop-Schaltkreise 44. Die oben erwähnten Verzwei­ gungswege 61, 62, 63 und 64 werden als die im Vergleich zum Durchschnittswert schnelleren Verzweigungswege extrahiert. Wie es in Fig. 6 dargestellt ist, erstreckt sich der Verzweigungs­ weg 61 vom gemeinsamen Taktsignal-Eingangsanschluß 59 über die Pufferschaltkreise 51, 52 und 54 zu den drei Flip-Flop-Schalt­ kreisen 41. Der Verzweigungsweg 62 erstreckt sich vom gemein­ samen Taktsignal-Eingangsanschluß 59 über die Pufferschalt­ kreise 51, 52 und 55 zu den drei Flip-Flop-Schaltkreisen 42. Der Verzweigungsweg 63 erstreckt sich vom gemeinsamen Taktsi­ gnal-Eingangsanschluß 59 über die Pufferschaltkreise 51, 53 und 56 zu den drei Flip-Flop-Schaltkreisen 43. Der Verzwei­ gungsweg 64 erstreckt sich vom gemeinsamen Taktsignal-Ein­ gangsanschluß 59 über die Pufferschaltkreise 51, 53 und 57 zu den drei Flip-Flop-Schaltkreisen 44. Während die vier Taktsi­ gnal-Verzweigungswege schneller als der Duchschnitts-Verzöge­ rungswert sind, ist es wahrscheinlich, daß aufgrund der zwölf Flip-Flop-Schaltkreise sechs Taktsignal-Verzweigungswege ex­ trahiert werden, die schneller als der Durchschnittswert sind.

Bei einem Schritt S30 wird ein Stapel-Eingfügeverfahren durch­ geführt, so daß Einfüge-Verzögerungsschaltkreise in vorherige Stufen der Flip-Flop-Schaltkreise eingefügt werden, die mit den im Vergleich zum Verzögerungs-Durchschnittswert schnelle­ ren Taktsignal-Verzweigungswegen verbunden sind, wobei die Einfüge-Verzögerungsschaltkreise eine Verzögerung aufweisen, die eine Differenz zwischen dem Durchschnittswert und dem maximalen Wert kompensieren. Die Einfüge-Verzögerungsschalt­ kreise werden aus einer zuvor vorbereiteten Verzögerungs­ schaltkreis-Programmbibliothek selektiert.

Fig. 11 ist ein Blockdiagramm, das einen stapelverarbeiteten Taktsignal-Verzweigungsbaum bei einem zweiten neuen Konstruk­ tionsverfahren in einer zweiten erfindungsgemäßen Ausführungs­ form zeigt. Ein Taktsignal wird von einem Taktsignal-Erzeuger­ schaltkreis 58 erzeugt. Das Taktsignal wird dann in einen ge­ meinsamen Taktsignal-Eingangsanschluß 59 eines ersten Puffer­ schaltkreises 51 eingegeben. Das Taktsignal wird dann vom ersten Pufferschaltkreis 51 an einen zweiten und dritten Puf­ ferschaltkreis 52 bzw. 53 weitergeleitet. Darüberhinaus wird das Taktsignal vom zweiten Pufferschaltkreis 52 an einen vier­ ten und fünften Pufferschaltkreis 54 bzw. 55 weitergeleitet. Das Taktsignal wird ferner vom dritten Pufferschaltkreis 53 an einen sechsten und siebten Pufferschaltkreis 56 bzw. 57 wei­ tergeleitet. Zudem wird das Taktsignal weiter vom vierten Puf­ ferschaltkreis 54 über einen Taktsignal-Verzweigungsweg 61 an drei extrahierte Flip-Flop-Schaltkreise 41A weitergeleitet, wobei ein Verzögerungsschaltkreis 40 auf vorherigen Stufen eines der drei Flip-Flop-Schaltkreise 41A vorgesehen ist. Der Verzögerungsschaltkreis ist mit einem Taktsignalanschluß des Flip-Flop-Schaltkreises 41A verbunden. Der Verzögerungsschalt­ kreis 40 weist eine Verzögerung auf, die eine Differenz zwi­ schen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungswert kompensiert. Darüberhinaus wird das Taktsi­ gnal vom fünften Pufferschaltkreis 55 über einen Verzweigungs­ weg 62 an drei extrahierte Flip-Flop-Schaltkreise 42A gesen­ det, wobei ein Verzögerungsschaltkreis 40 auf einer vorherigen Stufe eines der drei Flip-Flop-Schaltkreise 42A vorgesehen ist. Der Verzögerungsschaltkreis 40 weist eine Verzögerung auf, welche die Differenz zwischen dem Durchschnitts-Verzöge­ rungswert und dem maximalen Verzögerungswert kompensiert. Das Taktsignal wird außerdem vom sechsten Pufferschaltkreis 56 über einen Verzweigungsweg 63 an drei weitere extrahierte Ver­ zögerungs-Flip-Flop-Schaltkreise 43A weitergeleitet, wobei ein Verzögerungsschaltkreis 40 auf einer vorherigen Stufe eines der drei Flip-Flop-Schaltkreise 43A vorgesehen ist. Der Verzö­ gerungsschaltkreis 40 weist eine Verzögerung auf, welche die Differenz zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungswert kompensiert. Ferner erfolgt eine Weiterleitung des Taktsignals vom siebten Pufferschaltkreis 57 über einen Taktsignal-Verzweigungsweg 64 an noch drei extra­ hierte Flip-Flop-Schaltkreise 44A, wobei ein Verzögerungs­ schaltkreis 40 auf einer vorherigen Stufe eines der drei Flip- Flop-Schaltkreise 44A vorgesehen ist. Der Verzögerungsschalt­ kreis 40 ist mit einem Taktsignal-Anschluß des Flip-Flop- Schaltkreises 44A verbunden. Der Verzögerungsschaltkreis 40 weist eine Verzögerung auf, die eine Differenz zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungs­ wert kompensiert. Die oben beschriebenen Taktsignal-Verzwei­ gungswege 61, 62, 63 und 64 werden als die im Vergleich zum Durchschnittswert schnelleren Taktsignal-Verzweigungswege extrahiert. Wie es in Fig. 11 dargestellt ist, erstreckt sich der Verzweigungsweg 61 vom gemeinsamen Taktsignal-Eingangsan­ schluß 59 über die Pufferschaltkreise 51, 52 und 54 und dem Verzögerungsschaltkreis 40 zu den drei extrahierten Flip-Flop- Schaltkreisen 41A. Der Verzweigungsweg 62 erstreckt sich vom gemeinsamen Taktsignal-Eingangsanschluß 59 über die Puffer­ schaltkreise 51, 52 und 55 und dem Verzögerungsschaltkreis 40 zu den drei extrahierten Flip-Flop-Schaltkreisen 42A. Der Ver­ zweigungsweg 63 erstreckt sich vom gemeinsamen Taktsignal- Eingangsanschluß 59 über die Pufferschaltkreise 51, 53 und 56 und dem Verzögerungsschaltkreis 40 zu den drei extrahierten Flip-Flop-Schaltkreisen 43A. Der Verzweigungsweg 64 erstreckt sich vom gemeinsamen Taktsignal-Eingangsanschluß 59 über die Pufferschaltkreise 51, 53 und 57 und dem Verzögerungsschalt­ kreis 40 zu den drei extrahierten Flip-Flop-Schaltkreisen 44A. Die Verzögerungsschaltkreise 40 weisen alle die gleiche Ver­ zögerungssumme auf. Jeder der Verzögerungsschaltkreise weist die gleiche Schaltkreiskonfiguration auf. Fig. 12 ist ein Schaltkreisdiagramm, das einen Verzögerungsschaltkreis von Fig. 11 zeigt. Jeder der Verzögerungsschaltkreise 40 umfaßt Reihenverbindungen von einer Vielzahl von Paaren bestehend aus einem Inverter und einem Kondensator, wobei der Kondensator zwischen einem Ausgangsanschluß des Inverters und einer mit Masse verbundenen Leitung angeschlossen ist. Die Reihenver­ bindung der Vielzahl von Paaren bestehend aus einem Inverter und einem Kondensator ist auf der Vorstufe des Flip-Flop- Schaltkreises vorgesehen.

Wie es in Fig. 9 dargestellt ist, ist der Verzögerungswert zwischen dem maximalen Wert und dem Durchschnittswert be­ grenzt, wobei die Abweichung bei den Verzögerungswerten re­ duziert wird. Dies bedeutet, daß der Zeitdifferenzwert hal­ biert wird. Dieser um die Hälfte reduzierte Taktsignal-Zeit­ differenzwert befindet sich in dem akzeptablen Verzögerungs­ wertbereich, wobei keine Fehlfunktion bei den Flip-Flop- Schaltkreisen auftritt. Aus diesem Grund ist im akzeptablen Bereich die Anzahl der Wege, beispielsweise knapp über dem Durchschnittswert oder knapp unter dem maximalen Wert an beiden Enden größer, als beispielsweise bei Werten um die Mitte des akzeptablen Bereichs, welche zwischen dem Durch­ schnittswert und dem maximalen Wert liegen, wie es in Fig. 9 dargestellt ist, wodurch eine mögliche gleichmäßige Verteilung erzielt werden kann.

Bei einem Schritt S31 erfolgt das Layout der Flip-Flop-Schalt­ kreiszellen zur Bereitung reeller Verbindungsdaten. Bei einem Schritt S32 werden auf der Basis der reellen Verbindungsdaten und einer zuvor vorbereiteten Verzögerungsschaltkreis-Pro­ grammbibliothek eine Verzögerungsinformation und ein Taktsi­ gnal-Zeitdifferenzsignal erneut aufbereitet, um den Schalt­ kreis-Konstruktionsvorgang bei einem Schritt S33 abzu­ schließen.

Wie es oben beschrieben worden ist, werden gemäß dem zweiten Verfahren Taktsignal-Verzweigungswege extrahiert, die einen schnelleren Verzögerungszeitwert als den Duchschnitts- Verzögerungswert aufweisen. Ein Stapeleinfügeverfahren erfolgt für die Stapeleinfügung, wobei Verzögerungsschaltkreise in alle mit dem extrahierten Taktsi­ gnal-Verzweigungswegen verbundene vorherige Stufe aller Flip- Flop-Schaltkreise eingefügt werden, wobei die Einfüge-Verzö­ gerungsschaltkreise eine Verzögerung aufweisen, die eine Dif­ ferenz zwischen dem Durchschnittswert der Verzögerungswerte und einem maximalen Wert der Verzögerungswerte zur Reduzierung des Taktsignal-Zeitdifferenzwerts auf die Hälfte kompensieren. Das Stapeleinfügeverfahren hat eine Reduzierung der Anzahl der Verfahren zum Erreichen der verkürzten Taktsignal-Zeitdiffe­ renz zum Ergebnis.

Während Modifikationen der vorliegenden Erfindung für einen Fachmann in der Technik, zu welcher die vorliegende Erfindung gehört, offensichtlich sind, versteht es sich, daß dargestell­ te und mit Hilfe der Zeichnungen beschriebene Ausführungsfor­ men keinesfalls als die Erfindung einschränkend betrachtet werden dürfen. Dementsprechend ist es beabsichtigt, alle Abän­ derungen, die in das Wesen und das Gebiet der vorliegenden Er­ findung fallen, durch die Ansprüche abzudecken.

Claims (11)

1. Layout-Verfahren bei der Konstruktion eines integrierten Halbleiter-Schaltkreises mit Taktsignal-Verzweigungswegen, wobei das Verfahren die folgenden Schritte umfaßt:
das Extrahieren von Verzögerungswerten aus allen Takt­ signal-Verzweigungswegen;
das Berechnen eines Durchschnitts-Verzögerungswerts aus den extrahierten Verzögerungswerten;
das Vergleichen der Verzögerungswerte der Taktsignal-Ver­ zweigungswege mit dem Durchschnittswert zum Extrahieren von Flip-Flop-Schaltkreisen, die mit den Taktsignal-Verzwei­ gungswegen verbunden sind, welche kleinere Verzögerungs­ werte als den Durchschnitts-Verzögerungswert aufweisen; und
das Ausführen eines Stapelersetzverfahrens für den Stapel­ ersatz aller extrahierten Flip-Flop-Schaltkreise mit Hilfe von Ersatz-Verzögerungs-Flip-Flop-Schaltkreisen, welche eine eine Differenz zwischen dem Durchschnitts-Verzöge­ rungswert und einem maximalen Wert der Verzögerungswerte aller Taktsignal-Verzweigungswege kompensierende Verzöge­ rung aufweisen.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ersatz-Verzögerungs-Flip-Flop-Schaltkreise aus einer Verzö­ gerungs-Flip-Flop-Schaltkreis-Programmbibliothek extrahiert werden.

3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß eine Verzögerungswert-Verteilung der Taktsignal-Verzweigungswege nach dem Stapelersetzverfahren innerhalb eines Bereichs zwischen dem Durchschnittswert und dem maximalen Verzögerungswert begrenzt ist.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Anzahl der Taktsignal-Verzweigungswege mit dem Durch­ schnitts-Verzögerungswert oder dem maximalen verzögerungs­ wert größer ist als die Anzahl der Taktsignal-Verzweigungs­ wege mit einem dazwischenliegenden Verzögerungswert zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungswert.

5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß eine Verteilung der Anzahl der Taktsignal-Verzweigungswege über dem Verzögerungswert im wesentlichen symmetrisch gegenüber dem dazwischenliegenden Verzögerungswert zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Verzöge­ rungswert ist.

6. Verfahren nach Anspruch 1, welches ferner folgende Schritte umfaßt:
das Ausführen eines Layout-Verfahren: bei Zellen, welche die extrahierten Flip-Flop-Schaltkreise und die Ersatz-Ver­ zögerungs-Flip-Flop-Schaltkreise aufweisen, zur Bereitung reeller Verbindungsdaten; und
das Bereitstellen von Verzögerungsinformationen und eines Zeitdifferenzwerts auf der Basis von sowohl den ausge­ lesenen Verbindungsdaten als auch einer zuvor vorbereiteten Verzögerungs-Programmbibliothek.

7. Layout-Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Stapel-Ersetzungsverfahren ein Stapeleinfügeverfahren zur Stapeleinfügung auf vorangegangenen Stufen aller extrahierten Flip-Flop- Schaltkreise aufweist, und die Verzögerungsschaltkreise eine Verzögerung besitzen, die eine Differenz zwischen dem durchschnittlichen Verzögerungswert und einem maximalen Verzögerungswert der Verzögerungswerte aller Taktsignal- Verzweigungswege kompensiert.

8. Integrierter Halbleiter-Schaltkreis mit einem gemeinsamen Taktsignal-Eingangsanschluß, einer Vielzahl von Flip-Flop- Schaltkreisen und Taktsignal-Verzweigungswegen, welche sich vom gemeinsamen Taktsignal-Eingangsanschluß zu den Flip-Flop-Schaltkreisen erstrecken, dadurch gekennzeichnet, daß die Flip-Flop-Schaltkreise in Flip-Flop-Schaltkreise vom ersten Typ mit Verzögerungswer­ ten in einem ersten Bereich zwischen einem Durchschnitts- Verzögerungswert von individuellen Verzögerungswerten der Taktsignal-Verzweigungswege und einem maximalen Wert der individuellen Verzögerungswerte aller Taktsignal-Verzwei­ gungswege, und Flip-Flop-Schaltkreise vom zweiten Typ, die Verzögerungswerte in einem zweiten Bereich zwischen dem Durchschnitts-Verzögerungswert und einem Minimalwert der individuellen Verzögerungswerte aller Taktsignal-Verzwei­ gungswege aufweisen, eingeteilt sind; und daß Verzögerungsschaltkreise, welche eine eine Differenz zwischen dem Durchschnitts-Verzögerungswert und dem maxi­ malen Wert kompensierende Verzögerung aufweisen, auf vor­ hergehenden Stufen der Flip-Flop-Schaltkreise vom zweiten Typ vorgesehen sind.

9. Integrierter Halbleiter-Schaltkreis nach Anspruch 8, da­ durch gekennzeichnet, daß eine eine Verzögerungswert- Verteilung der Taktsignal-Verzweigungswege nach dem Stapeleinfügeverfahren innerhalb eines Bereichs zwischen dem Durchschnitts-Verzögerungswert und dem maximalen Verzögerungswert begrenzt ist.

10. Integrierter Halbleiter-Schaltkreis nach Anspruch 9, da­ durch gekennzeichnet, daß die Anzahl der Taktsignal-Ver­ zweigungswege mit dem Durchschnitts-Verzögerungswert oder dem maximalen Verzögerzungswert größer ist als die Anzahl der Taktsignal-Verzweigungswege mit einem zwischen dem Durchschnittswert und dem maximalen Verzögerungswert liegenden Verzögerungswert.

11. Integrierter Halbleiter-Schaltkreis nach Anspruch 10, da­ durch gekennzeichnet, daß eine Verteilung der Anzahl der Taktsignal-Verzweigungswege oberhalb eines Verzögerungs­ werts im wesentlichen symmetrisich zum zwischen dem Durch­ schnitts-Verzögerungswert und dem maximalen verzögerungs­ wert liegenden Verzögerungswert ist.