JP2002157292A

JP2002157292A - 半導体集積回路の論理合成方法

Info

Publication number: JP2002157292A
Application number: JP2000350329A
Authority: JP
Inventors: Shoji Takaoka; 昇二高岡; Takafumi Nakashiba; 孝文中柴
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-11-17
Filing date: 2000-11-17
Publication date: 2002-05-31

Abstract

(57)【要約】【課題】ＨＤＬの変更があった場合、配線修正のみで
変更後の論理を実現し、なお且つタイミング制約を満た
す最終ゲートレベルネットリストを作成することであ
る。【解決手段】変更前のＨＤＬ１０１と変更後のＨＤＬ
１０２を用いて、ＨＤＬ比較工程１０３を行いＨＤＬ変
更情報１０６を抽出する工程と、合成工程１０４により
変更前ゲートレベルネットリスト１０７を生成する工程
と、合成工程１０５により変更後ゲートレベルネットリ
スト１０８を生成する工程と、ネットリスト１０７とネ
ットリスト１０８をゲートレベル比較工程１１０によ
り、再利用可能セル１１１、新規セル１１２、変更不要
セル１１３を抽出する処理を行う。再利用セル１１１と
新規セル１１２と配置情報１１４を用いて配線遅延を考
慮した再利用工程１１５を行うことで、配線修正のみで
変更後の論理を実現できる最終ゲートレベルネットリス
ト１１６を作成することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
論理合成方法に関し、特に、再設計／再試作の際に、拡
散工程に後戻りすることのないように配線工程の変更だ
けで、論理上の変更を加えられるように回路を合成する
再論理合成方法に関する。

【０００２】

【従来の技術】近年、大規模ＬＳＩの設計には、ＨＤＬ
設計が主流になっている。ＨＤＬを用いることでＬＳＩ
を設計していく早い段階での高速なシステムシミュレー
ションが可能になる。また、ＬＳＩの仕様の変更や設計
ミスに伴う回路の変更作業はＨＤＬのソースファイルを
変更して再び論理合成を行うことにより、迅速に対応で
きるなど、様々な利点がある。

【０００３】しかしながら、一旦マスクを作った後に回
路変更による再合成が発生すると、ＬＳＩを下地から作
り直す必要がある。このため、既にある下地を活用でき
ないため、開発期間の大幅な遅延が発生する。

【０００４】この問題に対応する方法として、既にある
下地を活用する方法が考案されている。この方法につい
て、図１９を用いて説明する。図１９において、１０１
は変更前のＨＤＬ、１０２は変更後のＨＤＬ、１０３は
ＨＤＬ比較工程、１０４，１０５はＨＤＬの合成工程、
１０６はＨＤＬの変更情報、１０７は変更前のゲートレ
ベルネットリスト、１０８は変更後のゲートレベルネッ
トリスト、１０９はセル配置工程、１１０はゲートレベ
ルの比較工程、１１１は再利用可能セル、１１２は新規
セル、１１３は変更不要セル、１１４は配置情報、３１
５は配置を考慮した再利用工程、１１６は最終のゲート
レベルネットリスト、１１７はスペアセル配置工程であ
る。

【０００５】まず、変更前のＨＤＬ１０１と変更後のＨ
ＤＬ１０２を用いて、ＨＤＬ比較工程１０３を行いＨＤ
Ｌ変更情報１０６を抽出する。変更前ＨＤＬ１０１から
合成工程１０４により変更前ゲートレベルネットリスト
１０７が生成される。

【０００６】変更後のＨＤＬ１０２から合成工程１０５
により変更後ゲートレベルネットリスト１０８が生成さ
れる。また、変更前ゲートレベルネットリスト１０７を
スペアセル配置工程１１７とスペアセル以外のセル全て
を配置する工程であるセル配置工程１０９により配置情
報１１４が得られる。

【０００７】変更前ゲートレベルネットリスト１０７と
変更後ゲートレベルネットリスト１０８をゲートレベル
比較工程１１０により、再利用可能セル１１１，新規セ
ル１１２，変更不要セル１１３を抽出する。

【０００８】この際、ＨＤＬ変更情報１０６を元に、Ｈ
ＤＬで変更のあった個所のみを比較することにより処理
時間を短縮できる。ここで、再利用可能セルとは、論理
の変更により不要になったセルと予め用意したスペアセ
ルである。新規セルとは論理の変更により、新たに必要
になった論理セルである。また変更不要セルとは、論理
の変更前後で共通に必要な論理セルである。

【０００９】再利用セル１１１と新規セル１１２と配置
情報１１４を用いて配置を考慮した再利用工程３１５を
行い、配線修正のみで変更後の論理を実現できる最終ゲ
ートレベルネットリスト１１６を作成する。

【００１０】配置を考慮した再利用工程３１５について
図２０を用いて説明する。図２０において、２０１は同
一種類のセル抽出工程、２０２は同一論理のセル抽出工
程、２０３は代用可能な異種論理セル抽出工程、４０４
は最短距離のセル選択工程である。

【００１１】まず、再利用可能セルの中から同一種類の
セル抽出工程２０１により同じリファレンス名称を持つ
セルを選び出し、最短距離のセル選択工程２０４で最も
距離の近いセルを行なう。

【００１２】セル抽出工程２０１において、同じリファ
レンス名称を持つセルが無い場合には、同一論理のセル
抽出工程２０２により同じ論理を持つセルを選び出し、
最短距離のセル選択工程４０４で最も距離の近いセルを
行なう。

【００１３】同一論理のセル抽出工程２０２において、
同じ論理を持つセルが無い場合には、代用可能な異種論
理セル抽出工程２０３により代用可能なセルを選び出
し、最短距離のセル選択工程４０４で最も距離の近いセ
ルを行なう。

【００１４】タイミング制約を満たさない場合、配線遅
延を少なくする方法も提案されている。図２１を用いて
説明を行う。５０１は変更不要セルで再利用セルを駆動
するセル、５０２は再利用セルの中で同一論理のセル、
５０３は再利用セルの中で同一種類のセルである。図２
０の処理手順では再利用セルとして同一種類セル５０３
が選択されるが、セル５０１から距離制限することによ
り同一論理セルを選択することができ、配線距離を削減
することができる。

【００１５】

【発明が解決しようとする課題】しかしながら、従来の
手法では、再利用可能セルの中で距離制限内のセルが必
ずしも配線遅延が最小となるわけでなく、タイミング制
約を満たすとは限らない。

【００１６】本発明の目的は、ＨＤＬの変更があった場
合、配線修正のみで変更後の論理を実現し、なお且つタ
イミング制約を満たす最終ゲートレベルネットリストを
作成することである。

【００１７】

【課題を解決するための手段】本発明の請求項１記載の
半導体集積回路の論理合成方法は、ＨＤＬを変更して所
望する論理を合成するに際し、ＨＤＬ変更前にスペアセ
ルを配置しておくスペアセル配置工程と、ＨＤＬ変更後
に再利用可能セルを選択するセル選択工程と、前記セル
選択工程により選ばれたセルを含むパスの配線遅延見積
をスタイナーツリーにより行なう配線遅延見積工程と、
前記配線遅延見積工程により見積もられたパスの中から
遅延最小パスに含まれるセルを選択する最小遅延セル選
択工程とを有し、前記スペアセル配置工程の配置情報と
論理の変更により不要になったセルと、予め用意したス
ペアセルの再利用可能セルのうちで所望する論理を合成
するに必要なセルを前記セル選択工程と配線遅延見積工
程および前記最小遅延セル選択工程とで決定してＨＤＬ
変更後論理を合成することを特徴とする。

【００１８】本発明の請求項２記載の半導体集積回路の
論理合成方法は、請求項１において、配線遅延見積工程
は、ブロッケージを考慮し配線遅延見積することを特徴
とする。

【００１９】本発明の請求項３記載の半導体集積回路の
論理合成方法は、請求項１において、配線遅延見積工程
は、配線混雑度を考慮し配線遅延見積することを特徴と
する。

【００２０】本発明の請求項４記載の半導体集積回路の
論理合成方法は、請求項１において、配線遅延見積工程
は、配線遅延と配線混雑度との評価関数をもとに経路を
決め配線遅延見積することを特徴とする。

【００２１】本発明の請求項５記載の半導体集積回路の
論理合成方法は、請求項１において、スペアセル配置工
程は、論理を補うためのセルの他にタイミング保証のた
めにバッファで高駆動能力を持つリピータセルを予め用
意し、低駆動セルが長い配線長を持つ場合には間にリピ
ータセルを挿入することを特徴とする。

【００２２】本発明の請求項６記載の半導体集積回路の
論理合成方法は、請求項５において、スペアセル配置工
程は、チップをリージョンに分けそのリージョン単位で
数種類のスペアセル１セットをスペアセルグループとし
て配置することを特徴とする。

【００２３】本発明の請求項７記載の半導体集積回路の
論理合成方法は、請求項５において、スペアセル配置工
程は、スペアセルグループの重心部にリピータセルを配
置することを特徴とする。

【００２４】本発明の請求項８記載の半導体集積回路の
論理合成方法は、請求項５において、スペアセル配置工
程は、スペアセルの回りに配線リソースを残しておくこ
とを特徴とする。

【００２５】本発明の請求項９記載の半導体集積回路の
論理合成方法は、請求項１において、セル選択工程は、
タイミング違反しているパス中でネックとなるセルを抽
出するセル抽出工程と、前記セル抽出工程により抽出さ
れたセルを近傍で使用しているセルに置き換えるセル置
換工程とを有することを特徴とする。

【００２６】

【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図１８に基づいて説明する。（実施の形態１）図１〜図４は本発明の（実施の形態
１）を示す。

【００２７】図１は本発明の論理合成方法の一例を示し
たものである。図１において、１０１は変更前のＨＤ
Ｌ、１０２は変更後のＨＤＬ、１０３はＨＤＬ比較工
程、１０４，１０５はＨＤＬの合成工程、１０６はＨＤ
Ｌの変更情報、１０７は変更前のゲートレベルネットリ
スト、１０８は変更後のゲートレベルネットリスト、１
０９はセル配置工程、１１０はゲートレベル比較工程、
１１１は再利用可能セル、１１２は新規セル、１１３は
変更不要セル、１１４は配置情報、１１５は配線遅延を
考慮した再利用工程、１１６は最終のゲートレベルネッ
トリスト、１１７はスペアセル配置工程である。

【００２８】このように構成された論理合成方法につい
て、以下その動作を説明する。図１において、従来例と
異なるところは配線遅延を考慮した再利用工程１１５で
ある。図２を用いて再利用工程１１５の動作を説明す
る。

【００２９】２０１は同一種類セル抽出工程、２０２は
同一論理セル抽出工程、２０３は代用可能な異種論理セ
ル抽出工程、２０４はセル選択工程、２０５はスタイナ
ーツリーを用いた遅延見積工程、２０６は遅延最小セル
選択工程である。

【００３０】まず、同一種類セル抽出工程２０１によ
り、新規セルと同じリファレンス名を持つセルを再利用
可能セルの中からすべて抽出しグループ化する。同様
に、同一論理セル抽出工程２０２により、新規セルと同
じ論理を持つセルを再利用可能セルの中からすべて抽出
しグループ化する。同様に、代用可能な異種論理セル抽
出工程２０３により新規セルの論理を異種論理で代用可
能なセルを再利用可能セルの中からすべて抽出しグルー
プ化する。

【００３１】次に、セル選択工程２０４により、それぞ
れのグループの中で最も近くにあるセルを一つずつ選択
する。セル選択工程２０４で選択された３つのセルをス
タイナーツリーでの遅延見積工程２０５により遅延見積
をする。

【００３２】最後に遅延最小セル選択工程２０６により
セル選択工程２０４で選択された３つのセルから最小遅
延を持つセルを選択することができる。これによりパス
の遅延削減が可能となる。

【００３３】具体例を図３，図４を用いて説明する。新
規セルが図３（ａ）のような高駆動２入力ＮＡＮＤ（１
７０１）と高駆動２入力ＮＯＲ（１７０２）の構成であ
った場合、同一種類セル抽出工程２０１では、図３
（ｂ）の様な高駆動２入力ＮＡＮＤ（１７０３）と高駆
動２入力ＮＯＲ（１７０４）の構成を再利用可能セルの
中から抽出する。

【００３４】また、同一論理セル抽出工程２０２では、
図３（ｃ）の様な低駆動２入力ＮＡＮＤ（１７０５）と
低駆動２入力ＮＯＲ（１７０６）の構成などを再利用可
能セルの中から抽出する。

【００３５】また、代用可能な異種論理セル抽出工程２
０３では、図３（ｄ）の様に２入力ＡＮＤ（１７０７）
（１７０９）とインバータ（１７０８）の構成などを再
利用可能セルの中から抽出する。

【００３６】次に、セル選択工程２０４により、工程２
０１，２０２，２０３で抽出されたセルグループの中か
ら、最短のセルが選択された例を図４に示す。図４にお
いて、１８０１，１８０２は変更不要セル、１８０３は
最短の同一種類セル、１８０４は最短の同一論理セル、
１８０５は最短の代用可能異種論理セルである。

【００３７】次に、スタイナーツリーによる遅延見積工
程２０５において、選択された３つのセルを通るパス、
１８０１→１８０３→１８０２、１８０１→１８０４→
１８０２、１８０１→１８０５→１８０２の遅延を解析
する。

【００３８】最後に、遅延最小セル選択工程により、３
つのパスの中で一番遅延の小さいパスが１８０１→１８
０３→１８０２であった場合、セル１８０３を選択す
る。（実施の形態２）図５〜図７は本発明の（実施の形態
２）を示す。

【００３９】図５は本発明の配線遅延を考慮した再利用
工程の処理フローの一例を示したものである。図５にお
いて、２０１は同一種類セル抽出工程、２０２は同一論
理セル抽出工程、２０３は代用可能な異種論理セル抽出
工程、２０４はセル選択工程、６０５はブロッケージを
考慮した遅延見積工程、２０６は遅延最小セル選択工程
である。以上のように構成された、再利用工程につい
て、以下その動作を説明する。なお、（実施の形態１）
とはブロッケージを考慮した遅延見積工程６０５のみ異
なる。

【００４０】図７を用いてブロッケージを考慮した遅延
見積工程６０５の動作を説明する。図７において、１９
０１はスタイナーツリーによる配線工程、１９０２はブ
ロッケージ判定工程、１９０３はブロッケージ迂回配線
工程である。まず、スタイナーツリーによる配線工程１
９０１により配線を行う。次に、ブロッケージ判定工程
１９０２により、配線された経路にブロッケージが存在
するかどうかを確認する。経路にブロッケージがある場
合には、ブロッケージ迂回配線工程１９０３により、ブ
ロッケージの回りを沿う配線を行う。

【００４１】具体例を図６を用いて説明する。図６にお
いて、７０１は変更不要セル、７０２は再利用可能セ
ル、７０３はブロッケージである。

【００４２】まず、変更不要セル７０１から再利用可能
セル７０２に配線する過程において、スタイナーツリー
による配線工程１９０１により、配線経路は最短距離を
結ぶため破線７０５に示す経路見積となる。

【００４３】次に、ブロッケージ判定工程１９０２によ
り、工程１９０１で見積もった破線７０５の経路にはブ
ロッケージが存在するかどうかを確認する。この場合、
ブロッケージ７０３が存在するために、ブロッケージ迂
回配線工程１９０３を行なう。ブロッケージ迂回配線工
程１９０３では、ブロッケージ７０３の回りを沿う配線
を仮定するので、実線７０４のような経路となり、より
実際の配線に近い見積が可能となる。

【００４４】（実施の形態３）図８〜図１０は本発明の
（実施の形態３）を示す。図８は本発明の配線遅延を考
慮した再利用工程の処理フローの一例を示したものであ
る。

【００４５】図８において、２０１は同一種類セル抽出
工程、２０２は同一論理セル抽出工程、２０３は代用可
能な異種論理セル抽出工程、２０４はセル選択工程、８
０５は配線混雑度を考慮した遅延見積工程、２０６は遅
延最小セル選択工程である。

【００４６】このように構成された再利用工程につい
て、以下その動作を説明する。なお、上記の各実施の形
態とは配線混雑度を考慮した遅延見積工程８０５のみ異
なる。図１０を用いて配線混雑度を考慮した遅延見積工
程８０５の動作を説明する。

【００４７】図１０において、１９０１はスタイナーツ
リーによる配線工程、２００２は高混雑度領域判定工
程、２００３は高混雑度領域迂回配線工程である。ま
ず、スタイナーツリーによる配線工程１９０１により変
更不要セルと再利用可能セルの間の配線を行う。次に、
高混雑度領域判定工程２００２により、配線された経路
に規定以上の混雑度を持つ領域が存在するかどうかを確
認する。経路に規定以上の混雑度を持つ領域が存在する
場合には、高混雑度領域迂回配線工程２００３により、
規定以上の混雑度の領域をブロッケージとみなし領域の
回りを沿う配線を行う。

【００４８】具体例を図９を用いて説明する。図９にお
いて、９０１は変更不要セル、再利用可能セル９０２は
再利用可能セル、９０３は規定以上の混雑度を持つ領域
である。

【００４９】まず、変更不要セル９０１から再利用可能
セル９０２に配線する過程において、スタイナーツリー
による配線工程１９０１により、最短距離を結ぶため破
線９０５に示す経路見積となる。次に、高混雑度領域判
定工程２００２により、破線９０５の経路に規定以上の
混雑度を持つ領域が存在するかどうかを確認する。この
場合、経路に規定以上の混雑度の領域９０３があるの
で、高混雑度領域迂回配線工程２００３を行なう。

【００５０】高混雑度領域迂回配線工程２００３では、
混雑度の高い領域９０３をブロッケージと見なし、配線
はその領域を迂回する配線になる。この場合、実線９０
４の様に領域９０５の回りを沿う経路となる。このよう
に、配線混雑度を考慮することにより、経路９０４は経
路９０５より実際の配線に近い見積が可能となる。

【００５１】（実施の形態４）図１１〜図１３は本発明
の（実施の形態４）を示す。図１１は本発明の配線遅延
を考慮した再利用工程の処理フローの一例を示したもの
である。図１１において、２０１は同一種類セル抽出工
程、２０２は同一論理セル抽出工程、２０３は代用可能
な異種論理セル抽出工程、２０４はセル選択工程、１０
０５は配線遅延と配線混雑度を考慮した遅延見積工程、
２０６は遅延最小セル選択工程である。以上のように構
成された、再利用工程について、以下その動作を説明す
る。なお、上記の各実施の形態とは配線遅延と配線混雑
度を考慮した遅延見積工程１００５のみ異なる。

【００５２】図１３を用いて配線遅延と配線混雑度を考
慮した遅延見積工程１００５を説明する。図１３におい
て、１９０１はスタイナーツリーによる配線工程、２０
０２は高混雑度領域判定工程、２００３は高混雑度領域
迂回配線工程、２１０１は最小遅延選択工程である。

【００５３】まず、スタイナーツリーによる配線工程１
９０１により変更不要セルと再利用可能セルの間の配線
を行う。次に、高混雑度領域判定工程２００２により、
配線された経路に規定以上の混雑度を持つ領域が存在す
るかどうかを確認する。経路に規定以上の混雑度を持つ
領域が存在する場合には、高混雑度領域迂回配線工程２
００３により、規定以上の混雑度の領域をブロッケージ
とみなし領域の回りを沿う配線を行う。高混雑度領域判
定工程２００２と高混雑度領域迂回配線工程２００３は
配線上に規定以上の混雑度を持つ領域が存在しなくなる
まで繰り返し行う。最後に、最小遅延選択工程２１０１
により、各経路の中で、最小の遅延を持つ経路を選択す
る。その際、配線遅延には、それぞれの混雑度の係数を
かけたものを用いる。

【００５４】具体例を図１２を用いて説明する。図１２
において、１１０１は変更不要セル、１１０２は再利用
可能セル、１１０３は混雑度の高い領域、１１０４は混
雑度の高い領域１１０３よりも混雑度の低い領域であ
る。ここで、混雑度の高い領域１１０３の混雑度の重み
づけをα（＞１）、混雑度の低い領域１１０４の混雑度
の重みづけをβ（＞１）とする。ただし、α＞βの関係
である。１１０５〜１１０７は配線経路である。

【００５５】ここで変更不要セル１１０１から再利用可
能セル１１０２に配線する過程において、スタイナーツ
リーによる配線工程１９０１により、経路１１０５が配
線される。次に高混雑度領域判定工程２００２にて、配
線経路１１０５に混雑度の高い領域の存在を確認する。
この場合、混雑度の高い領域１１０３を含むので、高混
雑度領域迂回配線工程２００３を行なう。この高混雑度
領域迂回配線工程２００３では次の配線経路１１０６が
選択される。同様に、２回目の高混雑度領域判定工程２
００２により、配線経路１１０６の中に、混雑度の高い
領域１１０４が含まれるので、２回目の高混雑度領域迂
回配線工程２００３を行なう。２回目の高混雑度領域迂
回配線工程２００３では、配線経路１１０７が選択され
る。３回目の高混雑度領域判定工程２００２では、配線
経路１１０７中に混雑度の高い領域が含まれないので２
００２、２００３のループは終了する。

【００５６】次に、最小遅延選択工程２１０１では、各
配線経路すべての配線混雑度により重みづけされた配線
遅延を算出する。ここで、配線経路１１０５，１１０
６，１１０７のそれぞれ配線遅延をＤ１，Ｄ２，Ｄ３と
すると、配線混雑度の重みづけを考慮にいれた配線遅延
はそれぞれ、Ｄ１×（α＋β）、Ｄ２×α、Ｄ３とな
る。配線混雑度の重みづけを考慮にいれた配線遅延のな
かでもっとも小さいものを選択する。

【００５７】（実施の形態５）図１４〜図１６は本発明
の（実施の形態５）を示す。図１４は本発明の配線遅延
を考慮した再利用工程の処理フローの一例を示したもの
である。図１４において、２０１は同一種類セル抽出工
程、２０２は同一論理セル抽出工程、２０３は代用可能
な異種論理セル抽出工程、２０４はセル選択工程、６０
５はブロッケージを考慮した遅延見積工程、２０６は遅
延最小セル選択工程である。１２０７はタイミング充足
判定工程、１２０８はリピータセル挿入工程である。以
上のように構成された再利用工程について、以下その動
作を説明する。なお、上記の各実施の形態との違いは、
タイミング充足判定工程１２０７、リピータセル挿入工
程１２０８である。

【００５８】まず、遅延最小セル選択工程２０６で選択
されたセルを通るパスに関して、タイミング充足工程１
２０７でタイミングが充足するかどうかの判定を行う。
配線遅延が大きいためタイミングが充足しない場合は、
リピータセル挿入工程を行う。これにより、配線遅延の
削減ができタイミング改善が可能となる。

【００５９】具体例を図１５を用いて説明する。図１５
において１３０１、１３０２は変更不要セル、１１０３
は再利用可能セル、１３０４はリピータセルである。

【００６０】まず、変更不要セル１３０１から変更不要
セル１３０２の間の再利用可能セルを選択する過程にお
いて、遅延最小セル選択工程２０６で、再利用セル１３
０３が選ばれた場合、配線は１３０１→１３０３→１３
０２の経路となる。次にタイミング充足判定工程１２０
７にて、この１３０１→１３０３→１３０２の経路でタ
イミングが充足するかどうかを判定する。ここで、再利
用可能セル１３０３から１３０２までの配線遅延が大き
いためタイミング充足しなければ、リピータセル挿入工
程１２０８を行なう。この場合、再利用可能セル１３０
３の後に、リピータセル１３０４を挿入する工程とな
る。これにより１３０３から１３０２までの配線遅延を
削減することができタイミングの改善が図られる。

【００６１】次に本発明を実現するための、スペアセル
の配置方法について、図１６を用いて具体例を説明す
る。図１６において、１４０１は区切られたリージョ
ン、１４０１はスペアセルグループ、１４０２はリピー
タセル、１４０４は配線リソースである。

【００６２】まず、チップをリージョン１４０１の様に
分け、そのリージョン単位で数種類のスペアセルを１セ
ットとしたスペアセルグループ１４０２を配置する。こ
れにより同一種類のスペアセルがチップ内の一点に集中
することを防げる。

【００６３】また、スペアセルグループの重心部にはリ
ピータセル１４０３を配置する。これにより、スペアセ
ルの近傍に必ずリピータセルが存在し、別リージョンの
セルと配線する際にもリピータセル経由で配線すること
が可能となる。

【００６４】また、スペアセルグループの回りには配線
リソース１４０４を確保しておく。これにより、スペア
セルを使用する際に未配線を回避することができる。（実施の形態６）図１７と図１８は本発明の（実施の形
態６）を示す。

【００６５】図１７は本発明の配線遅延を考慮した再利
用工程の処理フローの一例を示したものである。図１７
において、２０１は同一種類セル抽出工程、２０２は同
一論理セル抽出工程、２０３は代用可能な異種論理セル
抽出工程、２０４はセル選択工程、６０５はブロッケー
ジを考慮した遅延見積工程、２０６は遅延最小セル選択
工程である。１２０７はタイミング充足判定工程、１５
０８はセル交換工程である。以上のように構成された、
再利用工程について、以下その動作を説明する。なお、
上記の各実施の形態との違いは、セル交換工程１５０８
である。

【００６６】まず、遅延最小セル選択工程２０６で選択
されたセルを通るパスに関して、タイミング充足工程１
２０７でタイミングが充足するかどうかの判定を行う。
タイミングが充足しない場合は、セル交換工程１５０８
を行う。セル交換工程１５０８においては、遅延最小セ
ル選択工程２０６で選択されたセルと、タイミング制約
において余裕のあるパスに含まれるセルとの交換を行
う。これにより、配線遅延の削減ができタイミング改善
が可能となる。

【００６７】具体例を図１８を用いて説明する。図１８
において１６０１、１６０２は変更不要セル、１６０３
は再利用可能セル、１６０４は変更不要セルである。ま
ず、変更不要セル１６０１から変更不要セル１６０２の
間の再利用可能セルを選択する過程において、遅延最小
セル選択工程２０６で、再利用セル１６０３が選ばれた
場合、配線は１６０１→１６０３→１６０２の経路とな
る。

【００６８】次にタイミング充足判定工程１２０７に
て、この１６０１→１６０３→１６０２の経路でタイミ
ングが充足するかどうかを判定する。ここで、配線遅延
が大きいためタイミング充足しなければ、セル交換工程
１５０８を行なう。この場合では、再利用可能セル１６
０３とタイミング制約的に余裕のあるパスに含まれる変
更不要セル１６０４を交換する工程となる。これにより
この１６０１→１６０４→１６０２の配線経路となり、
配線遅延を削減することができる。

【００６９】

【発明の効果】以上のようにセルを再利用する際に、配
線長見積にもとづいたタイミング解析によりセルを選択
できるので、可能な限りタイミングエラーを削減でき
る。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）の概略図

【図２】同実施の形態の配線遅延を考慮した再利用工程
のフロー図

【図３】同実施の形態のセル抽出の具体例の説明図

【図４】同実施の形態の最短のセルの選択の具体例の説
明図

【図５】本発明の（実施の形態２）の配線遅延を考慮し
た再利用工程のフロー図

【図６】同実施の形態のブロッケージを考慮した遅延見
積工程図

【図７】同実施の形態の遅延見積工程のフロー図

【図８】本発明の（実施の形態３）の配線遅延を考慮し
た再利用工程のフロー図

【図９】同実施の形態の配線混雑度を考慮した遅延見積
工程図

【図１０】同実施の形態の配線混雑度を考慮した遅延見
積工程のフロー図

【図１１】本発明の（実施の形態４）の配線遅延を考慮
した再利用工程のフロー図

【図１２】同実施の形態のスタイナーツリーと配線混雑
度を考慮した遅延見積工程図

【図１３】同実施の形態の配線遅延と配線混雑度を考慮
した遅延見積工程のフロー図

【図１４】本発明の（実施の形態５）の配線遅延を考慮
した再利用工程のフロー図

【図１５】同実施の形態のリピータセル挿入工程図

【図１６】同実施の形態のスペアセル配置の説明図

【図１７】本発明の（実施の形態６）の配線遅延を考慮
した再利用工程のフロー図

【図１８】同実施の形態のセル交換工程図

【図１９】従来例の概略図

【図２０】従来例における配置を考慮した再利用工程の
フロー図

【図２１】従来例における再利用工程における距離制限
の例の説明図

【符号の説明】

１０１変更前ＨＤＬ１０２変更後ＨＤＬ１０３ＨＤＬ比較工程１０４，１０５合成工程１０６ＨＤＬ変更情報１０７変更前ゲートレベルネットリスト１０８変更後ゲートレベルネットリスト１０９セル配置工程１１０ゲートレベル比較工程１１１再利用可能セル１１２新規セル１１３変更不要セル１１４配置情報１１５配線遅延を考慮した再利用工程１１６最終ゲートレベルネットリスト１１７スペアセル配置工程２０１同一種類セル抽出工程２０２同一論理セル抽出工程２０３代用可能な異種論理セル抽出工程２０４セル選択工程２０５スタイナーツリーでの遅延見積工程２０６遅延最小セル選択工程７０１，９０１，１１０１，１３０１，１３０２，１６
０１，１６０２変更不要セル６０５ブロッケージを考慮した遅延見積工程７０２，９０２，１１０２，１３０３，１６０３再
利用可能セル７０３ブロッケージ領域７０４ブロッケージを考慮にいれた配線経路７０５，９０５，１５０５スタイナーツリーによる
配線経路８０５配線混雑度を考慮した遅延見積工程９０３配線混雑度が高い領域９０４配線混雑度を考慮した配線経路１００５配線遅延と配線混雑度を考慮した遅延見積
工程１１０３配線混雑度が高い領域１１０４配線混雑度が比較的低い領域１１０５，１１０６，１１０７配線混雑度と配線遅
延を考慮した配線経路１２０７タイミング充足判定工程１２０８リピータセル挿入工程１３０４，１４０３リピータセル１４０１リージョン１４０２スペアセルグループ１４０４配線リソース１５０８セル交換工程１６０４再利用可能セル１７０１，１７０３高駆動２入力ＮＡＮＤ１７０２，１７０４高駆動２入力ＮＯＲ１７０５低駆動２入力ＮＡＮＤ１７０６低駆動２入力ＮＯＲ１７０７，１７０９２入力ＡＮＤ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 17/50 ６５８Ｇ０６Ｆ 17/50 ６５８ＵＨ０１Ｌ 21/82 Ｈ０１Ｌ 21/82 Ｃ 27/04 27/04 Ｄ 21/822 Ｆターム(参考） 5B046 AA08 BA03 BA04 JA03 5F038 CA17 CA18 CD05 CD09 EZ09 EZ20 5F064 BB05 BB06 DD24 DD26 DD50 EE03 EE08 EE15 EE47 HH06 HH08

Claims

【特許請求の範囲】

【請求項１】ＨＤＬを変更して所望する論理を合成する
に際し、ＨＤＬ変更前にスペアセルを配置しておくスペアセル配
置工程と、ＨＤＬ変更後に再利用可能セルを選択するセル選択工程
と、前記セル選択工程により選ばれたセルを含むパスの配線
遅延見積をスタイナーツリーにより行なう配線遅延見積
工程と、前記配線遅延見積工程により見積もられたパスの中から
遅延最小パスに含まれるセルを選択する最小遅延セル選
択工程とを有し、前記スペアセル配置工程の配置情報と
論理の変更により不要になったセルと、予め用意したス
ペアセルの再利用可能セルのうちで所望する論理を合成
するに必要なセルを前記セル選択工程と配線遅延見積工
程および前記最小遅延セル選択工程とで決定してＨＤＬ
変更後論理を合成する半導体集積回路の論理合成方法。
【請求項２】配線遅延見積工程は、ブロッケージを考慮
し配線遅延見積することを特徴とする請求項１記載の半
導体集積回路の論理合成方法。
【請求項３】配線遅延見積工程は、配線混雑度を考慮し
配線遅延見積する請求項１記載の半導体集積回路の論理
合成方法。
【請求項４】配線遅延見積工程は、配線遅延と配線混雑
度との評価関数をもとに経路を決め配線遅延見積する請
求項１記載の半導体集積回路の論理合成方法。
【請求項５】スペアセル配置工程は、論理を補うための
セルの他にタイミング保証のためにバッファで高駆動能
力を持つリピータセルを予め用意し、低駆動セルが長い
配線長を持つ場合には間にリピータセルを挿入する請求
項１記載の半導体集積回路の論理合成方法。
【請求項６】スペアセル配置工程は、チップをリージョ
ンに分けそのリージョン単位で数種類のスペアセル１セ
ットをスペアセルグループとして配置する請求項５記載
の半導体集積回路の論理合成方法。
【請求項７】スペアセル配置工程は、スペアセルグルー
プの重心部にリピータセルを配置する請求項５記載の半
導体集積回路の論理合成方法。
【請求項８】スペアセル配置工程は、スペアセルの回り
に配線リソースを残しておくことを特徴とする請求項５
記載の半導体集積回路の論理合成方法。
【請求項９】セル選択工程は、タイミング違反している
パス中でネックとなるセルを抽出するセル抽出工程と、
前記セル抽出工程により抽出されたセルを近傍で使用し
ているセルに置き換えるセル置換工程とを有する請求項
１記載の半導体集積回路の論理合成方法。