JP2000068381A - Ｌｓｉの自動レイアウト方法、及びｌｓｉの自動レイアウトプログラムを記録した記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩレイアウト設計において、短い処理時
間で、遅延違反パスを無くすか、若しくは遅延違反パス
を低減させたレイアウトの設計を行うことが可能なＬＳ
Ｉの自動レイアウト方法、及びＬＳＩの自動レイアウト
プログラムを記録した記録媒体を提供する。 【解決手段】 ＬＳＩのレイアウト設計において用いら
れるＬＳＩの自動レイアウト方法において、初期配置の
レイアウト（ステップＳ１０３）に対して、クリティカ
ルパスを抽出し（ステップＳ１０４）、この抽出された
クリティカルパスにバッファを挿入した後に（ステップ
Ｓ１０６）、タイミングドリブン改良配置を行うことに
より（ステップＳ１０７）、遅延違反パスが無いか、若
しくは遅延違反パスが少ないレイアウト結果を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩの自動レイ
アウト方法、及びＬＳＩの自動レイアウトプログラムを
記録した記録媒体に関し、特に違反遅延パスの少ないレ
イアウト結果を得ることが可能なＬＳＩの自動レイアウ
ト方法、及びＬＳＩの自動レイアウトプログラムを記録
した記録媒体に関する。

【０００２】

【従来の技術】従来、ＬＳＩの開発においては、回路規
模が増大していることや、製品寿命が短くなっているこ
と等から、開発効率を向上させることが課題となってい
る。

【０００３】開発効率を向上させるためには、ＬＳＩの
自動レイアウトが特に有効であるとされている。そこ
で、従来のＬＳＩの設計技術について以下に説明する。

【０００４】まず、第１のＬＳＩの設計技術の従来技術
として、特開平１０−７４８４２号公報において開示さ
れた「ＬＳＩレイアウト設計方法およびＬＳＩ」につい
て説明する。

【０００５】この第１の従来技術は、短い処理時間でＬ
ＳＩのタイミング制約が確実に満たされるようにＬＳＩ
の設計を行うことを目的とする技術である。

【０００６】そのために、この従来技術の第１例は、レ
イアウト上においてタイミング制約に関係するフリップ
フロップ同士の接続関係を表す、フリップフロップネッ
トリストを生成し、この生成されたフリップフロップネ
ットリストに基づき、まず各フリップフロップの配置を
決定した上で、レイアウト設計を行うものである。

【０００７】即ち、ＬＳＩを構成する膨大な数のセルの
配置を一度に行うのではなく、より数の少ないフリップ
フロップのみをまず配置するので、処理時間を大幅に短
縮することができ、かつ、タイミング制約が確実に満た
される配置を実現することができるとしている。

【０００８】次に、第２のＬＳＩの設計技術の従来技術
として、特開平７−２４９０５８号公報において開示さ
れた「集積回路設計装置」について説明する。

【０００９】この第２の従来技術は、レイアウト設計の
処理時間を短縮しつつ、信号遅延を軽減することが可能
な集積回路設計装置を提供することを目的とする技術で
ある。

【００１０】そのために、この従来技術の第２例は、複
数の論理セルからなる論理セルグループの内部配線及び
各論理セルグループ間の配線の長さを見積もる仮配線長
見積り手段と、この見積もられた配線長を基に、各論理
セル間の遅延時間を計算する遅延時間解析手段とを備
え、所定のネット遅延時間制約の下で、パス遅延が最小
になるように、論理セルの所属グループを決定あるいは
変更することとしている。

【００１１】次に、第３のＬＳＩの設計技術の従来技術
として、特開平５−３２４７６０号公報において開示さ
れた「論理回路自動合成装置」について説明する。

【００１２】この従来技術の第３例は、遅延制約を満足
した論理回路を提供することを目的とする技術である。

【００１３】そのために、この従来技術の第３例は、論
理回路自動合成装置に、論理構造と電気的制約条件とを
入力として新たな論理素子を生成し、または信号の削除
や追加に伴う論理素子の再割り付けを行い、この論理素
子をその電気的特性と共にテクノロジライブラリに登録
する論理素子生成手段を備えることとしている。

【００１４】その結果、論理素子生成手段を利用して生
成した論理素子を使って遅延違反を起こしている経路上
の論理素子を併合させるように構成しているため、テク
ノロジライブラリ内の論理素子品ぞろえ不足から起こる
回路品質の低下を抑制し、高い遅延改善能力を発揮でき
るとしている。

【００１５】このように、ＬＳＩの設計技術の従来技術
としては種々のものが提案されているが、ＬＳＩの微細
化に伴い、配線による遅延時間の増加が支配的になって
おり、また、ＬＳＩが大規模化したこと等から、タイミ
ング制約を考慮した自動配置だけでは、パス制約を守っ
て配置することは難しい。

【００１６】そこで、レイアウトの配置後にクリティカ
ルパスを抽出し、クリティカルパスを構成するネットの
中で遅延エラーを削減できるネットに対してバッファを
挿入するという技術が提案されている。

【００１７】例えば、従来技術の第４例として、特開平
９−１７８７５号公報に開示された「半導体装置の自動
レイアウト方法」について説明する。この第４の従来技
術では、タイミングドリブン配置後に配置結果あるいは
配線までの結果でクリティカルパスを抽出し、クリティ
カルパスを構成するネットの中で遅延エラーを削減でき
るネットに対してバッファを挿入している。

【００１８】さらに、従来技術の第５例として、特開平
６−６１３４８号公報に開示された「ＬＳＩの配置処理
方式」におけるタイミングドリブン配置でも同様に、レ
イアウトの配置後にクリティカルパスを抽出している。

【００１９】

【発明が解決しようとする課題】しかしながら、上述の
第１の従来技術においては、クリティカルパス上のフリ
ップフロップに関わるセルをフリップフロップ間の最短
経路上に配置しているが、セル間の遅延時間の考慮を行
っていないため、セル間の配線遅延の影響によりタイミ
ング制約値を満たさないという問題点を有している。

【００２０】即ち、上述の第１の従来技術においては、
設計のための処理時間を短縮するためにフリップフロッ
プのみに注目して設計を行うとしているが、論理素子の
内部遅延よりも配線遅延のほうが支配的となっている現
在においては、セル間の配線遅延の影響によりタイミン
グ制約値の条件を満たさないという問題点を有してい
る。

【００２１】また、上述の第２の従来技術においては、
遅延制約値を満足させるために、論理セルの所属グルー
プを変更しているが、ＬＳＩの大規模化が進展している
現在にあっては、変更先の所属グループが多大になり処
理時間の増大を招くという問題点を有している。

【００２２】また、上述の第３の従来技術においては、
様々な種類の論理素子を生成して併合することにより遅
延制約値を満足する論理回路を設計するとしているが、
前述のように、論理素子の内部遅延よりも配線遅延のほ
うが支配的となっている現在においては、たとえ併合を
行っても、論理素子間の配線遅延の影響により、遅延制
約値を満足しないという問題点を有している。

【００２３】また、上述の第４の従来技術では、配置後
にクリティカルパスを構成するネットの中で遅延エラー
を削減できるネットすべてに対してバッファを挿入して
いるために、挿入するバッファ数が増え、収容性が悪化
するという問題点を有し、また、パス遅延時間を改善す
るための挿入対象となるネットは、配線長が長いネット
に効果があり、挿入されたネットの遅延時間は削減され
るが、必ずしもパス制約値を守るとは限らないという問
題点を有している。

【００２４】さらに、上述の第５の従来技術では、配置
の処理段階において配線長の長くなるネットを持つパス
がクリティカルパスとして抽出されやすくなり、このよ
うな配線長が長くなるネットを無理に短くしようとして
おり、結果的に配置が最適化されないという問題点を有
している。

【００２５】特にフロアプランのあるレイアウトにおい
て、タイミングドリブン配置を行った場合に、あるグル
ープに属するブロックの配置は、そのグループが属する
配置領域に配置されることになり、物理的にパス制約値
を守った配置をできない場合がある。このようなパスを
タイミングドリブン配置では、無理にパス制約値を守ろ
うとして配置するために他のパスにも影響を及ぼし、結
果としてパス制約違反を多く発生する。また、タイミン
グドリブン配置では遅延計算を行いながら、繰り返しブ
ロックの配置位置を変更するため、物理的にパス制約値
を守れないパスの配置に処理時間がかかるという問題点
を有している。

【００２６】本発明は上記事情に鑑みなされたもので、
ＬＳＩレイアウト設計において、短い処理時間で、遅延
違反パスを無くすか、若しくは遅延違反パスを低減させ
たレイアウトの設計を行うことが可能なＬＳＩの自動レ
イアウト方法、及びＬＳＩの自動レイアウトプログラム
を記録した記録媒体を提供することを目的とする。

【００２７】

【課題を解決するための手段】請求項１記載の発明は、
ＬＳＩのレイアウト設計において用いられるＬＳＩの自
動レイアウト方法において、初期配置のレイアウトに対
して、クリティカルパスを抽出し、該抽出されたクリテ
ィカルパスにバッファを挿入した後に、タイミングドリ
ブン改良配置を行うことにより、遅延違反パスが無い
か、若しくは遅延違反パスが少ないレイアウト結果を得
ることを特徴とする。

【００２８】請求項２記載の発明は、ＬＳＩのレイアウ
ト設計において用いられるＬＳＩの自動レイアウト方法
において、既存の配置手法を用いて、レイアウトの初期
配置を行う初期配置工程と、前記初期配置工程において
配置されたレイアウトにおいて、所定のパス遅延制約値
を違反する可能性のあるパスをクリティカルパスとして
抽出するクリティカルパス抽出工程と、前記クリティカ
ルパス抽出工程において抽出されたクリティカルパスを
構成するネットのうち、バッファ挿入の対象となるネッ
トを決定して、該決定されたネットにバッファを挿入す
るバッファ挿入配置工程と、前記バッファ挿入配置工程
においてバッファが挿入されたレイアウトに対して、前
記パス遅延制約値を違反しないように、レイアウトの改
良配置を行うタイミングドリブン改良配置工程とを有す
ることを特徴とする。

【００２９】請求項３記載の発明は、請求項２記載の発
明において、前記既存の配置手法が、二次計画法、Ｍｉ
ｎ−Ｃｕｔ法、及びペア交換法のうちの少なくともいず
れか１つにより行われることを特徴とする。

【００３０】請求項４記載の発明は、請求項２又は３に
記載の発明において、前記クリティカルパス抽出工程
が、前記パスの論理素子の内部遅延時間と、下記式
（１）により与えられる該パスを構成する前記ネットの
配線遅延時間ｄ_w との合計であるパス遅延時間が、前記
所定のパス遅延制約値を違反する可能性のあるパスをク
リティカルパスとして抽出する工程であることを特徴と
する。 ｄ_w ＝ｒ₁ （ｃ₀ ・ｌ＋ｃ₁ ）＋ｒ₀ ・ｃ₀ ・ｌ² ／２ ・・・（１） （ｃ₀ ：配線の単位長あたりの容量、ｃ₁ ：ネット接続
する入力端子の端子容量の合計、ｒ₀ ：配線の単位長あ
たりの抵抗、ｒ₁ ：出力端子の出力抵抗、ｌ：ネットの
配線長）

【００３１】請求項５記載の発明は、請求項４記載の発
明において、前記ネットの配線長ｌは、擬似的にスタイ
ナー木を作成し、該作成されたスタイナー木よりネット
の仮想配線長を求め、該求めたネットの仮想配線長に対
して、係数α（α＞１．０）を乗算した値により与えら
れることを特徴とする。

【００３２】請求項６記載の発明は、請求項２から５の
いずれかに記載の発明において、前記バッファ挿入配置
工程において決定される、前記バッファが挿入されるネ
ットが、前記クリティカルパス抽出工程において抽出さ
れたクリティカルパスを構成するネットのうち、前記レ
イアウト上のグループ間を渡るネット、及びグループ内
のネットのうちで配線長の長いネットのうちの少なくと
も一方であることを特徴とする。

【００３３】請求項７記載の発明は、請求項２から６の
いずれかに記載の発明において、前記ＬＳＩのレイアウ
ト設計において必要な情報として、前記ＬＳＩを構成す
る論理素子間の論理接続関係の情報である論理接続情報
と、前記設計するＬＳＩのサイズ、各論理素子の種類別
のサイズ、各論理素子の種類別の端子位置、及び配線の
幅のうちの少なくとも１つ以上を含む物理ライブラリ情
報と、前記レイアウトを構成する配線の単位面積当たり
の容量、抵抗値その他の論理素子間の配線の遅延値を計
算するための情報、及び各論理素子の内部遅延値の情報
のうちの少なくとも１つ以上を含む遅延ライブラリ情報
と、前記レイアウトを構成するパスの信号伝搬時間に対
しての制約時間をパス遅延制約値として含むパス遅延制
約情報とのうちの少なくとも１つ以上の情報を入力する
ための情報入力工程を有することを特徴とする。

【００３４】請求項８記載の発明は、請求項２から７の
いずれかに記載の発明において、前記ＬＳＩにおける外
部端子の配置位置、ハードマクロの配置、論理素子間の
接続関係、信号の流れに基づき複数のブロックをグルー
プ化した情報、該グループ化されたグループのサイズ、
及び該グループ化されたグループの配置のうちの少なく
とも１以上の情報を含むフロアプラン情報を入力するフ
ロアプラン入力工程を有することを特徴とする。

【００３５】請求項９記載の発明は、請求項２から８の
いずれかに記載の発明において、前記タイミングドリブ
ン改良配置工程において得られた配置結果により配線処
理を行う配線工程を有することを特徴とする。

【００３６】請求項１０記載の発明は、ＬＳＩのレイア
ウト設計において用いられるＬＳＩの自動レイアウトプ
ログラムを記録した記録媒体において、前記ＬＳＩのレ
イアウト設計において必要な情報として、前記ＬＳＩを
構成する論理素子間の論理接続関係の情報である論理接
続情報と、前記設計するＬＳＩのサイズ、各論理素子の
種類別のサイズ、各論理素子の種類別の端子位置、及び
配線の幅のうちの少なくとも１つ以上を含む物理ライブ
ラリ情報と、前記レイアウトを構成する配線の単位面積
当たりの容量、抵抗値その他の論理素子間の配線の遅延
値を計算するための情報、及び各論理素子の内部遅延値
の情報のうちの少なくとも１つ以上を含む遅延ライブラ
リ情報と、前記レイアウトを構成するパスの信号伝搬時
間に対しての制約時間をパス遅延制約値として含むパス
遅延制約情報とのうちの少なくとも１つ以上の入力され
た情報と、前記ＬＳＩにおける外部端子の配置位置、ハ
ードマクロの配置、論理素子間の接続関係、信号の流れ
に基づき複数のブロックをグループ化した情報、該グル
ープ化されたグループのサイズ、及び該グループ化され
たグループの配置のうちの少なくとも１つ以上の入力さ
れた情報とを用い、既存の配置手法を用いて、レイアウ
トの初期配置を行い、前記初期配置されたレイアウトに
おいて、所定のパス遅延制約値を違反する可能性のある
パスをクリティカルパスとして抽出し、前記抽出された
クリティカルパスを構成するネットのうち、バッファ挿
入の対象となるネットを決定して、該決定されたネット
にバッファを挿入し、前記バッファが挿入されたレイア
ウトに対して、前記パス遅延制約値を違反しないよう
に、レイアウトの改良配置を行い、前記改良配置により
得られた配置結果により配線処理を行うプログラムが記
録されていることを特徴とする。

【００３７】本発明の作用を以下に説明する。従来の自
動レイアウト方法では、タイミングドリブン配置を行
い、その後にクリティカルパスを抽出し、中継バッファ
を挿入していた。本発明では、クリティカルパスを抽出
し、中継バッファを挿入した後に、タイミングドリブン
改良配置を行っている。従って、短い処理時間で、従来
より挿入バッファ数を減らし、遅延違反パスを無くす
か、若しくは遅延違反パスの少ないレイアウト結果を得
ることができる。

【００３８】

【発明の実施の形態】次に、本発明に係るＬＳＩの自動
レイアウト方法、及びＬＳＩの自動レイアウトプログラ
ムを記録した記録媒体の実施形態について、図面を参照
して説明する。

【００３９】まず、本発明に係るＬＳＩの自動レイアウ
ト方法の一実施形態について図１を参照して説明する。
図１に、本発明に係るＬＳＩの自動レイアウト方法の一
実施形態のフローチャートを示す。

【００４０】図１に示されるように、本発明に係るＬＳ
Ｉの自動レイアウト方法の一実施形態においては、情報
入力工程（ステップＳ１０１）、フロアプラン情報入力
工程（ステップＳ１０２）、初期配置工程（ステップＳ
１０３）、クリティカルパス抽出工程（ステップＳ１０
４）、バッファ挿入ネットの決定工程（ステップＳ１０
５）、バッファ挿入配置工程（ステップＳ１０６）、タ
イミングドリブン改良配置工程（ステップＳ１０７）、
及び配線工程（ステップＳ１０８）により構成されてい
る。

【００４１】情報入力工程（ステップＳ１０１）は、違
反パスの少ないレイアウト結果を得るために、論理接続
情報、物理ライブラリ情報、遅延ライブラリ情報、パス
遅延制約情報等のレイアウト設計を行う上で必要となる
情報を入力する工程である。ここで、上述の各情報につ
いては後述する。

【００４２】フロアプラン情報入力工程（ステップＳ１
０２）は、フロアプラン情報を入力する工程である。

【００４３】初期配置工程（ステップＳ１０３）は、既
存の配置手法を用いて初期配置を行う工程である。

【００４４】クリティカルパス抽出工程（ステップＳ１
０４）は、パス遅延制約値を違反する可能性のあるクリ
ティカルパスを抽出する工程である。

【００４５】バッファ挿入ネットの決定工程（ステップ
Ｓ１０５）は、抽出したクリティカルパス上のネットに
おいてバッファ挿入の対象となるネットを決定する工程
である。

【００４６】バッファ挿入配置工程（ステップＳ１０
６）は、ネットにバッファを挿入し、配置する工程であ
る。

【００４７】タイミングドリブン改良配置工程（ステッ
プＳ１０７）は、パス遅延制約値を違反しないで改良配
置を行う工程である。

【００４８】配線工程（ステップＳ１０８）は、配置結
果に基づき配線処理を行う工程である。

【００４９】なお、本発明に係るＬＳＩの自動レイアウ
ト方法は、図１に示されるような工程順序に限定される
ものではなく、例えば、ステップＳ１０１と、ステップ
Ｓ１０２の工程順序をいれかえるというように、その他
適宜に変形実施が可能である。

【００５０】次に、図１を参照して、本発明に係るＬＳ
Ｉの自動レイアウト方法の一実施形態の動作についてさ
らに詳細に説明する。

【００５１】前述のように、ステップＳ１０１は情報入
力ステップであり、レイアウト設計に必要な情報を入力
する。必要な情報として、論理接続情報、物理ライブラ
リ情報、遅延ライブラリ情報、及びパス遅延制約情報の
うちの少なくとも１つ以上の情報を入力する。

【００５２】「論理接続情報」とは、回路を構成する論
理素子（ゲート）間の論理接続関係の情報である。

【００５３】「物理ライブラリ情報」とは、設計するＬ
ＳＩのサイズ、各ゲートの種類別のサイズや端子位置、
及び配線の幅その他のＬＳＩのレイアウトを行う上での
必要な情報である。

【００５４】「遅延ライブラリ情報」とは、配線の単位
面積あたりの容量、抵抗値等の論理素子間の配線の遅延
値を計算するための情報、及び各ゲートの内部遅延値等
の情報である。

【００５５】「パス遅延制約情報」については、図２を
参照しつつ説明する。図２に、本発明における初期配置
結果の一例のブロック図を示す。

【００５６】図２において、３０１、３０６、及び３０
９はフリップフロップ（ＦＦ）であり、３０２、３０
３、３０４、３０５、３０７、及び３０８は論理素子
（ゲート）である。なお、本明細書においては、フリッ
プフロップ等の論理素子をゲートともいう。

【００５７】各フリップフロップ、及びその他の各ゲー
ト間は、ネット４０１〜４０７により接続されている。
さらに、各フリップフロップ、及び各ゲートは、図２に
示されるように、グループ２０１、グループ２０２、及
びグループ２０３というようにグループ分けされてい
る。

【００５８】図２に示すように論理回路においてフリッ
プフロップ３０１、３０６間に、ゲート３０２、ゲート
３０３、及びゲート３０５が、ネット４０１、ネット４
０２、ネット４０３、及びネット４０５で接続され、こ
れらは１つのパスを形成する。

【００５９】ここで、本明細書において使用される「パ
ス」とは、例えば、ゲート３０１の出力端子Ｐ２から、
ゲート３０２の入力端子Ｐ３、ゲート３０２の出力端子
Ｐ４、ゲート３０３の入力端子Ｐ５、ゲート３０３の出
力端子Ｐ６、ゲート３０５の入力端子Ｐ９、ゲート３０
５の出力端子Ｐ１０を通過し、フリップフロップ３０６
の入力端子Ｐ１１に到達する信号の流れをいう。

【００６０】従って、同様に、フリップフロップ３０
１、及び３０９間にゲート３０２、ゲート３０４、ゲー
ト３０７、及びゲート３０８が、ネット４０１、ネット
４０２、ネット４０４、ネット４０６、及びネット４０
７が接続され、フリップフロップ３０１の出力端子Ｐ２
から各ゲートの各端子Ｐ３、Ｐ４、Ｐ７、Ｐ８、Ｐ１
３、Ｐ１４、Ｐ１５、Ｐ１６の経路を通過し、フリップ
フロップ３０９の入力端子Ｐ１７に到達する信号の流れ
がまた別のパスとして存在している。

【００６１】このようにフリップフロップ間の繋がりを
パスといい、このパスの信号伝搬時間（以降、パス遅延
時間と呼ぶ）に対しての制約時間をパス遅延制約値（あ
るいは、タイミング制約値）という。

【００６２】従って、前述の「パス遅延制約情報」と
は、レイアウトを構成するパスの信号伝搬時間に対して
の制約時間をパス遅延制約値として含むパス遅延制約情
報のことをいう。

【００６３】次に、ステップＳ１０２でフロアプラン情
報を入力する。フロアプラン情報とは外部端子の配置位
置、ハードマクロの配置、ゲート間の接続関係、信号の
流れに基づき複数のブロックをグループ化した情報、そ
のグループのサイズ、及び配置等の情報である。

【００６４】次に、ステップＳ１０３では、ステップＳ
１０１、及びステップＳ１０２で入力した情報を基にレ
イアウトの初期配置を行う。初期配置については、二次
計画法、Ｍｉｎ−Ｃｕｔ法、若しくはペア交換法などの
既存の手法を用いて配置する。ただし、本発明において
使用される初期配置の手法としては、上記手法に限定さ
れるものではなく、その他の種々の手法を用いることが
できる。本発明においては、初期配置そのものは本発明
の要旨を構成するものではないからである。

【００６５】また、この時点では、クリティカルパスを
抽出するための配置であるため、処理時間を短縮するた
めに大まかな配置結果でも構わない。このステップＳ１
０３における初期配置の結果について、図２に示す。

【００６６】図２に示されるように、フリップフロップ
３０１、ゲート３０２、ゲート３０３、及びゲート３０
４がグループ２０１に属しており、ゲート３０５及びフ
リップフロップ３０６がグループ２０２に属しており、
ゲート３０７、ゲート３０８、及びフリップフロップ３
０９がグループ２０３に属している。

【００６７】そして、グループ２０１、グループ２０
２、及びグループ２０３の大きさとチップ上の配置が決
められ、それぞれのゲートは、各グループの領域内に配
置される。

【００６８】次に、ステップＳ１０４では、ステップＳ
１０３の配置結果よりステップＳ１０１で入力したパス
制約値を違反する可能性のあるクリティカルパスを抽出
する。

【００６９】パス遅延時間は信号が通過するゲートの内
部遅延時間と各ネットの配線遅延時間との合計で表せ
る。更にネットの配線遅延時間ｄ_w は、次式（１）で近
似される。ただし、本発明において用いられるネットの
配線遅延時間としては、次式（１）により与えられるも
の以外であっても良い。 ｄ_w ＝ｒ₁ （ｃ₀ ・ｌ＋ｃ₁ ）＋ｒ₀ ・ｃ₀ ・ｌ² ／２ ・・（１） （ｃ₀ ：配線の単位長あたりの容量、ｃ₁ ：ネット接続
する入力端子の端子容量の合計、ｒ₀ ：配線の単位長あ
たりの抵抗、ｒ₁ ：出力端子の出力抵抗、ｌ：ネットの
配線長）

【００７０】ここで、ネットの配線長を求める際には、
疑似的にスタイナー木を作成し、スタイナー木よりネッ
トの仮想配線長を求める。求めたネットの仮想配線長に
対して係数α（＞１．０）を乗算した値をネットの配線
長とする。

【００７１】各ネットの配線長を求め、（１）式より各
ネットの遅延時間が求まる。各ネットの遅延時間と各ゲ
ートの内部遅延時間とからパス毎のパス遅延時間が計算
され、パス遅延制約値を超えるパスをクリティカルパス
として抽出する。

【００７２】ここで、図２に示されるレイアウトを一例
として、各ゲートの内部遅延時間（Ｔは時間の単位）の
表を図５に表１として示し、図２の初期配置結果の各ネ
ットの配線長（Ｌは線長の単位）と配線遅延時間との関
係を図６に表２として示す。

【００７３】図５、及び図６に示される表１、及び表２
に示される結果から、フリップフロップ３０１、３０６
間のパス遅延時間は、１７．５Ｔと計算され、このパス
のパス遅延制約値を１５Ｔとすると、このパスがクリテ
ィカルパスとして抽出されることになる。

【００７４】また、同様にフリップフロップ３０１、３
０９間のパス遅延時間は、１８．７５Ｔと計算され、こ
のパスのパス遅延制約値も１５Ｔとすると、このパスも
クリティカルパスとして抽出されることとなる。以上
が、図１に示される、ステップＳ１０４のクリティカル
パス抽出工程の動作である。なお、クリティカルパス抽
出工程の説明では、ゲートの遅延時間や、各ネットの配
線長と遅延時間とを、図５、及び図６に示される表１、
及び表２に示される例を用いて説明したが、ゲートの遅
延時間や、各ネットの配線長と遅延時間とは、その他に
も任意の値をとることができ、図５や図６の表に示され
る値に限定されるものではない。

【００７５】次に、ステップＳ１０５では、ステップＳ
１０４で抽出したクリティカルパスを解析し、クリティ
カルパスを構成するネットの配線長とそのゲートの出力
端子の出力抵抗に基づき、当該パス全体の遅延エラーを
解消可能なネットを選択する。

【００７６】そして、このネットの中でグループ間を渡
るネット、若しくはグループ内ネットの中で線長の長い
ネットという制約を付け、バッファ挿入の対象となるネ
ットを限定し、このネットをバッファ挿入ネットとして
決定する。

【００７７】上記の（１）式より、配線遅延時間は配線
長の２乗に比例して増加することから、配線長の長いネ
ットに対してバッファゲートを挿入することによってネ
ットの配線遅延時間を小さくすることができる。バッフ
ァゲートの出力端子抵抗によりバッファゲートの選択、
挿入するバッファゲート数、挿入する間隔によって配線
遅延時間を調整する。従って、遅延違反パスの配線長の
長いネットに対してバッファゲートを挿入することによ
ってネットの配線遅延時間を短縮し、パス遅延時間を改
善することができる。

【００７８】例えば、図２に示されるレイアウトにおい
ては、フリップフロップ３０１、３０６間と、フリップ
フロップ３０１、３０９間のパスがクリティカルパスと
して抽出されており、図６に示される表２より、配線長
の長いネット４０２、４０３、４０４、及び４０５にバ
ッファを挿入すれば、配線遅延時間を小さくできること
がわかる。

【００７９】ここで、グループ間を渡り接続しているネ
ット４０３、及びネット４０４については、グループ内
で配置移動しても配線長を変更することができないの
で、この両ネットにバッファゲート３１０、及びバッフ
ァゲート３１１をそれぞれに挿入することとする。

【００８０】また、ネット４０２、及びネット４０５に
ついてはグループ内で閉じるネットであり、配置移動に
より配線遅延を改善できる可能性があるため、グループ
内のネットに対しては５Ｌ以上の配線長を持つネットに
対してのみバッファゲートを挿入することとし、ネット
４０２、及びネット４０５にはバッファゲートを挿入し
ない。

【００８１】次に、ステップＳ１０６では、ステップＳ
１０５の決定されたバッファ挿入ネットに対してバッフ
ァを挿入し、ステップＳ１０３の初期配置結果に対して
最適な位置にバッファを配置する。次に説明するステッ
プＳ１０７で再度配置位置を決定するので、ここでは、
ネットの配線長を等分割する間隔に配置しても良い。

【００８２】ここで、上述のステップＳ１０６における
バッファ挿入配置工程の処理結果について図３を参照し
て説明する。図３に、ステップＳ１０６におけるバッフ
ァ挿入配置工程の処理結果のブロック図を示す。ただ
し、図３に示される部材において、図２に示される部材
と同様な部材には、同じ番号を付す。また、基本となる
レイアウトは、一例として、図２に示されるレイアウト
であったとする。

【００８３】図３に示されるレイアウトは、図２に示さ
れるネット４０３にバッファゲート３１０を挿入し、図
２に示されるネット４０４にバッファゲート３１１を挿
入して配置した結果である。

【００８４】図２に示されるレイアウトのネット４０３
は、バッファゲート３１０が挿入されたことにより、図
３に示されるネット４０３ａ、及びネット４１０に分割
され、同様に、図２に示されるネット４０４は、図３に
示されるネット４０４ａ、及びネット４１１に分割され
ている。バッファゲートは、一例として配線長を２分割
する位置に配置しているが、その他の位置に配置すると
しても良い。

【００８５】次に、図３に示されるレイアウトにおけ
る、各ネットの配線長と配線遅延時間の関係を図７にお
いて表３として示す。

【００８６】図７に示される表３からも明らかなよう
に、図２に示されていたネット４０３は、配線長５Ｌで
あり、配線遅延時間が６．５Ｔであったが、バッファゲ
ート３１０挿入され、図３に示されるネット４０３ａ、
ネット４１０となり、それぞれの配線長は２．５Ｌとな
る。そのため、配線遅延時間はそれぞれ１．８Ｔとなっ
ている。

【００８７】さらに、バッファゲート３１０の内部遅延
時間は０．７５Ｔであるので、図３に示されるネット４
０３ａ、及びネット４１０の配線遅延時間と、バッファ
ゲート３１０の内部遅延時間の合計が４．３５Ｔとな
り、遅延時間が改善されたことがわかる。

【００８８】同様に図２に示されるネット４０４の配線
遅延時間が９．２５Ｔであったが、図３に示されるネッ
ト４０４ａ、ネット４１１の配線遅延時間がそれぞれ
２．５Ｔとなり、バッファゲート３１１の内部遅延時間
が０．７５Ｔであり、この合計時間が５．７５Ｔとな
り、遅延時間が改善されている。

【００８９】次に、ステップＳ１０７では、ステップＳ
１０３、及びステップＳ１０６の配置結果を初期配置と
して、タイミングドリブン改良配置を行う。タイミング
ドリブン改良配置では、ステップＳ１０５と同様に再度
クリティカルパスを抽出し、クリティカルパス上のゲー
トの配置位置を移動することにより、ネットの配線遅延
時間を調整し、パス制約値を違反しないように改良配置
を行う。

【００９０】バッファ挿入配置工程（ステップＳ１０
６）の動作結果である、図３に示されるレイアウトにお
いて、フリップフロップ３０１、３０６間と、フリップ
フロップ３０１、３０９間のパス遅延時間は、それぞれ
１５．３５Ｔと１５．２５Ｔとなり、図２におけるパス
遅延時間より改善したが、それぞれのパス制約値である
１５Ｔをオーバーしているので、再度クリティカルパス
として抽出される。

【００９１】そのため、ステップＳ１０７のタイミング
ドリブン改良配置は、クリティカルパス上の配線遅延時
間の大きいクリティカルなネットの配線長を短くするよ
うに動作し、結果として配線長、配線遅延時間が増加す
るネットもあるが、トータルとしてパスの遅延時間が改
善されるように改良配置を行う。

【００９２】ここで、上述のステップＳ１０７のタイミ
ングドリブン改良配置を、図３に示されるレイアウトに
対して実行した場合の結果について図４を参照して説明
する。図４に、図３に示されるレイアウトに対してタイ
ミングドリブン改良配置を実行した後のレイアウトのブ
ロック図を示す。ただし、図４において、図３に示され
る部材と同様な部材には同じ番号を付す。

【００９３】また、図４に示されるレイアウトの配置結
果の各ネットの配線長と配線遅延時間を、表４として図
８に示す。

【００９４】図４、及び図８に示される表４からも明ら
かなように、図３に示されるネット４０５の配線遅延時
間を改善するためにゲート３０５、及びバッファゲート
３１０の配置位置を移動し、図３に示されるネット４０
３ａ、ネット４１０が、図４においては、ネット４０３
ｂ、ネット４１０ｂとなり、それぞれの配線長は長くな
り、配線遅延時間も増加している。

【００９５】しかし、図３に示されるネット４０３ａ、
４０５、及び４１０の配線遅延時間はそれぞれ、１．８
Ｔ、４．２５Ｔ、及び１．８Ｔであり、その合計は７．
８５Ｔであるが、図４に示されるネット４０３ｂ、４０
５ｂ、及び４１０ｂの配線遅延時間は、それぞれ２．５
Ｔ、２．５Ｔ、及び２．５Ｔとなり、その合計は７．５
Ｔとなり、多少ではあるが、トータルとしてパス遅延時
間は短縮している。

【００９６】同様に、図３に示されるネット４０２の配
線長の改善のため、ゲート３０４、及びバッファゲート
３１１の配置位置を移動し、その結果、図４に示される
ネット４０４ｂと、ネット４１１ｂとの配線長、及び配
線遅延時間は、図３に示されるネット４０４ａと、ネッ
ト４１１に比べて増加しているが、図４に示されるネッ
ト４０２ｂ、４０４ｂ、及び４１１ｂの配線遅延時間の
合計は、９．５Ｔから９．２５Ｔに減少している。

【００９７】また、同様にゲート３０８を配置移動させ
ることにより、ネット４０６ｂ、ネット４０７ｂの配線
遅延時間合計を、１．７５Ｔから１．６Ｔに減少させて
いる。これにより、フリップフロップ３０１、３０６間
と、フリップフロップ３０１、３０９間のパス遅延時間
は、それぞれ１３．２５Ｔと、１４．９５Ｔとなり、パ
ス遅延制約値を満たすこととなる。

【００９８】最後に、ステップＳ１０８では、ステップ
１０７の配置結果で配線処理を行う。各ネットのスタイ
ナー木のα倍までに各ネットの配線長を抑え、配線を行
なった場合にすべてのパス制約値を違反しないレイアウ
ト結果を得ることができる。

【００９９】以上から、これらの一連の処理の流れによ
り、違反パスの少ないレイアウト結果を自動で実現でき
る。

【０１００】ただし、上記説明においては、初期配置と
して、図２に示されるレイアウトを一例として説明した
が、本発明において用いられるレイアウトとしては、図
２に示されるようなレイアウトに限定されず、フリップ
フロップや論理素子等のゲートの数、レイアウトの構成
等はその他にも任意に選択することができる。

【０１０１】次に、本発明に係るＬＳＩの自動レイアウ
トプログラムを記録した記録媒体の一実施形態について
以下に説明する。

【０１０２】前述の本発明に係るＬＳＩの自動レイアウ
ト方法の一実施形態に説明においては、レイアウト方法
を図１に示されるフローチャートに従って説明したが、
同様の処理をプログラムにより記述し、このプログラム
をコンピュータに実行させることにより、より容易にＬ
ＳＩの自動レイアウトを実行することができる。

【０１０３】従って、本発明に係るＬＳＩの自動レイア
ウトプログラムを記録した記録媒体の一実施形態は、例
えば図１に示されるフローチャートを、プログラムによ
り記述したものを記録した記録媒体である。ただし、図
１に示されるフローチャートの動作は、前述の説明と同
様なので省略する。

【０１０４】即ち、本発明に係るＬＳＩの自動レイアウ
トプログラムを記録した記録媒体の一実施形態は、ＬＳ
Ｉの大規模化に伴う、遅延処理の困難さという技術的課
題を解決するための記録媒体であり、ＬＳＩの技術的性
質に基づく情報処理を実行する。

【０１０５】例えば、図１に示されるフローチャート
の、ステップＳ１０３の初期配置工程や、ステップＳ１
０４のクリティカルパス抽出工程等はコンピュータによ
り演算させることが効果的である。

【０１０６】従って、本発明に係るＬＳＩの自動レイア
ウトプログラムを記録した記録媒体の一実施形態を用い
て、コンピュータにＬＳＩの自動レイアウトを実行させ
ることにより、ＬＳＩの設計をより迅速に行うことがで
きる。

【０１０７】

【発明の効果】以上の説明から明らかなように、本発明
によれば、バッファ挿入の際にバッファ挿入の影響によ
る遅延改善が高いネットのみにバッファを挿入し、挿入
するバッファ数を抑え、その後のタイミング改良配置に
よりパスの遅延改善を行うため、ＬＳＩのレイアウト設
計において、従来のバッファ挿入方法よりも挿入するバ
ッファ数を減らすことにより、配線収容性に影響を与え
ず、なおかつ、違反パスが無いか、若しくは違反パスの
少ないレイアウト結果を得ることが可能なＬＳＩの自動
レイアウト方法、及びＬＳＩの自動レイアウトプログラ
ムを記録した記録媒体を提供することができる。

【０１０８】また、従来ではバッファを挿入しなければ
物理的に遅延改善できないようなパスでも無理に遅延改
善の配置移動を繰り返すために処理時間がかかっていた
が、本発明ではバッファ挿入後にタイミングドリブン改
良配置を行うことから、クリティカルパスも減少し、遅
延改善のための配置移動の回数も削減できるため、タイ
ミングドリブン配置の処理時間を短縮することが可能な
ＬＳＩの自動レイアウト方法、及びＬＳＩの自動レイア
ウトプログラムを記録した記録媒体を提供することがで
きる。

【０１０９】さらに、以上のことより、違反パスの修正
のためのレイアウト修正回数を削減でき、結果としてレ
イアウト設計に要する工数を削減することが可能なＬＳ
Ｉの自動レイアウト方法、及びＬＳＩの自動レイアウト
プログラムを記録した記録媒体を提供することができ
る。

【図面の簡単な説明】

【図１】本発明に係るＬＳＩの自動レイアウト方法の一
実施形態のフローチャートである。

【図２】図１に示されるＬＳＩの自動レイアウト方法の
一実施形態における、初期配置の結果の一例のブロック
図である。

【図３】図１に示されるＬＳＩの自動レイアウト方法の
一実施形態における、初期配置の結果にバッファを挿入
した際の一例のブロック図である。

【図４】図１に示されるＬＳＩの自動レイアウト方法の
一実施形態における、バッファを挿入したレイアウトに
タイミングドリブン配置を行った際の一例のブロック図
である。

【図５】図２に示されるゲートの内部遅延時間の一例を
示す表である。

【図６】図２に示されるネットの配線長と遅延時間の一
例を示す表である。

【図７】図３に示されるネットの配線長と遅延時間の一
例を示す表である。

【図８】図４に示されるネットの配線長と遅延時間の一
例を示す表である。

【符号の説明】

２０１，２０２，２０３ グループ ３０１，３０６，３０９ フリップフロップ（ＦＦ） ３０２，３０３，３０４，３０５，３０７，３０８ ゲ
ート ３１０，３１１ バッファゲート ４０１，４０２，４０３，４０４，４０５ ネット ４０６，４０７ ネット ４０３ａ，４０４ａ ネット ４０２ｂ，４０３ｂ，４０４ｂ，４０５ｂ ネット ４０６ｂ，４０７ｂ，４１０ｂ，４１１ｂ ネット Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５ 端子 Ｐ６，Ｐ７，Ｐ８，Ｐ９，Ｐ１０ 端子 Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４ 端子 Ｐ１５，Ｐ１６，Ｐ１７，Ｐ１８ 端子

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩのレイアウト設計において用いら
   れるＬＳＩの自動レイアウト方法において、 初期配置のレイアウトに対して、クリティカルパスを抽
   出し、該抽出されたクリティカルパスにバッファを挿入
   した後に、 タイミングドリブン改良配置を行うことにより、 遅延違反パスが無いか、若しくは遅延違反パスが少ない
   レイアウト結果を得ることを特徴とするＬＳＩの自動レ
   イアウト方法。
2. 【請求項２】 ＬＳＩのレイアウト設計において用いら
   れるＬＳＩの自動レイアウト方法において、 既存の配置手法を用いて、レイアウトの初期配置を行う
   初期配置工程と、 前記初期配置工程において配置されたレイアウトにおい
   て、所定のパス遅延制約値を違反する可能性のあるパス
   をクリティカルパスとして抽出するクリティカルパス抽
   出工程と、 前記クリティカルパス抽出工程において抽出されたクリ
   ティカルパスを構成するネットのうち、バッファ挿入の
   対象となるネットを決定して、該決定されたネットにバ
   ッファを挿入するバッファ挿入配置工程と、 前記バッファ挿入配置工程においてバッファが挿入され
   たレイアウトに対して、前記パス遅延制約値を違反しな
   いように、レイアウトの改良配置を行うタイミングドリ
   ブン改良配置工程とを有することを特徴とするＬＳＩの
   自動レイアウト方法。
3. 【請求項３】 前記既存の配置手法が、 二次計画法、Ｍｉｎ−Ｃｕｔ法、及びペア交換法のうち
   の少なくともいずれか１つにより行われることを特徴と
   する請求項２記載のＬＳＩの自動レイアウト方法。
4. 【請求項４】 前記クリティカルパス抽出工程が、 前記パスの論理素子の内部遅延時間と、下記式（１）に
   より与えられる該パスを構成する前記ネットの配線遅延
   時間ｄ_w との合計であるパス遅延時間が、 前記所定のパス遅延制約値を違反する可能性のあるパス
   をクリティカルパスとして抽出する工程であることを特
   徴とする請求項２又は３に記載のＬＳＩの自動レイアウ
   ト方法。 ｄ_w ＝ｒ₁ （ｃ₀ ・ｌ＋ｃ₁ ）＋ｒ₀ ・ｃ₀ ・ｌ² ／２ ・・・（１） （ｃ₀ ：配線の単位長あたりの容量、ｃ₁ ：ネット接続
   する入力端子の端子容量の合計、ｒ₀ ：配線の単位長あ
   たりの抵抗、ｒ₁ ：出力端子の出力抵抗、ｌ：ネットの
   配線長）
5. 【請求項５】 前記ネットの配線長ｌは、擬似的にスタ
   イナー木を作成し、該作成されたスタイナー木よりネッ
   トの仮想配線長を求め、 該求めたネットの仮想配線長に対して、係数α（α＞
   １．０）を乗算した値により与えられることを特徴とす
   る請求項４記載のＬＳＩの自動レイアウト方法。
6. 【請求項６】 前記バッファ挿入配置工程において決定
   される、前記バッファが挿入されるネットが、 前記クリティカルパス抽出工程において抽出されたクリ
   ティカルパスを構成するネットのうち、 前記レイアウト上のグループ間を渡るネット、及びグル
   ープ内のネットのうちで配線長の長いネットのうちの少
   なくとも一方であることを特徴とする請求項２から５の
   いずれかに記載のＬＳＩの自動レイアウト方法。
7. 【請求項７】 前記ＬＳＩのレイアウト設計において必
   要な情報として、 前記ＬＳＩを構成する論理素子間の論理接続関係の情報
   である論理接続情報と、 前記設計するＬＳＩのサイズ、各論理素子の種類別のサ
   イズ、各論理素子の種類別の端子位置、及び配線の幅の
   うちの少なくとも１つ以上を含む物理ライブラリ情報
   と、 前記レイアウトを構成する配線の単位面積当たりの容
   量、抵抗値その他の論理素子間の配線の遅延値を計算す
   るための情報、及び各論理素子の内部遅延値の情報のう
   ちの少なくとも１つ以上を含む遅延ライブラリ情報と、 前記レイアウトを構成するパスの信号伝搬時間に対して
   の制約時間をパス遅延制約値として含むパス遅延制約情
   報とのうちの少なくとも１つ以上の情報を入力するため
   の情報入力工程を有することを特徴とする請求項２から
   ６のいずれかに記載のＬＳＩの自動レイアウト方法。
8. 【請求項８】 前記ＬＳＩにおける外部端子の配置位
   置、ハードマクロの配置、論理素子間の接続関係、信号
   の流れに基づき複数のブロックをグループ化した情報、
   該グループ化されたグループのサイズ、及び該グループ
   化されたグループの配置のうちの少なくとも１以上の情
   報を含むフロアプラン情報を入力するフロアプラン入力
   工程を有することを特徴とする請求項２から７のいずれ
   かに記載のＬＳＩの自動レイアウト方法。
9. 【請求項９】 前記タイミングドリブン改良配置工程に
   おいて得られた配置結果により配線処理を行う配線工程
   を有することを特徴とする請求項２から８のいずれかに
   記載のＬＳＩの自動レイアウト方法。
10. 【請求項１０】 ＬＳＩのレイアウト設計において用い
    られるＬＳＩの自動レイアウトプログラムを記録した記
    録媒体において、 前記ＬＳＩのレイアウト設計において必要な情報とし
    て、前記ＬＳＩを構成する論理素子間の論理接続関係の
    情報である論理接続情報と、前記設計するＬＳＩのサイ
    ズ、各論理素子の種類別のサイズ、各論理素子の種類別
    の端子位置、及び配線の幅のうちの少なくとも１つ以上
    を含む物理ライブラリ情報と、前記レイアウトを構成す
    る配線の単位面積当たりの容量、抵抗値その他の論理素
    子間の配線の遅延値を計算するための情報、及び各論理
    素子の内部遅延値の情報のうちの少なくとも１つ以上を
    含む遅延ライブラリ情報と、前記レイアウトを構成する
    パスの信号伝搬時間に対しての制約時間をパス遅延制約
    値として含むパス遅延制約情報とのうちの少なくとも１
    つ以上の入力された情報と、 前記ＬＳＩにおける外部端子の配置位置、ハードマクロ
    の配置、論理素子間の接続関係、信号の流れに基づき複
    数のブロックをグループ化した情報、該グループ化され
    たグループのサイズ、及び該グループ化されたグループ
    の配置のうちの少なくとも１つ以上の入力された情報と
    を用い、 既存の配置手法を用いて、レイアウトの初期配置を行
    い、 前記初期配置されたレイアウトにおいて、所定のパス遅
    延制約値を違反する可能性のあるパスをクリティカルパ
    スとして抽出し、 前記抽出されたクリティカルパスを構成するネットのう
    ち、バッファ挿入の対象となるネットを決定して、該決
    定されたネットにバッファを挿入し、 前記バッファが挿入されたレイアウトに対して、前記パ
    ス遅延制約値を違反しないように、レイアウトの改良配
    置を行い、 前記改良配置により得られた配置結果により配線処理を
    行うプログラムが記録されていることを特徴とするＬＳ
    Ｉの自動レイアウトプログラムを記録した記録媒体。