JP2007257293A - 集積回路の階層設計方法および装置 - Google Patents

Abstract

【課題】使用メモリが少なく、かつ、設計期間を短縮できる、という階層設計の利点を損なうことなく、問題分割により結果の全体最適性が失われてしまうという階層設計の問題点を解決する階層設計方法および装置を提供する。
【解決手段】チップのゲートレベル配置または配線終了後、チップ上の任意のレイアウト領域を１つまたは複数切り出してそれぞれをブロック化し、前記切り出したブロック毎に再設計を行い、前記ブロック化した領域の設計を、前記再設計による結果と置換して、チップのレイアウト設計変更を行う。
【選択図】図１

Description

本発明は、半導体集積回路の設計方法および装置に関し、特に、階層的な設計を行う方法およ装置に関する。

従来、この種の階層設計では、設計対象の回路を複数の部分回路（以後、ブロックとも呼ぶ）に分割し、各ブロックを設計した後、全てのブロックをひとつに統合することにより全体の設計を完成させる方法が採用されている。階層設計手法には、このような分割統治設計を行うことにより、一括処理、一括最適化が困難な大規模集積回路の設計を、小メモリ、短時間で効率よく行なうことができる、という効果がある。

上記のような従来の階層設計装置の例が、特許文献１および特許文献２（特開２００４−１９２２２７号公報および特開２００４−３０２８１９号公報）に記載されている。

階層設計では、問題を分割して解くための処理について図７を参照して説明する
図７に示す例では、ゲート１０４、フリップフロップ１０５などを備えるブロック１（１０１）およびブロック２（１０２）についての階層設計を行う場合の処理について示すものであり、下記２点の処理が必要となる。

１．各ブロックの境界端子１０３の生成と位置決定。

２．各ブロックの境界端子に接続する論理回路のタイミング制約の決定。これはブロック１（１０１）におけるタイミング制約１０６とブロック２（１０２）におけるタイミング制約１０７および各ブロック間の遅延１０８で定義されるタイミング制約１１０が本来のタイミング制約１０９を満たすものとする処理である。

従来の階層設計装置においては、回路の分割は主として論理設計階層を基にして行われ、回路分割後の階層処理は、ボトムアップあるいはトップダウンのいずれかの方法で行われている。

ボトムアップ階層設計方法について図８を参照して説明する。

ボトムアップ階層設計方法では、第１段階２０３として、まず、ブロック２０１毎に内部のレイアウト設計を行う。この内部のレイアウト設計には、ブロック境界端子２０２位置の決定、ブロック境界論理のタイミング制約決定、ブロック内の配置配線決定が含まれ、内部のレイアウト設計が完了したブロックを設計済みブロックとする。

次に、第２段階２０４として、設計済みブロックをチップ上に配置し（位置や回転方向の決定を含む）、その間のブロック間配線２０５を行い、チップ設計を完了する。この時、各ブロック２０１の入出力境界端子位置はブロック２０１内部の配置配線設計が最適化されるように決定される。また、入出力境界端子に接続する論理回路に対する遅延制約は、経験的あるいは不正確な予測の基に、例えば本来の遅延制約値を２分割するという方法で、与えられる。

次に、トップダウン階層設計方法について図９を参照して説明する。

トップダウン階層設計手法では、まず、第１段階３０３として、ブロック間設計を行う。これは、チップ上のブロック３０１の位置を決めた後、ブロック３０１間の配線が最適となるように各ブロックの入出力境界端子３０２の位置を決定し、ブロック間の配線設計を行う。このとき、ブロック境界論理のタイミング制約決定も行われる。

次に、第２段階３０４としてブロック毎の設計を行う。これはブロック入出力境界端子固定の条件の下、各ブロック内のレイアウト設計を行う。この時、入出力境界端子に接続する論理に対する遅延制約値は、ブロック間配線遅延結果を考慮して、例えば、本来の遅延制約からブロック間遅延分を減じ、その結果を２分割する等の方法により、算出される。
特開２００４−１９２２２７号公報 特開２００４−３０２８１９号公報

従来のボトムアップ階層設計手法には、ブロックの境界端子位置を、各ブロックが１チップ上に集積された時の位置関係を考慮して決めることが不可能なため、例えば、図８を参照した説明における第１段階２０３でのブロック間配線長が増大し、配線が困難になってしまう、あるいは、配線遅延が大きくなってしまうという問題がある。

また、タイミング制約分割時に、図７を参照した説明における本来のタイミング制約１０８でのブロック間配線の遅延、ブロック１のタイミング制約１０６，ブロック２のタイミング制約１０７の各ブロック境界端子に接続するブロック内の論理回路遅延が不明なため、不正確な遅延予測に基づき、タイミング制約の分割を行なわなければならない、という問題がある。

各ブロックの境界論理に対するタイミング制約が適切に設定されていない場合、タイミング制約を満たす論理回路のレイアウトを行なうことができない可能性がある、あるいは、ブロックを１チップ上に統合した時にブロック間遅延が予想以上に大きくなり、チップ全体のタイミング制約を満たすことができない可能性がある、という問題点がある。

従来のトップダウン階層設計手法は、ブロック端子位置が、ブロック内部の論理構造を考慮して決められていないため、ブロック内のレイアウト設計時に、ブロック端子位置が不適切となり、配線不可能になってしまう、あるいは、タイミング制約を満たすレイアウトを得ることができない可能性がある、という問題点がある。

タイミング制約分割については、ブロック間配線の遅延を考慮することはできるが、各ブロック境界端子に接続するブロック内の論理回路遅延が不明であるという点はボトムアップ設計と同様であり、タイミング制約を適切に分割することが困難である、という問題点は解決できない。

以上に述べたように、従来の階層設計方法には、本来一括して最適化すべき問題が分割されることにより、結果の全体的な最適性が失われてしまうという問題が存在する。また、各ブロックの設計を統合し、全体の設計を終了した時点で、タイミング制約違反、配線性違反、またはシグナルインテグリティ違反が生じている場合、違反箇所の局所的かつインクリメンタルな再設計を行う必要があるが、その違反が複数のブロックにまたがっている場合、従来の論理階層を基本とした階層設計手法では、チップ全体を設計対象として、再設計処理を行なう必要があり、使用メモリと処理時間が大きくなってしまうという問題が存在する。なぜなら、論理階層を基本とした回路分割手法では、違反箇所を含む最適化に適切な規模のブロックを切り出すことが必ずしも可能ではないためである。

本発明は上述したような従来の技術が有する問題点に鑑みてなされたものであって、使用メモリが少なく、かつ、設計期間を短縮できるという階層設計の利点を損なうことなく、問題分割により結果の全体最適性が失われてしまうという階層設計の問題点を解決する階層設計方法および装置を提供することを目的とする。

本発明の半導体集積回路の階層設計方法は、
チップのゲートレベル配置または配線終了後、チップ上の任意のレイアウト領域を１つまたは複数切り出してそれぞれをブロック化し、前記切り出したブロック毎に再設計を行い、前記ブロック化した領域の設計を、前記再設計による結果と置換して、チップのレイアウト設計変更を行うことを特徴とする。

この場合、チップ上の任意のレイアウト領域を１つまたは複数切り出してそれぞれをブロック化した後に、ブロックの入出力境界端子を特別に生成することなく、ブロック内に配置されているゲートを複数選択し、選択したゲートの集合をブロック入出力境界端子として代用することとしてもよい。

さらに、ブロック入出力境界端子として代用するゲートとして、ブロック境界から設計者が指定した所定の段数番目にあるゲート、または、ブロック境界から内部の論理回路をたどり最初に現れるフリップフロップ、を選択することとしてもよい。

また、チップ上の任意のレイアウト領域を１つまたは複数切り出してそれぞれをブロック化するに際し、チップレベルのタイミング解析、配線性解析、シグナルインテグリティ解析結果を基に、タイミング違反、配線違反、シグナルインテグリティ違反を起こしている箇所を包含するように、ブロックとして切り出すことこととしてもよい。

上記のいずれにおいても、切り出したブロック毎に再設計を行うに際し、ブロック境界と入出力境界端子として選択したゲートの間に存在する論理回路のレイアウトを固定し、前記入出力境界端子として選択したゲートの内側の論理回路に対する遅延制約値として、本来の遅延制約値から前記レイアウトを固定した論理回路の実遅延値を減じた値を使用することとしてもよい。

本発明の半導体集積回路の設計装置は、
チップのゲートレベル配置または配線を示すチップレイアウト情報の入力手段と、
前記チップレイアウト情報に示されるチップ上の任意のレイアウト領域を１つまたは複数切り出してそれぞれをブロック化するブロック化手段と、
前記切り出したブロック毎に再設計を行う再設計手段と、
前記ブロック化した領域の設計を、前記再設計による結果と置換して、チップのレイアウト設計変更を行うレイアウト設計変更手段と、を有することを特徴とする。

この場合、前記ブロック化手段によるブロックの境界を決定する境界選択手段を有し、該境界選択手段は、ブロックの入出力境界端子を特別に生成せず、ブロック内に配置されているゲートを複数選択し、選択したゲートの集合をブロック入出力境界端子として代用することとしてもよい。

さらに、前記境界選択手段は、ブロック入出力境界端子として代用するゲートとして、ブロック境界から設計者が指定した所定の段数番目にあるゲート、または、ブロック境界から内部の論理回路をたどり最初に現れるフリップフロップ、を選択することとしてもよい。

また、前記ブロック化手段によるブロック境界と、前記境界選択手段により選択された入出力境界端子として選択されたたゲートとの間に存在する論理回路のレイアウトを固定とするレイアウト固定手段と、
前記入出力境界端子としたゲートの内側の論理回路に対する遅延制約値として、本来の遅延制約値から前記レイアウトを固定した論理回路の実遅延値を減じた値を定めるタイミング制約生成手段と、を有し、
前記再設計手段は前記タイミング制約生成手段により定められた値により再設計を行うこととしてもよい。

上記のいずれにおいても、前記ブロック化手段は、チップレベルのタイミング解析、配線性解析、シグナルインテグリティ解析結果を基に、タイミング違反、配線違反、またはシグナルインテグリティ違反を起こしている箇所を包含するように、ブロックとして切り出すこととしてもよい。

また、ＧＵＩ上で切り出すレイアウト領域を指定する指定手段を備え，
前記ブロック化手段は、指定手段により指定された領域をブロックとして切り出すこととしてもよい。

上記のように構成される本発明は、以下に記載する効果を奏する。

タイミング解析、配線性解析、シグナルインテグリティ解析に基づき、任意のレイアウト領域ブロック化し、再設計を行なうことにより、論理階層をまたがる回路の一括最適化が可能となる効果がある。

この時、ブロック境界端子を特別に生成せず、配置済みのゲートをブロック境界端子として代用することにより、ブロック境界端子生成に関連する課題を解決することができる。また、最適化対象回路の周囲のレイアウトを固定し、固定した部分の遅延を実レイアウト結果から求め、その結果を最適化対象回路のタイミング制約生成に反映することができるため、従来のタイミング制約分割に関連する課題も解決することができる効果がある。

また、任意のレイアウト領域のブロック化とその最適化を繰り返すことにより、チップ全体を処理対象とすることなく、回路の全体的な最適化を行なうことが可能となる効果がある。

次に、本発明の実施例について図面を参照して詳細に説明する。

図１は本発明による設計装置の一実施例の構成をその動作とともに示す図である。

本実施例は図１に示されるように、チップレイアウト情報入力手段４０１と、タイミング解析、配線性解析、シグナルインテグリティ解析手段４０２と、タイミング制約充足性、配線性、シグナルインテグリティ判定手段４０３と、任意レイアウト領域ブロック化手段４０４と、境界端子用ゲート選択手段４０５と、ブロック境界論理回路レイアウト固定手段４０６と、ブロック内回路情報出力手段４０７と、ブロックタイミング制約を生成手段４０８と、再設計手段４０９と、チップレイアウト変更手段４１０から構成されている。なお、本実施例は、制御装置、記憶装置、入力装置および表示装置からなる一般的なコンピュータにより構成されるものである。これらの各部については図示しない。上記の各手段は、記憶装置に格納されたプログラムにより動作する制御装置により、ＲＯＭ、ＲＡＭなどの記憶装置上に構築されて制御される。

上記の各手段はそれぞれ、概略、以下のように動作する。

チップレイアウト情報入力手段４０１は、設計対象となるチップの配置後または配線後の情報を記憶装置に入力する。

タイミング解析、配線性解析、シグナルインテグリティ解析手段４０２は、チップレイアウト情報入力手段４０１により入力された回路に対して、チップ全体のタイミング解析、配線性解析、シグナルインテグリティ解析を行なう。入力された回路の状態が配置後の場合は、ゲート配置位置を基に、スタイナ木、最小木を生成して配線経路を見積もり、配線遅延、配線性、シグナルインテグリティの解析を行なう。入力された回路の状態が配線後の場合は、入力された実配線結果を基に配線遅延、配線性、シグナルインテグリティの解析を行なう。

タイミング制約充足性、配線性、シグナルインテグリティ判定手段４０３は、タイミング解析、配線製解析結果を基に、結果が要求仕様を満たしているかどうかを調べ、要求仕様を満たしていれば処理を終了、満たしていなければ処理を継続、という判断を下す。

任意レイアウト領域ブロック化手段４０４は、タイミングエラー、配線エラー、またはシグナルインテグリティエラーを生じている箇所を包含する矩形領域を切り出し、ブロック化する。この時のブロック領域の選択方法としては、任意レイアウト領域ブロック化手段４０４が自動で選択する方法と、ＧＵＩ上で設計者が指定することにより選択する方法がある。ブロック化する領域は１つのみとは限らず、チップ上の複数箇所で、タイミングエラー、配線エラー、シグナルインテグリティエラーを起こしている場合は、各エラーを起こしている領域を包含する複数の領域を同時にブロック化する。ただし、複数の領域を同時にブロック化する場合は、領域間に重なりがないような領域の集合を選択する。

境界端子用ゲート選択手段４０５は、任意レイアウト領域ブロック化手段４０４が切り出した各ブロックについて、ブロック境界端子として使用するゲートを選択する。ブロック境界端子として使用するゲートとしては、ブロック境界から設計者が指定した段数番目にあるゲート、または、ブロック境界から内部の論理回路をたどり最初に現れるフリップフロップ、を選択する。

ブロック境界論理回路レイアウト固定手段４０６は、ブロック境界と境界端子用ゲート選択手段４０５で境界端子として選択されたゲートの間に存在する論理回路のレイアウトを固定する。チップレイアウト情報入力手段４０１で入力されたチップの状態が配置後の場合は、ゲートの配置位置を固定し、チップレイアウト情報入力手段４０１で入力されたチップの状態が配線後の場合は、ゲートの配置位置とゲート間の配線を固定する。

ブロック内回路情報出力手段４０７は、任意レイアウト領域ブロック化手段４０４で生成したブロック内部の論理回路情報に、境界端子用ゲート選択手段４０５で固定した配置配線情報を付加して、レイアウトツール用標準インタフェイスファイルの形式で出力する。

ブロックタイミング制約生成手段４０８は、本来のタイミング制約から境界端子用ゲート選択手段４０５で配置配線を固定した部分の遅延を減じた値を、ブロック境界端子として選択したゲートの内側の論理回路に対するタイミング制約として、レイアウト用標準インタフェイス形式で出力する。

再設計手段４０９は、任意レイアウト領域ブロック化手段４０４で切り出されたブロックの再設計を、ブロック内回路情報出力手段手段４０７で生成した論理回路情報とブロックタイミング制約生成手段手段４０８で生成したタイミング制約を用いて外部の配置配線ツールを用いて行なう。任意レイアウト領域ブロック化手段４０４で複数のブロックが切り出されている場合、これらのブロックは外部の配置配線ツールを用いて並列に再設計を行なうことが可能である。

チップレイアウト変更手段４１０は、再設計手段４０９で再設計された各ブロックの結果を、対応する元のチップ上のレイアウト領域に置換入力することによりチップレイアウトを変更する。

以上の動作の概要を図２に示す。

まず、タイミング違反等、設計上の問題がある部分５０１を特定し、その部分５０１を包含する矩形領域をブロック化する領域５０２として指定する。次に、指定された領域５０２を切り出してブロック化してブロック５０３とする。切り出されたブロック５０３に対して、ブロック境界周囲のレイアウトを固定してブロック境界論理回路５０４を作成し、内部回路の再設計を行なって再設計結果５０５を得る。最後に、再設計結果をチップに置換入力することにより変更されたチップレイアウト変更結果５０６を得る。

次に、図１、図３、図４、図５、及び図６を参照して本実施例の全体の動作について詳細に説明する。

まず、チップレイアウト情報入力手段４０１により、図３に示すチップレイアウト６０１の情報が入力される。

次に、タイミング解析、配線性解析、シグナルインテグリティ解析手段４０２により、チップレイアウト６０１中のパス６０３がタイミング制約を違反し、部分論理回路が配置されている領域６０５において配線性違反を起こしていると判断した場合、タイミング制約充足性、配線性、シグナルインテグリティ判定手段４０３は、処理を継続すべきと判断し、任意レイアウト領域ブロック化手段４０４は、タイミング制約違反部分を包含する矩形領域６０４と、配線性違反部分を包含する矩形領域６０６を選択し、それぞれ、図４におけるブロック１（７０１）、ブロック２（７０２）のように再設計用のブロックとして切り出す。

次に、境界端子用ゲート選択手段４０５は、ブロック境界から２段目のゲートを固定すると指定された場合、図５（ａ）に示すゲート８０１をブロック境界端子として選択し、ブロック境界論理回路レイアウト固定手段４０６は、ゲート８０１とブロックの境界にいたる経路をレイアウト固定部分８０２とし、この中の回路のレイアウトを固定する。

図５（ｂ）に示すように、ブロック境界からブロック内部の論理をたどって最初に到達するフリップフロップ８０６を境界端子として選択するように指定された場合は、フリップフロップ８０６を境界端子として選択し、フリップフロップ８０６とブロックの境界にいたる経路をレイアウト固定部分とし、この中の回路のレイアウトを固定する。

図５におけるブロック内論理回路情報は、境界周辺回路の固定レイアウト情報と共に、ブロック内回路情報出力手段４０７によってレイアウトツール用標準インタフェイスファイルの形式で出力される。

ブロックタイミング制約生成手段４０８は、境界端子として固定したゲートの内側の論理回路に対する制約を、本来のタイミング制約８０３から境界端子用ゲート選択手段４０５で配置配線を固定した部分の実際の遅延時間である実遅延８０４を減じた値を、ブロック境界端子として選択したゲートの内側の論理回路のタイミング制約８０５として、レイアウト用標準インタフェイス形式で出力する。

以上のようにして、任意レイアウト領域ブロック化手段４０４で切り出されたブロック１（７０１）、ブロック２（７０２）は、論理回路情報、部分的配置配線情報、およびタイミング制約情報を含むファイルに変換され、このファイルを入力として、外部の配置配線ツールにより各ブロック内の再設計が再設計手段４０９にて行なわれる。この再設計処理自体は従来から提案されている配置配線手法を用いて行なうことが可能である。

任意レイアウト領域ブロック化手段４０４で複数のブロックが切り出されている場合、これらのブロックは外部の配置配線ツールを用いて並列に再設計を行なうことが可能である。チップレイアウト変更手段４１０は、外部レイアウトツールで再設計した各ブロックの結果を、対応する元のチップ上のレイアウト領域に置換入力することによりチップレイアウトを変更する。

次に、レイアウト変更されたチップのタイミング充足性、配線性、シグナルインテグリティ解析がタイミング解析、配線性、シグナルインテグリティ解析手段４０２により、再度実行され、違反が生じている場合は、図６の矩形領域９０１のように、図３における矩形領域６０４、６０６とは異なる領域がブロックとして切り出され、上述と同様のブロック再設計、チップ上への置換入力が行なわれる。この処理が、手段４０３で、タイミング制約違反なし、配線性違反なし、シグナルインテグリティ違反なし、と判断されるまで繰り返される。

本発明の実施形態の構成を示すブロック図である 本発明の動作概要を示す図である。 チップレイアウトとブロック化領域選択を示す図である。 再設計用ブロックを示す図である。 境界端子用ゲート選択と境界論理回路のレイアウト固定を示す図である。 ２度目の再設計領域選択を示す図である。 ブロック境界端子の生成と位置決定、タイミング制約の分割を示す図である。 従来手法のひとつであるボトムアップ階層設計手法を示す図である。 従来手法のひとつであるトップダウン階層設計手法を示す図である。

符号の説明

４０１ チップレイアウト情報入力手段
４０２ タイミング解析、配線性、シグナルインテグリティ解析手段
４０３ タイミング制約充足性、配線性シグナルインテグリティ判定手段
４０４ 任意レイアウト領域ブロック化手段
４０５ 境界端子用ゲート選択手段
４０６ ブロック境界論理回路レイアウト固定手段
４０７ ブロック内回路情報出力手段
４０８ ブロックタイミング制約生成手段
４０９ 再設計手段
４１０ チップレイアウト変更手段
５０１ 部分
５０２ 領域
５０３ ブロック
５０４ ブロック境界論理回路
５０５ 再設計結果
５０６ チップレイアウト変更結果
６０１ チップレイアウト
６０２ 論理階層ブロック
６０３ パス
６０４，９０１ 矩形領域
６０５ 領域
６０６ 矩形領域
８０１ ゲート
８０２ レイアウト固定部分
８０３ 本来のタイミング制約
８０４ 実遅延
８０５ 内部論理のタイミング制約
８０６ フリップフロップ

Claims (11)

1. 半導体集積回路の設計方法であって、
   チップのゲートレベル配置または配線終了後、チップ上の任意のレイアウト領域を１つまたは複数切り出してそれぞれをブロック化し、前記切り出したブロック毎に再設計を行い、前記ブロック化した領域の設計を、前記再設計による結果と置換して、チップのレイアウト設計変更を行うことを特徴とする半導体集積回路の階層設計方法。
2. 請求項１記載の半導体集積回路の階層設計方法において、
   チップ上の任意のレイアウト領域を１つまたは複数切り出してそれぞれをブロック化した後に、ブロックの入出力境界端子を特別に生成することなく、ブロック内に配置されているゲートを複数選択し、選択したゲートの集合をブロック入出力境界端子として代用することを特徴とする半導体集積回路の階層設計方法。
3. 請求項２記載の半導体集積回路の階層設計方法において、
   ブロック入出力境界端子として代用するゲートとして、ブロック境界から設計者が指定した所定の段数番目にあるゲート、または、ブロック境界から内部の論理回路をたどり最初に現れるフリップフロップ、を選択することを特徴とする半導体集積回路の階層設計方法。
4. 請求項１ないし請求項３のいずれかに記載の半導体集積回路の階層設計方法において、
   チップ上の任意のレイアウト領域を１つまたは複数切り出してそれぞれをブロック化するに際し、チップレベルのタイミング解析、配線性解析、シグナルインテグリティ解析結果を基に、タイミング違反、配線違反、シグナルインテグリティ違反を起こしている箇所を包含するように、ブロックとして切り出すことを特徴とする半導体集積回路の階層設計方法。
5. 請求項１ないし請求項４のいずれかに記載の半導体集積回路の階層設計方法において、
   切り出したブロック毎に再設計を行うに際し、ブロック境界と入出力境界端子として選択したゲートの間に存在する論理回路のレイアウトを固定し、前記入出力境界端子として選択したゲートの内側の論理回路に対する遅延制約値として、本来の遅延制約値から前記レイアウトを固定した論理回路の実遅延値を減じた値を使用することを特徴とする半導体集積回路の階層設計方法。
6. 半導体集積回路の設計装置であって、
   チップのゲートレベル配置または配線を示すチップレイアウト情報の入力手段と、
   前記チップレイアウト情報に示されるチップ上の任意のレイアウト領域を１つまたは複数切り出してそれぞれをブロック化するブロック化手段と、
   前記切り出したブロック毎に再設計を行う再設計手段と、
   前記ブロック化した領域の設計を、前記再設計による結果と置換して、チップのレイアウト設計変更を行うレイアウト設計変更手段と、を有することを特徴とする半導体集積回路の階層設計装置。
7. 請求項６記載の半導体集積回路の階層設計装置において、
   前記ブロック化手段によるブロックの境界を決定する境界選択手段を有し、該境界選択手段は、ブロックの入出力境界端子を特別に生成せず、ブロック内に配置されているゲートを複数選択し、選択したゲートの集合をブロック入出力境界端子として代用することを特徴とする半導体集積回路の階層設計装置。
8. 請求項７記載の半導体集積回路の階層設計装置において、
   前記境界選択手段は、ブロック入出力境界端子として代用するゲートとして、ブロック境界から設計者が指定した所定の段数番目にあるゲート、または、ブロック境界から内部の論理回路をたどり最初に現れるフリップフロップ、を選択することを特徴とする半導体集積回路の階層設計装置。
9. 請求項７または請求項８に記載の半導体集積回路の階層設計装置において、
   前記ブロック化手段によるブロック境界と、前記境界選択手段により選択された入出力境界端子として選択されたたゲートとの間に存在する論理回路のレイアウトを固定とするレイアウト固定手段と、
   前記入出力境界端子としたゲートの内側の論理回路に対する遅延制約値として、本来の遅延制約値から前記レイアウトを固定した論理回路の実遅延値を減じた値を定めるタイミング制約生成手段と、を有し、
   前記再設計手段は前記タイミング制約生成手段により定められた値により再設計を行うことを特徴とする半導体集積回路の階層設計装置。
10. 請求項６ないし請求項９のいずれかに記載の半導体集積回路の階層設計装置において、
    前記ブロック化手段は、チップレベルのタイミング解析、配線性解析、シグナルインテグリティ解析結果を基に、タイミング違反、配線違反、またはシグナルインテグリティ違反を起こしている箇所を包含するように、ブロックとして切り出すことを特徴とする半導体集積回路の階層設計装置。
11. 請求項６ないし請求項９のいずれかに記載の半導体集積回路の階層設計装置において、
    ＧＵＩ上で切り出すレイアウト領域を指定する指定手段を備え，
    前記ブロック化手段は、指定手段により指定された領域をブロックとして切り出すことを特徴とする半導体集積回路の階層設計装置。

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