JPH0584061B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、半導体装置、特に集積回路装置に係
わり、所望の論理機能をもつ論理集積回路を容易
に実現するための集積回路の構成方法に関するも
のである。

〔従来技術とその問題点〕

1948年米国ベル研究所のシヨツクレー博士らに
よるトランジスタの発明以来、半導体素子の進展
はめざましくこれを用いた電子回路は、従来の真
空管を用いた回路を置きかえ装置の小形、軽量、
低価格化と高性能化をもたらした。

やがて、主としてシリコン半導体結晶上に、複
数個の半導体素子を塔載する集積回路が登場する
と、電子回路はさらに小型化され、価格／性能比
は著しく向上した。集積度を上げれば、電子回路
システムの性能、信頼性は増大し逆に価格が低下
するという現象を作り出した。電子システムにと
つて半導体集積回路は不可欠のものとなり、既存
の個別素子による回路は次々に集積回路（IC）
におきかえられていつた。製造プロセス技術の進
歩は、集積回路の規模にして１チツプ当り数ゲー
ト〜10ゲートのSSL、10ゲート〜100ゲートの
MSI、数100ゲート〜数1000ゲートのLSIといつ
たICを実現させていつた。

こうしたLSIレベルのICを製造できるプロセス
技術を背景として、既存回路のおきかえというパ
ターンを脱するICが次に登場した。マイクロプ
ロセツサの出現である。これは、従来のコンピユ
ータ機能を１つの半導体チツプ上に集積したもの
で、ソフトウエアの変更で多種多様機能を実現さ
せることができる。家庭用電気製品をはじめとし
て、考えうるあらゆる電子装置に組み込まれて、
そのインテリジエント化が促進された。とどまる
所を知らぬプロセス技術は、８ビツト、16ビツト
更には32ビツトのシングルチツプのマイクロコン
ピユータを実現していつた。

ソフトウエアの変更だけで機能を変えられるマ
イクロプロセツサ（マイクロコンピユータ）は、
その意味で汎用のICであるが、同じプロセス技
術を背景として専用のICも次々に開発されてい
つた。いずれの場合においても、その集積度は数
1000ゲート／チツプ以上のレベルにまで達してい
る。従来の電子システムが１つのチツプ上に実現
できるようになつているわけで、今や「集積回路
（Integrated Circuits）」に変わつて「集積システ
ム（Integrated Systems）」という概念で表現す
る方が適切なレベルとなつている。

「集積システム」とも呼ばれるべきICを設計
するのが、極めて大変であることは容易に推察で
きるところである。実際専用ICを製造するには、
次のような作業過程を経て行なわれる。まず所望
のシステム概念からシステムとしての仕様を決め
る。次に、これに基づいて、システムの論理設計
を行なう。続いて、この論理設計が正しいか否か
シミユレーシヨンを行なう。この時、個別の素子
や、SSI、MSIレベルのICを用いプレツドボード
と呼ばれる、最終形態と同様のハードウエアを作
つて検証する事もあり、計算機上で論理シミユレ
ータによつて検証する手法もある。以上により論
理設計が正しく行なわれている事が確認される
と、実際にICを製造するためのマスクのパター
ン設計が行なわれる。マスクが出来上ると、これ
を用いてICの製造が行なわれ、最終製品が完成
する。設計段階においてはCAD（Computer
Aided Design）と呼ばれる計算機を用いた計算
手法が随所に取り入られているが、マスク作製ま
での設計コストは、ICの集積度が増すにつれ、
急激に上昇し、また、設計期間も長くなる。この
ため、高集積度の専用ICを作れるのは、そのIC
の使用個数が多く、それによりIC1個当りの設計
コストを小さくできるものに限られてくる。一般
に高集積のICほどその適用領域は狭く、使用頻
度が低いため大量生産向きではない。１チツプマ
イクロプロセツサはソフトウエアにより、適用範
囲の拡大を行なつたもので、チツプとしてのIC
は、極めて大量生産向きとなつている点で例外と
言えるが逆に、ソフトウエアによる機能変更とい
う特徴が、ICとして所望の機能を実行するスピ
ードが遅いという致命的欠点を持つている。

設計コストや開発期間の増大は、高集積ICの
実現にとつて障害であり、それに代替するマイク
ロプロセツサはスピードが遅いという欠点を持つ
事を考えると、高速性能を必要とする論理回路を
IC化できるのは極めて限られた電子システムだ
けとなる。すなわち、大量に需要が見込まれる製
品のみ、専用IC（カスタムIC）による実現が可能
であつた。

こうしたカスタムICの欠点を補なうため、近
年ゲートアレイと呼ばれるセミ・カスタムICが
続々とIC市場に現われ、カスタムIC化すること
がコスト的に困難な、比較的小量の生産で済むよ
うなICの実現のために使われている。このゲー
トアレイは基本論理ゲートをあらかじめ半導体ウ
エーハ上に規則的に（通常アレイ状に）形成して
おき（これは、大量生産できる）、後の配線方法
の変更だけで、所望の論理機能を有するICを実
現するものである。従つてマスク設計に当つて
は、配線用マスクのみを新規に作ればよく、その
分設計コストは安くなり又、製造に要する時間も
注文者から見れば、配線工程だけを行なうのであ
るから短かい。つまり所望のICを実現するため
の開発コストが安く、又、製品納期も短くなると
いう特徴を有している。このために、カスタム
ICの手法ではコスト的に実現できなかつた小量
生産規模の論理ICの実現が可能となつている。
欠点は、やはり自由度が増すだけ、ICの動作ス
ピード、集積度がカスタムICに比べて劣るとい
うことである。

ICとしての性能という点からは、カスタムIC
が最も優れていることは言うまでもない。従つて
一方では、ICの設計、製造のコスト及び時間を
短縮する努力も行なわている。このための手法
は、主として設計に関しては、CAD、製造につ
いては自動化及びウエーハの大口径化、そして検
査についてはテスタの高速化等既存手法の高度化
によつて行なわれている。ICが高集積化するほ
ど製造に比べ、設計のためのコスト、期間の占め
る比率が高くなりその意味で、CAD技術は大規
模カスタムICの実現のための死命を制するもの
となつてきている。今や人手だけでICを設計す
ることが不可能である。大規模LSIの設計に用い
られるCADシステムは、もはや、それ自体大型
計算機を必要とする大きなシステムと化し、今後
更に集積度が増すにつれ更に高速で処理能力の大
きい計算機が必要であると見込まれている。

このような状況下においても、やはりカスタム
ICを作るにはそのICが相当の大量生産とならな
ければならないという制限が存在することになる
であろう。

以上のような、大規模の集積回路の設計製造に
かかわる問題点のために、システム設計者は容易
にシステム中の回路をIC化する事ができない。
すなわち、設計コストのために、小規模生産のシ
ステムのためには、IC化はできない。又、仮り
に大量生産の見込みが立つにしろ、開発期間が長
い事により、後からの設計変更、手直しが事実上
不可能であることを覚悟せねばならず、IC化を
リスキーなものとしている。

そこで、SSI、MSIレベルの汎用ICをプリント
基板に実装するという方法が、小規模のシステム
の回路を実現する手法として、現在最も一般的に
とられている。これならば、１品種種最低１個か
ら作ることができる。品種当りの個数が増えて
IC化できるレベルに達すれば、ゲート・アレイ、
又はカスタムICとして展開すれば良いのである。
しかし、この方法は、回路の機能当りの容積が大
きくなることや、消費電力が大きいことなどから
電子システムが極めて大型になつてしまうという
欠点をもつ。

一方、従来よりPLA（Programmable Logic
Array）と称されるものがある。（例えばIBM
Journal of research and development，
vol.19，No.２，March 1975 P.98〜109）。これは
第１図に示す如く膨大な配線マトリクスの各交点
にダイオードを配したORアレイを基本とする。
(I)はインバータを示す。この配線マトリクス中で
OR，ANDといつた基本的論理を形成し、これを
組み上げて行く。しかしながらPLAは、配線長
が非常に長くなるという欠点を有する。従つてそ
の浮遊容量と経由するスイツチの抵抗によるCR
時定数によつて動作速度が遅い。特に、電流路に
等電位で付随する余分な配線の容量がこれを大幅
に助長する。これは基本ロジツク段階で既に存在
する。従つて高機能のものは作り得ない。また、
上記ORアレイにおいては、ある出力ノードに対
して各入力論理信号がダイオードに順方向に電流
を流すことにより実現させる。少なくとも１つの
入力論理が“１”となると、ダイオードに順方向
電流が流れて出力ノードは“１”となる。つま
り、ダイオードを通して入力布線を結線するだけ
で、その結線部に入力論理のOR演算結果が出力
される。ある入力論理が“１”であつても、“Ｏ”
である入力論理のノードにはダイオードの逆方向
特性により出力ノードから入力ノードへの電流の
逆流はないので影響を与えない。すなわち、
PLAでは電流が流れる事が必須条件である。従
つて前記長大な配線により発熱が大きく、又、配
線を太くしなければならないので配線密度も大き
くできない。従つて論理機能を高集積に塔載する
ことはできない。

又、結線が電気的にプロブラマブルなハイブリ
ツド集積回路が提案されている（特表昭58−
500096）。

しかし、この方式では塔載したチツプと基板と
がワイヤボンデイング等によつて行なわれ、従つ
て接続部に多大な面積を見込まねばならず、電気
的にプログラマブルではあつても高集積の集積回
路を得ることはできない。しかもチツプ間は２つ
のスイツチを介して行なわれ、任意の結線に対し
て夫々下地基板の一辺の長さを有するパツドライ
ン２本、ネツトライン２本が必ず等電位で付随さ
れ従つて、スイツチの抵抗及び配線の浮遊容量に
よる信号遅延が著しく大きいという問題を有して
いる。そして、パツドライン、ネツトライン相方
共信号線として用いられるので動作中に配線の変
更を行なう事が不可能であつた。即ち、実機テス
トを行なう上での使い勝手が利かないという不便
性を有していた。これは高機能の集積回路を迅速
に組み上げるには極めて重要である。

微細加工技術の進歩により技術的には１チツプ
に数10万トランジスタ以上の回路を組み込むこと
ができるようになつたし、これからも、集積度は
更に進展すると見込まれる。このような状況にお
いては、この数10万以上のトランジスタに何をさ
せるのか、つまりどのようなICを作るかを決め
るのは極めて困難になりつつある。しかも、その
条件としては大量に生産するものでなくてはなら
ないということがある。当然種々のシステム設計
者のアイデアをIC上で実現する試行錯誤が重要
なプロセスとなる。しかし、開発コストの大き
さ、開発期間の長さ、つまりはターンアラウンド
タイムの長さは、これに立ちはだかる大きな障害
である。又、大量個数出るICのアイデアはそれ
ほど出てくるものでもない。つまりは、大量生産
に向くメモリ及びマイクロプロセツサIC等以外
に、微細加工技術の恩恵を受けるICがないので
ある。しかも、その一方で、IC化したくととも
個数が少ないために、プリント基板上で実現して
いる電子システムが数限りなく存在するのであ
る。

〔発明の目的〕

本発明は、このような従来のLSIシステム実現
手法の行きづまり、つまり、IC化したいが資金、
時間の条件のため実質的に不可能になつてしまう
という状況に鑑みなされたものでシステム設計
者、回路設計者がフイールドにて瞬時に自分の所
望するLSIレベルの回路をIC化するための手法、
及びその土台となり実現の基盤となる１チツプ集
積回路を提供する事を目的とする。

又、本発明は、高動作速度、高歩留りの接続が
電気的プログラマブル可能な集積回路を提供する
事を目的とする。

〔発明の概要〕

本発明の半導体集積回路においては、基板自体
に論理機能を有する複数の回路ブロツクが作り込
まれる。後述する好ましい実施例においては１つ
のチツプ上に274個もの回路ブロツクが作り込ま
れる。これはSi基板に集積回路を形成する様な通
常の方法（専用IC又は配線済のゲートアレイ）
によつて達成されるものである。前記複数の回路
ブロツクからなる回路ブロツク領域は後述する４
インプツトNANDゲート、インバータ、８ビツ
トレジスタ等の論理機能素子の集合から構成され
る。論理機能素子はインバータ、AND、OR、
NAND等基本ゲートの同種又は異種の組み合わ
せにより構成されるものである。例えばフリツプ
フロツプ、シフトレジスタ、カウンタ、ALU、
さらにはCPU等の論理回路も基本ゲートの組み
合わせにより実現し得る論理機能素子である。勿
論、回路ブロツクはこの他に単一の基本ゲートを
含んでいてもよい。この様に本発明では論理機能
素子は専用ICやゲートアレイの手法により構成
されPLAと異なり不用な配線部分は予め除去さ
れ高速の素子が準備される。そして各回路ブロツ
クは夫々信号の入力部及び信号の出力部を有して
いる。そして回路ブロツクは１個以上の論理機能
素子を含む領域であり、信号の入出力が相互に行
なわれる領域は夫々複数の回路ブロツクを構成す
る。回路ブロツク領域に隣接して前記基板上に配
線領域が形成されている。これは例えば絶縁膜を
介した多層配線技術によつて達成されるものであ
る。かかる配線領域には、前記各回路ブロツクの
信号入力部に接続された信号入力用配線群、及び
各回路ブロツクの信号出力部に接続された前記信
号入力用配線群と交わる信号出力用配線群から構
成されている。そして、前記各回路ブロツクの入
出力部は、その回路ブロツクに隣接する配線領域
において前記信号入力部は前記信号入力用配線
に、前記信号出力部は前記信号出力用配線に接続
される。例えば回路ブロツクの配列方向に平行に
配設された配線群に対しては、Ｔ字を構成する如
く接続される。前記信号入力用配線群と前記信号
出力用配線群との各交点にはスイツチ素子が設け
られている。そして、前記各スイツチ素子の
ON，OFF状態が制御されることにより前記回路
ブロツク間の信号の入出力関係が決定され集積回
路が構築されるものとなつている。

尚、本発明において論理機能とは、通常用いら
れている様にある入力に対して出力のパターン例
えば“１”又は“０”が一義的に決定される関係
を指すものがこれに含まれる。フリツプフロツ
プ、シフトレジスタ、カウンタ、ALU、さらに
はCPUといつた組みわせ回路、順序回路と呼ば
れるものもこれに含まれる。

〔発明の効果〕

本発明半導体集積回路は、そのハードウエアが
製造されたあとに、所望する論理機能が決定され
る。すなわち、論理設計者は、完成された（商品
として手に入る）当半導体集積回路の内部に組み
込まれたSSIやMSI規模の機能回路ブロツクの相
互配線を、スイツチ素子のON，OFFをソフトウ
エア的に書込み指定することにより決定できる。
つまり、この書込みに要する時間待ちだけで、い
わば即座に所望の論理機能を半導体チツプ上に実
現する事ができる。論理機能を変更したければス
イツチ素子のON，OFF状態を変更して結線状態
を変えてやればよい。スイツチ素子が書替え可能
であれば、同一チツプ上で、即座に変更できる
し、たとえ書替え不能なタイプでも、もう１つチ
ツプを用意すれば即座に所望の機能を有するチツ
プが実現できることに変わりはない。

以上のように本発明によれば所望の論理機能を
有する半導体集積回路を瞬時に実現することがで
きる。塔載されるSSI、MSI規模の機能回路ブロ
ツクは後述の実施例に示すように100個以上にす
ることができ、ゲート数にして10kゲート以上の
ものを用意することができる。これは現在カスタ
ムLSI、セミカスタムLSI（ゲートアレイ）として
製造の対象となつている集積回路の規模に匹敵す
る。しかも所望のチツプを得るための待ち時間
は、桁違いに短かい。すなわち、半導体集積回路
の開発時間を極めて短縮することが可能となる。

又、本発明半導体集積回路は、そのハードウエ
アは大量生産するが、その機能はソフトウエア的
に決定できるため唯１個のチツプを作ることも可
能である。従来の方法によつていては、半導体集
積回路は大量生産することによりのみコスト的に
実現可能であつたが、本発明により、少量多品種
の極限を追求することが可能となる。

従つて本発明半導体集積回路を用いれば、論理
システムの開発スピードが極めて速くなるし、考
えうる論理システムをほとんど全てIC化するこ
とが可能となり、電子システムの一品生産に貢献
し、来るべき高度情報化社会の構成機器の製造を
容易ならしめる。

マイクロコンピユータチツプがソフトウエア的
に所望論理動作を実現するのに対し、本発明半導
体回路は、結線情報を書込む時点では、ソフトウ
エア的に論理機能を決定するが、決定されたあと
は、ハードウエアで所望論理動作を行なうという
のがその特長である。そのため動作スピードは基
本的にマイクロコンピユータチツプより速い、す
なわち、本発明半導体集積回路はマイクロコンピ
ユータチツプのようにソフトウエア的に論理機能
を決定できる特長を有しつつ、動作時には、ハー
ドウエア的に論理動作を行なえるという、全く新
しい概念のICである。このことにより、従来の
電子システム開発手法を一変するものであり、そ
の改善に果す役割は極めて大きい。

本発明によれば、回路ブロツクの入出力部間の
信号入出力が電気的にプログラム可能を半導体集
積回路が最小のスイツチ数及び最短の配線長でか
つ１チツプで実現し得る。

即ち本発明によれば、第１に、安価で高密度に
実装された、回路ブロツク間の入出力関係が電気
的にプログラム可能な集積回路チツプを提供し得
る。第２に、高動作速度の回路ブロツク間の入出
力関係が電気的にプログラム可能な半導体集積回
路チツプを提供する事ができる。本発明の代表的
な例では、1280000個又は、182800個のスイツチ
素子を１チツプ上に有する。勿論全てのスイツチ
素子が使用されるわけではないが、広大なフイー
ルドを用いて回路ブロツク間の入出力関係を電気
的にプログラムするタイプではスイツチ素子の抵
抗及び配線の浮遊容量により生ずる信号伝達の遅
延は多数の回路ブロツクから半導体集積回路を組
み上げるには重大な問題である。本発明によれば
基本的に１つのスイツチで、代表的な例では配線
マトリクスの１辺の長さをｌとすれば2.5で駆
動し得る。従つてこの両者により本発明によれば
高速化が達成され、既存のカスタムIC、セミカ
スタムICにスピードの上でも対抗し得る。第３
に、上記の様に膨大なスイツチ素子数が半減する
という事は製品の歩留りの上でも大きく貢献する
と共に、高集積化の上でも効果大である。即ちス
イツチ素子の形成は配線幅に更に余裕を見込まね
ばならない。この様にスイツチ素子が最小で済む
という事は高集積化に有効である。

〔発明の実施例〕

次に、本発明を実施例に従つて詳細に説明す
る。

第２図ａは本発明半導体集積回路チツプの一実
施例の構成を示すものである。１１は2500μ×
8000μの大きさを有しており、SSI又はMSI規模
の機能回路ブロツクが組込まれている領域であ
る。１つの機能回路ブロツクは約50ゲート相当の
ものである。各ブロツクからは出力信号線平均４
本、入力信号線平均８本がスイツチマトリクス領
域１２に向けて出ている。領域１２の大きさは
5600μ×8000μでスイツチ数は1600×800＝1.28M
個である。ブロツクの総数は274である。従つて、
10kゲートレベル以上の論理機能を潜在的に有し
ている。又、右方にはＹ−デコーダ１３、上方に
はＸ−デコーダ１４、が形成され周囲には幅
200μのＩ／Ｏバツフア・電源線領域１５、幅
100μのパツド領域１６、幅100μのスクライブ領
域１７が設けられ、全体は10mm×10mmの大きさの
Siチツプに形成されている。ブロツクの構成は次
のようになつている。

４インプツトNANDゲートを２つもつブロ
ツクが15個、２インプツトNANDゲートを４
つもつブロツク14個、８インブツトNANDゲ
ートを１つもつブロツクが１個、４つのインバ
ータをもつブロツクが100個、８ビツトレジス
タのブロツクが19個、２つのＤタイプフリツプ
フロツプをもつブロツクが19個、４インプツト
のANDゲートを２つもつブロツクが17個、２
対１データセレクタを４つもつブロツクが13個、
４ビツトバイナリカウンタを２つもつブロツク
が11個、２−４ラインデコーダを２つもつブロ
ツクが７個、３−８ラインデコーダをもつブロ
ツクが３個、４−１セレクタを２つもつブロツ
クが５個、８−１セレクタをもつブロツクが４
個、８ビツト直列入力−並列出力シフトレジス
タをもつブロツクが３個、８ビツト並列入力−
直列出力シフトレジスタをもつブロツクが３個、
８ビツト直列入力−直列出力シフトレジスタを
もつブロツクが２個、単安定マルチバイブレー
タを２つもつブロツクが４個、２インプツト
ORゲートを４つもつブロツクが４個、２イン
プツトNORゲートを４つもつブロツクが３個、
AND−ORインバータを２つもつブロツクが３
個、64ビツトRAMのブロツクが３個、２イ
ンプツトEXCLUSIVE−ORゲートを４つもつブ
ロツクが２個、〓〓４ビツトコンパレータのブロツ
クが３個、Ｊ−Ｋフリツプフロツプを２つもつ
ブロツクが４個、〓〓９ビツトの偶／奇バリテイジ
エネレータ／チエツカのブロツクが３個、〓〓４ビ
ツトバイナリ全加算器のブロツクが２個、〓〓２イ
ンプツトマルチプレクサを４つもつブロツクが５
個、〓〓Ｓ−Ｒラツチを４つもつブロツクが２個、
〓〓ALUのブロツクが１個、〓〓８ビツトアドレサ
ブルラツチのブロツクが１個、ルツクアヘツド
キヤリジエネレータのブロツクが１個という構成
である。以上、〜の多数個又は１個の
CMOS構成の論理機能素子がCMOS構成の論理
回路ブロツクを構成し、これらは領域１１に設け
られている。以下の、数値の計算では200ブロツ
クとして計算されている。

各ブロツクの入力線数、出力線数は、ブロツク
の論理機能によつて異なるが、平均的ケースの場
合に入力８本、出力４本という構成である。例え
ば、２インプツトNANDを４つもつブロツクは
これに対応している。こうした代表的ブロツクの
入力、出力線のブロツク外への出ていき方は具体
的には第２図ｂに示すようになつている。すなわ
ち、MSI機能回路ブロツク１８の大きさは、
2500μ横×40μ縦であり、間口である40μから入力
１９、出力線２０が出ている。入力線２ライン、
出力線１ラインを１つのユニツト２１とし、４ユ
ニツトから入力／出力が構成されている。第２図
Ｃは第２図ａで破線で囲まれた領域を拡大した図
である。１点鎖線で囲まれた領域はＤタイプフリ
ツプフロツプ２２を２個持つ回路ブロツクを示
す。図では１つの回路ブロツクを示すが、勿論上
下にも詰め込まれている。この様にブロツク内の
同種の論理機能素子は空間的に規則的に配置し得
る。Ｉ／Ｏバツフア・電源線領域と機能回路ブロ
ツク領域の間には同期クロツク又はシステムクロ
ツクとして用いられるクロツク信号ライン領域が
設けられているクロツク信号ライン２３が走る。
クロツク信号ライン領域はＩ／Ｏバツフア・電源
線領域に含めてみなすこともできる。何れにして
も両領域は200μの幅に収められる。２４ａ，２
４ｂは夫々制御信号用のバツドに接続された出力
バツフア及び入力バツフアである。又、２５はＤ
タイプフリツプフロツプの出力に接続されたシス
テムクロツク２３によつて動作するC²MOSから
なるバツフアである。上下のブロツクの出力部に
も全てこれらが続けられている。第３図は、これ
ら入力、出力線が第２図ａの１２で示されるスイ
ツチマトリツクス部分でどのように配線されてい
るかを示す図であり、入力線は横方向にのびてお
り、出力線は基本的には縦方向に走つており、回
路ブロツクとつながるために、必要部分で横方向
に走り、縦方向に走るラインとＴ字形に接続して
いる。横方向に走る入力線群３４と縦方向に走る
出力線群３５の交点にはON状態又はOFF状態を
持ち得るスイツチが配され、このスイツチがON
の時交叉する入力線と出力線が電気的に接続さ
れ、OFFの時は電気的に絶縁されるようになつ
ている。第３図で、スイツチ３１だけがONとな
つていれば、３２の出力信号は、スイツチ３１を
通して、３３の入力線へと伝達される。２つの回
路ブロツク間の信号の入出力は配線マトリクスを
介してのみ行なわれる。このようにONとすべき
信号のスイツチを選択することにより、任意の出
力線を任意の入力線に電気的に接続できる。第４
図は、スイツチ部のレイアウト図である。スイツ
チはフローテイングゲートとコントロールゲート
を有するMOS型FETを使用している。４１は１
つのユニツトを示し、２入力＋１出力の構成で２
スイツチが含まれている。大きさは10μ×7μであ
る。４２は出力線で４３の出力線に接続されてい
る。４４は入力線である。４５はＴ字状のフロー
テイングゲート（Ist PolySi）、４６はコントロ
ールライン（Ｙデコーダ、2nd PolySi）、４７は
コントロールライン（Ｘデコーダ、3rd
PolySi）、４８は拡散層、４９は入力線のコンタ
クトホール（ドレイン部）、５０ａは出力線４２
と拡散層４８とのコンタクトホール（ソース部）
５０ｂは出力線４３と拡散層４８とのコンタクト
ホールである。４２，４４は前記PolySi層上に
形成されたIst Alであり４３は2nd Alである。
５０ｂは５０ａ上にまで延在されて４２と４３と
が直接接続されても構わない。又、４２は４３と
のみコンタクトホール５０ａ位置で接続されて良
い。右下のスケールは1μmを示す。第５図は、こ
のFETの断面図を模式的に示したものである。
５１はＰ型Si基板に形成されたｎ＋ソース、５２
はｎ＋ドレインであり５３はフローテイングゲー
トである。５４は第１コントロールゲートであ
る。これらのゲートはそれぞれ第１層、第２層、
第３層のポリシリコンにより形成される。５６は
トンネル酸化膜であり厚さ約100ÅのSiO₂膜であ
る。各々のゲートはSiO₂により分離されている。
５７は基板であり、フローテイングゲート５３の
電位によりそのSiO₂膜近くのチヤンネルを流れ
る電流が制御される。第６図は、第５図をさらに
簡略化した図であり、第１コントロールゲート６
４とフローテイングゲート６３の間にCaなる容
量、第２コントロールゲート６５とフローテイン
グゲート６３の間にCbなる容量、そしてフロー
テイングゲート６３と基板６７の間にCcなる容
量があることを示す図である。通常はCa≒Cb，
Ca＋Cb≒Ccなる関係にあるが必らずしもこの条
件が成立する必要はない。この図を使つてこの
FETスイツチの動作例を次に説明する。

いま、第１コントロールゲート５４，６４およ
び第２コントロールゲート５５，６５を20^v、基
板５７，６７を0^vに設定する。Ca，Cb，Ccの容
量関係によりフローテイングゲート５３，６３の
電位は約10^vとなる。フローテイング５３と基板
５７は100ÅのSiO₂膜を介して近接しているの
で、両者の間に10^vの電位差があることで、この
SiO₂膜５６にトンネル電流が流れる。すなわち、
基板５７からフローテイングゲート５３に電子が
注入される。このあと第１コントロールゲート５
４と第２コントロールゲート５５の両方又はどち
らか一方が20^v、又は0^vになつても注入された電
子のためにフローテイングゲートはマイナスに帯
電し、FETの閾値電圧VTHが約10^vとなつて
FETはOFF状態を持続する。つまり、基板電位
が0^vであれば第１、第２コントロールゲートの電
位にかかわらず、FETはOFFである。このこと
はFETスイツチに“OFF”書き込みが行なわれ
た事を意味する。また第１、第２コントロールゲ
ートの少なくともどちらか一方が0^vであればトン
ネル電流は流れず、FETスイツチの状態が反転
することはない。次に“ON”書き込みのための
動作を説明する。第１コントロールゲート５４，
６４及び第２コントロールゲート５５，６５を
0^v、基板５７，６７を20^vに設定する。機能回路
ブロツク領域１１とスイツチマトリクス領域１２
はPN接合分離でアイソレーシヨンが達成され得
る。又、絶縁基板上に成長されたSi層の様なSOS
基板であれば両者の境界領域をエアアイソレーシ
ヨン或いは、境界に絶縁膜を埋込んで絶縁分離し
て１１，１２共Ｐ基板として使用し得る。上記
20^vの設定によりフローテイングゲートの電位は
Ca，Cb，Ccの容量関係により、約10^vとなり
SiO₂膜５６にトンネル電流が流れフローテイン
グゲートから基板へ向けて電子が放出される。第
１コントロールゲート５４と第２コントロールゲ
ート５５の両方又はどちらか一方が20^v、又は0^v
になつても放出された電子のためにフローテイン
グゲートはプラスに帯電しFETのVTHが約−
10^vとなつてFETはON状態を持続する。また第
１、第２コントロールのゲートの少なくともどち
らか一方が20^vであればトンネル電流は流れず
FETスイツチの状態が反転することはない。
“ON”時にコントロールゲート５４，６４，５
５，６５を負電位にして基板を0^vのままとしても
等価である。こうして“ON”又は“OFF”状態
をFETに書き込んだあと基板を0^vとしておき、
第１コントロールゲート電位VcG₁第２コントロ
ールゲート電位VCG₂を例えば10^vを越えない値
に設定しておけば、FETスイツチが“ON”
“OFF”状態をそこなう恐れはない。このために
は、VCG₁＝VCG₂＝0^vでもよい。VCG₁＝VCG₂
＝回路の電源電圧（〜5^v）においてもよい。この
場合はフローテイングゲートの電位が引き上げら
れFETスイツチのON状態での抵抗値はVCG₁＝
VCG₂＝0^vの場合に比べて十分小さくできるの
で、後述するスイツチ部の抵抗による信号伝搬遅
延を小さくすることができる。

この実施例ではフローテイングゲート下のトン
ネルoxideがソースからドレインの全面にわたつ
て形成されている場合を述べたが第７図ａ，ｂ，
ｃ，ｄのように一部分でだけが薄くなつていても
よい。この場合チツプのYieldが向上する。又、
第８図のようにソースからドレインにつながる一
部のみが薄いトンネルoxideとなつていてもよ
い。

このようにトンネルoxide部の面積を小さくす
ることは、単に薄膜形成のYieldを向上させるだ
けでなく、基板とフローテイングとの容量結合を
小さくし、それだけコントロールゲートとフロー
テイングゲートの容量結合を相対的に大きくする
結果となり、FETスイツチセルのWrite／erase
特性を向上させる。

入力線と出力線がこのFETスイツチとどのよ
うに接続されるかを示したのが第９図である。９
１，９２はFETのソース、ドレイン、９３はフ
ローテイングゲート、９４は第１コントロールゲ
ートで９５のコントロールラインを通じて第２図
ａの１３で示されるＹデコーダに接続されてい
る。９６は第２コントロールゲートで９７のコン
トロールラインを通じて第１図の１４で示される
Ｘデコーダに接続されている。機能回路ブロツク
の入力線９８は９１に、出力線９９は９２に接続
されている。

以上の例において、機能回路ブロツクの構成を
限定してきたが、一般にはこれは任意の構成をと
ることができる。全体として、どのような種類の
論理機能をもたすことを目的とするかで、構成機
能回路ブロツクの内容は異なる。ある場合は、メ
モリが多い方がよいし、またある場合はALUが
多い方が使い易いといつた具合である。ただ、塔
載できる機能回路ブロツクの総論理ゲート数と、
総入力線数、出力線数には制限がある。半導体集
積回路製作の際のレイアウトルールとして1μル
ールを採用し、チツプサイズを10mm×10mmとする
と、総論理ゲート数10000、50ゲート規模のMSI
が機能回路ブロツクを構成するとし、前述の例の
ように１つのブロツクの入力線数を８、出力線数
を４とすると、総入力線数は、1600、総出力線数
は800本となり（200ブロツク換算）、これらの入
出力線のあらゆる接続を可能とするためのスイツ
チマトリツクス中には1600×800＝1280000個の
FETスイツチが必要となり第１図で示すように
スイチマトリクスの寸法は5.6mm×８mmとなり一
方機能回路ブロツク群の占める面積は2.5mm×８
mmとすればよいことが経験的に確かめられた。Ｘ
デコーダ部の寸法は5.6mm×１mm、Ｙデユーダ部
の寸法は、0.9mm×８mmでありその外側に幅200μ
のＩ／Ｏバツフア回路及び電源線領域１５があり
さらに外側に幅100μのパツド領域１６最外周部
には幅100μのスクライブ領域１７を置くことに
より、本発明の一実施例レイアウトが完成する。

いかなる出力線も、いかなる入力線に接続でき
るようにするためには上記例では、1280000個の
スイツチを必要とした。この様子を模式的に第１
０図に示す。〇印はスイツチを示す。

以上の例では異種の機能回路ブロツクがチツプ
上にレイアウトされた。これに対し条１１図ａは
分割ブロツク方式と呼ぶべきものを示す。即ち全
体としての機能回路ブロツクの種類、数は第２図
ａで説明した構成のまま領域１１に配置されてい
たNAND，INVERTER、レジスタ、Ｄタイプ
フリツプフロツプ、AND、データセレクタ、カ
ウンタ、ラインデコーダ等の〜〓〓の論理機能回
路ブロツクは領域１１を８つの回路ブロツク領域
に分け、これらに均等に分散配置した。ブロツク
分割は次の様に行なわれた。即ち、４インプツト
NANDゲート、インバータ、８ビツトレジスタ
等論理機能単位（LOGIC FUNCTION）を構成
している論理機能素子をそのブロツク数が多いも
のから順に第１〜第８ブロツクの方向に分割され
て行つた。そして分配は論理機能回路ブロツク数
の多いものから３ブロツク目毎に行なわれた。例
えばブロツクを19個を有するものは、第１ブロツ
クから始まるとすると第１ブロツク、第４ブロツ
ク、第７ブロツク、第２ブロツク、第５ブロツク
…の順である。各分割ブロツク内では、その分割
ブロツクに付設されるスイツチマトリツクスを用
いて種々の論理機能素子が組み合わされ回路が組
まれる。勿論、不足している論理機能素子は他の
ブロツクから持つて来るが、その数は論理機能素
子の種類毎に回路ブロツクを構成した場合に比べ
て遥かに少なくて済む。即ち、任意の機能素子の
入力部、出力部に対して他の全機能素子の出力
部、入力部との全交点にスイツチを設けた、従前
の方式に比べてスイツチ数は大幅に減少する。分
割ブロツクにより形成された小回路乃至中回路間
は第１１図ａ１１２，１１３，１１４のスイツチ
マトリクス領域で接続されてチツプ上に所望の回
路が実現される。出力線は同じ分割ブロツクの入
力線と接続する必要はないから分割ブロツク相互
間の結線を可能とするための１１４スイツチマト
リツクス数は（７×10）×（８×５）個となる。結
局分割ブロツク内部のスイツチマトリツクスを含
め必要な総スイツチ数は ｛（100＋10）×（200＋５）−10×５｝ ×８＋｛（８−１）×10｝ ×（８×５）＝182800個 となる。スイツチの個数は第１の実施例の
1280000個に比べ1/7にすることができる。

第１１図ｂは第１１図ａの１つのMSIブロツク
１１１ａ部分を示したものである。１つの破線領
域にはIN，OUT端子夫々１つのみを示した。破
線領域によつて論理機能素子の種類が異なつてい
る。１１１ａで示す回路ブロツクは、破線領域
内、破線領域間で付設したスイツチマトリクスで
結線され、更にブロツク１１１ａは他の分割回路
ブロツク、例えば、１１１ｂとスイツチマトリク
スで結線される。

かくして本実施例によれば、論理機能を有する
複数の回路ブロツクに対して同一の論理機能素子
が振り分けられて回路ブロツク内が異種の論理機
能素子の集合によつて構成され各回路ブロツクに
第１のスイツチマトリクスを付設し、各回路ブロ
ツクに亘つて第２のスイツチマトリクスを付設す
る事により最小のスイツチ数で電気的にプログラ
ム可能な半導体集積回路が得られ、高速化、高歩
留りに寄与する。又、配線長が最短になる事も高
速化に寄与する。即ち、ブロツク間接続に要する
スイツチ数３という増大はこれによつて吸収し得
る。最小２つのスイツチ素子を要する技術にこれ
を適用した場合にはさらに多くの即ち６つのスイ
ツチが要求される。しかし全体としてのスイツチ
数の削減は達成されるであろう。尚、第１１図ｂ
において、破線で区割した領域の夫々は付設した
スイツチマトリクスから見れば回路ブロツクであ
る。しかし、フイールド１１４のスイツチマトリ
クスから見れば全体として回路ブロツクである。
分割方式は、，，〜のみに施してもよ
い。この場合、分配は８ブロツクとすれば、第１
ブロツク第２ブロツク…の順に為される。

ところで後述するように、機能回路ブロツク間
の信号伝達遅延時間は、信号ラインの容量及びス
イツチのON抵抗が大きい程遅くなる。遅延時間
を小さくするには、FETスイツチの抵抗を小さ
くしなくてはならない。1/8分割の例では、分割
ブロツクの外に出る信号は機能回路ブロツクから
出たあと、１１２の部分のスイツチ、１１４の部
分のスイツチ、１１３の部分のスイツチと計３個
のスイツチを通過する。第１の実施例や本例の分
割ブロツク内部だけの結線例では通過スイツチ数
が１であるのに比べて個数が多く、これを打開す
るためには、１１２，１１３，１１４の部分のス
イツチのON抵抗を下げてやればよい。具体的に
は、例えば、これらのFETスイツチのゲート幅
を３倍にしてやれば、ON抵抗は1/3となり３個
通過しても第１の実施例と同程度のON抵抗の影
響におさえることができる。

第１１図の100×200のスイツチマトリクスは分
割ブロツク内の結線に用いられる。この領域自体
は密である。従つて領域１１２，１１３及び１１
４のスイツチの普通時のコンダクタンスは100×
200の領域のそれに比べて大とするのがこの方法
の場合一般的である。例えば上記チヤネル幅を３
倍とする。そして、この様にすれば分割ブロツク
内、分割ブロツク間の信号伝達遅延の差が小とな
り、つり合いが取り得る。

以上の実施例により、機能回路ブロツク相互間
の結線をいかに行なうかが説明された。次に、こ
のチツプが１つのLSIとして動作するために必要
なのは、いかにしてチツプ外部との信号の受け渡
しを行なうかである。それには、外部との接点で
あるパツド群を１つの機能回路ブロツクとみなし
て、信号の入出力を行なえばよい。第１２図にそ
のための構成例を示す。一般の出力線と同様に入
力線は横方向に走り、（例えば１２１，１２２）、
出力線は縦方向に走る。（例えば１２３，１２
４）。入力線は図示される様に回路ブロツク１１
に一端が接続されない。即ちパツドへの入力線は
専用に付加されたものである。パツドへの入力線
は内部のMSI／SSI機能回路ブロツク群１１から
の出力線とのすべての交叉点でスイツチ１２５
ａ，１２５ｂ等を介して接続されている。ただし
パツドからの出力線、例えば１２３とパツドへの
入力線、例えば１２２との交叉点、例えば１２６
にはスイツチは存在しない。これはパツド同志の
間で直接入出力動作を行なう必要がないためであ
る。もし特別の要請でそのような動作を必要とす
るならばその交叉点つまり、例えば１２６に
FETスイツチを設けてやればよい。

一方、本実施例でパツドは入力用、出力用どち
らにも使うことができる。例えば、パツド１２７
へチツプの外部から信号を入力した場合は、入力
バツフア１２８を通してパツドからの出力線１２
３へ信号が出ていく。又、パツド１２７からチツ
プの外部へ信号を出力したい時はパツド１２７の
入力線１２１から出力バツフア１２９→パツド１
２７を通して信号は外部へ出ていく。これは１つ
のパツドが信号の入出力何れにも使える事を意味
する。このようにパツドは入力用にも出力用にも
使えるようになつているが、どちらかに決定して
よいなら、一方の機能を削除することで、構成を
簡単化し、スイツチ数を節約してもよい。例え
ば、図中１２７で示されるパツドの入力線１２１
に接続されるスイツチ、バツフア１２９が削除さ
れる。

さて、出力専用のパツドは特別な目的のために
使えることを例として示しておきたい。第１３図
ａは、そのための説明図である。１３０１は機能
回路ブロツク群である。FETスイツチ１３０２
をONとすると出力信号Ｂ１３０３が出力バツフ
ア１３０４を通してパツド１３０５に伝えられて
ここをモニタすれば出力信号波形を測定できる。
また、FETスイツチ１３０６をONとすれば出力
信号Ｃ１３０７が出力バツフア１３０８を通して
パツド１３０９に伝えられる。これを外部に取り
出せば、信号Ｃのモニタができる。パツドにつな
がる１３０２，１３０６のようなFETスイツチ
はON，OEF制御が外部から行なえるので、実際
に機能回路ブロツク１３０１とそれに連なるスイ
ツチ群１３１０を動作させながら、任意の回路
Nodeを１３１１のスイツチ群により選択しなが
らモニタできる。ちようどボード回路において、
ボード上のICのピンにオシロスコープ又はロジ
ツクアナライザのプローブを当ててその電位の値
及び時間変化を観測することと同じ事をIC内部
の回路中のNodeに対して実行することができる。
もし論理動作上問題があり、機能回路ブロツク間
の結線変更したければ、１３１０のスイツチ群の
状態を書き換えて、これを行ない、再び１３１１
のスイツチ群のスイツチを選択的にONとして任
意Nodeの波形観測が行なえる。これはチツプ自
身が実際のシステム環境で動作状態で行なえる。
つまり実機テスト、および論理デバツグが行なえ
る。これらの点が本発明回路の本領の一つであ
る。

なお、論理レベルのモニタだけでなく、実際の
例えば、１３１２ライン上の信号波形の詳細を知
りたいのであれば、１３０４や１３０８の出力バ
ツフアとしては、FETのソースフオロワ形式で
パツドに信号を出してやるのがよい。高入力イン
ピーダンス、低出力インピーダンス回路だからで
ある。もし実際のライン上の信号波形が整形され
てモニタするのでもよく、例えば、論理レベルの
モニタを行なえればよいのなら、出力バツフアと
して２段インバータ回路のようなものを用いても
よい。第１３図ｂ，Ｃは第１３図ａの細部を示
す。第１３図ｂはソースフオロア形式を示し、第
１３図Ｃは２段インバータの場合を示す。第１３
図Ｃは偶数のインバータ段であれば反転がない事
を示す。第１２図や第１３図において用意できる
バツドの数に特に原理的な制限はない。あるとす
れば、チツプ上に空間的にどのくらいパツドが置
けるかという事だけである。第２図ａのようなチ
ツプレイアウトの場合、パツドの大きさを100μ
×100μ、パツド間隔を100μとすると、空間的に
は400個程度のパツド配置が可能である。デコー
ダ系、電源系、クロツク等、共通信号系用のパツ
ドを差し引いても、300個程度のパツドを信号の
入出力用に割当てられる。実際にはチツプのパツ
ケージ技術の制限で、パツド数はリミツトされ
る。実施例においては、信号入出力用パツド200
個、信号モニタ用パツド16個とした。

半導体集積回路の性能として重要なものに、動
作速度がある。本発明半導体集積回路の場合、各
機能回路ブロツク内部のマスク、レイアウトは、
極めて高密度に実現されその動作速度は、最も高
速のICとされる。カスタムIC並みの性能を実現
できる。動作速度の面から、設計上留意すべき
は、信号がスイツチマトリクスを経由して伝達さ
れる、各機能回路ブロツク相互間の信号伝達遅延
である。各機能回路ブロツクから出て又機能回路
ブロツクへ入る場合の信号伝達遅延の機構は、第
１４図のように考えることができる。１４０１は
信号を出力する機能回路ブロツクであり１４０２
は出力するためのCMOS構成のバツフアである。
１４０３は出力線の縦方向の出力線１４０４に接
続される横方向に走る部分である。１４０５，１
４０６はスイツチ素子部を示すもので、１４０５
は、そのスイツチ動作を示し、１４０６はその内
部抵抗Ｒを示す。１４０７は信号が入るべき機能
回路ブロツク１４０８につながる入力線である。
C₁，C₂，C₃は各々１４０３，１４０４，１４０
７と接地線との間に存在する容量である。この容
量は２種類あり、その１つは配線のラインと接地
間の浮遊容量であり、もう１つは配線上に接続さ
れている。FETスイツチのソース又はドレイン
電極と基板（接地）間にある接合容量である。配
線幅1μとした時の浮遊容量は100fF／mmと概略見
積れる。また、接合容量の方はスイツチ１個当り
3FEと概略見積れる。第２図ａのようなレイアウ
トを考えると、配線１４０３の平均配線長は5.6
mm／２＝2.6mmであり、配線１４０４の長さは８
mm、配線１４０７の長さはは5.6mmである。配線
１４０４につながれているFETスイツチの数は
1600個であり、配線１４０７につながるFETス
イツチ数は800個である。これより各容量の見積
りを行なうと、 C₁＝2.6mm×100fF／mm＝0.26PF C₂＝８mm×100fF／mm＋1600×3FF＝5.6PF C₃＝5.6mm×100fF／mm＋800×3FF＝2.96PF となる。

さて、出力信号がLowからHighからLowへ変
化する場合、信号レベルの遷移中は１４０２のド
ライバは定電流源とみなすことができる。これは
FETのＩ−Ｖ特性が飽和特性をもつことから言
えるわけである。Fan−out＝Ｎの場合の等価回
路を示すと第１５図のように考えることができ
る。但し１４０８の入力容量はC₃に比べ十分小
さいので無視して考える。解析上必要ならC₃に
含めて考えればよい。１５１はＩの定電流源、１
５２は機能回路ブロツク１４０８の入力端を示
し、Ｖはその電圧である。初期値として、Ｉ＝
Io、Ｖ＝０を考え、時刻ｔ＝０でＩ＝０からＩ＝
Ioとステツプ状に変化する場合を考える。Ｖの時
間変化をラプラス変換法によつて解析すると Ｖ(S)＝１／CoC₃R・１／Ｓ（Ｓ＋Co＋C₃N／CoC₃R）Ｉ
(S) Ｉ(S)はStep関数のラプラス変換だから Ｉ(S)＝１／ＳIo であり Ｖ(S)＝1o／CoC₃R・１／S₂（Ｓ＋Co＋C₃N／CoC₃R） ラプラス逆変換をすると Ｖ(t)＝CoC₃R／（Co＋C₃N）²Io｛exp（−Co＋C₃N／Co
C₃R）ｔ ＋Co＋C₃N／CoC₃Rｔ−１｝ を得る。ここで第２図ａのようなレイアウトを考
えた時の具体数値 Co＝C₁＋C₂＝5.86pF≒6PF C₃＝2.96PF≒3PF を考え第１０図に示すレイアウトをもつFETス
イツチのオン抵抗をＲ＝1kΩと見積れば、Ｎ＝
３のとき Ｖ(t)＝ 80Io｛exp（−ｔ／1.2×10^-9）＋ｔ／1.2×10^-9−１
｝ と表現できる。ただしｔの単位は秒、Ioの単位は
〔Ａ〕、Ｖ(t)の単位は〔Ｖ〕である。

ところで現在行なわれているMSIやSSIレベル
のICをプリント板上に搭載して、論理システム
を作りあげる技術は、本発明半導体回路チツプに
よつて置換えが実現できるが、その際その有効性
を論理回路の動作の点で維持するためには、動作
スピードは少なくとも同等であることが必須条件
である。各MSI，SSIのレベル（本発明回路の場
合機能回路ブロツク）の動作速度（演算速度）は
同種のロジツクフアミリで比較（例えば、
CMOS同志で比較）すればほぼ両者とも同じで
ある。問題となるのは、プリント板の場合の布線
遅延と本発明半導体集積回路の場合のスイツチマ
トリツクス部の通過時間の比較である。通常、高
速ロジツクとして知られるシヨツトキTTLロジ
ツクと本発明回路を比較すると、布線遅延は
TTLの場合2nsec程度以下を考えることができる
ので、本発明回路の場合も、平均として、スイツ
チマトリツクス部における遅延時間を2nsecとす
るのが妥当と考えられる。

Fan−out数は通常LSI中で３と考えるのが標準
であるので遅延時間解析するのに、式を用いれ
ばよい。第１４図の電源電圧VDD＝5Vを考え、
Highレベル、Lowレベルの閾値を2.5Vと考える
と式においてｔ＝2nsecの時Ｖ（ｔ＝2.5nsec）≧
2.5Vであることが条件となる。式よりそのた
めの条件は Io≧37（mA） である。これより１４０２のようなバツフアに用
いられるFETのON時の飽和電流は37mA以上で
なくてはならないことがわかる。このために用い
られる１４０２のようなバツフアはドライバと呼
称できるものでなくてはならない。通常の論理ゲ
ート程度のドライブ能力では、不可能である。即
ち、論理機能回路ブロツク内に形成された回路構
成用の論理機能単位に用いられるFET（電界効果
トランジスタ）よりゲート幅を大きくした即ち、
ドライブ能力の大きいFETを用いる必要がある。
ゲート長1μ、ゲート幅10μのFETでドレイン飽和
電流１〜5mA程度であるから、37mA以上のドラ
イブ能力を得るためには、ゲート幅74〜370μ以
上にする必要があることがわかる。第１の実施例
で、第２図ａのレイアウトを採用した時、各機能
回路ブロツクの出力バツフア部のFETのゲート
幅を100μとしたら、平均負荷条件（Fan−out＝
３等）で次段への信号伝送遅延時間を2nsec以下
にすることが可能であつた。また各機能回路ブロ
ツクの間口は40μでありそこに、平均４個の出力
バツフアを用意する必要があるわけで、そこにゲ
ート幅74〜370μ以上のFETを実現するためには、
ゲート幅の方向は、出力線の出ていく方向でなく
てはならない。その様子を第１６図に示す。１６
１は機能回路ブロツク、１６２は出力バツフアの
負荷FET（ｐ−チヤンネルMOS）のドレインで
電源VDDが接続されている。１６３は出力バツ
フアの負荷FETのソース及びドライバFET（ｎ−
チヤンネルMOS）のドレインでここから出力信
号が取り出される。１６４は出力バツフアのドラ
イバFETのソースで接地ラインに接続されてい
る。１６５は出力ラインで出力バツフアを構成す
るFETのゲート幅方向に取り出されていること
を示している。

消費電力も集積回路を評価するパラメータとし
て重要である。本発明集積回路の場合、その使用
方法にもよるが、すべての機能回路ブロツクを使
用することは少ない。通常は、使用されていない
ブロツクが存在し、このブロツクの消費電力をお
さえる事が低消費電力化のために重要である。基
本ロジツクにCMOSを採用すれば、ロジツクが、
論理レベルの遷移時にのみ電力を消費することを
考えると、使用されないブロツクの消費電力をお
さえる事が可能である。この場合、使用しない全
論理ゲートの入力の論理レベルをHighかLowに
固定したおけばよい。機能回路ブロツクが、例え
ばシステムクロツクにより動作するダイナミツク
シフトレジスタのような回路ブロツクや、
C²MOSのように外部からの同期クロツクや、シ
ステムクロツク信号のようなクロツク信号で動作
するタイプのものであれば、使用しない場合この
クロツク信号が伝わらないようにできるようにし
ておかなければならない。第１７図は、その一方
法を示すものである。１７１，１７２は機能回路
ブロツクであり、１７３，１７４は各々のクロツ
ク信号ラインである。１７５，１７６は、第２図
ａスイツチマトリクス中のFETスイツチと同様
のFETスイツチで一方が１７３，１７４、他方
がクロツク信号源１７７につながるクロツク信号
供給ライン１７８に接続されている。

クロツク信号供給ライン１７８は第２図ａの
Ｉ／ｏバツフア・電源線領域１５と回路ブロツク
領域１１との間に更に領域をとつて設けられる。
又、クロツク信号源は第２図ａの左上隅の矩形の
領域に収められる。１７５，１７６等のFETス
イツチは通常ONとしクロツク信号１７７が機能
回路ブロツク１７１，１７２等に供給されるよう
になつているが、もし使用しない機能回路ブロツ
クがある場合には、それに対応するFETスイツ
チをOFFとしておく。即ち、クロツクは上記ス
イツチを設けなければ空ブロツクに入力してしま
う。こうすることにより、使用しない機能回路ブ
ロツク中の全論理ゲートは、「静」状態となり、
電力消費はほとんどない。このとき、さらに縦方
向に走る線１７９を用意し、これを電源（VDD）
に接続するか接地し、使用しないブロツク又はゲ
ートに入るクロツク信号線との交点のスイツチ１
７１０，１７１１をONとし、そのクロツク信号
線のレベルをHigh，Lowどちらかに強制してお
くとなおよい。機能回路ブロツク中には、ALU
のように、全体で１つの論理動作をするものもあ
るが、４インプツトNANDゲートを２つもつブ
ロツクのようにいくつかの独立して動く論理ゲー
トもある。従つて機能回路ブロツクの１部だけを
使用することもあり、この場合、論理ゲート単位
でクロツク信号供給制御用のFETスイツチを設
ける方が好ましい。

次に第１８図は、使用しない入力ゲートの処置
方法を説明するためのものである。使い方によつ
ては、論理ゲートの一部を使いたい場合がある。
例えば、４インプツトNANDゲートを２インプ
ツトNANDゲートとして使いたい場合がある。
４インプツトNANDゲートの入力端子をＡ，Ｂ，
Ｃ，Ｄとすると、Ａ，Ｂ端子だけを使つて２イン
プツトNANDゲートとして動作させたい場合が
あるわけである。この場合は、Ｃ端子をHighレ
ベル、Ｄ端子をHighレベルに固定しておけばよ
い。第１８図においては、縦方向に走る出力線群
１８１と平行に、VDD電位ライン（“High”レ
ベルとして使用）１８２、接地電位ライン
（“Low”レベルとして使用）１８３を設け入力
線との交叉点にFETスイツチ１８４を配し、こ
のスイツチの制御により、入力ラインにHigh又
はLowレベルを固定的に与えることができるよ
うにしておく方法を示している。このように使用
しない入力信号を必らず、どちらかのレベル（上
記例はHigh，Lowの内前者）に固定させておく
ことは、その論理ゲートがノイズによつて誤動作
したり、破壊されたりする危険を防止するために
も効果がある。例えば、スイツチマトリクス領域
１２で使用しない入力線に近接して平行に走る他
の入力信号線の電位は結合容量によつて当該信号
線ノイズを発生し得る。つまり“DONT
CARE”端子もどちらかのレベルに固定しておい
た方がよく、そのためにも第１８図のような構成
が有効に働らく。“DONT CARE”とは使用し
ない入力端子を影響のない“１”か“０”に固定
しておくことを言う。DONT CAREとよばれる
のは８ビツトカウンタを４ビツトとして使う時の
ように“１”“０”どちらでもよい場合を示す。
何れにしてもクロツク信号が第１７図の様にブロ
ツクの外側から定常的に供給されるように設計さ
れたタイプでは、第１７図と第１８図に示した手
段を併用する事が好ましい。もちろん使用してい
ない論理ゲートに対しても、第１７図のような、
クロツク信号を与えない手段と、入力ゲートもど
ちらかのレベルに固定しておくことが好ましく、
そのためにも第１８図の構成が役に立つ。

第１９図は、可逆的スイツチ素子の例を示す。
１９１は出力線、１９２は入力線である。これら
はFET素子１９３を介して接続されている。
FET素子はエンハンスメントモードタイプの
MOS FETでそのゲートがHighの時“ON”、
Lowの時“OFF”となるものである。１９３に
近接して１ビツトメモリ１９４が置かれており、
そのメモリ内容により、１９３のゲート電位が決
定されるようになつている。すなわち、例えば、
メモリの内容が１なら１９３のゲート電位が
Highとなり１９３のスイツチがONとなり、０な
らゲート電位がLowとなり、スイツチがOFFと
なるようになつている。１９３にはMOSFETの
例を示したが基本的には、１９４の１ビツトメモ
リの内容により、ON，OFFが制御できるもので
あれば、同様の機能を果すことができる。例えば
接合型FETやシヨツトキ型FETでもよい。１９
５の１ビツトメモリの内容は、１９５のコントロ
ールラインにより変えることができるようになつ
ている。これらのスイツチは電位伝送型である。
これらのスイツチは、信号は両方向性であり、出
力線から入力線へ信号を伝送きるのはもちろん必
要があれば、入力線から出力線への信号伝送も可
能である。この両方向性の特性は後述するよう
に、スイツチマトリクスに実際のチツプ製造の時
問題となる欠陥スイツチの救済を可能ならしめる
ように本発明回路を構成するために役立つ。一方
本発明回路の使用状態では平均Fan−out、３と
するとONしているスイツチに比べてOFFしてい
るスイツチが多い。つまり書込み時間が長くな
る。これに対し、第２０図に示す様子ははじめ
OFF状態で書込み時にONとできる非可逆スイツ
チで、これを本発明の配線マトリクスの交差部に
用いれば書込み時間を短かくすることができる。
第２０図はこの素子の断面図である。基本的に
は、ゲート・ソース間電圧＝０の状態でピンチオ
フしているMOSFETにおいて、ゲート・ソース
間を短縮させた構造となつている。２０１のｐ型
基板上にｎ＋型のソース２０２、n⁺型のドレイ
ン２０３があるソース・ドレイン間には酸化膜２
０４を介してゲート電極２０５がある。ｎ＋ソー
ス上にはソース電極２０６が、又ｎ＋ドレイン上
には、ドレイン電極２０７がある。ゲート電極２
０５とソース電極２０６とは、短絡用金属２０８
により等電位に保たれている。ゲート電極２０５
とドレイン電極２０７とは近接される。今、ドレ
イン電極２０７にプラスVDボルト印加し、ソー
ス電極２０６と基板２０１を接地すると、VDを
ある電圧以上にするとドレイン・ソース間に電流
が流れはじめる。これは２０３が高電位になるこ
とで電子が２０２から２０１へ注入され、これが
２０３に流れ込む状態が生じこれがさらに増幅さ
れるメカニズムで起こる。この現象にともなつ
て、さらにVDを上げてVDTにすると、電極２０
５と電極２０７が、おそらくは金属のエレクトロ
ンマイグレーシヨン効果による移動により短絡す
る。このあとVDを0Vとしても物理的に２０５と
２０７が短絡しているので２０７と２０６間の抵
抗が極めて小さくなりスイツチとしてON状態に
することができる。２０６，２０７の２端子を信
号入出力用配線群の交差部のスイツチに使うと最
初は出力線と入力線がOFF状態だが、端部に高
電圧VDTを印加することにより、出力線と入力
線を短絡状態、つまり、ON状態にすることがで
きる。VDTの電圧を下げ、安定的に当スイツチ
をON状態にせしめる目的のためには、第２１図
のような凸形電極構造を採用するとよい。第２４
図は、FETを上から見た図で２１１はｎ＋ソー
ス、２１２はｎ＋ドレイン、２１３はソース電
極、２１４はゲート電極、２１５はドレイン電極
である。２１４と２１５の一部は２１６と２１７
の部分に凸部を持つて互いに近接し対向してい
る。ドレイン・ソース間に電圧を印加すると、こ
の対向部２１８に電界集中が起こりこの部分に、
エレクトロンマイグレーシヨンが起こりやすくな
り、短絡が生じる。この凸部は、第２１図では１
ケ所だが、何ケ所か設けて、対向部の数を増やし
ても同様の効果を期待できる。

以上種々のスイツチ例を説明し、その利点につ
いて述べてきたが、本発明回路において、結線の
変更が可能であること、つまりは、スイツチの書
換えが可能であることは、その適用範囲を広げる
ものである。その意味で、以下では第５図の
FETスイツチを使用したチツプにつき話を進め
る。もちろん、第１９図でも書換えは可能だが、
スイツチ部にメモリが必要なために、所要面積が
大きいので出力線数、入力線数を多くとれないこ
と、第１９図の１９３FETの閾値は、第５図の
FETの閾値に比べてかなり小さく、そのため同
じ素子形状では、ON抵抗が、第５図FETよりか
なり大きくなることから最も多くの応用範囲をも
つのは第５図FETを有する回路であるからこれ
を例に以下の具体例を示すわけである。第２２図
に示すのは、欠陥スイツチ素子があつても、スイ
ツチマトリツクスの動作を保証するための救済方
法の一例である。本発明回路のスイツチ素子数
は、100k〜1M個以上におよび、そのうち１個で
も不良があるために、チツプ全体が使用不能にな
るのではチツプの製造歩留りが極めて小さくな
り、チツプの価格が高騰してしまう。第２２図に
おいて、２２０１ａ，２２０１ｂは機能回路ブロ
ツクである。２２０２ａ，２２０２ｂは入力線、
２２０３ａ，２２０３ｂは出力線である。この４
本及び両者間のスイツチを除いて図面に示された
配線及びスイツチは第１０図の構成に本スイツチ
救済の為に新たに付加されたものである。今、ス
イツチに欠陥があつた場合のその救済方法を具体
例で示す。２２０３ａの出力信号を２２０２ｂの
入力線に接続したい場合通常は２２０４ａ〜２２
０４ｄのFETのスイツチをONとし、さらに、２
２０５ｃのスイツチをON（２２０５の他のスイ
ツチはOFF）として行なう、ところが２２０５
ｃのスイツチが不良だつたとする。不良モードに
は２種あり、常に“ON”となるタイプと常に
“OFF”となるタイプである。常に“ON”なら、
今このスイツチをONにしたいのだから結果的に
は幸いにして機能を果たせる。しかし、常に
“OFF”だと所望の機能を果たせない。この時
は、２２０４スイツチより機能回路ブロツク側に
あつて、縦方向に走る線で入力線、出力線の交叉
点すべてにスイツチをもつ線２２０６を設け、２
２０４ｂをOFF、２２０７ｂと２２０７ｃをON
とすればよい。又、２２０６以外にも、２２０７
のようにスイツチ２２０４より機能回路ブロツク
側にあつて、縦方向に走り入力線との交叉点にだ
け２２０８ａ，２２０８ｂを有し、ある場所２２
０９からＴ字型に横方向に走り、出力線との交叉
点にスイツチ２２１０ａ，２２１０ｂをもつ線を
用意し、スイツチ２２１０ａ，２２０８ｂをON
する方法によつても救済できる。２２０７は２２
０６に比べスイツチ素子形成のマスクレイアウト
を２２０５のスイツチと同様にできる利点を有
す。２２０６方式の場合、入力線、出力線の密度
が高いと、パターンルール上の制限で不可能にな
る場合もある。一方、２２０５のスイツチが常に
ONだと困る場合について考える。上記２２０３
ａ→２２０２ｂという信号伝送の場合もし他方で
２２０３ｂ→２２０２ａという信号伝送を行なお
うとすると２２０５ａはOFFしていなければな
らないので困る。この時２２０４ｂ，２２０４
ｃ，２２０５ｃをONとして、２２０３→２２０
２ｂの伝送を行ない、２２０６方式を採用するな
ら、２２０４ａ，２２０４ｄをOFFとし２２０
７ａ，２２０７ｄをONとして２２０３ｂ→２２
０２ａ伝送を行なう。一方、２２０７方式を採用
するなら、２２０４ａ，２２０５ｂ，２２０５
ｄ，２２１０ａをOFFとし、２２０４ｄ，２２
１０ｂ，２２０８ａをONとして２２０３ｂ→２
２０２ａ伝送を行なう。

以上の例において２２０６や２２０７のような
線を何本か用意しておくと、１個以上の２２０５
部分のスイツチ不良に対処できる。もちろん２２
０６，２２０７方式のどちらか一方のみ採用して
もよいし、又、双方混用してもよいことは言うま
でもない。いずれの場合においても２２０４およ
び２２０７および２２０６のスイツチが全て完全
でなくてはならない。

以上の実施例において、出力線は縦方向、入力
線は横方向に走つていた。しかし、これは逆でも
構わない。その例を第２３図に示す。２３１ａ，
２３１ｂは機能回路ブロツクである。２３２は入
力線群、２３３は出力線群である。一般に論理回
路において、入力線数より出力線数の方が少ない
ので、縦方向に走る線の本数の方が多くなる。一
方、機能回路ブロツクの寸法は横方向に長いの
で、このままでは横長のチツプになつてしまう。
リソグラフイ装置によつて最大チツプ辺長さが規
定されると、この方式では、搭載ゲート数が少な
くなるという結果にもなる。しかし、ここで指摘
すべき重要なことは、入力線群もＴ字型にする方
法があるということである。これは第２４図のよ
うなチツプレイアウトに生かされる。第２４図は
機能回路ブロツクの配置法により、より多くのブ
ロツクを搭載する方法を示したものである。機能
回路ブロツクはチツプの左側２４１及びチツプの
下側２４２に置かれている。左側のブロツクから
出る出力線は、はじめ２４３ａのように横方向に
走り、あるところでＴ字型に曲り、２４３ｂのよ
うに縦方向に走る。そして左側のブロツクから出
る入力線は横方向に２４４のように走る。一方、
下側のブロツクから出る出力線は、２４５のよう
に縦方向に走る。そして下側のブロツクから出る
入力線は、はじめ２４６ａのように縦方向に走る
が、あるところでＴ字型に曲り、２４６ｂのよう
に横方向に走る。縦方向に走る出力線群と横方向
に走る入力線群の交叉点にスイツチを存在させ両
者を接続することを可能にする。入力線をＴ字型
にしてもよい。このようにすることで機能ブロツ
ク搭載数を増やすことができるし、又、逆に機能
ブロツク搭載数を同じにして、１つの機能ブロツ
ク当りのスイツチマトリツクスへ向けての間口を
２倍にできてその分細長い機能ブロツクでなくな
り、機能ブロツク内の素子レイアウトを容易にす
る効果がある。第２５図はこの方式で行なつたチ
ツプレイアウトである。チツプサイズは、第２図
ａと同じ10mm×10mmである。２５０１はスクライ
ブ用領域、２５０２はパツド用領域、２５０３は
Ｉ／ｏおよび電源線領域である。２５０４はサイ
ズ７mm×1.8mmの機能回路ブロツク用領域であり、
機能回路ブロツク群を為し、第２４図のように入
力線、出力線が出ている。この中には6.25kゲー
ト相当の論理ゲートが入つている。２５０５も機
能回路ブロツク用領域であり、機能回路ブロツク
が群を為し、6.25mm×１mmのサイズである。この
中には3.75kゲート相当の論理ゲートが入つてい
る。このブロツクからは第２４図のように入力
線、出力線が出ている。２５０６はスイツチマリ
ツクス部で、第５図のような書替え可能なフロー
テイングゲート形式のMOS FETスイツチによ
り構成されている。２５０７はこのスイツチを制
御するためのＸ−デコーダであり、２５０８はＹ
−デコーダである。本チツプには２５０９および
２５１０の領域に、大容量スタテイツクRAMが
搭載（以下基板に作り込む意味で用いる）されて
いる。それぞれ128kビツトのRAMであり合計で
256kビツトの容量をもつている。２５１１は２
５０９のSRAMのデータ入出力、および制御用
ラインの取り出し用領域で、２５０９より取り出
されるこれらのラインを２５０６のスイツチマト
リツクスに導入し、任意の機能回路ブロツクから
アクセスできるようにするためのものである。サ
イズは１mm×0.1mmとなつている。２５１２も同
様に２５１０のSRAMのライン取り出し用領域
で、２５０９と同じようにして２５１０の
SRAMを使えるようにするためのものである。

一方、２５１３にもSRAMが搭載されている。
容量は64kビツトであり、２５０９，２５１０，
２５１３合計で320kビツトのSRAMが本チツプ
内に搭載されていることになる。２５１４は
SRAM２５１３のデータ線、制御線をスイツチ
マトリツクス２５０６に導くための領域である。

２５１５はスイツチFETの制御に必要な20v電
源を作る回路や、チツプ全体のためのクロツク信
号発生回路が搭載されている。これらは必須なわ
けではなく、チツプ外部から供給することも可能
だが、ある方がコーザにとつては便利である。こ
れら２５０９，２５１０，２５１３，２５１５内
の回路は互いにどの位置にあつてもよく、本例に
示した位置に限るというわけではない。又、
SRAMのかわりに例えば、マイクロプロセツサ
を置くこともできる。例えば、２５１０領域に８
ビツトマイクロプロセツサを搭載してもよい。要
するに２５０９，２５１０，２５１３，２５１５
の領域はスイツチマトリツクス部２５０６に大量
の入出力線を出すことはないが、入出力線数が、
機能回路ブロツクとしての容量に比べて、少ない
ような回路、例えば、大容量メモリやマイクロプ
ロセツサを搭載するのに適した領域なのである。
しかも、その入出力線は２５１１，２５１２とい
う領域を通じ、他の機能回路ブロツクとスイツチ
マトリツクス部で接続可能である。

次に、２５０９に128kビツトSRAM、２５１
３に64KビツトSRAM、２５１０に８ビツトマ
イクロプロセツサ、２５１５に電源及びクロツク
信号発生回路を搭載した時のユニークな使用法を
説明する。スイツチマトリツクス部の結線は、ス
イツチのONにより行なわれこれを行なうには、
第９図のＸコントロールライン９７、Ｙコントロ
ールライン９５を制御する。800本のＸコントロ
ールラインから、１本選ぶためにＸ・デコーダが
あり1600本のＹコントロールラインから１本を選
ぶためにＹ・デコーダがある。その選択のための
情報は、外部からパツドを通して各デコーダに入
る。Ｘ・デコードをするに必要な情報は、2⁹＜
800＜2¹⁰だから10ビツト、Ｙ・デコードをするに
必要な情報は、2¹⁰＜1600＜2¹¹だから11ビツトで
あるから、そのために各々10パツド、11パツド必
要である。この合計21パツドからそれぞれ信号線
をデコーダのみならずスイツチマトリツクスの入
力線群に引き込んでおく。さらに８ビツトずつ組
みにして、それぞれの入力線データがラツチされ
るようにして、３本のラツチ制御線を用いて、21
パツドのデータを設定でできるようにしておく。
このようにしておくと、２５１０の８ビツトマイ
クロプロセツサにより、Ｘ，Ｙデコーダを制御す
ることが可能である。つまり８ビツトマイクロプ
ロセツサはスイツチマトリツクスの結線状態を任
意に設定し変更することができるようになるので
ある。このような機能の使い方として、チツプの
自己テストが可能となる。テスト用プログラムを
最初外部から２５０９，２５１３にあるSRAM
に書き込み、これを２５１０のマイクロプロセツ
サに実行させるわけである。２５０４および２５
０５の機能回路ブロツクの論理ゲートのTesting
も可能であるし、２５０６マトリツクス中のスイ
ツチの良否判断を行なう事もできる。テストデー
タはSRAM中に一時保管しておき、必要に応じ
て、後から外部へ知らすることもできる。第２５
図のような超LSIチツプのセルフテストが可能な
のである。一方、例えば、SRAMの一部を書き
換え可能又は書き換え不可能なROMに置きか
え、テストデータを書き込んでおくこともでき
る。製造テストの段階でこのようにしておくと、
あとでこのチツプを、フイールドで使う時、それ
に対応する策を行なうことができる。その対策と
は、スイツチマトリツクスのスイツチが不良の場
合は第２２図で示したようなバイパス方式を実行
するとか、或いは機能回路ブロツクの一部が動作
不良の時は、そのブロツク又は、その中の不良論
理ゲート部を使用しないといつたことを実行でき
る。このことは、本チツプのメーカやユーザが、
本チツプを商品として売買する際の適正な価格設
定のために助けとなる。つまり完全であることが
望ましいが、不良個所の内容がROMに収められ
た形で、出荷されるので、その程度を判断し一定
の基準に従つて、すべてが動作するチツプの価格
から減額して売買することが可能となるであろ
う。ちようど野菜の「きゆうり」がその曲り具合
によつて価格を設定するように、本チツプの完全
度の度合によつて価格を設定することも可能とな
るわけである。これはメーカーにとつてもユーザ
にとつても好ましいことである。もう１つのユニ
ークな使い方を説明する。まずSRAM又はROM
中にスイツチマトリツクスの結線情報を書き込ん
でおく。この情報はONとすべきスイツチの情報
があればよい。スイツチは全部で、第２図ａや第
２５図のような構成の時は、1.28M個、第１１図
のような構成例では、182.8k個であり、これら
は、各々21ビツト、18ビツトの情報でスイツチを
特定できる。2²⁰＜1.28×10⁶＜2²¹、であり2¹⁷＜
1.828×10⁵＜2¹⁸であるからである。

第２図ａ、第２５図のような1.28M個のスイツ
チ構成では、前述のようにONとなるスイツチ数
は全論理ゲートを使用し、平均Fan−out数を３
とした時でも50.4kビツトのメモリがあれば、結
線情報を蓄えられるわけであり、第２５図上に搭
載する２５１３部の64kビツトSRAMで十分これ
が行なえる。２５０９の128kビツトSRAMも使
えばさらに２種類、合計３種類、の全く異なる結
線情報をチツプ内に格納できる。これと２５１０
部のマイクロプロセツサの、Ｘ・Ｙデコーダ制御
の機能を用いると、必要に応じてチツプ全体の論
理機能をチツプ自身の手で変えることができる。
しかも、それにより実現する機能はハードウエア
的に固定したものと同等で、マイクロコンピユー
タによるソフトウエア的に機能変更するのとは全
く異なり、その動作スピード等の動作特性は専用
ICのそれに近いものである。その意味で、本発
明集積回路は、従来のICとは概念を全く異にす
る、新規の集積回路である。

以上の説明において、基本素子はCMOS構成
とされた。第２６図は、誤動作を防止する別の方
法である。そして上記した他の方法と併用し得
る。即ち機能回路ブロツク又は、論理ゲートへの
電源供給ラインにスイツチを設けておき、使用し
ない場合にはこのスイツチをOFFにすることが
有効である。第２６図は電源供給ラインを示して
いる。２６１は電源線、２６２はパツドを示して
いる。２６３は機能回路ブロツク１１を横切つて
橋渡しされる場合の例である。２６４ａ，２６４
ｂはスイツチ素子であり、２６３が用いられるタ
イプでは図からスイツチ２６４ａのみ取り除かれ
る。即ちチツプ外周に沿う電源線２６１はそのま
ま残される。

さて、本発明集積回路の利点を生かすためのパ
ツケージの構造があるので説明する。第２７図は
本発明集積回路をパツケージ化した時のその外観
の一例である。２７１はパツケージ本体であり２
７２ａ，２７２ｂはパツケージから下向きに出て
いるピン群である。これらのピン群は、通常の
IC動作に必要なものでありICの動作のための入
出力信号、制御信号、電源系が含まれる。ピンの
出方は、図のようにパツケージの側壁から出るこ
ともあるし、パツケージの下面から直接下方に出
ることもある。このパツケージの新規な点は、ピ
ン群２７３のようなパツケージの上方に出るもの
がある点である。これらのピン群は結線情報入力
のためのものである。すなわち、Ｘ・デコーダ、
Ｙ・デコーダ制御用の入力データはこの上方に出
たピンにより行なわれる。これにより、パツケー
ジをボード上に差し込んだままで、自由にチツプ
中の結線変更ができる。さらに上方に出たピンに
は内部信号モニタ用パツドにながつているものも
ある。これをオシロスコープやロジツクアナライ
ザにつなぎ、結線変更を行ないながらチツプの論
理動作の確認テストが行なえると同時に実際に使
用されるべきボード上で実際の動作状態でのテス
トが可能となるのである。このことにより論理設
計者の論理図デバツグは極めて容易になり、論理
開発の効率は飛躍的に向上する。

以上の例では機能回路ブロツクはチツプの辺に
沿つて設けられた。第２８図は第１１図のａで示
した分割ブロツク方式を用い、チツプ上に均一に
論理機能を有する回路ブロツクを分散させた例
で、そのうちの４ブロツクを示す。各ブロツクは
第１１図ａと同じもので対応箇所には同一番号を
付す。

以上本発明半導体回路を用いることにより所望
の論理機能をもつICを、論理設計者、システム
設計者がフイールドで直ちに個数１個から得るこ
とができ、電子シスムのIC化に寄与する効果は
革命的に大きいといえる。また、本発明集積回路
上に実現された論理機能は、その結線情報を基に
して、直ちに通常のカスタムLSIやゲートアレイ
LSIに展開し、それにより量産化することが可能
であり、多種多様のICを必要とする。来るべき
知識情報化社会推進に果す役割は極めて大きい。

【図面の簡単な説明】

第１図は従来例技術を説明する回路図、第２図
ａは本発明半導体集積回路チツプの一実施例のレ
イアウト構成を示す平面図、第２図ｂは各機能回
路ブロツクの入力、出力線のブロツク外への出て
いき方の一例を示す平面図、第２図ｃは一部を拡
大した平面図、第３図は、入力、出力線がスイツ
チマトリツクス部分で、どのように配線されてい
るかを示す図であり、信号の伝達のされ方の一例
を示す平面図、第４図は、スイツチ部のレイアウ
ト図、第５図は、スイツチ素子として使うFET
の構造を示す断面図、第６図は、第５図を簡略化
した容量についての等価回路図、第７図ａ〜ｄ
は、第５図のFETにおけるトンネル酸化膜の形
状を説明する断面図及び平面図、第８図は、第５
図のFETにおけるトンネル酸化膜の形状を説明
する平面図、第９図は、第５図のFETスイツチ
が本発明半導体集積回路中でどのように接続され
るかを示す回路図、第１０図はスイツチマトリク
スの構成例を、模式的に示した平面図、第１１図
ａは、スイツチマトリクスの別の構成の一例（分
割方式）を示す平面図、第１１図ｂはその拡大
図、第１２図は、本発明半導体集積回路チツプの
外部との入出力を行なうパツドの構成と、スイツ
チマトリクスへの配線方法を示す平面図、第１３
図ａは、本発明半導体集積回路の任意の回路
Nodeをモニタする方式を説明する平面図、第１
３図ｂ，ｃはそのためのパツド構成を示す回路
図、第１４図は、本発明半導体集積回路のスイツ
チマトリツクス部における信号伝達遅延時間を評
価するためのモデルを示す回路図、第１５図は、
Fan−outを考慮した、スイツチマトリツクス部
の信号伝達遅延時間を解析するための等価回路
図、第１６図は、各機能回路ブロツクの出力線を
ドライブする出力バツフア回路のレイアウト法を
述べる平面図、第１７図は、電力消費をおさえる
ために、各機能回路ブロツク又は論理ゲートに入
力するクロツク信号をOFFとする方法を示す平
面図、第１８図は、使用しない機能回路ブロツク
又は論理ゲートの入力線をLow又はHighレベル
に固定する方法を示す平面図、第１９図は、可逆
的スイツチ素子の例を示す回路図、第２０図は、
非可逆スイツチ素子の構造を示す図で、はじめ
OFFで指示するとONとなる素子の断面図、第２
１図は、第２０図のスイツチ素子を安定的に動作
させるために工夫した素子形状を示す平面図、第
２２図は、欠陥スイツチ素子があつても、これを
避け、本発明回路を正常に動作させるための方法
を示す平面図、第２３図は、入力線群、出力線群
の走る方向を変えても本発明回路が実現できる事
を示す平面図、第２４図は、第２３図のような考
え方のもとで機能回路ブロツクの置く位置の説明
をする平面図、第２５図は、第２４図の方法を用
いて、チツプ全体のレイアウトを行なつた一例を
示す平面図、第２６図は電源線を示す平面図、第
２７図は、本発明チツプをパツケージ化した時、
本発明チツプの利点を引き出すための、パツケー
ジ構造を示す斜視図、第２８図は、本発明の他の
レイアウトの例を示す平面図である。

Claims (1)

1. 【特許請求の範囲】 １ 基板に作り込まれた、それ自体論理機能を有
   し、かつ信号の入力部及び信号の出力部を有する
   複数の回路ブロツクと、この複数の回路ブロツク
   からなる回路ブロツク領域に隣接し、前記基板上
   に形成された配線領域とを備え、前記回路ブロツ
   ク領域は複数種の論理機能素子の集合から構成さ
   れ、前記配線領域は互いに交わる信号入力用配線
   群及び信号出力用配線群から構成され、前記信号
   入力用配線群は各回路ブロツクの信号入力部に
   夫々接続され、前記信号出力用配線群は各回路ブ
   ロツクの信号の出力部に夫々接続され、かつこれ
   ら接続はその回路ブロツクが隣接する前記配線領
   域において行なわれ、前記信号入力用配線群およ
   び前記信号出力用配線群のいずれか一方の配線群
   は前記回路ブロツクの配列に沿う配線と前記回路
   ブロツクからの接続用配線とがＴ字を構成する如
   く為され、前記信号入力用配線群および前記信号
   出力用配線群のもう一方の配線群は前記回路ブロ
   ツクからの接続用配線から構成され、前記信号入
   力用配線群と前記信号入力用配線群との交差部に
   は夫々スイツチ素子が設けられ、このスイツチ素
   子のON，OFF状態を制御することにより各回路
   ブロツク間の信号の入出力関係が決定され所望の
   集積回路が構築される事を特徴とする半導体集積
   回路。 ２ 回路ブロツク内にドライバFETが設けられ、
   ゲート幅方向が信号出力線の出て行く方向に設定
   された事を特徴とする前記特許請求の範囲第１項
   記載の半導体集積回路。 ３ 各回路ブロツクはCMOS構成とされた事を
   特徴とする前記特許請求の範囲第１項記載の半導
   体集積回路。 ４ スイツチ素子は電位接続型のスイツチである
   事を特徴とする前記特許請求の範囲第１項記載の
   半導体集積回路。 ５ スイツチ素子として制御端子を有するスイツ
   チ素子が設けられた事を特徴とする前記特許請求
   の範囲第１項記載の半導体集積回路。 ６ スイツチ素子はE²PROM構成である事を特
   徴とする前記特許請求の範囲第１項記載の半導体
   集積回路。 ７ スイツチ素子はフローテイングゲートを有
   し、チヤネル中部又は拡散層隣接領域で薄くされ
   たゲート絶縁膜を有する事を特徴とする前記特許
   請求の範囲第１項記載の半導体集積回路。 ８ スイツチ素子はフローテイングゲートを有
   し、該ゲート下にチヤネルの一部であつてゲート
   長方向に横切るゲート絶縁膜の薄い領域を有する
   事を特徴とする前記特許請求の範囲第１項記載の
   半導体集積回路。 ９ スイツチ素子として１ビツトメモリと
   MOSFETの組み合わせが用いられる事を特徴と
   する前記特許請求の範囲第１項記載の半導体集積
   回路。 １０ 回路ブロツクは基板の辺に沿つて設けら
   れ、対向辺及び他の１つの辺に沿つてXYデコー
   ダが設けられ、内部に配線領域が設けられた事を
   特徴とする前記特許請求の範囲第１項記載の半導
   体集積回路。 １１ 回路ブロツクは基板の２辺に沿うＬ字状に
   設けられ、他の２辺に沿つてXYデコーダが設け
   られ、内部に配線領域が設けられた事を特徴とす
   る前記特許請求の範囲第１項記載の半導体集積回
   路。 １２ 信号の入力部及び信号の出力部をそれぞれ
   １個以上有する論理機能をもつ回路ブロツクを、
   少なくとも２個以上具備し、前記回路ブロツクの
   入力部は、入力用導体配線に接続され、前記回路
   ブロツクの出力部は、出力用導体配線に接続さ
   れ、少なくとも１個以上の出力用導体配線が、そ
   れぞれ、少なくとも１個以上の入力用導体配線と
   スイツチ素子を介して接続され、当スイツチ素子
   のON又はOFF状態は外部からの信号により決定
   されるようにした半導体集積回路において前記回
   路ブロツクの中に、NANDゲート、インバータ、
   レジスタ、フリツプフロツプ、ANDゲート、デ
   ータセレクタ、カウンタ、ラインデコーダ、マル
   チバイブレータ、ORゲート、NORゲート、コン
   パレータ、加算器、マルチプレクサ、ラツチ、キ
   ヤリジエネレータ、RAM、ROMの一部又はす
   べて含まれている事を特徴とする前記特許請求の
   範囲第１項記載の半導体集積回路。 １３ 基板にRAM又はROMの少なくとも何れ
   か一方が設けられた事を特徴とする前記特許請求
   の範囲第１項記載の半導体集積回路。 １４ マイクロプロセツサが設けられた事を特徴
   とする前記特許請求の範囲第１項記載の半導体集
   積回路。 １５ 基板の四隅の少なくとも一つに設けられた
   事を特徴とする前記特許請求の範囲第１３項又は
   第１４項記載の半導体集積回路。 １６ マイクロプロセツサ及びRAM又はROM
   によりセルフテストが行なわれる事を特徴とする
   前記特許請求の範囲第１項記載の半導体集積回
   路。 １７ テストデータがSRAM中にストアされ、
   その情報は、任意に外部へ取り出し可能とされた
   事を特徴とする前記特許請求の範囲第１項記載の
   半導体集積回路。 １８ テストデータが基板のPROMに書き込ま
   れる事を特徴とする前記特許請求の範囲第１項記
   載の半導体集積回路。 １９ 欠陥部位が記憶される様にした事を特徴と
   する前記特許請求の範囲第１項記載の半導体集積
   回路。 ２０ マイクロプロセツサによりXYデコーダが
   制御される事を特徴とする前記特許請求の範囲第
   １項記載の半導体集積回路。 ２１ テスト手順がメモリに格納された後セルフ
   テストが行なわれる事を特徴とする前記特許請求
   の範囲第１項記載の半導体集積回路。