JPH03204956A

JPH03204956A - 半導体集積回路

Info

Publication number: JPH03204956A
Application number: JP22791290A
Authority: JP
Inventors: Yasuo Igawa; 井川　康夫; Sunao Shibata; 直柴田; Kiyoshi Urui; 清閏井; Misao Miyata; 宮田　操; Masahiko Kawamura; 河村　匡彦; Noboru Amano; 昇天野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1991-09-06
Also published as: JPH0587983B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の属する技術分野〕本発明は、半導体装置、特に集積回路装置に係わり、所
望の論理機能をもつ論理集積回路を容シロに実現するた
めの集積回路の・構成方法に関するものである。

［従来技術とその問題点］１９４８年米国ベル研究所のショックレー博士らによる
トランジスタの発明以来、半導体素子の進展はめざまし
くこれを用いた電子回路は、従来のへ空管を用いた回路
を置きかえ装置の小形、軽量、。

低価格化と高性能化をもたらした。

やがて、主としてシリコン半導体結晶上に、複数個の半
導体素子を搭載する集積回路が登場すると、電子回路は
さらに小型化され、価格／性能比は著しく向上した。集
積度を上げれば、電子回路システムの性能、信頼性は増
大し，逆に価格が低下するという現象を作り出した。電
子システムにとって半導体集積回路は不可欠のものとな
り、既存の個別素子による回路は次々に集積回路（Ｉｃ
）におきかえられていった。製造プロセス技術の進歩は
、集積回路の規模にして１チップ当り数ゲートル１０ゲ
ートのＳＳＩ　　１０ゲート〜１００ゲートのＭＳＩ数
１００ゲート〜数１０００ゲートのＬＳＩといったＩＣ
を実現させていった。

こうしたＬＳＩレベルのＩＣを製造できるプロセス技術
を背景として、既存回路のおきかえというパターンを脱
するＩＣが次に登場した。マイクロプロセッサの出現で
ある。これは、従来のコンピュータ機能を１つの半導体
チップ上に集積したもので、ソフトウェアの変更で多種
多様機能を実現させることができる。家庭用電気製品を
はじめとして、考えうるあらゆる電子装置に組み込まれ
て、そのインテリジェント化か促進された。とどまる所
を知らぬプロセス技術は、８ビツト、１６ビツト更には
３２ビツトのシングルチップのマイクロコンピュータを
実現していった。

ソフトウェアの変更でけで機能を変えられるマイクロプ
ロセッサ（マイクロコンピュータ）は、その意味で汎用
のＩＣであるが、同じプロセス技術を背景として専用の
ＩＣも次々に開発されていった。

いずれの場合においても、その集積度は数１０００ゲ一
ト／チツプ以上のレベルにまで達している。従来の電子
システムが１つのチップ上に実現できるようになってい
るわけで、今や「集積回路（　Ｉｎｔｅｇｒａｔｅｄ　
Ｃｉｒｃｕｉｔｓ）　Ｊに変わって［集積システムＣｌ
ｎｔｅｇｒａｔｅｄ　Ｓｙｓｔｅｍｓ）　Ｊという概念
で表現する方が適切なレベルとなっている。

「集積システム」とも呼ばれるべきＩＣを設計するのが
、極めて大変であることは容易に推察できるところであ
る。実際専用ＩＣを製造するには、次のような作業過程
を経て行なわれる。まず所望のシステム概念からシステ
ムとしての仕様を決める。

次に、これに基づいて、システムの理論設計を行なう。

続いて、この理論設計が正しいか否かシミュレーション
を行なう。この時、個別の素子や、ＳＳＩ，ＭＳＩレベ
ルのＩＣを用いブレッドボードと呼ばれる、最終形態と
同様のハードウェアを作って検証する事もあり、計算機
上で理論シミュレータによって検証する手法もある。以
上により論理設計が正しく行なわれている事が確認され
ると、実際にＩＣを製造するためのマスクのパターン設
計が行なわれる。マスクが出来上ると、これを用いてＩ
Ｃの製造が行なわれ、最終製品が完成する。設計段階に
おいてはＣＡ　Ｄ（Ｃｏｉｐｕｔｅｒ　Ａｉｄｅｄ　Ｄ
ｅｓｉｇｎ）と呼ばれる計算機を用いた計算手法が随所
に取り入られているが、マスク作製までの設計コストは
、ＩＣの集積度が増すにつれ、急激に上昇し、また、設
計期間も長くなる。このため、高集積度の専用ＩＣを作
れるのは、そのＩＣの使用個数が多く、それによりＩＣ
１個当りの設計コストを小さくできるものに限られてく
る。一般に高集積のＩＣはどその適用領域は狭く、使用
頻度が低いため大量生産向きではない。１チツプマイク
ロプロセツサはソフトウェアにより、適用範囲の拡大を
行なったもので、チップとしてのＩｃは、極めて大量生
産向きとなっている点で例外と言えるが逆に、ソフトウ
ェアによる機能変更という特徴が、１ｃとして所望の機
能を実行するスピードが遅いという致命的欠点を持って
いる。

設計コストや開発期間の増大は、高集積ＩＣの実現にと
って障害であり、それに代替するマイクロプロセッサは
スピードが遅いという欠点を持つ事を考えると、高速性
能を必要とする論理回路をＩＣ化できるのは極めて限ら
れた電子システムだけとなる。すなわち、大量に需要が
見込まれる製品のみ、専用１Ｇ（カスタムＩｃ）による
実現が可能であった。

こうしたカスタムＩＣの欠点を補なうため、近年ゲート
アレイと呼ばれるセミ・カスタムＩＣが続々とＩＣ市場
に現われ、カスタムＩＣ化することがコスト的に困難な
、比較的小量の生産で済むような１ｃの実現のために使
われている。このゲートアレイは基本論理ゲートをあら
かじめ半導体ウェーハ上に規則的に（通常アレイ状に）
形成しておき（これは、大量生産できる）、後の配線方
法の変更だけで、所望の論理機能を有するＩｃを実現す
るものである。従ってマスク設計に当っては、配線用マ
スクのみを新規に作ればよく、その分設針コストは安く
なり又、製造に要する時間も注文者から見れば配線工程
だけを行なうのであるから短い。つまり所望のＩＣを実
現するための開発コストが安く、又、製品納期も短くな
るという特徴を有している。

このために、カスタムＩＣの手法ではコスト的に実現で
きなかった小量生産規模の論理ＩＣの実現が可能となっ
ている。欠点は、やはり自由度が増すだけ、ＩＣの動作
スピード、集積度がカスタムＩＣに比べて劣るというこ
とである。

ＩＣとしての性能という点からは、カスタムＩＣが最も
優れていることは言うまでもない。従って一方では、Ｉ
Ｃの設計、製造のコスト及び時間を短縮する努力も行な
われている。このための手法は、主として設計に関して
は、ＣＡＤ、製造については自動化及びウェーハの大口
径化、そして検査についてはテスタの高速化等既存手法
の高度化によって行なわれている。ＩＣが高集積化する
ほど製造に比べ、設計のためのコスト、期間の占める比
率が高くなりその意味でＣＡＤ技術は大規模カスタムＩ
Ｃの実現のための死命を制するものとなってきている。

今や人手だけでＩＣを設計することが不可能である。

大規模ＬＳＩの設計に用いられるＣＡＤシステムは、も
はや、それ自体大型算機を必要とする大きなシステムと
化し、今後更に集積度が増すにつれ更に高速で処理能力
の大きい計算機が必要であると見込まれている。

このような状況下においても、やはりカスタムＩＣを作
るにはそのＩＣが相当の大量生産とならなければならな
いという制限が存在することになるであろう。

以上のような、大規模の集積回路の設計製造にかかわる
問題点のために、システム設計者は容易にシステム中の
回路をＩＣ化する事ができない。すなわち、設計コスト
のために、小規模生産のシステムのためには、ＩＣ化は
できない。又、仮りに大量生産の見込みが立つにしろ、
開発期間が長い事により、後からの設計変更、手直しが
事実上不可能であることを覚悟せねばならず、ＩＣ化を
リスキーなものとしている。

そこで、ＳＳＩ、ＭＳＩレベルの汎用ＩＣをプリント基
板に実装するという方法が、小規模のシステムの回路を
実現する手法として、現在最も一般的にとられている。

これならば、１品種最低１個から作ることができる。品
種当りの個数が増えてＩｃ化できるレベルに達すれば、
ゲート・アレイ、又はカスタムＩＣとして展開すれば良
いのである。

しかし、この方法は、回路の機能当りの容積が大きくな
ることや、消費電力が大きいことなどから電子システム
が極めて大型になってしまうという欠点をもつ。

一方、従来よりＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌ
ｏｇｉｃ　Ａｒｒａｙ）と称されるものがある。（例え
ばＩＢＭ　Ｊｏｕｒｎａｌ　ｏｆ’ｒｅｓｅａｒｃｈ　
ａｎｄ　ｄｅｖｅｌｏｐｍｅｎｔ、ｖｏｌ、１９．Ｎｏ
、２．Ｍａｒｅｈｌ、９７５　Ｐ、９８〜１０９）。こ
れは第１図に示す如く膨大な配線マトリクスの各交点に
ダイオードを配した０）１アレイを基本とする。（１）
はインバータを示す。この配線マトリクス中でＯＲ，Ａ
ＮＤといった基本的論理を形成し、これを組み上げて行
く。しかしながらＰＬＡは、配線長が非常に長くなると
いう欠点を有する。従ってその浮遊容量と経由するスイ
ッチの抵抗によるＣＲ時定数によって動作速度が遅い。

特に、電流路に等電位で付随する余分な配線の容量がこ
れを大幅に助長する。これは基本ロジック段階で既に存
在する。従って高機能のものは作り得ない。また、上記
ＯＲアレイにおいては、ある出力ノードに対して各入力
論理信号がダイオードに順方向に電流を流すことにより
実現させる。

少なくとも１つの入力論理が１′となると、ダイオード
に順方向電流が流れて出力ノードは“１″となる。つま
り、ダイオードを通して入力布線を結線するだけで、そ
の結線部に入力論理のＯＲ演算結果が出力される。ある
入力論理が“１′であっても、“Ｏ”である入力論理の
ノードにはダイオードの逆方向特性により出力ノードか
ら入力ノードへの電流の逆流はないので影響を与えない
。すなわち、ＰＬＡでは電流が流れる事が必須条件であ
る。従って前記長大な配線により発熱が大きく、又、配
線を太くしなければならないので配線密度も大きくでき
ない。従って論理機能を高集積に搭載することはできな
い。

又、結線が電気的にプログラマブルなハイブリッド集積
回路が提案されている（特表昭５８−５０００９６）。

しかし、この方式では搭載したチップと基板とがワイヤ
ボンディング等によって行なわれ、従って接続部に多大
な面積を見込まねばならず、電気的にプログラマブルで
はあっても高集積の集積回路を得ることはできない。し
かもチップ間は２つのスイッチを介して行なわれ、任意
の結線に対して夫々下地基板の一辺の長さを有するパッ
ドライン２本、ネットライン２本が必ず等電位で付随さ
れ従って、スイッチの抵抗及び配線の浮遊容量による信
号遅延が著しく大きいという問題を有している。そして
、パッドライン、ネットライン相方共信号線として用い
られるので動作中に配線の変更を行なう事が不可能であ
った。即ち、実機テストを行なう上での使い勝手が利か
ないという不便性を有していた。これは高機能の集積回
路を迅速に組み上げるには極めて重要である。

微細加工技術の進歩により技術的には１チツプに数１０
万トランジスタ以上の回路を組み込むことができるよう
になったし、これからも、集積度は更に進展すると見込
まれる。このような状況においては、この数１０万以上
のトランジスタに何をさせるのか、つまりどのようなＩ
Ｃを作るかを決めるのは極めて困難になりつつある。し
かも、その条件としては大量に生産するものでなくては
ならないということがある。当然種々のシステム設計者
のアイデアをＩＣ上で実現する試行錯誤が重要なプロセ
スとなる。しかし、開発コストの大きさ、開発期間の長
さ、つまりはターンアラウンドタイムの長さは、これに
立ちはだかる大きな障害である。

又、大量個数比るＩＣのアイデアはそれほど出てくるも
のでもない。つまりは、大量生産に向くメモリ及びマイ
クロプロセッサＩＣ等以外に、微細加工技術の恩恵を受
けるＩＣがないのである。しかも、その一方で、ＩＣ化
したくとも個数が少ないために、プリント基板上で表現
している電子システムが数限りなく存在するのである。

［発明の目的］本発明は、このような従来のＬＳＩシステム実現手法の
行きづまり、つまり、ｌＣ化したいが資金、時間の条件
のため実質的に不可能になってしまうという状況に鑑み
なされたものでシステム設計者、回路投射者がフィール
ドにて瞬時に自分の所望するＬＳＩレベルの回路をＩＣ
化するための手法、及びその土台となり実現の基盤とな
る１チツプ集積回路を提出する事を目的とする。

又、本発明は、高動作速度、高歩留りの接続が電気的プ
ログラマブル可能な集積回路を提出する事を目的とする
。

［発明の概要コ本発明の半導体集積回路においては、基板自体に論理機
能を有する複数の回路ブロックが作り込まれる。後述す
る好ましい実施例においては１つのチップ上に２７４個
もの回路ブロックが作り込まれる。これはＳｉ基板に集
積回路を形成する様な通常の方法（専用１ｃ又は配線部
のゲートアレイ）によって達成されるものである。前記
複数の回路ブロックからなる回路ブロック領域は後述す
る４インブツＩＩＪＡＮＤゲート、インバータ、８ビツ
トレジスタ等の論理機能素子の集合から構成される。論
理機能素子はインバータ、ＡＮＤ、　Ｏｆ？、　ＮＡＮ
Ｄ等基本ゲートの同種又は異種の組み合わせにより構成
されるものである。例えばフリップフロップ、シフトレ
ジスタ、カウンタ、ＡＬＵ、さらにはＣＰＵ等の論理回
路も基本ゲートの組み合わせにより実現し得る論理機能
素子である。勿論、テストデータがこの他に単一の基本
ゲートを含んでいてもよい。

この様に本発明では論理機能素子は専用ＩＣやゲートア
レイの手法により構成されＰＬＡと異なり不用な配線部
分は予め除去され高速の素子が準備される。そして各テ
ストデータが夫々信号の入力部及び信号の出力部を有し
ている。そしてテストデータが１個以上の論理機能素子
を含む領域であり、信号の入出力が相互に行なわれる領
域は夫々複数の回路ブロックを構成する。回路ブロック
領域に隣接して前記基板上に配線領域が形成されている
。

これは例えば絶縁膜を介した多層配線技術によって達成
されるものである。かかる配線領域には、前記各回路ブ
ロックの信号入力部に接続された信号人力用配線群、及
び各回路ブロックの信号出力部に接続された前記信号人
力用配線群と交わる信号出力用配線群から構成されてい
る。そして、前記各回路ブロックの入出力部は、その回
路ブロックに隣接する配線領域において前記信号入力部
は前記信号入力用配線に、前記信号出力部は前記信号出
力用配線に接続される。例えば回路ブロックの配列方向
に平行に配設された配線群に対しては、Ｔ字を構成する
如く接続される。前記信号入力用配線群と前記信号出力
用配線群との各交点にはスイッチ素子が設けられている
。そして、前記各スイッチ素子のＯＮ、ＯＦＦ状態が制
御されることにより前記回路ブロック間の信号の入出力
関係が決定され集積回路が構築されるものとなっている
。

尚、本発明において論理機能とは、通常用いられている
様にある入力に対して出力のパターン例えば、“１“又
は“０”が一義的に決定される関係を指すものがこれに
含まれる。フリップフロップ、シフトレジスタ、カウン
タ、ＡＬＵ、さらにはＣＰＵといった組み合わせ回路、
順序回路と呼ばれるものもこれに含まれる。

［発明の効果］本発明半導体集積回路は、そのハードウェアが製造され
たあとに、所望する論理機能が決定される。すなわち、
論理設計者は、完成された（商品として手に入る）等半
導体集積回路の内部に組み込まれたＳＳＩやＭＳＩ規模
の機能回路ブロックの相互配線を、スイッチ素子のＯＮ
、ＯＦＦをソフトウェア的に書込み指定することにより
決定できる。つまり、この書込みに要する時間待ちだけ
で、いわば即座に所望の論理機能を半導体チップ上に実
現する事ができる。論理機能を変更したければスイッチ
素子のＯＮ、ＯＦＦ状態を変更して結線状態を変えてや
ればよい。スイッチ素子が書替え可能であれば、同一チ
ップ上で即座に変更できるし、たとえ書替え不能なタイ
プでも、もう１つチップを用意すれば即座に所望の機能
を有するチップが実現できることに変わりはない。

以上のように本発明によれば所望の論理機能を有する半
導体集積回路を瞬時に実現することができる。搭載され
るＳＳＩ、ＭＳＩ規模の機能テストデータが後述の実施
例に示すように１００個以上にすることができ、ゲート
数にしてｌＯｋゲート以上のものを用意することができ
る。これは現在カスタムＬＳＩ、セミカスタムＬＳＩ（
ゲートアレイ）として製造の対象となっている集積回路
の規模に匹敵する。しかも所望のチップを得るための持
ち時間は、桁違いに短い。すなわち、半導体集積回路の
開発時間を極めて短縮することが可能となる。

又、本発明半導体集積回路は、そのハードウェアは大量
生産するが、その機能はソフトウェア的に決定できるた
め唯一１個のチップを作ることも可能である。従来の方
法によっては、半導体集積回路は大量生産することによ
りのみコスト的に実現可能であったが、本発明により、
少量多品種の極限を追及することが可能となる。

従って本発明半導体集積回路を用いれば、論理システム
の開発スピードが極めて速くなるし、考えうる論理シス
テムをほとんど全てＩＣ化することが可能となり、電子
システムの一品生産に貢献し、来るべき高度情報化社会
の構成機器の製造を容易ならしめる。

マイクロコンピュータチップがソフトウェア的に所望論
理動作を実現するのに対し、本発明半導体回路は、結線
情報を書込む時点では、ソフトウェア的に論理機能を決
定するが、決定されたあとは、ハードウェアで所望論理
動作を行うというのがその特長である。そのため動作ス
ピードは基本的にマイクロコンピュータチップより速い
、すなわち、本発明半導体回路はマイクロコンピュータ
チップのようにソフトウェア的に論理機能を決定できる
特長を有しつつ、動作時には、ハードウェア的に論理動
作を行なえるという、全く新しい概念のＩＣである。こ
のことにより、従来の電子システム開発手法を一変する
ものであり、その改善に果す役割は極めて大きい。

本発明によれば、回路ブロックの入出力部間の信号入出
力が電気的にプログラム可能な半導体集積回路が最小の
スイッチ数及び最短の配線長でかっ１チツプで実現し得
る。

即ち本発明によれば、第１に、安値で高密度に実装され
た、回路ブロック間の入出力関係が電気的にプログラム
可能な集積回路チップを提供し得る。第２に、高動作速
度の回路ブロック間の人出力関係が電気的にプログラム
可能な半導体集積回路チップを提供する事ができる。本
発明の代表的な例では、１２８００００個又は、１８２
８００個のスイッチ素子を１チツプ上に有する。勿論全
てのスイッチ素子が使用されるわけではないが、広大な
フィールドを用いて回路ブロック間の人出力関係を電気
的にプログラムするタイプではスイッチ素子の抵抗及び
配線の浮遊容量により生ずる信号伝達の遅延は多数の回
路ブロックから半導体集積回路を組み上げるには重大な
問題である。本発明によれば基本的に１つのスイッチで
、代表的な例では配線マトリクスの１辺の長さを！とす
れば２．５１で駆動し得る。従ってこの両者により本発
明によれば高速化が達成され、既存のカスタムＩＣ，セ
ミカスタムＩｃにスピードの上でも対抗し得る。第３に
、上記の様に膨大なスイッチ素子数が半減するという事
は製品の歩留りの上でも大きく貢献すると共に、高集積
化の上でも効果大である。即ちスイッチ素子の形成は配
線幅に更に余裕を見込まねばならない。この様にスイッ
チ素子が最小で済むという事は高集積化に有効である。

Ｃ発明の実施例コ次に、本発明を実施例に従って詳細に説明する。

第２図（ａ）は本発明半導体集積回路チップの一実施例
の構成を示すものである。１１は２５００μ×８０００
μの大きさを有しており、ＳＳＩ又はＭＳＪ規模の機能
回路ブロックが組込まれている領域である。

１つの機能テストデータが約５０ゲート相当のものであ
る。各ブロックからは出力信号線平均４本、入力信号線
平均８本がスイッチマトリクス領域Ｉ２に向けて出てい
る。領域Ｉ２の大きさは５８００μ×８０００μでスイ
ッチ数は１８００ｘ　８００＝１．２８Ｍ個である。

ブロックの総数は２７４である。従って、１０にゲート
レベル以上の論理機能を潜在的に有している。

又、右方にはＹ−デコーダ１ｇ、上方にはＸ−デコーダ
１４が形成され周囲には幅２００μのＩ１０バッファ・
電源線領域１５１幅１００μパツド領域１６１幅１００
μのスクライブ領域１７が設けられ、全体は１０ｍｍ　
Ｘ　１０ｍｍの大きさの８１チツプに形成されている。

ブロックの構成は次のようになっている。

■４インプットＮＡＮＤゲートを２つもつブロックが１
５個、■インプットＮＡＮＤゲートを４つもつブロック
が１４個、■８インプットＮＡＮＤゲートを１つもつブ
ロックが１個、■４つのインバータをもつブロックが１
００個、■８ビットレジスタのブロックが１９個、■２
つのＤタイプフリップフロップをもつブロックが１９個
、■４インプットのＡＮＤゲートを２つもつブロックが
１７個、■２対１データセレクタを４つもつブロックが
１３個、■４ビットバイナリカウンタを２つもつブロッ
クが１１個、（！１）２−４ラインデコーダを２つもつ
ブロックが７個、■３−８ラインデコーダをもつブロッ
クが３個、ｏ４−１セレクタを２つもつブロックが５個
、■８−１セレクタをもつブロックが４個、■８ビット
直列人カー並列出力シフトレジスタをもつブロックが３
個、■８ビット並列入カー直列出力シフトレジスタをも
つブロックが３個、＠１８ビット直列入カー直列出力シ
フトレジスタをもつブロックが２個、■単安定マルチバ
イブレータを２つもつブロックが４個、［相］２インプ
ット０１？ゲートを４つもつブロックが４個、＠２イン
プットＮＯＲゲートを４つもつブロックが３個、　＠Ｉ
ＡＮＤ−ＯＲインバータを２つもつブロックが３個、ｏ
６４ビットＲＡＭのブロックが３個、＠２インプットＥ
ＸＣＬＵＳ　Ｉ　ＶＢ−ＯＲゲートを４つもつブロック
が２個、■４ビットコンパレータのブロックが３個、＠
Ｊ−にフリップフロップを２つもつブロックが４個、［
株］９ビットの偶／奇パリティジェネレータ／チエッカ
のブロックが３個、［相］４ビットバイナリ全加算器の
ブロックが２個、■２インプットマルチプレクサを４つ
もつブロックが５個、［相］Ｓ−Ｒラッチを４つもつブ
ロックが２個、■ＡＬＵのブロックが１個、＠８ビット
アドレサブルラッチのブロックが１個、０ルツクアヘツ
ドキヤリジエネレータのブロックが１個という構成であ
る。以上、■〜■の多数個又は１個の０ＭＯ８構成の論
理機能素子が０ＭＯ８構成の論理回路ブロックを構成し
、これらは領域１１に設けられている。以下の、数値の
計算では２００ブロツクとして計算されている。

各ブロックの入力線数、出力線数は、ブロックの論理機
能によって異なるが、平均的ケースの場合に入力８本、
出力４本という構成である。例えば２インプツトＮＡＮ
Ｄを４つもつブロックはこれに対応している。こうした
代表的ブロックの入力、出力線のブロック外への出てい
き方は具体的には第２図（ｂ）に示すようになっている
。すなわち、ＭＳ１機能回路ブロック１８の大きさは、
２５００μ横×４０μ縦であり、間口である４０μから
入力１９、出力線２０が出ている。入力線２ライン、出
力４１１ラインを１つのユニット２１とし、４のユニッ
トから入力／出力が構成されている。第２図（ｃ）は第
２図（ａ）で破線で囲まれた領域を拡大した図である。

１点鎖線で囲まれた領域はＤタイプフリップフロップ２
２を２個持つ回路ブロックを示す。図では１つの回路ブ
ロックを示すが、勿論上下にも詰め込まれている。この
様にブロック内の同種の論理機能素子は空間的に規則的
に配置し得るＩ１０バッファ・電源線領域と機能回路ブ
ロック領域の間には同期クロック又はシステムクロック
として用いられるクロック信号ライン領域が設けられて
クロック信号ライン２３が走る。クロック信号ライン領
域はＩ１０バッファ・電源線領域に含めてみなすことも
できる。何れにしても両頭域は２００μの幅に収められ
る。２４ａ、２４ｂは夫々制御信号用のパッドに接続さ
れた出力バッファ及び大力バッファである。又、２５は
Ｄタイプフリップフロップの出力に接続されたシステム
クロック２３によって動作する０２ＭＯ８からなるバッ
ファである。上下のブロックの出力部にも全てこれが設
けられている。第３図は、これら入力、出力線が第２図
（ａ）の１２で示されるスイッチマトリックス部分でど
のように配線されているかを示す図であり、入力線は横
方向にのびており、出力線は基本的には縦方向に走って
おり、回路ブロックとつながるために、必要部分で横方
向に走り、縦方向に走るラインと丁字形に接続している
。横方向に走る入力線群３４と縦方向に走る出力線群３
５の交点にはＯＮ状態又はＯＦＦ状態を持ち得るスイッ
チが配され、このスイッチがＯＮの時交叉する入力線と
出力線が電気的に接続され、ＯＦＦの時は電気的に絶縁
されるようになっている。第３図で、スイッチ３１だけ
がＯＮとなっていれば、３２の出力信号は、スイッチ３
１を通して、３３の入力線へと伝達される。２つの回路
ブロック間の信号の入出力は配線マトリクスを介しての
み行なわれる。このようにＯＮとすべき信号のスイッチ
を選択することにより、任意の出力線を任意の入力線に
電気的に接続できる。第４図は、スイッチ部のレイアウ
ト図である。スイッチはフローティングゲートとコント
ロールゲートを有するＭＯＳ型ＰＥＴを使用している。

４１は１つのユニットを示し、２人力＋１出力の構成で
２スイツチが含まれている。大きさは１０μ×７μであ
る。４２は出力線で４３の出力線に接続されている。４
４は入力線である。４５はＴ字状のフローティングゲー
ト（１ｓｔＰｏｌｙ　Ｓｉ　）　、　４６はコントロー
ルライン（Ｙデコーダ、　　２　ｎｃｌ　ＰＯＩ）’　
Ｓｌ）　、　４７はコントロールライン（Ｘデコーダ、
　　３　ｒｄ　Ｐｏ１ｙ　Ｓｔ）　、　４Ｂは拡散層、
４９は入力線のコンタクトホール（ドレイン部）５０ａ
は出力線４２と拡散層４８とのコンタクトホール（ソー
ス部５０ｂは出力線４３と拡散層４８とのコンタクトホ
ールである。４２．４４は前記Ｐｏ１ｙ　Ｓｔ層上に形
成された１ｓｔ　Ａｌであり４３は２ｎｄ　ＡＩである
。５０ｂは５０ａ上にまで延在されて４２と４３とが直
接接続されても構わない。又、４２は４３とのみコンタ
クトホール５０ａ位置で接続されて良い。右下のスケー
ルは１μｍを示す。第５図は、このＰＥＴの断面図を模
式的に示したものである。５１はＰ型Ｓｉ基板に形成さ
れたｎ＋ソース、５２はｎ＋ドレインであり５３はフロ
ーティングゲートである。５４は第１コントロールゲー
トである。これらのゲートはそれぞれ第１層、第２層、
第３層のポリシリコンにより形成される。

５Ｂはトンネル酸化膜であり熱さ約１００人のＳｉＯ３
膜である。各々のゲートはＳ　１０２により分離されて
いる。５７は基板であり、フローティングゲート５３の
電位によりその５ＩＯ２膜近くのチャネルを流れる電流
が制御される。第６図は、第５図をさらに簡略化した図
であり、第１コントロールゲート６４とフローティング
ゲート６３の間にＣａなる容量、第２コントロールゲー
ト６５とフローティングゲート６３０間にＣｂなる容量
、そしてフローティングゲート６３と基板６７の間にＣ
ｃなる容量があることを示す図である。通常はＣａ’ｐ
　Ｃｂ、　Ｃａ＋　Ｃｂ’ｐ　Ｃｃなる関係にあるが必
ずしもこの条件が成立する必要はない。この図を使って
このＦＥＴスイッチの動作例を次に説明する。

いま、第１コントロールゲート５４，６４および第２コ
レトロールゲート５５．６５を２０ｖ、基板５７゜８７
を０　に設定する。Ｃａ、　Ｃｂ、　Ｃｃの容量関係に
よりフローティングゲート５３．６３の電位は約１０　
　となる。フローティング５３と基板５７は１００人の
８１０２膜を介して近接しているので、両者の間にｌＯ
ｖの電位差があることで、この５１０２膜Ｕにトンネル
電流が流れる。すなわち、基板５７からフローティング
ゲート５３に電子が注入される。このあと第１コントロ
ールゲート５４と第２コントロール５５の両方又はどち
らか一方が２０ｖ　　又はＯｖになっても注入された電
子のためにフローティングゲートはマイナスに帯電し、
ＦＥＴの閾値電圧Ｖ　Ｔ　Ｈが約１０　　となってＰＥ
ＴはＯＦＦ状態を持続する。つまり、基板電位がＯｖで
あれば第１．第２コントロールゲートの電位にかかわら
ず、ＦＥＴはＯＦＦである。このことはＦＥＴスイッチ
に“ＯＦＦ”書き込みが行なわれた事を意味する。また
第１．第２コントロールゲートの少なくともどちらか一
方が０　であればトンネル電流は流れず、ＦＥＴスイッ
チの状態が反転することはない。次に“ＯＮ”書き込み
のための動作を説明する。第１コントロールゲート５４
．６４及び第２コントロールゲート５５．６５を０　、
基板５７、６７を２０ｖに設定する。機能回路ブロック
領域１１とスイッチマドリスク領域１２はＰＮ接合分離
でアイソレーションが達成され得る。又、絶縁基板上に
成長されたＳｉ層の様なＳＯ８基板であれば両者の境界
領域をエアアイソレーション或いは、境界に絶縁膜を埋
込んで絶縁分離して１１．１２共Ｐ基板として使用し得
る。上記２０　　の設定によりフローティングゲートの
電位はＣａ、　Ｃｂ、　Ｃｃの容量関係によリ、約ＩＯ
となり５１０２膜廷にトンネル電流が流れフローティン
グゲートから基板へ向けて電子が放出される。第１コン
トロールゲート５４と第２コント・ロールゲート５５の
両方又はどちらが一方が２ｏｖ叉はＯｖになっても放出
された電子のためにフローティングゲートはプラスに帯
電しＦＥＴのＶ　Ｔ　Ｉ＋が約−１Ｏゝ′となってＦＥ
ＴはＯＮ状態を持続する。また第１．第２コントロール
ゲートの少なくともどちらか一方が２０ｖであればトン
ネル電流は流れずＦＥＴスイッチの状態が反転すること
はない。“ＯＮ”時にコントロールゲート５４．６４．
５５．６５を負電位にし、て基板をＯｖのままとしても
等価である。こうして“ＯＮ”又はＯＦＦ“状態をＦＥ
Ｔに書き込んだあと基板を□Ｖとしておき、第１コント
ロールゲート電位ＶＣＣ，第２コントロールゲート電位
■ｃＧ２を例えばｌＯｖを越えない値に設定しておけば
、ＦＥＴスイッチが“ＯＮ“ＯＦＦ″状態をそこなう恐
れはない。このためには、ｖｃｃ　−ｖｃｃ２−　ｏ　
ｖでも■ よい。ｖｃｃｌ−ｖｃｃ２−回路の電源電圧（〜５ｖ）
においてもよい。この場合はフローティングゲートの電
位が引き上げられＦＥＴスイッチのＯＮ状態での抵抗値
はＶＣＧ　−ＶＣＧ２−　Ｏｖの場合に比べて十分小さ
くできのるで、後述するスイッチ部の抵抗による信号伝
搬遅延を小さくすることができる。

この実施例ではフローティングゲート下のトンネルｏｘ
ｉｄｅがソースからドレインの全面にわたって形成され
ている場合を述べたが第７図（＾）（ｂ）（ｃ）　（ｄ
）のように一部分だけが薄くなっていてもよい。この場
合チップのＹｉｅｌｄが向上する。又、第８図のように
ソースからドレインにつながる一部のみが薄いトンネル
ｏｘｉｄｅとなっていてもよい。

このようにトンネルｏｘｉｄｅ部の面積を小さくするこ
とは、単に薄膜形成のＹｉｅｌｄを向上させるだけでな
く、基板とフローティングゲートとの容量結合を小さく
し、それだけコントロールゲートとフローティニゲゲー
トの容量結合を相対的に大きくする結果となり、ＦＥＴ
スイッチセルのＷｒｉｔｅ／ｅｒａｓｅ特性を向上させ
る。

入力線と出力線がこのＦＥＴスイッチとどのように接続
されるかを示したのが第９図である。９１゜９２はＰＥ
Ｔのソース、ドレイン・、９３はフローティンントロー
ルラインを通じて第２図（ａ）の１３で示されるＹデコ
ーダに接続されている。９６は第２コントロールゲート
で９７のコントロールラインを通じて第１図の１４で示
されるＸデコーダに接続されている。機能回路ブロック
の入力線９８は９１に、出力線９９は９２に接続されて
いる。

以上の例において、機能回路ブロックの構成を限定して
きたか、一般にはこれは任意の構成をとることができる
。全体として、どのような種類の論理機能をもたすこと
を目的とするかで、構成機能回路ブロックの内容は異な
る。ある場合は、メモリが多い方がよいし、またある場
合はＡＬＵが多い方が使い易いといった具合である。た
だ、搭載できる機能回路ブロックの総論環ゲート数と、
総入力線数、出力線数には制限がある。半導体集積回路
製作の際のレイアウトルールとして１μルールを採用し
、チップサイズを１０ｍｍ　／　１０１１１１とすると
、総論環ゲート数１００００．５０ゲートの規模のＭＳ
Ｉが機能回路ブロックを構成するとし、前述の例のよう
に１つのブロックの入力線数を８．出力線数を４とする
と、総入力線数は、１６００．総出力線数は８００本と
なり（２００ブロツク換算）、これらの入出力線のあら
ゆる接続を可能とするためのスイッチマトリックス中に
は１６００ｘ　８００−１２８００００個のＦＥＴスイ
ッチが必要となり第１図で示すようにスイッチマトリク
スの寸法は５．６ｍｍＸ８ｍｍとなり一方機能回路ブロ
ック群の占める面積は２　、５ｍｍ　ｘ８ＩＩ１１とす
ればよいことが経験的に確かめられた。

Ｘデコーダ部の寸法は５．６＋ａｍＸ１ｍ■、Ｙデコー
ダ部の寸法は、０．９ｍｍＸｇｍｍでありその外側に幅
２００μのＩ１０バッファ回路及び電源線領域１５があ
りさらに外側に幅１００μのパッド領域１６最外周部に
は幅１００μのスクライブ領域１７を置くことにより、
本発明の一実施例レイアウトが完成する。

いかなる出力線も、いかなる入力線に接続できるように
するためには上記例では、１２８００００個のスイッチ
を必要とした。この様子を模式的に第１０図に示す。○
印はスイッチを示す。

以上の例では異種の機能回路ブロックがチップ上にレイ
アウトされた。これに対し第１１図（ａ）は分割ブロッ
ク方式と呼ぶべきものを示す。即ち全体としての機能回
路ブロックの種類、数は第２図（ａ）で説明した構成の
まま領域１１に配置されていたＮＡＮＤ、　　ＩＮＶＥ
ｌ？ＴＥＲ，レジスタ、Ｄタイプフリップフロップ、Ａ
ＮＤ、データセレクタ、カウンタ、ラインデコーダ等の
■〜Ｏの論理機能テストデータが領域１１を８つの回路
ブロック領域に分け、これらに均等に分散配置した。ブ
ロック分割は次の様に行なわれた。即ち、４インプツト
ＮＡＮＤゲート、インバータ、８ビツトレジスタ等論理
機能単位（ＬＯＧＪＣＰＵＮＣＴＪＯＮ）を構成してい
る論理機能素子をそのブロック数が多いものから順に第
１〜第８ブロツクの方向に分割されて行った。そして分
配は論理機能回路ブロック数の多いものから３ブロツク
月毎に行なわれた。例えばプロ・ツクを１９個を有する
ものは、第１ブロツクから始まるとすると第１ブロツク
、第４ブロツク、第７ブロツク、第２ブロツク、第５ブ
ロツク・・・の順である。各分割ブロック内では、分割
ブロックに付設されるスイッチマトリックスを用いて種
々の論理機能素子が組み合わされ回路が組まれる。勿論
、不足している論理機能素子は他のブロックから持って
来るが、その数は論理機能素子の種類毎に回路ブロック
を構成した場合に比べて遥かに少なくて済む。即ち、任
意の機能素子の入力部、出力部に対して他の全機能素子
の出力部、入力部との全交点にスイッチを設けた、従前
の方式に比べてスイッチ数は大幅に減少する。分割ブロ
ックにより形成された小回路乃至中回路間は第１１図Ｃ
ａ＞　１１２．１！３．１１４のスイッチマドリスク領
域で接続されてチップ上に所望の回路が実現される。出
力線は同じ分割ブロックの人力線と接続する必要はない
から分割ブロック相互間の結線を可能とするための１１
４スイツチマトリツクス数は（７Ｘｌ０）　Ｘ　（８Ｘ
　５）となる。結局分割ブロック内部のスイッチマトリ
ックスを含め必要な総スイッチ数は（（１００＋１Ｏ）Ｘ　　（２００＋５）−１０Ｘ　５
１　Ｘ　８＋＋（８−１）Ｘ　　１０１Ｘ　（＋！４５
）　　−１８２８００個となる。スイッチの個数は第１
の実施例の１２８００００個に比べ１／７にすることが
できる。

第１１図（ｂ）は第１１図（ａ）の１つのＭＳＩブロッ
ク１１１、ａ部分を示したものである。１つの破線領域
には＋Ｎ、ＯＵＴ端子夫々１つのみを示した。破線領域
によって論理機能素子の種類が異なっている。１ｌｌａ
で示すテストデータが、破線領域内、破線領域間で付設
したスイッチマトリクスで結線され、更にブロックｌ１
ｌａは他の分割回路ブロック、例えば、１１１ｂとスイ
ッチマトリクスで結線される。

かくして本実施例によければ、論理機能を有する複数の
回路ブロックに対して同一の論理機能素子が振り分けら
れて回路ブロック内が異種の論理機能素子の集合によっ
て構成され各回路ブロックに第１のスイッチマトリクス
を付設し、各回路ブロックに亘って第２のスイッチマト
リクスを付設する事により最小のスイッチ数で電気的に
ブａグラム可能な半導体集積回路が得られ、高速化、高
歩留りに寄与する。又、配線長が最短になる事も高速化
に寄与する。即ち、ブロック間接続に要するスイッチ数
３という増大はこれによって吸収し得る。最小２つのス
イッチ素子を要する技術にこれを適用した場合にはさら
に多くの即ち６つの゛４イッチが要求される。しかし全
体としてのスイッチ数の削減は達成されるであろう。尚
、第１１図（ｂ）において、破線で区割した領域の夫々
は付設したスイッチマトリクスから見れば回路ブロック
である。しかし、フィールド１１４のスイッチマトリク
スから見れば全体として回路ブロックである。

分割方式は、■、■、■〜■のみに施してもよい９、こ
の場合、分配は８ブロツクとすれば、第１ブロツク第２
ブロツク・・・の順に為される。

ところで後述するように、機能回路ブロック間の信号伝
達遅延時間は、信号ラインの容量及びスイッチの０）Ｊ
抵抗が大きい程遅くなる。遅延時間を小さくするには、
ＦＥＴスイッチの抵抗を小さくしなくてはならない。１
！８分割の例では、分割ブロックの外に出る信号は機能
回路ブロックから出たあと、１１２の部分のスイッチ、
１１４の部分のスイッチ、１１３の部分のスイッチと計
３個のスイツチを通過する。第１の実施例や本例の分割
ブロック内部だけの結線例では通過スイッチ数が１であ
るのに比べて個数が多く、これを打開するためには、１
１２，１１３，１１４の部分のスイッチのＯＮ抵抗を下
げてやればよい。具体的には、例えば、これらのＦＥＴ
スイッチのゲート幅を３倍にしてやれば、ＯＮ抵抗は１
／３となり３個通過しても第１の実施列と同程度のＯＮ
抵抗の影響におさえることができる。　第１１図の１０
０Ｘ２００のスイッチマトリクスは分割ブロック内の結
線に用いられる。この領域自体は密である。従って領域
１１２．１１３及び１１４のスイッチの普通時のコンダ
クタンスは１００×２００の領域のそれに比べて大とす
るのがこの方法の場合−船釣である。例えば上記チャネ
ル幅を３倍とする。そして、この様にすれば分割ブロッ
ク内、分割ブロック間の信号伝達遅延の差が小となり、
つり合いが取り得る。

以」−の実施例により、機能回路ブロック相互間の結線
をいかに行なうかが説明された。次に、このチップか１
つのＬＳＩとして動作するために必要なのは、いかにし
てチップ外部との信号の受は渡しを行なうかである。そ
れには、外部との接点であるバッド群を１つの機能回路
ブロックとみなして、信号の入出力を行なえばよい。第
１２図にそのための構成例を示す。一般の出力線と同様
に入力線は横方向に走り（例えば１２１，１２２）　、
出力線は縦方向に走る（例えば１２３，１２４）。入力
線は図示される様に回路ブロック１１に一端が接続され
ない。即ちパッドへの入力線は専用に付加されたもので
ある。パッドへの入力線は内部のＭＳＩ／ＳＳＩ機能回
路ブロ機能回路ブロック用１１とのすべての交叉点でス
イッチ１２５ａ、　１２５ｂ等を介して接続されている
。ただしパッドからの出力線、例えば１２３とパッドへ
の入力線、例えば１２２との交叉点、例えば１２６には
スイッチは存在しない。これはバッド同志の間で直接入
出力動作を行なう必要がないためである。もし特別の要
請でそのような動作を必要とするならその交叉点つまり
、例えば１２６にＦＥＴスイッチを設けてやればよい。

一方、本実施例でパッドは入力用、出力用どちらにも使
うことができる。例えば、パッド１２７へチップの外部
から信号を人力した場合は、人力バッファ１２８を通し
てパッドからの出力線１２３へ信号が出ていく。又、パ
ッド１２７からチップの外部は外部へ出ていく。これは
１つのパッドが信号の入出方何れにも使える事を意味す
る。このようにパッドは入力用にも出力用にも使えるよ
うになっているが、どちらかに決定してよいなら、一方
の機能を削除することで、構成を簡単化し、スイッチ数
を節約してもよい。例えば、図中１２７で示されるベツ
ドの入力線１２１に接続されるスイッチ、バ・ソファ１
２９が削除される。

さて、出力専用のパッドは特別な目的のために使えるこ
とを例として示しておきたい。第１３図（ａ）は、その
ための説明図である。１３０１は機能回路ブロック群で
ある。ＦＥＴスイッチ１３０２をＯＮとする（と出力信
号Ｂ　（１３０３）が出力バッファ１３０４を通してパ
ッド１３０５に伝えられてここをモニタすれば出力信号
波形を測定できる。また、ＦＥＴスイッチを外部に取り
出せば、信号Ｃのモニタができる。

パッドにつながる１３０２．１３０６のようなＦＥＴス
イッチはＯＮ、ＯＦＦ制御が外部から行なえるので、実
際に機能回路ブロック１３０１とそれに連なるスイッチ
群１３１０を動作させながら、任意の回路Ｎｏｄｅを１
３１１のスイッチ群により選択しながらモニタできる。

ちょうどボード回路において、ボード上のＩＣのビンに
オシロスコープ又はロジックアナライザのプローブを当
ててその電位の値及び時間変化を観測することと同じ事
をＩＣ内部の回路中のＭｏｄｅに対して実行することが
できる。もし論理動作上問題があり、機能回路ブロック
間の結線変更したければ、１３１０のスイッチ群の状態
を書き換えて、これを行ない、再び１３１１のスイッチ
群のスイッチを選択的にＯＮとして任意Ｎｏｄｅの波形
観測が行なえる。これはチップ自身が実際のシステム環
境で動作状態で行なえる。つまり実機テスト、および論
理デバツグが行なえる。これらの点が本発明回路の本領
の−っである。

なお、論理レベルのモニタだけでなく、実際の例えば、
１３１２ライン上の信号波形の詳細を知りたいのであれ
ば、１３０４や１３０８の出力バッファとしては、ＦＥ
Ｔのソースフォロア形式でパッドに信号を出してやるの
がよい。高出力インピーダンス、低出力インピーダンス
回路だからである。もし実際のライン上の信号波形が整
形されてモニタするのでもよく、例えば、論理レベルの
モニタを行なえればよいのなら、出力バッファとして２
段インバータ回路のようなものを用いてもよい。第１３
図（ｂ）　（ｅ）は第１３図（ａ）の細部を示す。第１
３図（ｂ）はソースフォロア形式を示し、第１３図（Ｃ
）は２段インバータの場合を示す。第１３図（Ｃ）は偶
数のインバータ段であれば反転がない事を示す。第１２
図や第１３図において用意できるパッドの数に特に原理
的な制限はない。あるとすれば、チップ上に空間的にど
のくらいパッドが置けるかという事だけである。第２図
（ａ）のようなチップレイアウトの場合、パッドの大き
さを１００μ×１００μ、パッド間隔を１００μとする
と、空間的には４００個程度のパッド配置が可能である
。デコーダ系、電源系、クロック等、共通信号系用のパ
ッドを差し引いても、３００個程度のパッドを信号の入
出力用に割当てられる。実際にはチップのパッケージ技
術の制限で、パッド数はリミットされる。実施例におい
ては、信号入出力用パッド２００個、信号モニタ用パッ
ド１６個とした。

半導体集積回路の性能として重要なものに、動作速度が
ある。本発明半導体集積回路の場合、各機能回路ブロッ
ク内部のマスクレイアウトは、極めて高密度に実現され
その動作速度は、最も高速のＩＣとされるカスタムＩＣ
並みの性能を実現できる。

動作速度の面から、設計上留意すべきは、信号がスイッ
チマトリクスを経由して伝達される、各機能回路ブロッ
ク相互間の信号伝達遅延である。各機能回路ブロックか
ら出て又機能回路ブロックへ入る場合の信号伝達遅延の
機構は、第１４図のように考えることができる。１４０
１は信号を出力する機能回路ブロックであり１４０２は
出力するためのＣＭＯ３構成のバッファである。１４０
３は出力線の縦方向の出力線１４０４に接続される横方
向に走る部分である。

１４０５、１４０８はスイッチ素子部を示すもので、■
並は、そのスイッチ動作を示し、１４０６はその内部抵
抗Ｒを示す。１４０７は信号が入るべき機能回路ブロッ
ク１４０８につながる入力線である。Ｃ、Ｃ２。

□　　　　　　　　　　　　　　　　　　　　　　　　
　　ＩＣ３は各々１４Ｈ，（４０４，１４０７と接地線
との間に存在する容量である。この容量は２種類あり、
その１つは配線のラインと接地間の浮遊容量であり、も
う１つは配線上に接続されている。ＦＥＴスイッチのソ
ース又はドレイン電極と基板（接地）間にある接合容量
である。配線幅１μとした時の浮遊容量は１００ｆＦ／
ｍｍと概略見積れる。また、接合容量の方はスイッチ１
個当り３ＦＥと概略見積れる。

第２図（ａ）のようなレイアウトを考えると、配線１４
０３の平均配線長は５．６關／　？２　、６ｍｍであり
、配線１４０４の長さは８■、配線１４０７の長さは５
，６■である。配線１４０４につながれているＦＥＴス
イッチの数は１６００個であり、配線１４０７につなが
るＦＥＴスイッチ数は８００個である。これより各容量
の見積りを行なうと、Ｃ、−２，６ｍｍ　Ｘ　Ｉ　ＯＯｆ’　Ｆ／　ｍｍ　”
０．２６ＰＥＣ−８ｍｍＸ１００ｒＦ／ｍ＋ａ＋１６０
０Ｘ３ＦＦ−５，６ＰＦＣ３＝５．８ｍｍ　Ｘ　１ｏｏ
ｒｐ／ｍｉ＋８００Ｘ　３　ＦＦ−２，９８ＰＦとなる
。

さて、出力信号がＬ　ｏ　ｖから旧ｇｈへ変化する場合
、信号レベルの遷移中は１４０２のドライバは定電流源
とみなすことができる。これはＰＥＴのＩ−Ｖ特性が飽
和特性をもつことから言えるわけである。

Ｆａｎ−ｏｕｔ−Ｎの場合の等価回路を示すと第１５図
のように考えることができる。但し１４０８の入力容量
はＣ３に比べ十分少さいので無視して考える。

解析上必要ならＣ３に含めて考えればよい。１５１は■
の定電流源、１５２は機能回路ブロック１４０８の入力
端を示し、■はその電圧である。初期値とし７て、ｌ−
１ｏ、Ｖ＝Ｏを考え、時刻１−０で１−０からＩ＝Ｉｏ
とステップ状に変化する場合を考える。■の時間変化を
ラプラス変換法によって解析するとＣｏ　Ｃ３Ｒ１（Ｓ）は５ｔｅｐ関数のラプラス変換だがらラプラス
逆変換をするとを得る。ここで第２図（ａ）のようなレイアウトを考え
た時の具体数値Ｃｏ−Ｃｌ＋Ｃ２−５，８６ＰＰ　　’Ｆ６ＰＰＣ３−
２．９６ＰＰ　　〜３ＰＰを考え第１０図に示すレイアウトをもっＰＥＴスイッチ
のオン抵抗をＲ−１，ｋΩと見積れば、Ｎ−３のときと
表現できる。ただしｔの単位は秒、１ｏの単位は［Ａ］
、　Ｖ（ｔ）の単位は［Ｖ］である。

ところで現在行なわれているＭＳＩやＳＳＩレベルのＩ
Ｃをフリント板上に搭載して、論理システムを作りあげ
る技術は、本発明半導体回路チップによって置換えが実
現できるが、その際その有効性を論理回路の動作の点で
維持するためには、動作スピードは少なくとも同等であ
ることが必須条件である。各ＭＳＩ、ＳＳＩのレベル（
本発明回路の場合機能回路ブロック）の動作速度（演算
速度）は同種のロジックファミリで比較（例えば、ＣＭ
ＯＳ同志で比較）すればほぼ両者とも同じである。問題
となるのは、プリント板の場合の布線遅延と本発明半導
体集積回路の場合のスイッチマトリックス部の通過時間
の比較である。通常、高速ロジックとして知られるショ
ットキＴＴＬロジックと本発明回路を比較すると、布線
遅延はＴＴＬの場合２　ｎ５ｅｃ程度以下を考えること
ができるので、本発明回路の場合も、平均として、スイ
ッチマトリックス部における遅延時間を２　ｎ５ｅｃと
するのが妥当と考えられる１゜Ｆａｎ−ｏｕ（数は通常ＬＳＩ中で３と考えるのか標準
であるので遅延時間解析するのに、■式を用いればよい
。第１４図の電源電圧Ｖ　Ｄ　Ｄ−５Ｖを考え、ｔｌｉ
ｇｈレベル、Ｌｏｗレベルの閾値を２．５■と考えると
（２）式においてｔ　−２ｎ５ｅｃの時Ｖ（ｔ　−２、
５ｎｓｅｃ）≧２．５ｖであることが条件となる。■式
よりそのための条件は１ｏ≧３７　　（ｍＡ）である。これより１４０２のようなバッファに用いられ
るＦ　Ｅ　Ｔの０６時の飽和電流は３７ｍＡ以上でなく
てはならないことがわかる。このために用いられる１４
０２のようなバッファはドライバと呼称できるものでな
くてはならない。通常の論理ゲート程度のドライバ能力
では、不可能である。即ち、論理機能回路ブロック内に
形成された回路構成用の論理機能中位に用いられるＦＥ
Ｔ（電界効果トランジスタ）おりゲート幅を大きくした
即ち、ドライブ能力の大きいＰＥＴを用いる必要がある
。ゲート長１μゲート幅１０μのＰＥＴでドレイン飽和
電流１〜５１１＾程度であるから、３７＋＋＋Ａ以上の
ドライブ能力を得るためには、ゲート幅７４〜３７０μ
以上にする必要があることがわかる。第１の実施例で第
２図（ａ）のレイアウトを採用した時、各機能回路ブロ
ックの出力バッファ部のＰＥＴのゲート幅を１００μと
したら、平均負荷条件（Ｆａｎ−ｏｕｔ−３等）で次段
への信号伝送遅延時間を２　ｎ５ｅｃ以下にすることが
可能であった。また各機能回路ブロックの間口は４０μ
でありそこに、平均４個の出力バッファを用意する必要
があるわけで、そこにゲート幅７４〜３７０μ以上のＰ
ＥＴを実現するためには、ゲート幅の方向は、出力線の
出ていく方向でなくてはならない。

その様子を第１６図に示す。１６１は機能回路ブロック
、１６２は出力バッファの負荷ＰＥＴ（ｐ−チャネルＭ
　ＯＳ）のドレインで電源ＶＤＤが接続されている。

１６８は出力バッファの負荷ＰＥＴのソース及びドライ
バＰＥＴ（ｎ−チャネルＭ　ＯＳ）のドレインでここか
ら出力信号が取り出される。１６４は出力バッファのド
ライバＰＥＴのソースで接地ラインに接続されている。

１６５は出力ラインで出力バッフ７を構成するＦＥＴの
ゲート幅方向に取り出されていることを示している。

消費電力も集積回路を評価するパラメータとして重要で
ある。本発明集積回路の場合、その使用方法にもよるが
、すべての機能回路ブロックを使用することは少ない。

通常は、使用されていないブロックが存在し、このブロ
ックの消費電力をおさえる事が低消費電力化のために重
要である。基本ロジックに０ＭＯ８を採用すれば、ロジ
ックが、論理レベルの遷移時にのみ電力を消費すること
を考えると、使用されないブロックの消費電力をおさえ
る事が可能である。この場合、使用しない全論理ゲート
の入力の論理レベルを旧ｇｈかＬｏｗに固定しておけば
よい。機能回路ブロックが例えばシステムクロックによ
り動作するタイナミックンフトレジスタのような回路ブ
ロックや、ＣＭＯＳのように外部からの同期クロックや
、システムクロック信号のようなりロック信号で動作す
るタイプのものであれば、使用しない場合このクロック
信号が伝わらないようにてきるようにしておかなければ
ならない。第１７図は、その一方法を示すものである。

１７１，１７２は機能回路ブロックであり、１７３．１
７４は各々のクロック信号ラインである。

１７５．１７８は、第２図（ａ）スイッチマトリクス中
のＦＥＴスイッチと同様のＦＥＴスイッチで一方が１７
３．１７４．　他方がクロック信号源１７７につながる
クロック信号供給ライン１７８に接続されている。

クロック信号供給ライン１７８は第２図（ａ）のＩ１０
バッファ・電源線領域Ｉ５と回路ブロック領域旦との間
に更に領域をとって設けられる。又、クロック信号源は
第２図（ａ）の左上隅の矩形の領域に収められる。１７
５，１７６等のＦＥＴスイッチは通常ＯＮとしクロック
信号１７７が機能回路ブロック口」、μ等に供給される
ようになっているが、もし使用しない機能回路ブロック
がある場合には、それに対応するＦＥＴスイッチをＯＦ
Ｆとしておく、即ち、クロックは上記スイッチを設けな
ければ空ブロックに入力してしまう。こうすることによ
り、。

使用しない機能回路ブロック中の全論理ゲートは、「静
」状態となり、電力消費はほとんどない。このとき、さ
らに縦方向に走る線１７９を用意し、これを電源（ＶＤ
Ｄ）接続するか接地し、使用しないブロック又はゲート
に入るクロック信号線との交点のスイッチ（１７１０，
１７１１）をＯＮとし、そのクロック信号線のレベルを
旧ｇｈｌｏｗどちらかに強制しておくとなおよい。機能
回路ブロック中には、Ａ　１．、　Ｕのように、全体で
１つの論理動作をするものもあるが、４インプツトＮＡ
ＮＤケートを２つもつブロックのようにいくつかの独立
して動く論理ゲートもある。従って機能回路ブロックの
１部たけを使用することもあり、この場合、論理ゲート
単位でクロック信号供給制御用のＦＥＴスイッチを設け
る方が好ましい。

次に第１８図は、使用しない入力ゲートの処置方法を説
明するためのものである。使い方によっては、論理ゲー
トの一部を使いたい場合がある。例えば、４インプツト
ＮＡＮＤゲートを２インプツトＮＡＮＤゲートとして使
いたい場合がある。４インプツトＮＡＮＤゲートの入力
端子をＡ、Ｂ、Ｃ，Ｄとすると、Ａ、Ｂ端子だけを使っ
て２インプツトＮＡＮＤゲートとして動作させたい場合
があるわけである。

この場合は、Ｃ端子を旧ｇｈレベル、Ｄ端子をＩＩ　ｉ
　ｇ　ｈレベルに固定１７ておけばよい。第１８図にお
いては、縦方向に走る出力線群１ｆｌｌと平行に、ＶＤ
Ｄ電位ライン（“旧ｇｈ”レベルとして使用）１ｇ２．
接地電位ライン（“Ｌ　ＯＷ　　レベルとして使用）１
８３を設は入力線との交叉点にＦＥＴスイッチ１８４を
配し、このスイッチの制御により、入力ラインに旧ｇｈ
又はＬｏｗレベルを固定的に与えることができるように
しておく方法を示している。このように使用し７ない入
力信号を必ず、どちらかのレベル（上記例は旧ｇｈ　、
　Ｌｏｗの内前者）に固定させておくことは、その論理
ゲートがノイズによって誤動作したり、破壊されたりす
る危険を防止するためにも効果かある。例えば、スイッ
チマトリクス領域１２で使用しない入力線に近接して平
行に走る他の人力信号線の電位は結合容量によって当該
信号線ノイズを発生し得る。つまり“ＤＯＩＩＩＴ　Ｃ
ＡＪｉ’Ｅ″端子もどちらかのレベルに固定しておいた
方がよく、そのためにも第１８図のような構成が有効に
働く。“ＤＯＮＴＣＡＲＥ″とは使用しない入力端子を
影響のない“１″か“θ″に固定しておくことを言う。

ＤＯＮＴ　ＣＡＲＥとよばれるのは８ビツトカウンタを
４ビツトとして使う時のように“１″　０′どちらでも
よい場合を示す。何れにしてもクロック信号が第１７図
の様にブロックの外側から定常的に供給されるように設
計されたタイプでは、第１７図と第１８図に示した手段
を併用する事か好ましい。もちろん使用していない論理
ゲートに対しても、第１７図のような、クロック信号を
与えない手段と、入力ゲートもどちらかのレベルに固定
しておくことが好ましく、そのためにも第１８図の構成
が約に立つ。

第１９図は、可逆的スイッチ素子の例を示す。

１’９１は出力線、１９２は入力線である。これらはＰ
ＵＴ素子１９３を介して接続されている。ＰＥＴ素子は
エンハンスメントモードタイプのＭＯＳ　ＰＥＴでその
ゲートがｌｌｉｇｈの時”ＯＮ’　、　ＬｏｗＯ時“Ｏ
Ｐ　Ｆ”となるものである。１９３に近接して１ビツト
メモリ１９４が置かれており、そのメモリ内容により、
１９３のゲート電位が決定されるようになっている。

すなわち、例えば、メモリの内容が１なら１．９３のゲ
ート電位が旧ｇｈとなり１９３のスイッチがＯＮとなり
、０ならゲート電位がＬｏｗとなり、スイッチがＯＦＦ
となるようになっている。１９３にはＭＯＳＦＥＴの例
を示したが基本的には、１９４の１ビツトメモリの内容
により、ＯＮ、ＯＦＦが制御できるものであれば、同様
の機能を果すことができる。例えば接合型ＰＥＴやショ
ットキ型ＦＥＴでもよい。１９５の１ビツトメモリの内
容は、１９５のコントロールラインにより変えることが
できるようになっている。これらのスイッチは電位伝送
型である。これらのスイッチは、信号は両方向性であり
、（出力線から入力線へ信号を伝送できるものはもちろ
ん必要があれば、入力線から出力線への信号伝送も可能
である。）この両方向性の特性は後述するように、スイ
ッチマトリクスに実際のチップ製造の時間題となる欠陥
スイッチの救済を可能ならしめるように本発明回路を構
成するために役立つ。−力木発明回路の使用状態では平
均Ｆａｎ−ｏｕｔ、　３とするとＯＮしているスイッチ
に比べてＯＦＦしているスイッチが多い。つまり書込み
時間が長くなる。これに対し、第２０図に示す素子はは
じめＯＦＦ状態で書込み時にＯＮとできる非可逆スイッ
チで、これを本発明の配線マトリクスの交差部に用いれ
ば書込み時間を短くすることができる。第２０図はこの
素子の断面図である。基本的には、ゲート・ソース間電
圧−〇の状態でビレチオフしているＭＯＳＦＥＴにおい
て、ゲート・ソース間を短縮させた構造となっている。

２０１のｐ型基板上に口＋型のソース２０２．ｎ＋型の
ドレイン２０３があるソース・ドレイン間には酸化膜２
０４を介してゲート電極２０５がある。ｎ＋ソース上に
は゛ノース電極２０６が、又ｎ＋ドレイン上には、ドと
は近接される。今、ドレイン電極２０７にプラスＶＤボ
ルト印加し、ソース電極２０６と基板２０１を接地する
と、ＶＤをある電圧以上にするとドレインパノース間に
電流が流れはじめる。これは２０３が高これが２０３に
流れ込む状態が生じこれがさらに増幅されるメカニズム
で起こる。この現象にともなって、さらにＶＤを上げて
ＶＤＴにすると、電極２０５と電極２０７が、おそらく
は金属のエレクトロンマイグレーション効果による移動
により短絡する。

このあとＶＤを０■としても物理的に２０５と２０７が
短絡しているので２０７と２０６間の抵抗が極めて小さ
くなりスイッチとしてＯＮ状態にすることができる。

２０６．２０７の２端子を信号入出力用配線群の交差部
のスイッチに使うと最初は出力線と入力線がＯＦＦ状態
だが、端部に高電圧ＶＤＴを印加することにより、出力
線と入力線を短絡状態、つまり、ＯＮ状態にすることが
できる。ＶＤＴの電圧を下げ、安定的に当スイッチをＯ
Ｎ状態にせしめる目的のためには、第２１図のような凸
形電極構造を採用するとよい。第２４図は、ＰＥＴを上
から見た図で２１１はｎ＋って互いに近接し対向してい
る。ドレイン・ソ−ス間に電圧を印加すると、この対向
部に２１８に電界集中が起こりこの部分にエレクトロン
マイグレーションか起こりやすくなり、短絡が生じる。

この凸部は、第２１図では１ケ所だが、何ケ所か設けて
、対向部の数を増やしても同様の効果を期待できる。

以上種々のスイッチ例を説明し、その利点について述べ
てきたが、本発明回路において、結線の変更か可能であ
ること、つまりは、スイッチの書換えか可能であること
は、その適用範囲を広げるものである。その意味で、以
下では第５図のＦＥＴスイッチを使用したチップにつき
話を進める。もちろん、第１９図でも書換えは可能だが
、スイッチ部にメモリが必要なために、所要面積が大き
いの−Ｃ出力線数、入力線数を多くとれないこと、第１
９図の１９３　ＰＥＴの閾値は、第５図のＰＥＴの閾値
に比べてかなり小さく、そのため同じ素子形状では、Ｏ
Ｎ抵抗が、第５図ＰＥＴよりかなり大きくなることから
最も多くの応用範囲をもつのは第５図ＰＥＴを存する回
路であるからこれを例に以下の具体例を示すわけである
。第２２図に示すのは、欠陥スイッチ素子かあっても、
スイッチマトリックスの動作を保証するための救済方法
の一例である。本発明回路のスイッチ素子数は、１００
に〜ＩＭ個以上におよび、そのうち１個でも不良がある
ために、チップ全体が使用不能になるのではチップの製
造歩留りが極めて小さくなり、チップの価格が高騰して
しまう。第２２図において、２２０１ａ、　２２０１ｂ
、は機能回路ブロックである。２２０２ａ、　２２０２
ｂは入力線、２２０３ａ、　２２０３ｂは出力線である
。この４本及び両者間のスイッチを除いて図面に示され
た配線及びスイッチは第１０図の構成に本スイッチ救済
の為に新たに付加されたものである。今、スイッチに欠
陥があった場合のその救済方法を具体例で示す。

とし、さらに、２２０５ｃのスイッチをＯＮ　（２２０
５の他のスイッチはｏ　Ｆ　Ｐ）として行なう。ところ
が２２０５ｃのスイッチが不良だったとする。不良モー
ドには２種あり、常に“ＯＮ”となるタイプと常に“Ｏ
Ｆ　Ｆ″となるタイプである。常に“ＯＮ”なら、今こ
のスイッチをＯＮにしたいのだから結果的には幸いにし
て機能を果たせる。しかし、常に“ＯＦＦ”だと所望の
機能を果たせない。この時は、２２０４スイツチより機
能回路ブロック側にあって、縦方向に走る線で人力線、
出力線の交叉点すべてにスイッチをもつ線２２０６を設
け、２２０４ｂをＯＦＦ、　２２０７ｂと２２０７ｃを
ＯＮとすればよい。又、２２０６以外にも、２２０７の
ようにスイッチ２２０４より機能回路ブロック側にあっ
て、縦方向に走り入力線との交叉点にだけ２２０８ａ、
　２２０８ｂを有し、ある場所２２０９からＴ字型に横
方向に走り、出力線との交叉点にスイる。２２０７は２
２０６に比ベスイッチ素子形成のマスクレイアウトを２
２０５のスイッチと同様にできる利点を有す。２２０６
ｂ式の場合、入力線、出力線の密度が高いと、パターン
ルール上の制限で不可能になる場合もある。一方、２２
０５のスイッチが常にＯＮだと困る場合について考える
。上記２２０３ａ→２２０２ｂという信号伝送の場合も
し他方で２２０３　ｂ　−２２０２ａという信号伝送を
行なおうとすると２２０５ａはＯＦＦしていなければな
らないので困る。この時２２０４ｂ、２２０４ｃ、２２
０５ｃをＯＮとして、２２０３　ａ−２２０２ｂの伝送
を行ない。２２０６ｂ式を採用するなら、２２０４ａ、
２２０４ｂをＯＦＦとし２２０７ａ、２２０７ｂをＯＮ
として２２０３ｂ−２２０２ａ伝送を行なう。一方、２
２０７ｂ式を採用するなら、２２０４ａ、　２２０５ｂ
、　２２０５ｄ以上の例において２２０６や２２０７の
ような線を何本か用意しておくと、１個以上の２２０５
部分のスイッチ不良に対処できる。もちろん２２０８．
２２０７ｂ式のどちらか一方のみ採用してもよいし、又
、双方混用してもよいことは言うまでもない。いずれの
場合においても２２０４および２２０７および２２０６
のスイッチが全て完全でなくてはならない。

以上の実施例において、出力線は縦方向、入力線は横方
向に走っていた。しかし、これは逆でも構わない。その
例を第２３図に示す。２３１ａ、　、２３１．ｂは機能
回路ブロックである。２３２は入力線群、２３３は出力
線群である。一般に論理回路ににおいて、入力線数より
出力線数の方か少ないので、縦方向に走る線の本数の方
が多くなる。一方、機能回路ブロックの寸法は横方向に
長いので、このままでは横長のチップになってしまう。

リソグラフィ装置によって最大チップ辺長さが規定され
ると、この、ｔ、１式では、搭載ケート数が少なくなる
という結果にもなる。し、かじ、ここで指摘すべき重要
なことは、入力線群もＴ字型にする方法があるというこ
とである。これは第２４図のようなチップレイアウトに
牛かされる。第２４図は機能回路ブロックの配置法にＬ
す、より多くのブロックを搭載する方法を弘１−たちの
である。機能テストデータがチップの左側２４１及びチ
ップのド側２４２に置かれてい、う。左側のブロックか
ら出る出力は、はじめ２４３ａのように横方向に走り、
あるところでＴ字型に曲す、２４３ｂのように縦方向に
走る。そし７て左側のブロックから出る入力線は横方向
に２４４のように走る。一方、下側のブロックから出る
出力線は、２４５のように縦方向に走る。そして下側の
ブロックから出る出力線は、はじめ２４６ａのように縦
方向に走るが、あるところでＴ字型に曲り２４６ｂのよ
うに横方向に走る。縦方向に走る出力線群と横方向に走
る入力線群の交叉点にスイッチを存在させ両者を接続す
ることを可能にする。入力線をＴ字型にしてもよい。こ
のようにすることで機能ブロック搭載数を増やすことが
できるし、又、逆に機能ブロック搭載数を同じにして、
１つの機能ブロック当りのスイッチマトリックスへ向け
ての間口を２倍にできてその分細長い機能ブロックでな
くなり、機能ブロック内の素子レイアウトを容易にする
効果がある。第２５図はこの方式で行なったチップレイ
アウトである。チップサイズは、第２図（ａ）と同じ１
０ｍｍ　Ｘ　１０ｍｍである。２５０１はスクライブ用
領域、２５０２はパッド用領域、２５０３はＩｌｏおよ
び電源線領域である。２５０４はサイズ７關Ｘ　１　、
８ＩＩ１１の機能回路ブロック用領域であり、機能回路
ブロック群を為し、第２４図のように入力線、出力線が
出ている。この中には６　、２５にゲート相当の論理ゲ
トが入っている。２５０５も機能回路ブロック用領域で
あり、機能回路ブロックが群を為し、６．２５１１Ｉｍ
Ｘ　１　ｎ＋ｍのサイズである。この中には３．７５に
ゲートｉＨ当の論理ゲートが入っている。このブロック
か、：・は第２．嘆図のように入力線、出力線が出てい
る。

２、５０８はスイッチマトリックス部で、第５図のよう
な書替え可能なフローティングゲート形式のＭＯ８Ｆ　
Ｅ　Ｔスイッチにより構成されている。２５０７はこの
ベイッチを制御するためのＸ−デコーダであり、２５０
８はＹ−デコーダである。本チップには２５０９および
２５１０の領域に、大容量スタティックＲＡＭか搭Ｈ（
以下基板に作り込む意味で用いる）されている。それぞ
れ１２８にビットのＲＡＭであり合計で２５６にヒ′７
・トＩ）容量をもっている。２５１１は２５０９のＳＩ
？ＡＭのデータに出力、および制御用ラインの取り出し
用領域で、２５０９より取り出されるこれらのラインを
２５０６のスイッチマトリックスに導入し、任意の機能
回路ブロックからアクセスできるようにするためのもの
である。サイズは１ｍｍＸ０．Ｉｍｍとなって領域で、
２５０９と同じようにして２５１０のＳＲＡＭを使える
ようにするためのものである。

一方、２５１３にもＳＲＡＭが搭載されている。容量は
６４にビ・ットであり、２５０９．　２５１０．２５１
３合計で３２０にビットのＳＲＡＭが本チップ内に搭載
されていることになる。２５１４はＳＲＡＭ２５１３の
データ線、制御線をスイッチマトリ・ンクス２５０６に
導くための領域である。

２５１５はスイッチＰＥＴの制御に必要な２０ｖ電源を
作る回路や、チップ全体のためのクロック信号発生回路
が搭載されている。これらは必須なわけではなく、チッ
プ外部から供給することも可能だが、ある方がコーザに
とっては便利である。これら２５０９、２５１０．２５
］８．２５１５内の回路は互いにどの位置にあってもよ
く、本例に示した位置に限るというわけではない。又、
ＳＲＡＭのかわりに例えば、マイクロプロセッサを置く
こともできる。例えば、２５１０領域に８ビツトマイク
ロプロセツサを搭載してもよい、要するに２５０９．２
５＋、０．２５１３．２５１．５の領域はスイッチマト
リックス部２５０６に大量の入出力線を出すことはない
が、入出力線数が、機能回路ブロックとしての要領に比
べて、少ないような回路、例えば、大容量メモリやマイ
クロプロセッサを搭載するのに適した領域なのであるし
かも、その大田力線は２５１１．２５１２という領域を
通じ、他の機能回路ブロックとスイッチマトリックス部
で接続可能である。

次に、２５０９に１２８にビットＳＲＡＭ、　　２５１
３に６４にビットＳＲＡＭ、　２５１０に８ビツトマイ
クロプロセツサ、２５１５に電源及びクロック信号発生
回路を搭載した時のユニークな使用法を説明する。スイ
ッチマトリックス部の結線は、スイッチのＯＮにより行
なわれこれを行なうには、第９図のＸコントロールライ
ン９７．Ｙコントロールライン９５を制御する。

８００本のＸコントロールラインから、１本を選ぶため
にＸ・デコードがあり１６００本のＹコントロールライ
ンから１本を選ぶためにＹ・デコードがある。その選択
のための情報は、外部かパッドを通して各デコーダに入
る。Ｘ・デコーダをするに必要な情報は、２　　＜８０
０＜２１０だからｌＯビット、Ｙ・デコーダをするに必
要な情報は、２１°＜　１６００く２１１だから１１ピ
ツド必要である。この合計２ｘ、ｓラドからそれぞれ信
号線をデコーダのみならずスイッチマトリックスの入力
線群に引き込んでおく。

さらに８ビツトずつ組みにして、それぞれの入力線デー
タがラッチされるようにして、３本のラッチ制御線を用
いて、２１バツドのデータを設定できるようにしておく
。このようにしておくと、２５１０の８ビツトマイクロ
プロセツサにより、Ｘ、Ｙデコーダを制御することが可
能である。つまり８ビツトマイクロプロセツサはスイッ
チマトリ・ツクスの結線状態を任意に設定し変更するこ
とができるようになるのである。このような機能の使い
方として、チップの自己テストが可能となる。テスト用
プログラムを最初外部から２５０９．２５１３にあるＳ
ＲＡＭに書き込み、これを２５１０のマイクロプロセ・
ソサに実行させるわけである。凹および２５０５の機能
回路ブロックの論理ゲートのＴｅｓｔｉｎｇも可能であ
るし、２５０６マトリツクス中のスイ・ノチの良否判断
を行なう事もできる。テストデータはＳＲＡＭ中に一時
保管しておき、必要に応じて、後から外部へ知らすごと
もできる。第２５図のような超ＬＳＩチップのセルフテ
ストが可能なのである。一方、例えば、ＳＲＡＭの一部
を書き換え可能又は書き換え不可能な）７０Ｍに置きか
え、テストデータを書き込んでおくこともできる。製造
テストの段階でこのようにしておくと、あとでこのチッ
プを、フィールドで使う時、それに対応する策を行なう
ことができる。

その対策とは、スイッチマトリックスのスイッチが不良
の場合は第２２図で示したようなバイパス方式を実行す
るとか、或いは機能回路ブロックの一部が動作不良の時
はそのブロック又は、その中の不良論理ゲート部を使用
しないといったことを実行できる。このことは、本チッ
プのメーカやユーザが、本チップを商品として売買する
際の適正な価格設定のために助けとなる。つまり完全で
あることが望ましいが、不良箇所の内容がＲＯ旧こ収め
られた形で、出荷されるので、その程度を判断し、一定
の基準に従って、すべてが動作するチップの価格から減
額して売買することが可能となるであろう。ちょうど野
菜の「きゅうり」がその曲り具合によって価格を設定す
るように、本チップの完全度の度合によって価格を設定
することも可能となるわけである。これはメーカにとっ
てもユーザにとっても好ましいことである。もう１つの
ユニークな使い方を説明する。まずＳＲＡＭ又はＲＯＭ
中にスイッチマトリックスの結線情報を書き込んでおく
、この情報ばＯＮとはすべきスイッチの情報かあればよ
い。スイッチは全部で、第２図（ａ）や第２５図のよう
な構成の時は、１．２８Ｍ個、第１１図のような構成例
では、１８２．８に個であり、これらは、各々２１ビツ
ト、１８ビツトの情報でスイッチを特定できる。２　　
＜１．２８Ｘ１０　　＜２　　、であり２１７〈２０　
　　　　６　　２１１ｇ２８Ｘ　１０　　＜　２１８であるからである。第
２図（ａ）、第２５図のような１．２８Ｍ個のスイッチ
構成では、前述のようにＯＮとなるスイッチ数は全論理
ゲートを使用し、平均Ｐａｎ−ｏｕｔ数を３とした時で
も５０．４にビットのメモリがあれば、結線情報を蓄え
られるわけであり、第２５図上に搭載する２５１３部の
８４にビットＳＩ？ＡＭで十分これが行なえる。２５０
９の１２８にビットＳＲＡＭも使えばさらに２種類、合
計３種類の全く異なる結線情報をチップ内に格納できる
。

これと２５ＩＯ部のマイクロプロセッサの、Ｘ−Ｙデコ
ーダ制御の機能を用いると、必要に応じてチップ全体の
論理機能をチップ自身の手で変えることができる。しか
も、それにより実現する機能はハードウェア的に固定し
たものと同等で、マイクロコンピュータによるソフトウ
ェア的に機能変更するのとは全く異なり、その動作スピ
ード等の動作特性は専用ＩＣのそれに近いものである。

その意味で、本発明集積回路は従来のＩＣとは概念を全
く異にする、新規の集積回路である。

以上の説明において、基本素子は０ＭＯ８構成とされた
。第２６図は、誤動作を防止する別の方法である。そし
て上記した他の方法と併用し得る。即ち機能回路ブロッ
ク又は、論理ゲートへの電源供給ラインにスイッチを設
けておき、使用しない場合にはこのスイッチをＯＦＦに
することが有効である。

第２Ｂ図は電源供給ラインを示している。２６１は電源
線、２６２はパッドを示している。２６３は機能回路ブ
ロック１１を横切って橋渡しされる場合の例である。２
６４ａ、２６４ｂはスイッチ素子であり、２６３が用い
られるタイプでは図からスイッチ２６４ａのみ取り除か
れる。即ちチップ外周に沿う電源線２６１はそのまま残
される。

さて、本発明集積回路の利点を生かすためのパッケージ
の構造があるので説明する。第２７図は本発明集積回路
をパッケージ化した時のその外観の一例である。２７１
はパッケージ本体であり２７２ａ。

２７２ｂはパッケージから下向きに出ているビン群であ
る。これらのビン群は、通常のＩｃ動作に必要なもので
ありＩＣの動作のための入出力信号、制御信号、電源系
が含まれる。ビンの出方は、図のようにパッケージの側
壁から出ることもあるし、パッケージの下面から直接下
方に出ることもある。このパッケージの新規な点は、ビ
ン群２３７のようにパッケージの上方に出るものがある
点である。これらのビン群は結線情報入力のためのもの
である。

すなわち、Ｘ・デコーダ、Ｙ・デコーダ制御用の入力デ
ータはこの上方に出たビンにより行なわれる。これによ
り、パッケージをボード上に差し込んだままで、自由に
チップ中の結線変更ができる。

さらに上方に出たビンには内部各回路ブロックつながっ
ているものもある。これをオシロスコープやロジックア
ナライザにつなぎ、結線変更を行ないながらチップの論
理動作の確認テストが行なえると同時に実際に使用され
るべきボード上で実際の動作状態でのテストが可能とな
るのである。このことにより論理設計者の論理図デパッ
クは極めて容易になり、論理開発の効率は飛躍的に向上
する。

以上の例では機能テストデータがチップの辺に沿って設
けられた。第２８図は第１１図の（ａ）で示した分割ブ
ロック方式を用い、チップ上に均一に論理機能を有する
回路ブロックを分散された例で、そのうちの４ブロツク
を示す。各ブロックは第１１図（ａ）と同じもので対応
箇所には同一番号を付す。

以上本発明半導体回路を用いることにより所望の論理機
能をもつＩＣを、論理設計者、システム設計者がフィー
ルドで直ちに個数１個から得ることができ、電子システ
ムのＩＣ化に寄与する効果は革命的に大きいといえる。

また、本発明集積回路上に実現された論理機能は、その
結線情報を基にして、直ちに通常のカスタムＬＳＩやゲ
ートアレイＬＳＩに展開し、それにより量産化すること
が可能であり、多種多様のＩＣを必要とする。来るべき
知識情報化社会推進に果す役割は極めて大きい。

【図面の簡単な説明】

第１図は従来例技術を説明する回路図、第２図（ａ）は
本発明半導体集積回路チップの一実施例のレイアウト構
成を示す平面図、第２図（ｂ）は各機能回路ブロックの
入力、出力線のブロック外への出ていき方の一例を示す
平面図、第２図（ｃ）は−部を拡大した平面図、第３図
は、入力、出力線がスイッチマトリックス部分で、どの
ように配線されているかを示す図であり、信号の伝達の
され方の一例を示す平面図、第４図は、スイッチ部のレ
イアウト図、第５図は、スイッチ素子として使うＰＥＴ
の構造を示す断面図、第６図は、第５図を簡略化した容
量についての等価回路図、第７図（ａ）〜（ｄ）は、第
５図のＰＥＴにおけるトンネル酸化膜の形状を説明する
断面図及び平面図、第８図は、第５図のＰＥＴにおける
トンネル酸化膜の形状を説明する宅面図、第９図は、第
５図のＦＥＴスイッチが本発明半導体集積回路中でどの
ように接続されるかを示す回路図、第１Ｏ図はスイッチ
マトリクスの構成例を、模式的に示した平面図、第１１
図（ａ）は、スイッチマトリクスの別の構成の一例（分
割方式）を示す平面図、第１１図（ｂ）はその拡大図第
１２図は、本発明半導体集積回路チップの外部との入出
力を行なうパッドの構成と、スイッチマトリクスへの配
線方法を示す平面図、第１３図（ａ）は、本発明半導体
集積回路の任意の回路Ｎｏｄｅをモニタする方式を説明
する平面図、第１３図（ｂ）　、　（ｃ）はそのための
パッド構成を示す回路図、第１４図は、本発明半導体集
積回路のスイッチマトリックス部における信号伝達遅延
時間を評価するためのモデルを示す回路図、第１５図は
、Ｆａｎ−ｏ＋、Ｂを考慮した、スイッチマトリックス
部の信号伝達遅延時間を解析するだめの等価回路図、第
１６図は、各機能回路ブロックの出力線をドライブする
出力バッフ７回路のレイアウト法を述べる平面図、第１
７図は、電力消費をおさえるために、各機能回路ブロッ
ク又は論理ゲートに入力するクロック信号をＯＦＦとす
る方法を示す平面図、第１８図は、使用しない機能回路
ブロック又は論理ゲートの入力線をＬｏｗ又は１（ｉ　
ｇ　ｈレベルに固定する方法を示す平面図、第１９図は
、可逆的スイッチ素子の例を示す回路図、第２０図は、
非可逆スイッチ素子の構造を示す図で、はじめＯＦＦで
指示するとＯＮとなる素子の断面図、第２１図は、第２
０図のスイッチ素子を安定的に動作させるために工夫し
た素子形状を示す平面図、第２２図は、欠陥スイッチ素
子があっても、これを避け、本発明回路を正常に動作さ
せるための方法を示す平面図、第２３図は、入力線群、
出力線群の走る方向を変えても本発明回路が実現できる
事を示す平面図、第２４図は、第２３図のような考え方
のもとて機能回路ブロックの置く位置の説明をする平面
図。第２５図は、第２４図の方法を用いて、チップ全体のレ
イアウトを行なった一例を示す平面図９第２６図は電源
線を示す平面図、第２７図は、本発明チップをパッケー
ジ化した時、本発明チップの利点を弓き出すための、パ
ッケージ構造を示す斜視図５第２８図は、本発明の他の
レイアウトの例を示す平面図である。第　　１　　図

Claims

【特許請求の範囲】

（１）基板に作り込まれた、それ自体論理機能を有し、
かつ信号の入力部及び信号の出力部を有する複数の回路
ブロックと、この複数の回路ブロックからなる回路ブロ
ック領域に隣接し、前記基板上に形成された配線領域と
を備え、前記回路ブロック領域は複数種の論理機能素子
の集合から構成され、前記配線領域は互いに交わる信号
入力用配線群及び信号出力用配線群から構成され、前記
信号入力用配線群は各回路ブロックの信号入力部に夫々
接続され、前記信号出力用配線群は各回路ブロックの信
号の出力部に夫々接続され、かつこれら接続はその回路
ブロックが隣接する前記配線領域において行なわれ、前
記信号入力用配線群と前記信号出力用配線群との交差部
には夫々スイッチ素子が設けられ、このスイッチ素子の
ＯＮ、ＯＦＦ状態を制御することにより各回路ブロック
間の信号の入出力関係が決定され所望の集積回路が構築
される事を特徴とする半導体集積回路。
（２）回路ブロックの配列に沿う配線と接続用配線とは
Ｔ字を構成する如く為されている事を特徴とする前記特
許請求の範囲第１項記載の半導体集積回路。
（３）パッドに接続する入力線及び又は出力線が配線領
域に付加され、かつ配線群との交差部にスイッチ素子が
介在されている事を特徴とする前記特許請求の範囲第１
項記載の半導体集積回路。
（４）１つのパッドが入出力用相方に使用可能とされた
事を特徴とする前記特許請求の範囲第３項記載の半導体
集積回路。
（５）パッドに接続する入力線、出力線にバッファが設
けられている事を特徴とする前記特許請求の範囲第３項
記載の半導体集積回路。
（６）信号モニタ用パッドには、パッドに出力する線の
みが接続されている事を特徴とする前記特許請求の範囲
第３項記載の半導体集積回路。
（７）信号入力用配線群と信号出力用配線群とが互いに
直交することを特徴とする前記特許請求の範囲第１項記
載の半導体集積回路。
（８）信号モニタ用の出力バッファはＦＥＴのソースフ
ォロア形式である事を特徴とする前記特許請求の範囲第
５項記載の半導体集積回路。
（９）回路ブロック内にドライバＦＥＴが設けられ、ゲ
ート幅方向が信号出力線の出て行く方向に設定された事
を特徴とする前記特許請求の範囲第１項記載の半導体集
積回路。
（１０）各回路ブロックはＣＭＯＳ構成とされた事を特
徴とする前記特許請求の範囲第１項記載の半導体集積回
路。
（１１）スイッチ素子は電位接続型のスイッチである事
を特徴とする前記特許請求の範囲第１項記載の半導体集
積回路。
（１２）スイッチ素子として制御端子を有するスイッチ
素子が設けられた事を特徴とする前記特許請求の範囲第
１項記載の半導体集積回路。
（１３）スイッチ素子はＥ＾２ＰＲＯＭ構成である事を
特徴とする前記特許請求の範囲第１項記載の半導体集積
回路。
（１４）スイッチ素子はフローティングゲートを有し、
チャネル中部又は拡散層隣接領域で薄くされたゲート絶
縁膜を有する事を特徴とする前記特許請求の範囲第１項
記載の半導体集積回路。
（１５）スイッチ素子はフローティングゲートを有し、
該ゲート下にチャネルの一部であってゲート長方向に横
切るゲート絶縁膜の薄い領域を有する事を特徴とする前
記特許請求の範囲第１項記載の半導体集積回路。
（１６）スイッチ素子として１ビットメモリとＭＯＳＦ
ＥＴの組み合わせが用いられる事を特徴とする前記特許
請求の範囲第１項記載の半導体集積回路。
（１７）回路ブロックと、互いに交差する配線群との間
にスイッチ素子を設け、それより回路ブロック側に信号
入出力用配線と交わる配線を設けると共に各交差部にス
イッチ素子を設け、前記配線から前記互いに交差する配
線領域に伸びる配線の配線群との交差部にスイッチ素子
を設けた欠陥スイッチ救済手段を有する事を特徴とする
前記特許請求の範囲第１項記載の半導体集積回路。
（１８）回路ブロックは基板の辺に沿って設けられ、対
向辺及び他の１つの辺に沿ってＸＹデコーダが設けられ
、内部に配線領域が設けられた事を特徴とする前記特許
請求の範囲第１項記載の半導体集積回路。
（１９）回路ブロックは基板の２辺に沿うＬ字状に設け
られ、他の２辺に沿ってＸＹデコーダが設けられ、内部
に配線領域が設けられた事を特徴とする前記特許請求の
範囲第１項記載の半導体集積回路。
（２０）回路ブロックは基板の主面内に分散配置された
事を特徴とする前記特許請求の範囲第１項記載の半導体
集積回路。
（２１）信号の入力部及び信号の出力部をそれぞれ１個
以上有する論理機能をもつ回路ブロックを、少なくとも
２個以上具備し、前記回路ブロックの入力部は、入力用
導体配線に接続され、前記回路ブロックの出力部は、出
力用導体配線に接続され、少なくとも１個以上の出力用
導体配線が、それぞれ、少なくとも１個以上の入力用導
体配線とスイッチ素子を介して接続され、当スイッチ素
子のＯＮ又はＯＦＦ状態は外部からの信号により決定さ
れるようにした半導体集積回路において前記回路ブロッ
クの中に、ＮＡＮＤゲート、インバータ、レジスタ、フ
リップフロップ、ＡＮＤゲート、データセレクタ、カウ
ンタ、ラインデコーダ、マルチバイブレータ、ＯＲゲー
ト、ＮＯＲゲート、コンパレータ、加算器、マルチプレ
クサ、ラッチ、キャリジェネレータの一部又はすべて含
まれている事を特徴とする前記特許請求の範囲第１項記
載の半導体集積回路。
（２２）基板にＲＡＭ又はＲＯＭの少なくとも何れか一
方が設けられた事を特徴とする前記特許請求の範囲第１
項記載の半導体集積回路。
（２３）マイクロプロセッサが設けられた事を特徴とす
る前記特許請求の範囲第１項記載の半導体集積回路。
（２４）基板との四隅の少なくとも一つに設けられた事
を特徴とする前記特許請求の範囲第２２項又は第２３項
記載の半導体集積回路。
（２５）マイクロプロセッサ及びＲＡＭ又はＲＯＭによ
りセルフテストが行なわれることを特徴とする前記特許
請求の範囲第１項記載の半導体集積回路。
（２６）テストデータがＳＲＡＭ中にストアされ、その
情報は任意に外部へ取り出し可能とされた事を特徴とす
る前記特許請求の範囲第１項記載の半導体集積回路。
（２７）テストデータが基板のＰＲＯＭに書き込まれる
事を特徴とする前記特許請求の範囲第１項記載の半導体
集積回路。
（２８）欠陥部位が記憶される様にした事を特徴とする
前記特許請求の範囲第１項記載の半導体集積回路。
（２９）マイクロプロセッサによりＸＹデコーダが制御
される事を特徴とする前記特許請求の範囲第１項記載の
半導体集積回路。
（３０）テスト手順がメモリに格納された後セルフテス
トが行なわれる事を特徴とする前記特許請求の範囲第１
項記載の半導体集積回路。