JP2001109661A

JP2001109661A - キャッシュメモリの割当方法及びオペレーティングシステム及びそのオペレーティングシステムを有するコンピュータシステム

Info

Publication number: JP2001109661A
Application number: JP29180799A
Authority: JP
Inventors: Kazuo Aisaka; 一夫相坂; Keisuke Toyama; 圭介十山
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1999-10-14
Filing date: 1999-10-14
Publication date: 2001-04-20
Also published as: US7000072B1

Abstract

(57)【要約】【課題】マイクロプロセッサにおけるマルチプロセス
処理の性能を保証する為に、キャッシュのスラッシング
を最小限に押さえる様にプロセスを配置する方法を提供
する。【解決手段】ＯＳ内にキャッシュの使用状態を制御す
るための管理テーブルを設け、ＯＳはプロセス起動時
に、最頻実行部分（主要部）の位置情報を当該プロセス
から受取り、管理テーブルとの照合により、主要部に対
応するキャッシュアドレスが既存のプロセスとの間で重
複しない様に、プロセスのロードアドレスを調整する。
調整においてはキャッシュメモリの量、構成方式、プロ
セスの優先度を勘案して、高優先プロセスが優先的にキ
ャッシュを使用できるようにしたコンピュータシステ
ム。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータシステ
ムが有するキャッシュメモリの割当方法に関するもので
あり、更には、キャッシュメモリの割当機能を有するオ
ペレーティングシステム及びそのオペレーティングシス
テムにより動作するコンピュータシステムに関する。

【０００２】

【従来の技術】マイクロプロセッサのハードウェアが進
歩するにつれて、その上で動作するソフトウェアにも、
従来に増して高度な機能が要求される様になりつつあ
る。この一環として、１台のマイクロプロセッサで複数
のソフトウェアを同時並行的に動作させる「マルチプロ
セス機能」が、パーソナルコンピュータ等の小型の情報
処理装置においても要求される様になっている。

【０００３】この実現のためのソフトウェアとして、複
数のプロセスを整理する役目を持つ「オペレーティング
システム（ＯＳ）」が用意され、複数のプロセスをメモ
リ空間に配置し、時分割方式で交互に実行させる。メモ
リ・入出力チャネル・ＣＰＵ時間など、各プロセスが実
行に必要な資源を配分するのもＯＳの役割である。いく
つかのプロセスの間でそれら資源の奪い合い（競合）が
生じた場合は、ＯＳが適当な方法で調停を行なう。

【０００４】マイクロプロセッサの進歩を示すもう一方
の側面として、処理速度の高速化があげられる。現在最
先端のマイクロプロセッサは、約１５年前の大型コンピ
ュータを凌ぐ性能を持っており、当時は困難であった映
像処理機能などがマイクロプロセッサを用いて実現され
つつある。

【０００５】高速化の為のハードウェア技術としては、
プロセッサに用いる回路素子自体を高速化する事は勿論
であるが、キャッシュメモリの利用により、ハードウェ
アの平均的な処理速度を向上させる技術が広く用いられ
ている。

【０００６】

【発明が解決しようとする課題】キャッシュメモリと
は、通常の記憶装置（主記憶メモリ、または単に主記
憶）に付け加えられて利用される少量の高速メモリの事
を言う。キャッシュメモリの読出し／書込み時間は、主
記憶の５〜１０倍程度高速である。この一方で主記憶メ
モリの記憶容量は、現在の標準的なパーソナルコンピュ
ータにおいて主記憶が１６〜６４ＭＢであるのに対し、
キャッシュメモリは８〜３２ＫＢと小さい。

【０００７】パーソナルコンピュータ等のＣＰＵがプロ
グラムを実行する際に、キャッシュメモリは以下の様に
利用される。

【０００８】電源投入直後はキャッシュメモリは空であ
る。プログラムの実行が開始されると、ＣＰＵはプログ
ラム中の命令を主記憶から１つずつ読み出して解釈・実
行するが、この時並行して、読み出した命令をキャッシ
ュメモリにコピーしておく。キャッシュメモリが満杯の
場合は、過去にコピーした命令のうち適当なものを消し
て、現在の命令をコピー、つまり上書きする。

【０００９】ここまでの過程では、キャッシュメモリを
用いても処理速度は向上しない。しかしながら大半のプ
ログラムでは、途中で処理の繰返しが起こり、プログラ
ムにおいて過去に実行した部分を再度実行する状態が生
じる。この場合ＣＰＵは、主記憶にはアクセスせず、キ
ャッシュメモリにコピーされた命令を読み出す。これに
より、読み出しが５〜１０倍程度高速にできる。この効
果は、繰返しの回数が多いほど大きい。

【００１０】コンピュータのプログラムは、多くの応用
分野において、比較的単純な処理を何回も繰り返して行
なう事が多い。たとえばコンピュータグラフィックスの
プログラムでは、「画面上のある点の明るさを特定の数
式に従って決める」という処理を、画面全部の点につい
て繰り返す。また、会計処理のプログラムでは、「伝票
内の全ての金額を合計する」という処理を、全ての伝票
に対して繰り返す。これらの様に、プログラム中の特定
の部分が集中的に繰り返されるという性質を「プログラ
ムの局在性」と呼び、大半のプログラムがこの性質を持
っている事が知られている。

【００１１】つまり、キャッシュメモリによるプログラ
ムの読み出し速度の高速化という効果を得るためには、
繰返し１回分に相当するプログラムのある部分がキャッ
シュメモリにコピーされる必要があり、相応する記憶容
量がキャッシュメモリに必要となる。実用のコンピュー
タにおいては、キャッシュメモリの容量は上記の必要性
を満足するように決定されており、パーソナルコンピュ
ータのＣＰＵとして用いられるマイクロプロセッサの場
合は８〜３２ＫＢ程度である。

【００１２】また、以上の動作においては、ＣＰＵはプ
ログラムの命令を読出す際に、当該命令がキャッシュメ
モリにコピーされている（キャッシュヒット）かされて
いない（キャッシュミス）かどうかを判定する必要があ
る。これは従来、以下の方法で行なわれる事が多い。

【００１３】キャッシュメモリはメモリの一種であるの
で、各記憶単位（バイト）にアドレスが付されている。
たとえば、キャッシュメモリの容量が８ＫＢ（２＊＊１
３バイト、但し＊＊はべき乗を表す）であるならば、各
バイトには２進数の“０００００００００００００”か
ら“１１１１１１１１１１１１１”まで、１３ｂｉｔの
アドレスが付されている。一方、主記憶にも同様の方法
でアドレスが付されている。たとえば、主記憶の容量が
３２ＭＢ（２＊＊２５バイト）であるならば、各バイト
には２５ｂｉｔのアドレスが付されている。

【００１４】ＣＰＵがキャッシュメモリに命令をコピー
する際には、主記憶のアドレス信号線をそのまま流用し
てキャッシュメモリのアドレスとする。但しキャッシュ
メモリの方が容量が小さい（アドレス信号線が少ない）
ので、主記憶のアドレス信号線のうち下位側の相当数を
利用する。例えば上述の容量のメモリにおいて、主記憶
のアドレス A ＝ A24 A23 A22 ... A13 A12 A11 ... A2 A1 A
0（各Ａｎは０又は１）にある命令は、キャッシュメモリのアドレス A＝ A12 A11 ... A2 A1 A0 にコピーされる。これを数式で表現すると A ＝ A mod（ 2**13 ）但しｍｏｄは剰余をとる演算
を表す……［式１］という関係となる。この方法では、
主記憶のアドレスＡが与えられれば、対応するキャッシ
ュメモリのアドレスＡ’は一意的に決定される。

【００１５】但しこれだけでは、Ａ’が与えられても、
その内容が主記憶のどの番地のコピーであるかは、Ａの
上位側のビットＡ２４〜Ａ１３の部分がわからないため
決定できない。そこでキャッシュメモリに命令をコピー
する際には、上記の At ＝ A24 A23 A22 ... A13 を命令と合せてキャッシュメモリのＡ’番地に記憶して
おく。このためキャッシュメモリには、各バイトに対し
て１２（＝２５−１３）ｂｉｔずつの補助的な記憶容量
を設けておく。上記Ａｔは、主記憶のアドレスＡに対す
る「タグ」と呼ばれる。

【００１６】なお上記構成は、最も単純なキャッシュメ
モリ構成を説明したものであるが、この構成では１バイ
ト（８ｂｉｔ）の命令を記憶するために１２ｂｉｔのタ
グを合せて記憶せねばならず、効率が悪い。そこで上記
の改良として、ライン構成のキャッシュメモリが普及し
ている。ラインとはキャッシュメモリの連続した複数バ
イト（たとえば４バイト）をひとまとめにした単位であ
り、命令のコピーやキャッシュヒット／ミスの判定はラ
イン単位で行なう。ライン構成の場合、タグは各ライン
に対して１つずつ記憶すれば良いので、記憶容量が節約
できる。各ラインにはアドレスが付されるが、このアド
レスはバイト単位の通常のアドレスとは意味が異なるの
で、エントリアドレス（又は単にエントリ）と呼ばれ
る。

【００１７】ライン構成のキャッシュメモリにおいて
も、主記憶のアドレスとキャッシュメモリのアドレス
（エントリアドレスではなくバイト単位のアドレス）と
の対応関係が［式１］で定められる事、プログラムの局
在性がキャッシュメモリを有効に使うための前提条件と
なること、等の性質は変らない。

【００１８】勿論、キャッシュメモリにコピーされるの
はプログラム中の命令に限定されることなくプログラム
が扱うデータであっても問題はない。

【００１９】以上の様に、キャッシュメモリはコンピュ
ータの性能向上に役立っている。しかしながら、コンピ
ュータをマルチプロセスで使用する際には、キャッシュ
メモリが必ずしも効果的に機能しない場合がある事が近
年わかってきた。

【００２０】キャッシュメモリは前項で述べた通り、プ
ログラム（およびデータ）の局在性を前提とした性能向
上方式である。一方マルチプロセスは、複数のプログラ
ムを時分割で同時並行的に処理する方式である。従って
マルチプロセスでは、一定の時間周期で、全く異なった
プログラムへ処理が移行する。これは本質的にプログラ
ムの局在性を損なう原因となる。すなわち、移行の直後
は、キャッシュメモリには移行前のプログラムがコピー
された状態になっているので、移行後のプログラムは主
記憶から命令を読込まねばならず、キャッシュメモリの
効果が得られない。その後、処理の繰返しが生じれば、
キャッシュメモリが有効に働く事になる（各々のプログ
ラムは、個別には十分な局在性を持っているものとす
る）が、その効果も次の移行までに限られる。

【００２１】この現象が特に著しいのは、マルチプロセ
スにおける時分割の単位時間（タイムスライス）が短
く、その間にプログラムが少回数（５回程度）の繰返し
しか処理できない場合である。この場合、例えばキャッ
シュメモリが主記憶に比べ１０倍高速であるとしても、
最初の１回は主記憶にアクセスせねばならないので、全
体の読出速度は約３．５倍しか高速化しない。これは、
十分な回数の繰返しではほぼ１０倍の高速化が得られる
事と比較すると、読出速度を約１／３に低下させる結果
となる。

【００２２】上記の様な、キャッシュメモリへの上書き
が頻発するために性能が低下する現象は、スラッシング
と呼ばれている。スラッシングを回避するために、以下
の通りいくつかの改善策が提案されているが、いずれも
十分な効果をあげるに至っていない。

【００２３】改善策の第１として、特定のプロセス（優
先プロセス）のみにキャッシュメモリの利用を許し、他
のプロセスは命令をキャッシュメモリにコピーしない、
という方式がある。この方式は、優先プロセスに対して
はシングルプロセスの場合と同等の効果を得る事ができ
る。しかしながら他のプロセスに対しては、キャッシュ
メモリを備えない低性能の処理を強いる事になる。

【００２４】改善策の第２として、キャッシュメモリを
並列化する事により、プロセス間でキャッシュの奪い合
いが生じない様にする方式がある。すなわち、キャッシ
ュメモリを複数組（たとえば２組）設け、命令をコピー
する際にはいずれか空いている方の組にコピーする。キ
ャッシュヒット／ミスの判定では、主記憶アドレスから
エントリアドレスを作成した後、当該エントリアドレス
に記憶されたタグを、２つの組両方で主記憶アドレスの
上位ビットと比較し、どちらか一方が一致すればその組
にコピーされている内容を利用する。両方共不一致の場
合はキャッシュミスとなり、主記憶にアクセスする必要
が生じる。

【００２５】この方法は、プロセスの数が組の数以下で
あればスラッシングを回避できる。しかしながらプロセ
スの数が組の数を上回ると、前述と同様のスラッシング
が生じる。近年のパソコンでは、多数（５個以上）のプ
ロセスが同時に実行され、しかも各プロセスが更に複数
のサブプロセス（スレッド）に分割される事が多く、こ
れに対応できる様に十分な組数のキャッシュメモリを設
ける事は困難である。また、仮に十分な組数を設けたと
しても、それらを並列に動作させるためには複雑な制御
回路が必要になる。例えば上述のキャッシュヒット／ミ
スの判定では、各組毎にタグの比較を行なった後、比較
結果に従って特定の組を選択する機能が必要となる。特
にキャッシュミスの場合は、主記憶から読み出した命令
をどこの組へ上書きするかを決定する為に複雑な計算
（ＬＲＵ算法など）が必要となり、処理時間が増大す
る。この結果、キャッシュメモリの特長であるべき高速
性が損なわれる事になり、実用的でない。現在広く使わ
れているパソコン用ＣＰＵにおいては、４組（４ウェイ
と呼ばれる）〜８組程度が上限となっている。

【００２６】本発明の目的は、上記の状況を改善し、ハ
ードウェアを極力増加させずにスラッシングを回避でき
るキャッシュメモリの使用方法を提供する事にある。

【００２７】本発明のその他の目的については、本明細
書及び図面より明らかになるであろう。

【００２８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を以下に示す。

【００２９】すなわち、複数のプログラム単位を実行す
るコンピュータシステムが有する資源の割当を、プログ
ラム単位を実行する要求を受付けるステップと、前記プ
ログラム単位の属性を示すパラメータを獲得するステッ
プと、前記パラメータ及び資源割当テーブル及びキャッ
シュ管理テーブルに基づいて前記プログラム単位の実行
に必要な資源を割当てるステップと、前記資源割当の結
果を前記資源割当テーブルに記憶するステップと、前記
プログラム単位が使用する資源の割当を前記キャッシュ
管理テーブルに記憶するステップとにより行う。

【００３０】更に、具体的には、前記パラメータは前記
プログラム単位の中で高頻度に実行される部分を示すた
めの主要部位置情報を有し、前記資源割当テーブルは前
記プログラム単位が使用する主記憶のアドレス情報を有
し、前記キャッシュ管理テーブルは前記キャッシュメモ
リのアドレスと前記プログラム単位との対応を示してお
り、前記資源を割当てるステップでは、前記主要部位置
情報と前記アドレス情報と前記キャッシュ管理テーブル
に基づいて、前記プログラム単位の主要部が使用するエ
ントリアドレスが重ならないように前記プログラム単位
が使用する前記主記憶のアドレスを決定することによ
り、資源の割当を行う。

【００３１】また、複数のプログラム単位を実行する機
能を有するオペレーティングシステムが、新たなプログ
ラム単位の実行要求を受付けると、前記プログラム単位
の属性を示すパラメータの獲得と、前記パラメータ及び
資源割当テーブル及びキャッシュ管理テーブルに基づい
て前記プログラム単位の実行に必要な資源の割当と、前
記資源の割当の結果の前記資源割当テーブルへの記憶
と、前記プログラム単位が使用するキャッシュメモリの
割当の前記キャッシュ管理テーブルへの記憶とを行う。

【００３２】更に、前記キャッシュメモリが複数のペー
ジを有している場合、前記資源割当テーブルは、プログ
ラム単位が使用する主記憶のアドレス情報を有し、前記
キャッシュ管理テーブルは、前記キャッシュメモリのペ
ージとプログラム単位との対応情報を有し、前記資源の
割当とは、前記主要部位置情報及び前記アドレス情報及
び前記キャッシュ管理テーブルに内容に基づいて、前記
プログラム単位が使用する主記憶のアドレスを決定する
ものである。

【００３３】また、キャッシュメモリと、ＣＰＵと、メ
モリとを有し、前記メモリに格納されたオペレーティン
グシステムによって制御されるコンピュータシステム
は、新たなプログラム単位の実行要求を受付けると、前
記プログラム単位の属性を示すパラメータの獲得と、前
記パラメータ及び資源割当テーブル及びキャッシュ管理
テーブルに基づいて、前記プログラム単位の実行に必要
な資源の割当と、前記資源の割当の結果の前記資源割当
テーブルへの記憶と、前記プログラム単位が使用するキ
ャッシュメモリの割当の前記キャッシュ管理テーブルへ
の記憶とを行う。

【００３４】以上に示したの構成により、前述した課題
を解決することが可能となる。スラッシングの大きな要
因は複数のプログラム単位（プロセス又はスレッド）が
キャッシュメモリを奪い合う事にあり、これを回避する
には、従来行なわれてきたハードウェアのみの改善では
限界がある。従って本発明では、ソフト／ハードが協調
した解決策を提案する。すなわち本発明においては、ハ
ードウェア規模に制約がある限りキャッシュメモリを奪
い合う現象はある程度避けられない、という前提の下
に、それが著しいスラッシングに発展しないための方策
を、ソフトウェア側の工夫によって提供する。

【００３５】キャッシュミスによる影響が大きいのは、
プログラムの中で高頻度に実行される部分（主要部）で
スラッシングが生じる場合である。ところが、主要部の
大きさはあまり大きくない事が知られている。そこで本
発明では、マルチプロセス環境において、各々のプロセ
スの主要部が互いに異なるキャッシュメモリのアドレス
を使用する様に、プロセスの主記憶上での配置を調整す
る方法を提供する。更に、前記調整を、プロセスにメモ
リその他の資源を割付ける役目を持つ上位のソフトウェ
ア、すなわちオペレーティングシステム（ＯＳ）または
相応の管理ソフトに行わせる。ＯＳ上で動作するアプリ
ケーションプログラムは、ＯＳが調整を可能とするため
の情報（パラメータ）をＯＳに提供する。ＯＳの内部に
は、従来から用いられてきた資源管理テーブルに加え
て、キャッシュ管理テーブルを設け、上記の調整に用い
る。

【００３６】以上の発明は、ソフトウェア単独で用いて
も有効であるが、ハードウェア側で用意されているスラ
ッシング回避方策（キャッシュメモリをページに分割す
る、等）と併用すると更に効果的である。

【００３７】

【発明の実施の形態】以下、本発明の実施例を図面を用
いて説明する。

【００３８】まず、本発明の実施対象となるコンピュー
タシステムの全体の構成を図２を用いて説明する。

【００３９】コンピュータシステム１００００にはハー
ドウェアとして、マイクロプロセッサを用いたＣＰＵ１
０００、ＲＯＭ１００１、ＲＡＭ１００２が備えられ、
これらがバス１００３で接続されている。更にバス１０
０３には入出力チャネル１００４が接続され、これを介
して、大容量の補助記憶装置１００５、オペレータが操
作を入力するための入力装置１００６、プログラムの実
行結果をオペレータに知らせる為の表示装置１００７が
接続される。入力装置としてはキーボード、マウス等
が、表示装置としてはＣＲＴディスプレイ、プリンタ等
が通常用いられる。補助記憶装置１００５としては、ハ
ードディスク装置、フロッピィディスク装置などが通常
用いられる。

【００４０】ＣＰＵの内部には、システムの高速化を図
るためのキャッシュメモリシステム１００が設けられ
る。キャッシュメモリの具体例を、図５を用いて説明す
る。

【００４１】図５はダイレクトマッピング方式と呼ばれ
る命令用キャッシュメモリシステムのハードウェア構成
であり、キャッシュサイズ８１９２（８ｋ）バイト、１
ライン４バイト（従ってエントリアドレスは＄０００〜
＄７ＦＦ、但し＄は１６進数を表す記号、となる）の場
合の例である。また主記憶容量は３２ＭＢ（アドレス２
５ｂｉｔ）でバイト単位にアドレスが付されているもの
とする。主記憶とＣＰＵ間での命令の転送は、１バイト
（８ｂｉｔ）幅のデータバスを通じて行なわれるものと
する。

【００４２】ＣＰＵ１０００内のキャッシュメモリシス
テム１００は、以下の構成要素を有する。

【００４３】まず、命令のコピーを記憶するための記憶
手段１５０が設けられる。記憶手段１５０はＶビット群
１５１、タグ群１５２、ライン群１５３からなる。Ｖビ
ット群１５１は、個々のエントリアドレスに対応するＶ
ビット（有効ビット）１１１をエントリアドレスの数だ
け並べたものである。タグ群１５２は、個々のエントリ
アドレスに対応するタグ１１２をエントリアドレスの数
だけ並べたものである。ライン群１５３は、個々のエン
トリアドレスに対応するライン１１３をエントリアドレ
スの数だけ並べたものであり、命令のコピーはここに記
憶される。即ち、キャッシュメモリの本質的な機能を受
け持つ部分である。以上の記憶手段１５０には、高速の
記憶素子が用いられる。

【００４４】アドレス選択回路１０１は、エントリアド
レスを入力として受け取り、Ｖビット群１５１、タグ群
１５２、ライン群１５３の各々から、当該エントリアド
レスに対応するＶビット１１１、タグ１１２、ライン１
１３を選択する。選択されたＶビット１１１、タグ１１
２、ライン１１３は、以後のキャッシュメモリシステム
の動作において読出／書込操作の対象となる。

【００４５】またキャッシュメモリシステム１００に
は、タグを比較するための比較回路１０３、キャッシュ
ヒット／ミスの区別を示すヒット信号１０４、ラインの
中から所望のバイトを選択するバイトセレクタ１０５、
キャッシュミス時に用いるキャッシュフィルカウンタ１
０６および加算器１０７、バイトセレクタ１０５が使用
するアドレスを選択するためのアドレスセレクタ１０
８、等が設けられ、図示の通りに接続されている。

【００４６】以上の回路は以下の通り動作する。

【００４７】まず、電源投入（又はシステムリセット）
時には、リセット信号１２６により全てのエントリアド
レスに対するＶビットを０にクリアして、キャッシュの
内容を無効とする。

【００４８】その後、ＣＰＵ１０００がプログラムカウ
ンタ（ＰＣ）１１００で指定される主記憶アドレスＡの
命令を実行しようとする時、まずキャッシュメモリの対
応するアドレスに当該命令がコピーされているかどうか
を調べる。このためにまず、ＰＣの第２〜１２ビット、
つまりエントリアドレスをアドレス選択回路１０１に入
力し、対応するラインのタグ１１２およびＶビット１１
１を求める。タグ１１２を比較器１０３によりＡの上位
（第１３〜２４）ビットと比較し、両者が一致かつＶビ
ットが１（有効）であれば、当該ラインに所望の命令が
コピーされている事を示すヒット信号１０４が１とな
る。この場合、当該ライン１１３をライン群１５３から
読出した後、Ａの第０〜１ｂｉｔに従ってバイトセレク
タ１０５により所望のバイトを選択する。以上により選
択されたバイトの内容が所望の命令であり、ＣＰＵ内の
命令解読回路１２００へと入力され、以降の命令実行に
供される。

【００４９】ヒット信号１０４が０の場合はキャッシュ
ミスであり、主記憶から命令を読出してキャッシュにコ
ピーし直す（キャッシュフィル）必要がある。キャッシ
ュフィルの手順は本発明の実施に影響を及ぼさないの
で、以下に概要のみを説明する。

【００５０】本キャッシュメモリはライン構成なので、
キャッシュフィルの時には主記憶アドレスＡのみなら
ず、同アドレスを含む１ライン（４バイト）分の命令を
キャッシュメモリにコピーする。このためには、キャッ
シュフィルカウンタ１０６を用いて、当該アドレスと上
位２３ビット（第２〜２４ｂｉｔ）が同一となる４つの
アドレスを逐次作り出し、アドレスバス１２１を通じて
主記憶メモリにアクセスし、データバス１２２を通じて
命令を取得する。取得された命令は、バイトセレクタ１
０５により当該ライン内の対応するバイトに振り分けて
記憶（コピー）される。以上が完了した後、当該ライン
のＶビット１１１をキャッシュフィル完了信号１２５に
より１にセットする。加算器１０７は、キャッシュフィ
ルカウンタ１０６を０→１→２→３と変化させて４つの
命令を順次取得する際に、最初に取得する命令が主記憶
アドレスＡの命令となるために設けられる。またキャッ
シュフィルが行なわれることを主記憶に知らせるため、
ヒット信号１０４の論理否定であるキャッシュミス信号
１２０が主記憶へ伝達される。以上の構成のキャッシュ
メモリによって、プログラムの局在性が成り立つ場合に
は、ハードウェアの平均的な処理速度を向上させる事が
出来る。

【００５１】また図２に示すＣＰＵにはタイマ１０１０
が接続されており、一定時間（たとえば１０ミリ秒）毎
にタイマ割込信号線１０１１を通じてＣＰＵに割込みを
かける。

【００５２】以上のコンピュータシステムを動作させる
ソフトウェアとしては以下のものが用意されている。

【００５３】特に限定される訳ではないが、ＲＯＭ１０
０１内に、オペレーティングシステム（ＯＳ）２００が
用意され、本コンピュータシステム全体の動作を制御す
る。ＯＳは後述の方法により、複数のプログラム単位を
時分割で並行して実行するマルチプロセス機能を有し、
このための資源割当手段９９９を内包する。またＯＳは
自身が動作するための作業領域として、ＲＡＭ内にＯＳ
領域２１０を確保し、占有的に使用する。ハードウェア
のうち、入出力チャネル１００４、及びこれに接続され
る補助記憶装置１００５、入力装置１００６、出力装置
１００７はＯＳによりソフトウェア的に制御される。

【００５４】またＯＳがタイマ割込信号に応じて所定の
動作をするため、ＲＯＭ内の規定のアドレスに、ＯＳ内
の割込処理機能プログラムの開始番地である割込アドレ
ス２０１が記録されている。タイマ割込信号線１０１１
を通じて割込信号が到来した時には、ＣＰＵ内部の専用
回路（図示せず）が動作して割込アドレス２０１を参照
し、同アドレスに分岐する。

【００５５】ユーザが使用するアプリケーションプログ
ラム２２１、２２２、……、は補助記憶装置１００５に
格納されており、必要に応じてオペレータの指示操作の
下に、ＲＡＭ１００２に複写されて実行される。各アプ
リケーションプログラムには、当該プログラムの実行に
必要となる属性情報２３１、２３２、……、が付随させ
ており、ＯＳにて利用する。属性情報の内容は、当該プ
ログラムの大きさ、実行開始番地、必要な作業メモリ量
などである。

【００５６】以上で述べたシステムにおいて、ＯＳの動
作は図３及び図４の通りとなる。

【００５７】まず電源投入（又はシステムリセット）時
に行なう準備動作を、図３のフローチャートを用いて説
明する。

【００５８】ＯＳの動作準備完了前に割込が入るのを防
ぐために、割込禁止命令を発行する（ステップ３０１、
以下、簡略のためｓ３０１と記述する）。次に、ＯＳ領
域２１０の中に、以下の変数およびテーブルの領域を確
保し、所要の初期値に初期化する（ｓ３０２〜ｓ３０
６）。プロセス数を示す変数Ｎ＿ｐｒｏｃを確保し、初
期値を０とする（ｓ３０２）。実行中のプロセス番号を
示す変数Ｃ＿ｐｒｏｃを確保し、初期値を０とする（ｓ
３０３）。

【００５９】次に、図８ａに示した形式のプロセス管理
テーブル７００の領域を確保し初期化する（ｓ３０
４）。なおプロセス番号０は、ＯＳ自身を示すものとす
る。次に、図８ｂに示した形式の状態保存テーブル７５
０の領域を確保する（初期化不要）（ｓ３０５）。更
に、キャッシュ管理テーブル領域を確保して内容を初期
化する（ｓ３０６）。この詳細は後述する。

【００６０】以上の準備が完了した時点で、タイマ１０
１０からの割込を許可し（ｓ３０７）、ＯＳの実行を休
止する。以後ＯＳは割込の都度起動される。

【００６１】次にタイマ１０１０から割込が生じた場合
の動作を説明する。この動作を行うプログラムは、割込
アドレス２０１以降に格納される。

【００６２】割込みが生じた場合にＯＳが行なう動作
は、２つに大別される。第一の動作は、オペレータから
の操作入力に従って所定のアプリケーションプログラム
を実行する事であり、第二の動作は、複数のプログラム
単位（プロセス）が時分割で実行されてる状況におい
て、プロセスを現在実行中のものから他のものへ切換え
る事（プロセス・スイッチ）である。以上の詳細を、図
４のフローチャートを用いて説明する。

【００６３】割込が生じた場合、ＯＳはまず現在のＣＰ
Ｕの状態を状態保存テーブル７５０内の退避領域７６０
に記憶する（ｓ３１１）。これは割込の直前まで実行さ
れていたプロセスを、ＯＳの動作が完了した後に元の状
態で再開できるようにするためである。記憶する内容
は、ＣＰＵの種類により異なるが、割込時に実行中のア
ドレスを示すＰＣ値７５２、ＣＰＵのフラグ状態７５
３、ＣＰＵ内のレジスタの値７５４、７５５、……、等
である。

【００６４】次にＯＳは、入力装置１００６にオペレー
タからの操作が入力されたかどうかを調べ（ｓ３１
２）、その結果に応じて上記第一の動作（ｓ３２１〜ｓ
３２７）と第二の動作（ｓ３３１〜ｓ３３７）とに分け
て動作を行なう。

【００６５】第一の動作の場合には、ＯＳはまず入力装
置１００６から実行すべきアプリケーションプログラム
の名称を入力する（ｓ３２１）。次に補助記憶装置１０
０５から当該プログラムの属性情報２３１を取得し（ｓ
３２２）、この情報と前記各種テーブルの内容を勘案し
て、プロセスの実行に必要な資源であるプログラム領
域、作業領域などを、資源割当手段９９９により割当て
る（ｓ３２３）。更に、割当の結果に従ってプロセス管
理テーブルを更新する（ｓ３２４）。以上の更新が完了
した後、プロセス数を示す変数Ｎ＿ｐｒｏｃを１つ増や
し（ｓ３２５）、この新しいプロセスに対する状態保存
テーブルを初期化する（ｓ３２６）。すなわち、テーブ
ル内のＰＣ値をプロセスの実行開始アドレスとなるプロ
グラム領域開始番地７０３の内容＋エントリアドレス
９０２の値（後述）とし、他の値は適当な初期値（たと
えば０）とする。

【００６６】最後にプログラム２２１をｓ３２３で定め
た主記憶アドレスにロードする（ｓ３２７）。これによ
り、次にプロセス番号３に実行の順番が回ってきた時
に、同プロセスを初期状態から実行する事が可能とな
る。これ以後の処理は、後に記すの第二の動作に合流す
る。

【００６７】なお以上においては簡略のため、補助記憶
装置１００５に記憶されたアプリケーションプログラム
２２１、２２２、……、は、それぞれが１つのプロセス
として実行されるものとした。

【００６８】第二の動作では、以下のｓ３３１〜ｓ３３
７によりプロセスの切換作業を行なう。

【００６９】まずプロセス数を示す変数Ｎ＿ｐｒｏｃを
参照し、その値により下記のいずれかの処理へ分岐する
（ｓ３３１）。変数Ｎ＿ｐｒｏｃが０の場合は、何もせ
ずにＯＳの実行を休止し、以後の割込を待つ。変数Ｎ＿
ｐｒｏｃが１の場合は、ＣＰＵの状態を退避領域７６０
の内容に戻し（ｓ３３２）、プロセス番号Ｃ＿ｐｒｏｃ
の実行に移る。変数Ｎ＿ｐｒｏｃが２以上の場合は以下
のｓ３３３〜ｓ３３７により、実行するプロセスを現在
のＣ＿ｐｒｏｃ番から次の番号へ切換える。

【００７０】まず退避領域７６０の内容を、状態保存テ
ーブル中の当該プロセス用領域７７０に複写し（ｓ３３
３）、実行すべきプロセスの番号Ｃ＿ｐｒｏｃを１つ増
やす（ｓ３３４）。但しＣ＿ｐｒｏｃがＮ＿ｐｒｏｃを
超えた場合は番号を１番に戻す（ｓ３３５〜ｓ３３
６）。

【００７１】次に、ＣＰＵの状態を状態保存テーブル中
に保存されたＣ＿ｐｒｏｃ番プロセスの状態に戻し（ｓ
３３７）、プロセス番号Ｃ＿ｐｒｏｃの実行に移る。

【００７２】なお実際に用いられるＯＳでは、上述の機
能がもっと複雑となる。たとえば特定のプロセスを優先
的に実行させるために、同一のプロセスを２回続けて実
行する事がある。また、複数のプロセスで資源の競合が
生じている場合（たとえばプロセスＡが作成するデータ
ファイルがプロセスＢの入力として使われる場合など）
には、一方のプロセスを強制的に待たせる等の調整を行
なう。更に、オペレータからの操作入力は、上例で示し
た様なアプリケーション実行の操作に限らず、例えば現
在実行中のプロセスを停止させる操作などが考えられ、
相応の機能がＯＳに要求される。しかしながらこれら
は、本発明の実施に影響を与えるものではないので、こ
こでは割愛する。

【００７３】以上の説明において、キャッシュ管理テー
ブル８００、及びｓ３２３で用いられる割当手段９９９
は、ハードウェアの構成に応じていくつかの構成が考え
られる。これらを以下に順次説明する。

【００７４】まず第１の実施例として、キャッシュメモ
リが図５に示した「ダイレクトマッピング方式」の構成
である場合について説明する。

【００７５】この場合スラッシングを防ぐには、複数の
プロセス各々の主要部がキャッシュメモリの同一アドレ
スを使用しないようにプロセスを主記憶上に配置すれば
良い。このためには、アプリケーションプログラムの属
性情報２３１、２３２、……、から各々の主要部位置を
取得し、それらから式１により定まるアドレスが相互に
異なる様に、プロセスをロードする主記憶アドレスを決
定すれば良い。

【００７６】この場合、属性情報として必要な情報は図
１１ａの形式となる。即ち、属性情報２３１には、プロ
グラム名称９００、プログラムサイズ９０１、エントリ
アドレス９０２、作業領域サイズ９０３、に加えて、主
要部位置９１０、主要部サイズ９１１が記録される。エ
ントリアドレス９０２および主要部位置９１０は、当該
プログラム先頭からの相対バイト位置で示す。

【００７７】またキャッシュ管理テーブルは、キャッシ
ュメモリの各アドレスが現在どのプロセスにより使用さ
れているか、或いは未使用であるか、を図９ａの形式で
記憶する。即ち、キャッシュ管理テーブル８００は、キ
ャッシュ番地８１０と使用するプロセス番号８２０との
対応表である。あるアドレスが未使用の場合は、プロセ
スが存在しない事を示す値−１をプロセス番号８２０に
記しておく。ＯＳの準備動作におけるキャッシュ管理テ
ーブル作成（ｓ３０６）においては、ＯＳが自ら使用す
るアドレスに０を、他の全てのアドレスに−１を記して
おけば良い。なお図９ａでは簡略化のため、キャッシュ
メモリのアドレスは１２８（＄８０）バイトずつまとめ
て扱うものとした。キャッシュ管理テーブル８００の実
現方法はこれに限らず、たとえば各プロセス番号に対応
するキャッシュメモリのアドレスの範囲を記憶する方法
でも良い。

【００７８】以上の属性情報及びキャッシュ管理テーブ
ル、並びに前述の資源管理テーブル７００を用いて、資
源割当手段９９９は図１のフローチャートに従って動作
する。

【００７９】まず、新たなプロセスのプロセス番号を、
実行中のプロセス数に１を加えた値Ｎ＿ｐｒｏｃ＋１と
する（ｓ２１０１）。これ以降の資源管理テーブル７０
０への書き込みは、プロセス番号Ｎ＿ｐｒｏｃ＋１を対
象に行なう。プログラム名称９００をプログラム名の欄
７０２に書き込む（ｓ２１０２）。作業領域サイズ９０
３より大きな主記憶の空き領域を資源管理テーブル７０
０を用いて探し（ｓ２１０３）、見つかった領域の開始
番地を欄７０６に、開始番地＋作業領域サイズ−１を欄
７０７に書き込む（ｓ２１０４）。これにより主記憶上
に作業領域が確保される。

【００８０】プログラムサイズ９０１＋キャッシュサイ
ズ（８ＫＢ）より大きな主記憶の空き領域を資源管理テ
ーブル７００を用いて探す（ｓ２１０５）。ここでキャ
ッシュサイズ（８ＫＢ）を加算する理由は、後のｓ２１
０８においてロードするアドレスをずらす余裕を設ける
ためである。

【００８１】主要部サイズ９１１より大きなキャッシュ
メモリの空き領域をキャッシュ管理テーブル８００を用
いて探す（ｓ２１０６）。前記ｓ２１０６で見つかった
領域の開始番地から主要部サイズ分のキャッシュ番地８
１０に対応するプロセス番号欄８２０にプロセス番号Ｎ
＿ｐｒｏｃ＋１を書き込む（ｓ２１０７）。これにより
同プロセスの主要部に対するキャッシュメモリが確保さ
れる。

【００８２】プログラムをロードする主記憶アドレスＬ
を以下の式３に従って定める（ｓ２１０８）。

【００８３】 L ＝（ C − P − F ）mod S ＋ F ［式３］但し C：ｓ２１０６で見つかったキャッシュメモリ
領域の先頭番地 P：主要部位置９１０の値 S：キャッシュメモリのサイズ F：ｓ２１０５で見つかった主記憶空き領域の先頭番
地本ステップにより、ロード後に主要部が使用するキャッ
シュメモリのアドレスがｓ２１０６で見つかったキャッ
シュメモリの空き領域に一致する様になる。

【００８４】上記ｓ２１０８によるＬを欄７０３に、Ｌ
＋プログラムサイズ−１を欄７０４に、Ｌ＋エントリア
ドレスを欄７０５に、それぞれ書き込む（ｓ２１０
９）。これにより、主記憶上にプログラム領域が確保さ
れる。

【００８５】以上によりプロセス実行に必要な資源が得
られたので、資源割当手段９９９の動作を終了し、図４
ｂのフローチャートに戻る。

【００８６】次に第２の実施例として、ハードウェアが
図６に示した方式の場合について説明する。図６は「ア
プリケーション空間分割方式」と呼ばれる、図５を改良
したキャッシュメモリの構成例である。

【００８７】図６においては、キャッシュメモリシステ
ムの構成要素や動作は図５と同じであるが、エントリア
ドレスの作り方が異なっている。すなわち、図５におい
てはエントリアドレスはＰＣの値のうちの第２〜１３ｂ
ｉｔを用いていたが、図６においてはエントリアドレス
の上位２ビットに、ＰＣの上位２ビット（第２３〜２４
ｂｉｔ）をそのまま用いる。これに伴い、タグ１１２は
ビット数は不変であるが、取出す位置に変更が生じ、Ｐ
Ｃの第１１〜２２ｂｉｔ（全１２ビット）を用いる様に
なる。この構成により、エントリアドレスは＄０００〜＄１ＦＦ …… ページ０＄２００〜＄３ＦＦ …… ページ１＄４００〜＄５ＦＦ …… ページ２＄６００〜＄７ＦＦ …… ページ３の４つに分けられ、各々のページが独立したキャッシュ
メモリとして機能する。キャッシュメモリの実質的な容
量であるライン群１５３の容量は、図５と図６で同一で
ある。

【００８８】主記憶アドレスとキャッシュメモリアドレ
ス（エントリアドレスではなくバイト単位のアドレス）
の対応は、図５においては前述の通り A ＝ A mod ( 2 ** 13 ）［式１］となるのに対し、本構成例においては、 A＝ A mod（ 2 ** 11 ）＋ $200 × ( A ÷ $800000 ）但し ÷ は整数部のみを値とするものとする …… ［式４］となる。［式４］の第２項である＄２００×（Ａ÷＄８
０００００）は、アプリケーションプログラムがどのペ
ージを用いるかを、同プログラムに割当られたメモリア
ドレスに従って決定する部分である。言い換えれば、本
方式においては、アプリケーションプログラムのメモリ
への割付を決定する事が、そのままキャッシュメモリの
ページを割当る事になる。

【００８９】図６の構成においてスラッシングを防ぐに
は、各々のプロセスが異なるキャッシュメモリのページ
を使用する様に、プロセスを主記憶上に配置すれば良
い。この場合、各プロセスの主要部に関する情報は必要
がなくなり、属性情報として必要な情報は図１１ｂの形
式となる。即ち、属性情報２３１には、プログラム名称
９００、プログラムサイズ９０１、エントリアドレス９
０２、作業領域サイズ９０３があれば良く、図１１ａに
示した第１の実施例の場合よりも簡単になる。

【００９０】またキャッシュ管理テーブルは、キャッシ
ュメモリの各ページが現在どのプロセスにより使用され
ているか、乃至は未使用であるか、を図９ｂの形式で記
憶する。即ち、キャッシュ管理テーブル８００は、キャ
ッシュページ８１１と使用するプロセス番号８２０との
対応表である。あるページが未使用の場合は、プロセス
が存在しない事を示す値−１をプロセス番号８２０に記
しておく。ＯＳの準備動作におけるキャッシュ管理テー
ブル作成（ｓ３０６）においては、ＯＳが自ら使用する
ページに０を、他の全てのページに−１を記しておけば
良い。

【００９１】以上の属性情報およびキャッシュ管理テー
ブル、並びに前述の資源管理テーブル７００を用いて、
資源割当手段９９９は図１２のフローチャートに従って
動作する。

【００９２】まず、新たなプロセスのプロセス番号を、
実行中のプロセス数に１を加えた値Ｎ＿ｐｒｏｃ＋１と
する（ｓ２２０１）。これ以降の資源管理テーブル７０
０への書き込みは、プロセス番号Ｎ＿ｐｒｏｃ＋１を対
象に行なう。

【００９３】プログラム名称９００をプログラム名の欄
７０２に書き込む（ｓ２２０２）。作業領域サイズ９０
３より大きな主記憶の空き領域を資源管理テーブル７０
０を用いて探し（ｓ２２０３）、見つかった領域の開始
番地を欄７０６に、開始番地＋作業領域サイズ−１を欄
７０７に書き込む（ｓ２２０４）。これにより主記憶上
に作業領域が確保される。

【００９４】以上のｓ２２０１〜ｓ２２０４は、第１の
実施例におけるｓ２１０１〜ｓ２１０４と全く同一であ
る。

【００９５】更に、キャッシュメモリの空きページをキ
ャッシュ管理テーブル８００を用いて探し（ｓ２２０
５）、上記ｓ２２０５で見つかったページに対応するプ
ロセス番号欄８２０にプロセス番号Ｎ＿ｐｒｏｃ＋１を
書き込む（ｓ２２０６）。これにより同プロセスに対す
るキャッシュメモリのページが確保される。

【００９６】プログラムをロードする主記憶アドレスＬ
を以下の式５に従って定める（ｓ２２０７）。

【００９７】 L = C ＊ ( 2 ** 23 ) ［式５］但し C：ｓ２２０５で見つかったキャッシュメモリの
ページ番号本ステップにより、ロード後に主要部が使用するキャッ
シュメモリのページがｓ２２０５で見つかったページに
一致するようになる。

【００９８】上記ｓ２２０７によるＬを欄７０３に、Ｌ
＋プログラムサイズ−１を欄７０４に、Ｌ＋エントリア
ドレスを欄７０５に、それぞれ書き込む（ｓ２２０
８）。これにより、主記憶上にプログラム領域が確保さ
れる。

【００９９】以上によりプロセス実行に必要な資源が得
られたので、割当手段９９９の動作を終了し、図４のフ
ローチャートに戻る。

【０１００】なお本実施例においては、１つのプロセス
にキャッシュメモリを２ページ割付ける事も可能であ
る。このためには、ｓ２２０５において連続した空きペ
ージＣ’、Ｃ’＋１を見つけておき、ｓ２２０７では例
えば、 L ＝ ( C＋ 1 ) ＊ ( 2 ** 23 ) − (プログラムサイズ
÷2 ) ［式５’］なるＬ’をプログラムをロードする
主記憶アドレスとする。この結果、プログラムの前半は
キャッシュページＣ’を、後半はＣ’＋１を用いる事に
なる。

【０１０１】但し１つのプロセスが複数のキャッシュペ
ージを占有することは、他のプロセスの処理速度を犠牲
にする事になるので、複数ページを割付けるかどうか
は、プロセスの優先度を考慮して判定する必要がある。
このためには図１１ｃに示す様に、要求キャッシュペー
ジ９２０（又はこれと等価な優先度情報）を属性情報２
３１に予め記録しておき、キャッシュページに空きがあ
ってかつプロセスが複数ページを要求する場合にのみ式
５’採用する、とすれば良い。

【０１０２】また、以上の説明においては、１つのキャ
ッシュページには高々１つのプロセスしか割付けられな
いものとしたが、このままでは同時に実行できるプロセ
スの数がキャッシュページの数に制限されてしまい、効
果的でない。そこで、本実施例と第１の実施例とを併用
した、以下の様な方法が考えられる。

【０１０３】属性情報２３１にはプロセスの優先度情報
９３０を予め記録しておく(図１１ｄ)。優先度情報は下
記３段階のいずれかである。優先度３（最優先）あるキャッシュページを排他的に
使用する。優先度２（優先）キャッシュページを他プロセスと
共用することがある。但し各々の主要部は、キャッシュ
アドレスを他と共有しない。優先度１（普通）キャッシュページを他プロセスと
共用することがあり、主要部が同一のキャッシュアドレ
スとなる可能性もある（スラッシングの危険を認め
る）。

【０１０４】割付手段９９９は優先度情報９３０を参照
して、優先度３のプロセスに対しては第２の実施例の方
法で、空いているキャッシュページを割付る。優先度２
のプロセスに対しては、キャッシュページに空きがない
場合は、適当なキャッシュページ（但し優先度３のプロ
セスが使用していないページ）を選択して、第１の実施
例の方法によりキャッシュアドレスを割付ける。優先度
１のプロセスに対しては、第１の実施例の方法を試みる
が、キャッシュアドレスの割付が不可能な場合であって
もそのままプロセスをロードし実行する。

【０１０５】以上を実施する為のキャッシュ管理テーブ
ル８００としては、図１０に示したものを使用する。図
１０は図９ａと図９ｂを組み合わせたテーブルであり、
キャッシュページ番号８１１と各ページ内のキャッシュ
アドレス（ページ先頭アドレスからの相対値）８１０か
らなる２次元の表である。表の各欄８２１には、当該ペ
ージの当該番地を使用するプロセスの番号が記される。
値−１は未使用を示す。排他使用欄８３０は、当該ペー
ジを排他的に使用するプロセスが存在するかどうかを表
す。存在する場合はそのプロセス番号を示し、値−１は
複数のプロセスが当該ページを共用している事を、値−
２は当該ページが全く使用されていない事を示す。本テ
ーブルの初期化（ｓ３０６）は、排他使用欄８３０を全
て−２、各欄８２１を全て−１とした後、ＯＳ（プロセ
ス番号０）の使用部分を書き込めば良い。

【０１０６】更に第３の実施例として、ハードウェアが
図７に示した方式の場合について説明する。図７は「キ
ャッシュページレジスタ方式」と呼ばれる、図５を改良
したキャッシュメモリの構成例である。

【０１０７】図７においては、キャッシュメモリシステ
ムの構成要素や動作は図５と同じであるが、エントリア
ドレスの作り方が異なっている。すなわち、図５におい
てはエントリアドレスはＰＣの値のうちの第２〜１２ｂ
ｉｔを用いていたが、図７においては２ビットのレジス
タであるキャッシュページレジスタ１６０が設けられ、
エントリアドレスの上位２ビットとして用いられる。キ
ャッシュページレジスタの内容は、適当なＣＰＵ命令に
よりソフトウェア的に変更されるものとする。これに伴
い、タグ１１２が２ビット増加し、ＰＣの第１１〜２４
ｂｉｔ（全１４ビット）を用いる様になっている。

【０１０８】この構成により、エントリアドレスは図６
と同様に、＄０００〜＄１ＦＦ …… ページ０＄２００〜＄３ＦＦ …… ページ１＄４００〜＄５ＦＦ …… ページ２＄６００〜＄７ＦＦ …… ページ３の４つに分けられ、各々のページが独立したキャッシュ
メモリとして機能する。従ってスラッシングを防ぐ方策
も、第２の実施例とほぼ同一ある。異なるのは、図６に
おいては主記憶アドレスの違いによってキャッシュペー
ジが自動的に切換えられていたのに対し、図７において
はＯＳが明示的にキャッシュページレジスタを書換える
必要が有る、という点である。すなわち図１４に示す通
り、図４のプロセス切換手順におけるステップ３３７の
後に、キャッシュページレジスタ１６０をキャッシュ管
理テーブル８００に従って書き換える操作（ｓ３３８）
が加わる。

【０１０９】本実施例では、属性情報２３１およびキャ
ッシュ管理テーブル８００は第２の実施例と同一であ
り、各々図１１ｂおよび図９ｂに記したものを用いる。

【０１１０】資源割当手段９９９は図１３のフローチャ
ートに従って動作する。図１３のｓ２３０１〜ｓ２３０
８は、図１２のｓ２２０１〜ｓ２２０８とｓ２３０７を
除いて同一である。ｓ２３０７では、プログラムサイズ
９０１より大きな主記憶の空き領域を資源割当テーブル
７００を用いて探す事により、プログラムをロードする
主記憶アドレスＬを定める。

【０１１１】本実施例も第２の実施例と同様に、第１の
実施例で示した方法との併用が可能である。

【０１１２】以上、本発明の実施例を３通り説明した。

【０１１３】これらの実施例においては、属性情報２３
１は外部記憶装置１００５から読み込むものとしたが、
プロセス起動を要求する際のパラメータとして属性情報
をＯＳに与える方法でも良い。

【０１１４】また、資源割当手段９９９が割当を失敗し
た場合の動作については特に述べなかったが、表示装置
１００７にメッセージを表示してプロセス起動を中止す
る、等適当な措置をとるものとする。

【０１１５】またこれらの実施例は、ＯＳの機能の一部
として本発明を利用する形態を説明したが、各実施例で
示した機能を有するソフトウェアを既存のＯＳに外付け
する形態で、本発明を実施しても良い。

【０１１６】

【発明の効果】以上の様に本発明によれば、スラッシン
グの生じにくいマルチプロセス環境を提供でき、ハード
ウェアの性能を十分に生かすことが可能な資源の割当方
法及びＯＳ及び前記ＯＳにより動作するコンピュータシ
ステムを提供する事が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における資源割当手段９
９９の動作を示すフローチャート。

【図２】本発明の実施対象となるコンピュータシステム
の全体構成を示すブロック図。

【図３】ＯＳの準備動作を説明するフローチャート。

【図４】ＯＳのタイマから割込が生じた場合の動作を説
明するフローチャート。

【図５】キャッシュメモリシステムの第１の構成（ダイ
レクトマッピング方式）を示す回路図。

【図６】キャッシュメモリシステムの第２の構成（アプ
リケーション空間分割方式）を示す回路図。

【図７】キャッシュメモリシステムの第３の構成（キャ
ッシュページレジスタ方式）を示す回路図。

【図８】ＯＳがマルチプロセスの管理に使用する資源割
当テーブルと状態保存テーブルの図。

【図９】本発明における第１の実施例と、第２又は第３
の実施例におけるキャッシュ管理テーブルの構成を示す
図。

【図１０】第２又は第３の実施例を第１の実施例と併用
する場合の構成を示す図。

【図１１】本発明における第１の実施例と、第２又は第
３の実施例等における属性情報の構成を示す図。

【図１２】第２の実施例における資源割当手段９９９の
動作を示すフローチャート。

【図１３】第３の実施例における資源割当手段９９９の
動作を示すフローチャート。

【図１４】第３の実施例におけるＯＳの動作の違いを説
明するフローチャート。

【符号の説明】

１２３：論理積回路１２４：論理否定回路９９
９：資源割当手段。

Claims

【特許請求の範囲】

【請求項１】複数のプログラム単位を実行するコンピュ
ータシステムが有する資源の割当方法であって、前記割当方法は、プログラム単位の実行要求を受付ける
ステップと、前記プログラム単位の属性を示すパラメータを獲得する
ステップと、前記パラメータ及び資源割当テーブル及びキャッシュ管
理テーブルに基づいて、前記プログラム単位の実行に必
要な資源を割当てるステップと、前記資源割当の結果を前記資源割当テーブルに記憶する
ステップと、前記プログラム単位が使用するキャッシュメモリの割当
を前記キャッシュ管理テーブルに記憶するステップとを
有していることを特徴とする資源の割当方法。
【請求項２】請求項１において、前記パラメータは、前記プログラム単位の中で高頻度に
実行される部分を示すための主要部位置情報を有し、前記資源割当テーブルは、前記プログラム単位が使用す
る主記憶のアドレス情報を有し、前記キャッシュ管理テ
ーブルは、前記キャッシュメモリのアドレスと前記プロ
グラム単位との対応を示しており、前記資源を割当てる
ステップでは、前記主要部位置情報と前記アドレス情報
と前記キャッシュ管理テーブルに基づいて、前記プログ
ラム単位の主要部が使用するエントリアドレスが重なら
ないように前記プログラム単位が使用する前記主記憶の
アドレスを決定することを特徴とする資源の割当方法。
【請求項３】請求項１において、前記資源割当テーブルは、前記プログラム単位が使用す
る主記憶のアドレス情報を有し、前記キャッシュ管理テ
ーブルは、前記キャッシュメモリのページと前記プログ
ラム単位との対応を示しており、前記資源を割当てるス
テップでは、前記パラメータと前記アドレス情報と前記
キャッシュ管理テーブルに基づいて、前記プログラム単
位が使用する前記主記憶のアドレスを決定することを特
徴とする資源の割当方法。
【請求項４】複数のプログラム単位を実行する機能を有
するオペレーティングシステムであって、前記オペレー
ティングシステムは、新たなプログラム単位の実行要求
を受付けると、前記プログラム単位の属性を示すパラメ
ータの獲得と、前記パラメータ及び資源割当テーブル及
びキャッシュ管理テーブルに基づいて、前記プログラム
単位の実行に必要な資源の割当と、前記資源の割当の結果の前記資源割当テーブルへの記憶
と、前記プログラム単位が使用するキャッシュメモリの割当
の前記キャッシュ管理テーブルへの記憶とを行うことを
特徴とするオペレーティングシステム。
【請求項５】請求項４において、前記キャッシュメモリ
は、エントリアドレスを有し、前記パラメータは、前記
プログラム単位の中で高頻度に実行される部分を示す主
要部位置情報を有し、前記資源割当テーブルは、プログ
ラム単位が使用する主記憶のアドレス情報を有し、前記
キャッシュ管理テーブルは、前記キャッシュメモリのア
ドレスとプログラム単位との対応情報を有し、前記資源
の割当とは、前記主要部位置情報及び前記アドレス情報
及び前記キャッシュ管理テーブルに内容に基づいて、前
記プログラム単位の中の前記高頻度に実行される部分に
対応する前記エントリアドレスが前記プログラム単位以
外のプログラム単位の中の高頻度に実行される部分に対
応するエントリアドレスと重複しないように、前記プロ
グラム単位が使用する主記憶のアドレスを決定するもの
であることを特徴とするオペレーティングシステム。
【請求項６】請求項４において、前記キャッシュメモリ
は、複数のページを有し、前記資源割当テーブルは、プ
ログラム単位が使用する主記憶のアドレス情報を有し、
前記キャッシュ管理テーブルは、前記キャッシュメモリ
のページとプログラム単位との対応情報を有し、前記資
源の割当とは、前記主要部位置情報及び前記アドレス情
報及び前記キャッシュ管理テーブルに内容に基づいて、
前記プログラム単位が使用する主記憶のアドレスを決定
するものであることを特徴とするオペレーティングシス
テム。
【請求項７】請求項６において、前記プログラム単位か
ら別のプログラム単位へ実行を移す際、前記キャッシュ
管理テーブルに従ってキャッシュページレジスタの書換
を行うことを特徴とするオペレーティングシステム。
【請求項８】請求項６または７において、前記資源の割
当とは、前記パラメータが有する優先度情報に基づき、
前記プログラム単位に割当てる前記キャッシュメモリの
ページの数を決定する処理を含むものであるを特徴とす
るオペレーティングシステム。
【請求項９】請求項６または７において、前記資源の割
当とは、前記パラメータが有する優先度情報に基づき、
前記キャッシュメモリの所定のページに割当てるプログ
ラム単位の数を決定する処理を含むものであることを特
徴とするオペレーティングシステム。
【請求項１０】キャッシュメモリと、ＣＰＵと、メモリ
とを有するコンピュータシステムであって、前記コンピ
ュータシステムは、前記メモリに格納されたオペレーテ
ィングシステムによって制御され、前記オペレーティン
グシステムは、前記コンピュータシステムがプログラム
単位の実行要求を受付けると、前記プログラム単位の属
性を示すパラメータの獲得と、前記パラメータ及び資源
割当テーブル及びキャッシュ管理テーブルに基づいて、
前記プログラム単位の実行に必要な資源の割当と、前記
資源の割当の結果の前記資源割当テーブルへの記憶と、
前記プログラム単位が使用するキャッシュメモリの割当
の前記キャッシュ管理テーブルへの記憶とを行うことを
特徴とするコンピュータシステム。
【請求項１１】請求項１０において、前記キャッシュメ
モリは、エントリアドレスを有し、前記パラメータは、
前記プログラム単位の中で高頻度に実行される部分を示
す主要部位置情報を有し、前記資源割当テーブルは、プ
ログラム単位が使用する主記憶のアドレス情報を有し、
前記キャッシュ管理テーブルは、前記キャッシュメモリ
のアドレスとプログラム単位との対応情報を有し、前記
資源の割当とは、前記主要部位置情報及び前記アドレス
情報及び前記キャッシュ管理テーブルに内容に基づい
て、前記プログラム単位の中の前記高頻度に実行される
部分に対応する前記エントリアドレスが前記プログラム
単位以外のプログラム単位の中の高頻度に実行される部
分に対応するエントリアドレスと重複しないように、前
記プログラム単位が使用する主記憶のアドレスを決定す
るものであることを特徴とするコンピュータシステム。
【請求項１２】請求項１０において、前記キャッシュメ
モリは、複数のページを有し、前記資源割当テーブル
は、プログラム単位が使用する主記憶のアドレス情報を
有し、前記キャッシュ管理テーブルは、前記キャッシュ
メモリのページとプログラム単位との対応情報を有し、
前記資源の割当とは、前記パラメータ及び前記アドレス
情報及び前記キャッシュ管理テーブルに内容に基づい
て、前記プログラム単位が使用する主記憶のアドレスを
決定するものであることを特徴とするコンピュータシス
テム。
【請求項１３】ＣＰＵとキャッシュメモリとメモリとを
有し、複数のプログラム単位を実行するコンピュータシ
ステムであって、前記コンピュータシステムは、資源の
割当結果を記憶する資源割当テーブルと前記キャッシュ
メモリの割当を記憶するキャッシュ管理テーブルとを有
しており、前記メモリは、前記コンピュータシステムを
制御するためのオペレーティングシステムを格納する領
域を有しており、前記オペレーティングシステムは、前
記複数のプログラム単位の内の一つのプログラム単位を
実行する際、前記一つのプログラム単位に関するパラメ
ータを獲得し、前記パラメータ及び前記資源割当テーブ
ル及び前記キャッシュ管理テーブルの内容に基づいて、
前記一つのプログラム単位に対応する資源の割当を行う
ことを特徴とするコンピュータシステム。
【請求項１４】請求項１３において、前記キャッシュメ
モリは、エントリアドレスを有し、前記パラメータは、
前記プログラム単位の中で高頻度に実行される部分を示
す主要部位置情報を有し、前記資源割当テーブルは、プ
ログラム単位が使用する主記憶のアドレス情報を有し、
前記キャッシュ管理テーブルは、前記キャッシュメモリ
のアドレスとプログラム単位との対応情報を有し、前記
資源の割当とは、前記主要部位置情報及び前記アドレス
情報及び前記キャッシュ管理テーブルに内容に基づい
て、前記プログラム単位の中の前記高頻度に実行される
部分に対応する前記エントリアドレスが前記プログラム
単位以外のプログラム単位の中の高頻度に実行される部
分に対応するエントリアドレスと重複しないように、前
記プログラム単位が使用する主記憶のアドレスを決定す
るものであることを特徴とするコンピュータシステム。
【請求項１５】請求項１３において、前記キャッシュメ
モリは、複数のページを有し、前記資源割当テーブル
は、プログラム単位が使用する主記憶のアドレス情報を
有し、前記キャッシュ管理テーブルは、前記キャッシュ
メモリのページとプログラム単位との対応情報を有し、
前記資源の割当とは、前記パラメータ及び前記アドレス
情報及び前記キャッシュ管理テーブルの内容に基づい
て、前記プログラム単位が使用する主記憶のアドレスを
決定するものであることを特徴とするコンピュータシス
テム。
【請求項１６】複数のプログラム単位を実行するコンピ
ュータシステムを制御するオペレーティングシステムで
あって、前記オペレーティングシステムは、前記コンピ
ュータシステムが前記複数のプログラム単位の内の一つ
のプログラム単位を実行する際、前記一つのプログラム
単位の主要部が使用するキャッシュメモリのエントリア
ドレスが、前記複数のプログラム単位の内の前記一つの
プログラム単位とは異なるプログラム単位の主要部が使
用する前記キャッシュメモリのエントリアドレスと重複
しないように、前記一つのプログラム単位に対して資源
を割当てることを特徴とするオペレーティングシステ
ム。
【請求項１７】請求項１６において、前記資源の割当
は、前記オペレーティングシステムが有する資源割当手
段によってなされることを特徴とするオペレーティング
システム。
【請求項１８】請求項１６において、前記オペレーティングシステムは、前記コンピュータシ
ステムが有するメモリに格納されていることを特徴とす
るオペレーティングシステム。
【請求項１９】オペレーティングシステムによって制御
され、複数のプログラム単位を実行するコンピュータシ
ステムであって、前記コンピュータシステムは、前記複数のプログラム単
位の内の一つを実行する際、前記一つのプログラム単位
の主要部が使用するキャッシュメモリのエントリアドレ
スが、前記複数のプログラム単位の内の前記一つのプロ
グラム単位とは異なるプログラム単位の主要部が使用す
る前記キャッシュメモリのエントリアドレスと重複しな
いように、前記オペレーティングシステムに基づいて、
前記一つのプログラム単位に対して資源を割当てること
を特徴とするコンピュータシステム。
【請求項２０】請求項１９において、前記資源の割当は、前記コンピュータシステムに存在す
る資源割当手段によってなされることを特徴とするコン
ピュータシステム。
【請求項２１】請求項２０において、前記資源割当手段は、前記オペレーティングシステムが
有していることを特徴とするコンピュータシステム。