JPH04273549A - キャッシュメモリのライトバック方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
において、アクセス頻度の高いデータを優先して記憶す
るキャッシュメモリのライトバック方式に関する。

【０００２】

【従来の技術】従来、コンピュータシステムにおいて、
データアクセスの高速化を図るため、主メモリとは別に
、アクセス頻度の高いデータを優先して記憶するキャッ
シュメモリが設けられている。

【０００３】つまり、例えば主処理装置（ＭＰＵ）がデ
ータの書換え，読出しを行なう際に、アクセス対象とな
るデータを、主メモリに記憶される膨大な量のデータの
中から検索しなくても、キャッシュメモリから容易に検
索できるもので、これによりデータアクセスの高速化を
図っている。

【０００４】ここで、アクセス対象となるデータがキャ
ッシュメモリに存在する場合を“キャッシュヒット”、
存在しない場合を“キャッシュミスヒット”と称し、ラ
イトバック方式において、キャッシュミスヒットが発生
した場合には、キャッシュメモリにおける予め定められ
たデータブロックを主メモリに書き戻し、そしてアクセ
ス対象となるデータが含まれた必要なデータブロックを
主メモリからキャッシュメモリに読出すことで処理の続
行を図っている。

【０００５】すなわち、主メモリからキャッシュメモリ
に一部読出されるデータは、数Ｋバイトのブロック単位
で管理されるもので、つまり、キャッシュメモリには、
アクセス頻度の高いデータを含む複数のデータブロック
が記憶されることになる。

【０００６】なお、上記キャッシュミスヒット時のデー
タ書き戻し（ライトバック）を行なう際に、ライトバッ
クするデータブロック中に何等書換えが生じてない場合
には、実際の書き戻しをせずにそのまま主メモリから必
要なデータブロックを読出して上書きし、上記ライトバ
ックするデータブロック中に書換えが生じている場合に
のみ実際の書き戻しが行なわれる。

【０００７】この場合、ライトバックするデータブロッ
ク中に書換えが生じているか否かは、主処理装置による
データ書換え時においてセットされたモデファイビット
により識別される。

【０００８】したがって、キャッシュミスヒットが発生
した際に、ライトバックするデータブロックに上記モデ
ファイビットがセットされている場合にのみ、そのデー
タブロックの書き戻し（ライトバック）が行なわれ、主
メモリにおける書き戻し先のデータ領域が書換えられる
。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のキャッシュメモリのライトバック方式では、キャッ
シュミスヒットに伴うライトバックを行なう際に、キャ
ッシュメモリにおける該当ブロックにモデファイビット
がセットされていれば、そのデータブロック中の全デー
タを全て主メモリへと書き戻しているので、実際に書換
えられてないデータまでも共にライトバックされること
になり、主メモリに対するデータの書込み動作に無駄が
生じていた。

【００１０】本発明は上記課題に鑑みなされたもので、
キャッシュミスヒットに伴うライトバックを行なう際に
、キャッシュメモリにおいてライトバックの対象となる
データブロックの書換えが生じてないデータまでも全て
書き戻す必要なく、データアクセスの高速化を図ること
が可能になるキャッシュメモリのライトバック方式を提
供することを目的とする。

【００１１】

【課題を解決するための手段】すなわち、本発明に係わ
るキャッシュメモリのライトバック方式は、主処理装置
と、この主処理装置のデータ処理に関するデータが記憶
されるメインメモリと、このメインメモリに記憶される
データの所定のデータ量毎に分割された複数のデータブ
ロックが記憶管理されるキャッシュメモリと、このキャ
ッシュメモリにおける複数のデータブロックにそれぞれ
対応して備えられ該キャッシュメモリに記憶されるデー
タに書換えが生じた際にその書換えアドレスを記憶する
モデファイアドレス記憶部と、上記主処理装置とキャッ
シュメモリとのデータアクセス時においてキャッシュミ
スヒットに伴うライトバックが発生した際にそのライト
バックの対象となるデータブロック内のデータを上記モ
デファイアドレス記憶部に記憶されるアドレスデータに
基づいて読出し上記メインメモリに書き戻すメモリ制御
手段とを備えて構成したものである。

【００１２】

【作用】つまり、上記ライトバックが発生した際には、
キャッシュメモリにおけるライトバック対象ブロック内
の書換えが生じたデータのみ読出されメインメモリに書
き戻されることになる。

【００１３】

【実施例】以下図面により本発明の一実施例について説
明する。

【００１４】図１はキャッシュメモリのライトバック方
式に基づくメモリ制御システムの構成を示すもので、同
図において、１１はコンピュータシステムの主要な制御
を司る主処理装置（ＭＰＵ）であり、この主処理装置１
１には、データバス１２からデータ書込みバス１３及び
データ読出しバス１４を介してメインメモリ１５が接続
される。

【００１５】また、上記主処理装置１１のデータバス１
２には、キャッシュメモリ１６が接続され、このキャッ
シュメモリ１６には、その複数のキャッシュブロック１
６ａ，１６ｂ，…のそれぞれに対応してモデファイアド
レス記憶部１７ａ，１７ｂ，…が備えられる。

【００１６】ここで、上記複数のキャッシュブロック１
６ａ，１６ｂ，…には、それぞれ上記メインメモリ１５
に記憶されているデータが、数Ｋバイトの任意のブロッ
ク単位で読出され記憶管理される。

【００１７】上記モデファイアドレス記憶部１７ａ，１
７ｂ，…は、それぞれ対応するキャッシュメモリ１６の
キャッシュブロック１６ａ，１６ｂ，…においてデータ
の書換えがなされた際に、その書換え対象となるメモリ
アドレスを記憶するもので、このモデファイアドレス記
憶部１７からのデータバス１８はメモリコントローラ１
９に接続される。

【００１８】メモリコントローラ１９は、キャッシュメ
モリ１６に対するデータ書込み（書換え）が生じた際に
、その書込みアドレスを上記モデファイアドレス記憶部
１７に記憶保持させる制御を行なうと共に、主処理装置
１１におけるデータアクセス時のキャッシュミスヒット
に伴うライトバック発生時において、該ライトバックの
対象となるキャッシュブロック内のデータを上記モデフ
ァイアドレス記憶部１７に記憶させたアドレスデータに
基づいて読出し、メインメモリ１５へ書込む制御等を行
なうもので、このメモリコントローラ１９と、上記主処
理装置１１，メインメモリ１５，キャッシュメモリ１６
，及びモデファイアドレス記憶部１７それぞれとの間は
、制御バス２０により接続される。

【００１９】次に、上記構成によるメモリ制御システム
の動作について説明する。

【００２０】まず、キャッシュメモリ１６には、メイン
メモリ１５における数Ｋバイトの任意のデータブロック
が、キャッシュブロック１６ａ，１６ｂ，…として複数
ブロック別途管理されている。

【００２１】すなわち、主処理装置１１を中心にしてデ
ータ処理が実行されている状態において、該主処理装置
１１からキャッシュメモリ１６の例えばキャッシュブロ
ック１６ａに対してデータの書込み（書換え）が生じる
と、そのキャッシュブロック１６ａにおけるデータ書込
みアドレスがメモリコントローラ１９により識別され、
モデファイアドレス記憶部１７ａに記憶される。

【００２２】そして、上記主処理装置１１からキャッシ
ュメモリ１６に対するデータ書込みが生じる度に、その
書込みアドレスが繰返しモデファイアドレス記憶部１７
に記憶保持される。

【００２３】つまり、上記主処理装置１１からキャッシ
ュメモリ１６に対するデータアクセス処理において、キ
ャッシュヒットが継続的に得られる限り、該主処理装置
１１とキャッシュメモリ１６との間のみでのデータアク
セスが実行される。

【００２４】この後、主処理装置１１からキャッシュメ
モリ１６に対するデータアクセス時において、キャッシ
ュミスヒットに伴うライトバックの必要が生じると、メ
モリコントローラ１９は、予め設定されたアルゴリズム
に基づき定められるキャッシュブロック（例えば１６ｃ
）をライトバックの対象ブロックとし、そのキャッシュ
ブロック１６ｃ内のデータを、対応するモデファイアド
レス記憶部１７ｃに記憶保持されるアドレスデータに基
づいて読出し、メインメモリ１５に対して書き戻す。

【００２５】この場合、キャッシュブロック１６ｃ内の
データの全てがメインメモリ１５に書き戻される（ライ
トバック）ことはなく、主処理装置１１との間で書換え
の生じたデータのみ選択的に読出され書き戻されること
になる。

【００２６】そして、上記書換えの生じたメモリアドレ
スに基づくライトバック処理が成されると、メインメモ
リ１５から上記キャッシュミスヒットに伴う必要なデー
タブロックが読出され、既にライトバックされたデータ
ブロック１６ｃのメモリ領域に上書きされる。

【００２７】この際、上記データブロック１６ｃに対応
するモデファイアドレス記憶部１７ｃに記憶保持されて
いたアドレスデータはクリアされる。

【００２８】この後、再び、主処理装置１１のデータ処
理に伴うキャッシュメモリ１６とのデータアクセスが開
始される。

【００２９】したがって、上記のようにしたキャッシュ
メモリのライトバック方式によれば、数Ｋバイト毎の複
数のデータブロック１６ａ，１６，…から成るキャッシ
ュメモリ１６に対し、各データブロック１６ａ，１６ｂ
，…のそれぞれに対応したモデファイアドレス記憶部１
７ａ，１７ｂ，…を設け、主処理装置１１によりキャッ
シュデータの書換えが生じた際には、その書換えアドレ
スを上記モデファイアドレス記憶部１７ａ，１７ｂ，…
に記憶保持させると共に、キャッシュミスヒットに伴う
ライトバックが発生した際には、キャッシュメモリ１６
におけるライトバック対象ブロックのデータを、上記モ
デファイアドレス記憶部１７ａ，１７ｂ，…に記憶保持
させたアドレスデータに基づいて読出し、メインメモリ
１５に書き戻すよう構成したので、上記ライトバック対
象ブロックのデータ全ての書き戻しを行なう必要なく、
書換えの生じたデータのみ選択的に書き戻すことができ
る。

【００３０】これにより、キャッシュメモリ１６のライ
トバックに要する時間を大幅に短縮することができ、デ
ータアクセスの高速化が図れるようになる。

【００３１】

【発明の効果】以上のように本発明によれば、主処理装
置と、この主処理装置のデータ処理に関するデータが記
憶されるメインメモリと、このメインメモリに記憶され
るデータの所定のデータ量毎に分割された複数のデータ
ブロックが記憶管理されるキャッシュメモリと、このキ
ャッシュメモリにおける複数のデータブロックにそれぞ
れ対応して備えられ該キャッシュメモリに記憶されるデ
ータに書換えが生じた際にその書換えアドレスを記憶す
るモデファイアドレス記憶部と、上記主処理装置とキャ
ッシュメモリとのデータアクセス時においてキャッシュ
ミスヒットに伴うライトバックが発生した際にそのライ
トバックの対象となるデータブロック内のデータを上記
モデファイアドレス記憶部に記憶されるアドレスデータ
に基づいて読出し上記メインメモリに書き戻すメモリ制
御手段とを備えて構成したので、上記ライトバック対象
ブロック内の書換えが生じてないデータまでも全て書き
戻す必要なく、データアクセスの高速化を図ることが可
能になる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるキャッシュメモリの
ライトバック方式に基づくメモリ制御システムの構成を
示すブロック図。

【符号の説明】

１１…主処理装置（ＭＰＵ）、１２，１３，１４，１８
…データバス、１５…メインメモリ、１６…キャッシュ
メモリ、１６ａ，１６ｂ，…キャッシュブロック、１７
、１７ａ，１７ｂ，…モデファイアドレス記憶部、１９
…メモリコントローラ、２０…制御バス。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　主処理装置と、この主処理装置のデー
   タ処理に関するデータが記憶されるメインメモリと、こ
   のメインメモリに記憶されるデータの所定のデータ量毎
   に分割された複数のデータブロックが記憶管理されるキ
   ャッシュメモリと、このキャッシュメモリにおける複数
   のデータブロックにそれぞれ対応して備えられ該キャッ
   シュメモリに記憶されるデータに書換えが生じた際にそ
   の書換えアドレスを記憶するモデファイアドレス記憶部
   と、上記主処理装置とキャッシュメモリとのデータアク
   セス時においてキャッシュミスヒットに伴うライトバッ
   クが発生した際にそのライトバックの対象となるデータ
   ブロック内のデータを上記モデファイアドレス記憶部に
   記憶されるアドレスデータに基づいて読出し上記メイン
   メモリに書き戻すメモリ制御手段と、を具備したことを
   特徴とするキャッシュメモリのライトバック方式。