JPH0863393A - 多レベル・キャッシュ内のキャッシュ・ミス発生に伴う新しいワード・フラグメントの書き込み方法 - Google Patents
多レベル・キャッシュ内のキャッシュ・ミス発生に伴う新しいワード・フラグメントの書き込み方法Info
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- JPH0863393A JPH0863393A JP7188826A JP18882695A JPH0863393A JP H0863393 A JPH0863393 A JP H0863393A JP 7188826 A JP7188826 A JP 7188826A JP 18882695 A JP18882695 A JP 18882695A JP H0863393 A JPH0863393 A JP H0863393A
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- level cache
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0811—Multiuser, multiprocessor or multiprocessing cache systems with multilevel cache hierarchies
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 単一のキャッシュ・ミスの処理中に将来のキ
ャッシュ・ミスを処理し、多レベル・キャッシュ・シス
テムを含むコンピュータ・プロセッサでのメモリ参照の
結果でおきるキャッシュ・ミス・ペナルティを統計的に
減少させる。 【構成】 プロセッサ２１がデータ・ワードにアクセス
しようとしたことに応答して、キャッシュ制御装置２２
が第１レベル・キャッシュ２４でそのデータ・ワードを
探索する。アクセスが試みられた結果、第１レベル・キ
ャッシュ・ミスが発生すると、第２レベル・キャッシュ
２３でデータ・ワードが探索される。第２レベル・キャ
ッシュ・ミスが発生すると、参照中のデータ・ワードを
含む新しいデータ・ラインがメイン・メモリ２５から取
り出される。同時に、キャッシュ制御装置２２は、新し
いメモリ・データ・ラインによってマップされる第１レ
ベル・キャッシュ・エントリのうちのどれが無効である
かを識別する。
ャッシュ・ミスを処理し、多レベル・キャッシュ・シス
テムを含むコンピュータ・プロセッサでのメモリ参照の
結果でおきるキャッシュ・ミス・ペナルティを統計的に
減少させる。 【構成】 プロセッサ２１がデータ・ワードにアクセス
しようとしたことに応答して、キャッシュ制御装置２２
が第１レベル・キャッシュ２４でそのデータ・ワードを
探索する。アクセスが試みられた結果、第１レベル・キ
ャッシュ・ミスが発生すると、第２レベル・キャッシュ
２３でデータ・ワードが探索される。第２レベル・キャ
ッシュ・ミスが発生すると、参照中のデータ・ワードを
含む新しいデータ・ラインがメイン・メモリ２５から取
り出される。同時に、キャッシュ制御装置２２は、新し
いメモリ・データ・ラインによってマップされる第１レ
ベル・キャッシュ・エントリのうちのどれが無効である
かを識別する。
Description
【０００１】
【産業上の利用分野】本願発明は、多レベル・キャッシ
ュ・システムにおけるキャッシュ・ミスを処理する方法
に関する。
ュ・システムにおけるキャッシュ・ミスを処理する方法
に関する。
【０００２】
【従来の技術】大部分の現代のコンピュータ・システム
は、中央演算処理装置（ＣＰＵ）とメイン・メモリとを
含む。ＣＰＵが命令およびオペランドを復号し実行でき
る速度は、その命令およびオペランドをメイン・メモリ
からＣＰＵへ送ることができる速度に依存する。多数の
コンピュータ・システムは、ＣＰＵが命令およびオペラ
ンドをメイン・メモリから得るために必要な時間を短縮
するために、ＣＰＵとメイン・メモリの間にキャッシュ
・メモリを含む。
は、中央演算処理装置（ＣＰＵ）とメイン・メモリとを
含む。ＣＰＵが命令およびオペランドを復号し実行でき
る速度は、その命令およびオペランドをメイン・メモリ
からＣＰＵへ送ることができる速度に依存する。多数の
コンピュータ・システムは、ＣＰＵが命令およびオペラ
ンドをメイン・メモリから得るために必要な時間を短縮
するために、ＣＰＵとメイン・メモリの間にキャッシュ
・メモリを含む。
【０００３】キャッシュ・メモリとは、小容量の高速バ
ッファ・メモリであり、ＣＰＵによって近い将来に使用
されると考えられるメイン・メモリの内容の部分を一時
的に保持するために使用される。キャッシュの主要な目
的は、データ取出しの場合でも、あるいは命令取出しの
場合でも、メモリ・アクセスを実行するのに必要な時間
を短縮することである。キャッシュ・メモリに位置する
情報には、メイン・メモリに位置する情報よりもずっと
短い時間でアクセスすることができる。したがって、キ
ャッシュ・メモリを含むＣＰＵは、命令およびオペラン
ドが取り出され、あるいは記憶されるのを待つために費
やす必要のある時間がずっと短い。
ッファ・メモリであり、ＣＰＵによって近い将来に使用
されると考えられるメイン・メモリの内容の部分を一時
的に保持するために使用される。キャッシュの主要な目
的は、データ取出しの場合でも、あるいは命令取出しの
場合でも、メモリ・アクセスを実行するのに必要な時間
を短縮することである。キャッシュ・メモリに位置する
情報には、メイン・メモリに位置する情報よりもずっと
短い時間でアクセスすることができる。したがって、キ
ャッシュ・メモリを含むＣＰＵは、命令およびオペラン
ドが取り出され、あるいは記憶されるのを待つために費
やす必要のある時間がずっと短い。
【０００４】キャッシュ・メモリは、１つまたは複数の
データ・ワードの多数のブロック（ラインとも呼ぶ）か
ら成る。各ブロックには、それがどのブロックまたはメ
イン・メモリのコピーであるかを一意に識別するアドレ
ス・タグが関連付けられている。プロセッサがメモリを
参照するたびに、アドレス・タグの比較が行われ、要求
されたデータのコピーがキャッシュ中に存在するかどう
かが調べられる。所望のメモリ・ブロックがキャッシュ
中にない場合、そのブロックは、メイン・メモリから検
索され、キャッシュに記憶され、プロセッサに供給され
る。新しいキャッシュ・ラインＸをキャッシュに導入す
るとき、ターゲットのキャッシュ・エントリにすでに他
のキャッシュ・ラインＹがある場合、存在するそのキャ
ッシュ・ラインＹは「犠牲キャッシュ・ライン」にな
る。新しいキャッシュ・ラインＸのための空間を設ける
には、犠牲キャッシュ・ラインＹをキャッシュから削除
しなければならない。犠牲キャッシュ・ラインＹが、キ
ャッシュに導入されてから修正されている場合、「ダー
ティ」と呼ばれ、メイン・メモリに書き直さなければな
らない。犠牲キャッシュ・ラインＹが修正されていない
場合は、「クリーン」と呼ばれ、単に廃棄することがで
きる。２レベル・キャッシュ・システムでは、「レベル
１犠牲キャッシュ・ライン」と「レベル２犠牲キャッシ
ュ・ライン」があってよい。
データ・ワードの多数のブロック（ラインとも呼ぶ）か
ら成る。各ブロックには、それがどのブロックまたはメ
イン・メモリのコピーであるかを一意に識別するアドレ
ス・タグが関連付けられている。プロセッサがメモリを
参照するたびに、アドレス・タグの比較が行われ、要求
されたデータのコピーがキャッシュ中に存在するかどう
かが調べられる。所望のメモリ・ブロックがキャッシュ
中にない場合、そのブロックは、メイン・メモリから検
索され、キャッシュに記憶され、プロセッサに供給され
る。新しいキャッシュ・ラインＸをキャッシュに導入す
るとき、ターゲットのキャッシュ・エントリにすでに他
のキャッシュ・ラインＹがある場合、存在するそのキャ
ッシュ・ラインＹは「犠牲キャッシュ・ライン」にな
る。新しいキャッシュ・ラインＸのための空間を設ける
には、犠牲キャッシュ・ラインＹをキャッシュから削除
しなければならない。犠牲キャッシュ・ラインＹが、キ
ャッシュに導入されてから修正されている場合、「ダー
ティ」と呼ばれ、メイン・メモリに書き直さなければな
らない。犠牲キャッシュ・ラインＹが修正されていない
場合は、「クリーン」と呼ばれ、単に廃棄することがで
きる。２レベル・キャッシュ・システムでは、「レベル
１犠牲キャッシュ・ライン」と「レベル２犠牲キャッシ
ュ・ライン」があってよい。
【０００５】ＣＰＵは、キャッシュを使用してメイン・
メモリからデータを検索するだけでなく、データを直接
メモリに書き込む代わりにキャッシュに書き込むことも
できる。プロセッサがデータをメモリに書き込みたいと
き、キャッシュはアドレス・タグの比較を行い、データ
を書き込むべきデータ・ブロックがキャッシュに存在す
るかどうかが調べられる。データ・ブロックがキャッシ
ュに存在する場合、データはキャッシュ中のそのデータ
・ブロックに書き込まれ、そのデータ・ブロックのデー
タ「ダーティ・ビット」がセットされる。ダーティ・ビ
ットは、データ・ブロック中のデータが修正されてお
り、したがって、そのデータ・ブロックをキャッシュか
ら削除する前に、修正済みデータをメイン・メモリに書
き直しておかなければならないことを示す。データを書
き込むべきデータ・ブロックがキャッシュに存在しない
場合、そのデータ・ブロックをキャッシュに取り込み、
あるいは、データを直接メイン・メモリに書き込まなけ
ればならない。
メモリからデータを検索するだけでなく、データを直接
メモリに書き込む代わりにキャッシュに書き込むことも
できる。プロセッサがデータをメモリに書き込みたいと
き、キャッシュはアドレス・タグの比較を行い、データ
を書き込むべきデータ・ブロックがキャッシュに存在す
るかどうかが調べられる。データ・ブロックがキャッシ
ュに存在する場合、データはキャッシュ中のそのデータ
・ブロックに書き込まれ、そのデータ・ブロックのデー
タ「ダーティ・ビット」がセットされる。ダーティ・ビ
ットは、データ・ブロック中のデータが修正されてお
り、したがって、そのデータ・ブロックをキャッシュか
ら削除する前に、修正済みデータをメイン・メモリに書
き直しておかなければならないことを示す。データを書
き込むべきデータ・ブロックがキャッシュに存在しない
場合、そのデータ・ブロックをキャッシュに取り込み、
あるいは、データを直接メイン・メモリに書き込まなけ
ればならない。
【０００６】いくつかの応用例では、２つのキャッシュ
・メモリが使用される。第１レベル・キャッシュ・メモ
リは通常、第２レベル・キャッシュ・メモリ中のデータ
のサブセットを有する。同様に、第２レベル・キャッシ
ュ・メモリは通常、メイン・メモリ中のデータのサブセ
ットを有する。一般に、第１レベル・キャッシュは、第
２レベル・キャッシュと比べてサイズが小さい。第１レ
ベル・キャッシュは、通常１プロセッサ・サイクルであ
る高速アクセス時間を有する。第２レベル・キャッシュ
は、たとえば、２サイクルないし３サイクルのある程度
低速のアクセス時間を有する。第２レベル・キャッシュ
・ライン・サイズは、メモリ・アクセス・オーバヘッド
（ライン・サイズが大きければ大きいほど向上する）
と、使用されないデータを取り出すことによってサイク
ルの無駄にすることを避けることとの間の最適な折合い
である。通常、第２レベル・キャッシュ・ライン・サイ
ズは、２ワードないし１６ワードである。第１レベル・
キャッシュ・ライン・サイズは通常、１ワードから、第
２レベル・キャッシュ用のキャッシュ・ラインのサイズ
までの範囲である。
・メモリが使用される。第１レベル・キャッシュ・メモ
リは通常、第２レベル・キャッシュ・メモリ中のデータ
のサブセットを有する。同様に、第２レベル・キャッシ
ュ・メモリは通常、メイン・メモリ中のデータのサブセ
ットを有する。一般に、第１レベル・キャッシュは、第
２レベル・キャッシュと比べてサイズが小さい。第１レ
ベル・キャッシュは、通常１プロセッサ・サイクルであ
る高速アクセス時間を有する。第２レベル・キャッシュ
は、たとえば、２サイクルないし３サイクルのある程度
低速のアクセス時間を有する。第２レベル・キャッシュ
・ライン・サイズは、メモリ・アクセス・オーバヘッド
（ライン・サイズが大きければ大きいほど向上する）
と、使用されないデータを取り出すことによってサイク
ルの無駄にすることを避けることとの間の最適な折合い
である。通常、第２レベル・キャッシュ・ライン・サイ
ズは、２ワードないし１６ワードである。第１レベル・
キャッシュ・ライン・サイズは通常、１ワードから、第
２レベル・キャッシュ用のキャッシュ・ラインのサイズ
までの範囲である。
【０００７】アクセスされたデータは、第１レベル・キ
ャッシュ・メモリで探索される。第１レベル・キャッシ
ュ・メモリでミスがあった場合、アクセスされたデータ
は、第２レベル・キャッシュ・メモリで探索される。第
２レベル・キャッシュ・メモリでミスがあった場合、デ
ータはメイン・メモリから取り出される。
ャッシュ・メモリで探索される。第１レベル・キャッシ
ュ・メモリでミスがあった場合、アクセスされたデータ
は、第２レベル・キャッシュ・メモリで探索される。第
２レベル・キャッシュ・メモリでミスがあった場合、デ
ータはメイン・メモリから取り出される。
【０００８】プロセッサ・システム用のある２レベル・
キャッシュ構成では、第１レベル・キャッシュは、第２
レベル・キャッシュの完全なサブセットである。第１レ
ベル・キャッシュは、第２レベル・キャッシュよりも小
規模であり、第２レベル・キャッシュよりもプロセッサ
に近い。第１レベル・キャッシュは、第２レベル・キャ
ッシュよりも小規模であり、かつ第２レベル・キャッシ
ュよりもプロセッサに近いため、一般に、第１レベル・
キャッシュに伴う第２レベル・キャッシュやメモリより
もアクセス待ち時間が短いので改良された性能を提供す
る。
キャッシュ構成では、第１レベル・キャッシュは、第２
レベル・キャッシュの完全なサブセットである。第１レ
ベル・キャッシュは、第２レベル・キャッシュよりも小
規模であり、第２レベル・キャッシュよりもプロセッサ
に近い。第１レベル・キャッシュは、第２レベル・キャ
ッシュよりも小規模であり、かつ第２レベル・キャッシ
ュよりもプロセッサに近いため、一般に、第１レベル・
キャッシュに伴う第２レベル・キャッシュやメモリより
もアクセス待ち時間が短いので改良された性能を提供す
る。
【０００９】通常の動作では、あるメモリ参照を満たす
のに必要ないくつかの異なる動作がある。メモリ参照と
は一般に、ロード命令または記憶命令である。まず、最
も簡単で最も高速の参照は、第１レベル・キャッシュで
ヒットすることができる。ヒットは、所望のメモリ・ア
ドレスのデータが、検査中のキャッシュ（第１レベル・
キャッシュまたは第２レベル・キャッシュ）に存在する
ときとして定義されている。ミスは、所望のメモリ・ア
ドレスのデータが、検査中のキャッシュ（第１レベル・
キャッシュまたは第２レベル・キャッシュ）に存在しな
いメモリ参照として定義されている。第１レベル・キャ
ッシュでヒットがあったとき、ゼロ・サイクル・ペナル
ティがあり、処理ペナルティなしで参照が完了する。
のに必要ないくつかの異なる動作がある。メモリ参照と
は一般に、ロード命令または記憶命令である。まず、最
も簡単で最も高速の参照は、第１レベル・キャッシュで
ヒットすることができる。ヒットは、所望のメモリ・ア
ドレスのデータが、検査中のキャッシュ（第１レベル・
キャッシュまたは第２レベル・キャッシュ）に存在する
ときとして定義されている。ミスは、所望のメモリ・ア
ドレスのデータが、検査中のキャッシュ（第１レベル・
キャッシュまたは第２レベル・キャッシュ）に存在しな
いメモリ参照として定義されている。第１レベル・キャ
ッシュでヒットがあったとき、ゼロ・サイクル・ペナル
ティがあり、処理ペナルティなしで参照が完了する。
【００１０】次に高速のキャッシュは、第２レベル・キ
ャッシュでヒットする第１レベル・キャッシュ・ミスで
ある。この場合、単一の第１レベル・キャッシュ・ライ
ンを第２レベル・キャッシュから得たデータで埋めるた
めの動作シーケンスが実行される。続いて、データがプ
ロセッサに供給され、あるいは、記憶が完了する。これ
は、中間速度動作であり、プロセッサは、メモリ参照が
成し遂げられる間フリーズする。
ャッシュでヒットする第１レベル・キャッシュ・ミスで
ある。この場合、単一の第１レベル・キャッシュ・ライ
ンを第２レベル・キャッシュから得たデータで埋めるた
めの動作シーケンスが実行される。続いて、データがプ
ロセッサに供給され、あるいは、記憶が完了する。これ
は、中間速度動作であり、プロセッサは、メモリ参照が
成し遂げられる間フリーズする。
【００１１】最も低速の動作は、メモリ参照が第１レベ
ル・キャッシュでも第２レベル・キャッシュでもミスし
たときのものである。この例では、関連するラインをメ
イン・メモリから第２レベル・キャッシュに導入するた
めの長い動作シーケンスが開始される。このデータがメ
モリから返され第２レベル・キャッシュにコピーされる
と、第１レベル・キャッシュが再び参照され、その結
果、今度は、第１レベル・キャッシュ・ミスが発生し、
次に、第２レベル・キャッシュでヒットが発生する。こ
れによって、第２レベル・キャッシュ・ラインの関連す
る部分が第１レベル・キャッシュに書き込まれ、続い
て、要求されたデータがプロセッサに供給され、あるい
は、記憶が完了する。
ル・キャッシュでも第２レベル・キャッシュでもミスし
たときのものである。この例では、関連するラインをメ
イン・メモリから第２レベル・キャッシュに導入するた
めの長い動作シーケンスが開始される。このデータがメ
モリから返され第２レベル・キャッシュにコピーされる
と、第１レベル・キャッシュが再び参照され、その結
果、今度は、第１レベル・キャッシュ・ミスが発生し、
次に、第２レベル・キャッシュでヒットが発生する。こ
れによって、第２レベル・キャッシュ・ラインの関連す
る部分が第１レベル・キャッシュに書き込まれ、続い
て、要求されたデータがプロセッサに供給され、あるい
は、記憶が完了する。
【００１２】１つの拡張は、第２レベル・キャッシュ・
ラインが書き込まれるのと同時に、アドレスされた第１
レベル・キャッシュ・ラインを埋めることである。これ
によって、第１レベル・キャッシュ・ミスのペナルティ
がなくなり、第２レベル・キャッシュ・ミスの性能ペナ
ルティだけになる。マルチレベル・キャッシュ・システ
ムに関する一般的な情報については、たとえば、J. L.
Baer、W. H. Wang著「Multilevel Cache Hierarchies;
Organizations, Protocols and Performances」（Journ
al of Parallel Distributed Computing、第６巻、１９
８９年、４５１〜４７６ページ）、W. H. Wang、J. Bae
r、およびH. Levy著「Organization and Performance o
f a Two-Level Virtual-Real Cache Hierarchy」（Proc
eedings of the 16th Annual International Symposium
on Computer Architecture、１９８９年、１４０〜１
４８ページ）、J. L. Baer、W. H. Wang著「On the Inc
lusion Properties for Multi-Level Cache Hierarchie
s」（Proceedings of the 15th Annual International
Symposium on Computer Architecture、１９８８年、７
３〜８０ページ）を参照されたい。
ラインが書き込まれるのと同時に、アドレスされた第１
レベル・キャッシュ・ラインを埋めることである。これ
によって、第１レベル・キャッシュ・ミスのペナルティ
がなくなり、第２レベル・キャッシュ・ミスの性能ペナ
ルティだけになる。マルチレベル・キャッシュ・システ
ムに関する一般的な情報については、たとえば、J. L.
Baer、W. H. Wang著「Multilevel Cache Hierarchies;
Organizations, Protocols and Performances」（Journ
al of Parallel Distributed Computing、第６巻、１９
８９年、４５１〜４７６ページ）、W. H. Wang、J. Bae
r、およびH. Levy著「Organization and Performance o
f a Two-Level Virtual-Real Cache Hierarchy」（Proc
eedings of the 16th Annual International Symposium
on Computer Architecture、１９８９年、１４０〜１
４８ページ）、J. L. Baer、W. H. Wang著「On the Inc
lusion Properties for Multi-Level Cache Hierarchie
s」（Proceedings of the 15th Annual International
Symposium on Computer Architecture、１９８８年、７
３〜８０ページ）を参照されたい。
【００１３】
【発明が解決しようとする課題】本願発明の目的は、単
一のキャッシュ・ミスの処理中に将来のキャッシュ・ミ
スを処理するようにして、多レベル・キャッシュ・シス
テムを含むコンピュータ・プロセッサでのメモリ参照の
結果でおきるキャッシュ・ミス・ペナルティを統計的に
減少させることである。
一のキャッシュ・ミスの処理中に将来のキャッシュ・ミ
スを処理するようにして、多レベル・キャッシュ・シス
テムを含むコンピュータ・プロセッサでのメモリ参照の
結果でおきるキャッシュ・ミス・ペナルティを統計的に
減少させることである。
【００１４】
【課題を解決するための手段】本願発明の好ましい実施
例によれば、計算機システムは、プロセッサと、メイン
・メモリと、第１レベル・キャッシュと、第２レベル・
キャッシュとを含む。第２レベル・キャッシュはデータ
・ラインを含む。第１レベル・キャッシュは、第２レベ
ル・キャッシュ内のデータ・ラインのデータ・ライン・
フラグメントを含む。好ましい実施例では、第２レベル
・キャッシュに記憶されるデータ・ラインのサイズは６
４バイト（１６ワード）であり、第１レベル・キャッシ
ュに記憶されるデータ・ライン・フラグメントのサイズ
は１６バイト（４ワード）である。プロセッサがデータ
・ワードにアクセスしようとしたことに応答して、キャ
ッシュ制御装置が第１レベル・キャッシュでそのデータ
・ワードを探索する。アクセスが試みられた結果、第１
レベル・キャッシュ・ミスが発生すると、第２レベル・
キャッシュでデータ・ワードが探索される。第２レベル
・キャッシュ・ミスが発生すると、参照中のデータ・ワ
ードを含む新しいデータ・ラインがメイン・メモリから
取り出される。同時に、キャッシュ制御装置は、新しい
メモリ・データ・ラインによってマップされる第１レベ
ル・キャッシュ・エントリのうちのどれが無効であるか
を識別する。
例によれば、計算機システムは、プロセッサと、メイン
・メモリと、第１レベル・キャッシュと、第２レベル・
キャッシュとを含む。第２レベル・キャッシュはデータ
・ラインを含む。第１レベル・キャッシュは、第２レベ
ル・キャッシュ内のデータ・ラインのデータ・ライン・
フラグメントを含む。好ましい実施例では、第２レベル
・キャッシュに記憶されるデータ・ラインのサイズは６
４バイト（１６ワード）であり、第１レベル・キャッシ
ュに記憶されるデータ・ライン・フラグメントのサイズ
は１６バイト（４ワード）である。プロセッサがデータ
・ワードにアクセスしようとしたことに応答して、キャ
ッシュ制御装置が第１レベル・キャッシュでそのデータ
・ワードを探索する。アクセスが試みられた結果、第１
レベル・キャッシュ・ミスが発生すると、第２レベル・
キャッシュでデータ・ワードが探索される。第２レベル
・キャッシュ・ミスが発生すると、参照中のデータ・ワ
ードを含む新しいデータ・ラインがメイン・メモリから
取り出される。同時に、キャッシュ制御装置は、新しい
メモリ・データ・ラインによってマップされる第１レベ
ル・キャッシュ・エントリのうちのどれが無効であるか
を識別する。
【００１５】好ましい実施例では、無効なエントリに
は、たとえば、パージ、フラッシュ、またはマルチプロ
セッサのスヌープによって以前に無効のマークが付けら
れた第１レベル・キャッシュ・エントリと、レベル２犠
牲キャッシュ・ラインのキャッシュ・ライン・フラグメ
ントを含んでいた第１レベル・キャッシュ内のエントリ
とが含まれる。レベル２キャッシュ・ラインとは、メイ
ン・メモリから取り出された新しいデータ・ラインで入
れ換えられる第２レベル・キャッシュ内のキャッシュ・
ラインである。新しいデータ・ラインは、メイン・メモ
リから取り出された後、第２レベル・キャッシュに入れ
られ、レベル２犠牲キャッシュ・ラインと入れ換える。
また、新しいデータ・ラインのできるだけ多くのデータ
・ライン・フラグメントが、第１レベル・キャッシュ中
の無効なエントリに入れられる。第１レベル・キャッシ
ュに入れられた新しいデータ・ラインのデータ・ライン
・フラグメントのうちの１つは、現在参照中のデータ・
ワードを含む。
は、たとえば、パージ、フラッシュ、またはマルチプロ
セッサのスヌープによって以前に無効のマークが付けら
れた第１レベル・キャッシュ・エントリと、レベル２犠
牲キャッシュ・ラインのキャッシュ・ライン・フラグメ
ントを含んでいた第１レベル・キャッシュ内のエントリ
とが含まれる。レベル２キャッシュ・ラインとは、メイ
ン・メモリから取り出された新しいデータ・ラインで入
れ換えられる第２レベル・キャッシュ内のキャッシュ・
ラインである。新しいデータ・ラインは、メイン・メモ
リから取り出された後、第２レベル・キャッシュに入れ
られ、レベル２犠牲キャッシュ・ラインと入れ換える。
また、新しいデータ・ラインのできるだけ多くのデータ
・ライン・フラグメントが、第１レベル・キャッシュ中
の無効なエントリに入れられる。第１レベル・キャッシ
ュに入れられた新しいデータ・ラインのデータ・ライン
・フラグメントのうちの１つは、現在参照中のデータ・
ワードを含む。
【００１６】
【実施例】図１は、本願発明の好ましい実施例による多
レベル・キャッシュを含むプロセッサ・システムの概略
ブロック図を示す。処理システムに対する命令を実行す
る中央演算処理装置（ＣＰＵ）２１が示されている。メ
イン・メモリ２５は、処理システム用の記憶域を提供す
る。好ましい実施例では、各データ・ワードは４バイト
を含む。２レベル・キャッシュ・システムは、第１レベ
ル・キャッシュ２４と第２レベル・キャッシュ２３とを
含む。
レベル・キャッシュを含むプロセッサ・システムの概略
ブロック図を示す。処理システムに対する命令を実行す
る中央演算処理装置（ＣＰＵ）２１が示されている。メ
イン・メモリ２５は、処理システム用の記憶域を提供す
る。好ましい実施例では、各データ・ワードは４バイト
を含む。２レベル・キャッシュ・システムは、第１レベ
ル・キャッシュ２４と第２レベル・キャッシュ２３とを
含む。
【００１７】好ましい実施例では、第１レベル・キャッ
シュ２４は、キャッシュ・ライン・サイズが小さな４ワ
ードである、小規模で高速の直接マップ・キャッシュで
ある。第１レベル・キャッシュ２４は、第２レベル・キ
ャッシュ２３のサブセットを含む。第１レベル・キャッ
シュ２４内の有効な各エントリは、第２レベル・キャッ
シュ２３内の有効なキャッシュ・ラインの４ワード・フ
ラグメントを含む。好ましい実施例では、第１レベル・
キャッシュ２４から第２レベル・キャッシュへの書込み
は行われない。すなわち、記憶命令に応答して、データ
を第１レベル・キャッシュ２４に記憶することはできる
が、第２レベル・キャッシュ２３に書き込むことはでき
ない。したがって、第１レベル・キャッシュ２４は、第
２レベル・キャッシュ２３よりも新しいデータを有する
ことができる。第２レベル・キャッシュは、キャッシュ
・ライン・サイズがより大きな１６ワードである、より
大規模で低速の直接マップ・キャッシュである。
シュ２４は、キャッシュ・ライン・サイズが小さな４ワ
ードである、小規模で高速の直接マップ・キャッシュで
ある。第１レベル・キャッシュ２４は、第２レベル・キ
ャッシュ２３のサブセットを含む。第１レベル・キャッ
シュ２４内の有効な各エントリは、第２レベル・キャッ
シュ２３内の有効なキャッシュ・ラインの４ワード・フ
ラグメントを含む。好ましい実施例では、第１レベル・
キャッシュ２４から第２レベル・キャッシュへの書込み
は行われない。すなわち、記憶命令に応答して、データ
を第１レベル・キャッシュ２４に記憶することはできる
が、第２レベル・キャッシュ２３に書き込むことはでき
ない。したがって、第１レベル・キャッシュ２４は、第
２レベル・キャッシュ２３よりも新しいデータを有する
ことができる。第２レベル・キャッシュは、キャッシュ
・ライン・サイズがより大きな１６ワードである、より
大規模で低速の直接マップ・キャッシュである。
【００１８】キャッシュ制御論理機構２２は、ＣＰＵ２
１のために第１レベル・キャッシュ２４および第２レベ
ル・キャッシュ２３にアクセスし、メモリ２５と第１レ
ベル・キャッシュ２４と第２レベル・キャッシュ２３の
間のデータ転送の調和をとる。キャッシュ制御論理機構
２２とメモリ２５の間のデータ・アクセスは、メモリ・
データ線４０を使用して実行される。ＣＰＵ２１は、ア
ドレス線３１および第１レベル・アドレス線３７を使用
してキャッシュ制御論理機構２２および第１レベル・キ
ャッシュ２４にデータ・アドレスを送る。ＣＰＵ２１
は、記憶データ線３３を使用して、記憶すべきデータを
キャッシュ制御論理機構２２に送る。ＣＰＵ２１は、第
１レベル・ロード・データ線３２を介してロード・デー
タを受け取る。
１のために第１レベル・キャッシュ２４および第２レベ
ル・キャッシュ２３にアクセスし、メモリ２５と第１レ
ベル・キャッシュ２４と第２レベル・キャッシュ２３の
間のデータ転送の調和をとる。キャッシュ制御論理機構
２２とメモリ２５の間のデータ・アクセスは、メモリ・
データ線４０を使用して実行される。ＣＰＵ２１は、ア
ドレス線３１および第１レベル・アドレス線３７を使用
してキャッシュ制御論理機構２２および第１レベル・キ
ャッシュ２４にデータ・アドレスを送る。ＣＰＵ２１
は、記憶データ線３３を使用して、記憶すべきデータを
キャッシュ制御論理機構２２に送る。ＣＰＵ２１は、第
１レベル・ロード・データ線３２を介してロード・デー
タを受け取る。
【００１９】ＣＰＵ２１は、アドレス線３１および第２
レベル・アドレス線３４を使用してキャッシュ制御論理
機構２２および第２レベル・キャッシュ２３にデータ・
アドレスを送る。ＣＰＵ２１は、第２レベル・キャッシ
ュ２３から第２レベル・データ出力線３５を介してロー
ド・データを受け取る。第２レベル・キャッシュ２３
は、第２レベル・データ入力線３６を介してデータを受
け取る。第１レベル・キャッシュ２４は、第１レベル・
データ入力線３９を介してデータを受け取る。第１レベ
ル・キャッシュ２４は、第１レベル・データ出力線３８
を介してキャッシュ制御論理機構２２にデータを送る。
レベル・アドレス線３４を使用してキャッシュ制御論理
機構２２および第２レベル・キャッシュ２３にデータ・
アドレスを送る。ＣＰＵ２１は、第２レベル・キャッシ
ュ２３から第２レベル・データ出力線３５を介してロー
ド・データを受け取る。第２レベル・キャッシュ２３
は、第２レベル・データ入力線３６を介してデータを受
け取る。第１レベル・キャッシュ２４は、第１レベル・
データ入力線３９を介してデータを受け取る。第１レベ
ル・キャッシュ２４は、第１レベル・データ出力線３８
を介してキャッシュ制御論理機構２２にデータを送る。
【００２０】図２、図３、図４、図５、および図６は、
本願発明の好ましい実施例によるメモリ参照の結果とし
て発生する、図１に示したプロセッサでのデータ・フロ
ーを示す。
本願発明の好ましい実施例によるメモリ参照の結果とし
て発生する、図１に示したプロセッサでのデータ・フロ
ーを示す。
【００２１】図２中の点線は、ロードのためのメモリ参
照の結果、第１レベル・キャッシュ２４でヒットが発生
するときのデータ・フローを示す。図のように、ＣＰＵ
２１は、アドレス線３１上でキャッシュ制御論理機構２
２へアドレスを送り、キャッシュ制御機構２２はそのア
ドレスを第１レベル・アドレス線３７へ送り、さらに、
第１レベル・キャッシュ２４へ送る。第１レベル・キャ
ッシュ２４から読み取られたデータは、第１レベル・デ
ータ出力線３８上でキャッシュ制御論理機構２２へ送ら
れ、第１レベル・ロード・データ線３２上でＣＰＵ２１
へ送られ、ロード要求が完了する。
照の結果、第１レベル・キャッシュ２４でヒットが発生
するときのデータ・フローを示す。図のように、ＣＰＵ
２１は、アドレス線３１上でキャッシュ制御論理機構２
２へアドレスを送り、キャッシュ制御機構２２はそのア
ドレスを第１レベル・アドレス線３７へ送り、さらに、
第１レベル・キャッシュ２４へ送る。第１レベル・キャ
ッシュ２４から読み取られたデータは、第１レベル・デ
ータ出力線３８上でキャッシュ制御論理機構２２へ送ら
れ、第１レベル・ロード・データ線３２上でＣＰＵ２１
へ送られ、ロード要求が完了する。
【００２２】図３中の点線は、記憶のためのメモリ参照
の結果、第１レベル・キャッシュ２４でヒットが発生す
るときのデータ・フローを示す。図のように、ＣＰＵ２
１は、アドレス線３１上でキャッシュ制御論理機構２２
へアドレスを送る。また、ＣＰＵ２１は、記憶データ線
３３上でキャッシュ制御論理機構２２へ記憶データを送
る。キャッシュ制御機構２２は、第１レベル・アドレス
線３７上にアドレスを置き、さらに、そのアドレスを第
１レベル・キャッシュ２４上に置く。第１レベル・キャ
ッシュ２４は、第１レベル・キャッシュ２４のそのアド
レスにある現内容を第１レベル・データ出力線３８上で
キャッシュ制御論理機構２２に返す。どんなタイプの記
憶命令が関与するかに応じて、キャッシュ制御論理機構
２２は、第１レベル・キャッシュ２４から返されたデー
タをＣＰＵ２１からの記憶データと選択的にマージす
る。マージされたデータは、第１レベル・データ入力線
３９を使用して第１レベル・キャッシュ２４に書き込ま
れ、記憶要求が完了する。
の結果、第１レベル・キャッシュ２４でヒットが発生す
るときのデータ・フローを示す。図のように、ＣＰＵ２
１は、アドレス線３１上でキャッシュ制御論理機構２２
へアドレスを送る。また、ＣＰＵ２１は、記憶データ線
３３上でキャッシュ制御論理機構２２へ記憶データを送
る。キャッシュ制御機構２２は、第１レベル・アドレス
線３７上にアドレスを置き、さらに、そのアドレスを第
１レベル・キャッシュ２４上に置く。第１レベル・キャ
ッシュ２４は、第１レベル・キャッシュ２４のそのアド
レスにある現内容を第１レベル・データ出力線３８上で
キャッシュ制御論理機構２２に返す。どんなタイプの記
憶命令が関与するかに応じて、キャッシュ制御論理機構
２２は、第１レベル・キャッシュ２４から返されたデー
タをＣＰＵ２１からの記憶データと選択的にマージす
る。マージされたデータは、第１レベル・データ入力線
３９を使用して第１レベル・キャッシュ２４に書き込ま
れ、記憶要求が完了する。
【００２３】図４中の点線は、記憶またはロードのため
のメモリ参照の結果、第１レベル・キャッシュ２４でク
リーン・ミスが発生し、第２レベル・キャッシュ２３で
ヒットが発生するときのデータ・フローを示す。クリー
ン・ミスが発生するのは、第１レベル・キャッシュ２４
でアクセスされたデータが、要求されたキャッシュ・ラ
インの一部ではなく、かつ修正されていないときであ
り、したがって、この修正済みデータを第２レベル・キ
ャッシュ２３に書き込むことも、あるいはメイン・メモ
リ２５に書き込むこともなく、このデータを第１レベル
・キャッシュ２４から削除して、要求されたキャッシュ
・ラインのための空間を設けることができる。アドレス
・タグの比較によって、必要なデータ・ブロックが第１
レベル・キャッシュ２４にないことが示されると、第２
レベル・キャッシュ２３が検査される。第１レベル・キ
ャッシュ２４中の対応するデータ・ブロックがダーティ
ではなく、第２レベル・キャッシュ２３でヒットがあっ
た場合、第１レベル・キャッシュ２４中の対応するデー
タ・ブロックは単に、無効化され第２レベル・キャッシ
ュ２３から得たデータで上書きされる。ＣＰＵ２１は、
第２レベル・キャッシュ２３にアクセスするために、キ
ャッシュ制御論理機構２２へのアドレス線３１をドライ
ブし、キャッシュ制御論理機構２２は第２レベル・アド
レス線３４をドライブする。これに応答して、第２レベ
ル・キャッシュ２３は、第２レベル・データ出力線３５
上でデータを返す。また、キャッシュ制御論理機構２２
は、第１レベル・アドレス線３７上で第１レベル・キャ
ッシュ２４のアドレスをドライブする。第２レベル・キ
ャッシュ２３からのデータは次いで、第２レベル・デー
タ出力線３５および第１レベル・データ入力線３９を使
用して、キャッシュ制御論理機構２２を介して第１レベ
ル・キャッシュ２４に書き込まれる。記憶命令の場合、
キャッシュ制御論理機構２２は、ＣＰＵ２１からのデー
タが第１レベル・キャッシュ２４に書き込まれるとき、
ＣＰＵ２１からの記憶データを前記データとマージす
る。ロード命令の場合、ＣＰＵ２１は、第２レベル・デ
ータ出力線３５上で第２レベル・キャッシュ２３から直
接ロード・データを得る。
のメモリ参照の結果、第１レベル・キャッシュ２４でク
リーン・ミスが発生し、第２レベル・キャッシュ２３で
ヒットが発生するときのデータ・フローを示す。クリー
ン・ミスが発生するのは、第１レベル・キャッシュ２４
でアクセスされたデータが、要求されたキャッシュ・ラ
インの一部ではなく、かつ修正されていないときであ
り、したがって、この修正済みデータを第２レベル・キ
ャッシュ２３に書き込むことも、あるいはメイン・メモ
リ２５に書き込むこともなく、このデータを第１レベル
・キャッシュ２４から削除して、要求されたキャッシュ
・ラインのための空間を設けることができる。アドレス
・タグの比較によって、必要なデータ・ブロックが第１
レベル・キャッシュ２４にないことが示されると、第２
レベル・キャッシュ２３が検査される。第１レベル・キ
ャッシュ２４中の対応するデータ・ブロックがダーティ
ではなく、第２レベル・キャッシュ２３でヒットがあっ
た場合、第１レベル・キャッシュ２４中の対応するデー
タ・ブロックは単に、無効化され第２レベル・キャッシ
ュ２３から得たデータで上書きされる。ＣＰＵ２１は、
第２レベル・キャッシュ２３にアクセスするために、キ
ャッシュ制御論理機構２２へのアドレス線３１をドライ
ブし、キャッシュ制御論理機構２２は第２レベル・アド
レス線３４をドライブする。これに応答して、第２レベ
ル・キャッシュ２３は、第２レベル・データ出力線３５
上でデータを返す。また、キャッシュ制御論理機構２２
は、第１レベル・アドレス線３７上で第１レベル・キャ
ッシュ２４のアドレスをドライブする。第２レベル・キ
ャッシュ２３からのデータは次いで、第２レベル・デー
タ出力線３５および第１レベル・データ入力線３９を使
用して、キャッシュ制御論理機構２２を介して第１レベ
ル・キャッシュ２４に書き込まれる。記憶命令の場合、
キャッシュ制御論理機構２２は、ＣＰＵ２１からのデー
タが第１レベル・キャッシュ２４に書き込まれるとき、
ＣＰＵ２１からの記憶データを前記データとマージす
る。ロード命令の場合、ＣＰＵ２１は、第２レベル・デ
ータ出力線３５上で第２レベル・キャッシュ２３から直
接ロード・データを得る。
【００２４】図５および図６中の点線は、記憶またはロ
ードのためのメモリ参照の結果、第１レベル・キャッシ
ュ２４でダーティ・ミスが発生し、第２レベル・キャッ
シュ２３でヒットが発生するときのデータ・フローを示
す。ダーティ・ミスが発生するのは、第１レベル・キャ
ッシュ２４中のアクセスされたデータが、要求されたキ
ャッシュ・ラインの一部ではなく、かつ修正されている
ときであり、したがって、この修正済みデータを第２レ
ベル・キャッシュ２３またはメイン・メモリ２５にも書
き込まない限り、第１レベル・キャッシュ２４からデー
タを削除することはできない。アドレス・タグの比較に
よって、必要なデータ・ブロックが第１レベル・キャッ
シュ２４にないことが示されると、第２レベル・キャッ
シュ２３が検査される。第１レベル・キャッシュ２４中
の対応するデータ・ブロックがダーティであり、第２レ
ベル・キャッシュ２３でヒットがあった場合、第１レベ
ル・キャッシュ２４中の対応するデータ・ブロックは第
２レベル・キャッシュ２３に書き込まれる。これを図５
で示す。図５で、ＣＰＵ２１は、アドレス線３１上でキ
ャッシュ制御論理機構２２へアドレスを送る。キャッシ
ュ制御論理機構２２は、第１レベル・アドレス線３７上
で第１レベル・キャッシュ２４のアドレスをドライブす
る。またＣＰＵ２１は、第２レベル・アドレス線３４を
ドライブするようにしむける。第１レベル・キャッシュ
２４からのデータは次いで、第１レベル・データ出力線
３８および第２レベル・データ入力線３６を使用して、
キャッシュ制御論理機構２２を介して第２レベル・キャ
ッシュ２３に書き込まれる。
ードのためのメモリ参照の結果、第１レベル・キャッシ
ュ２４でダーティ・ミスが発生し、第２レベル・キャッ
シュ２３でヒットが発生するときのデータ・フローを示
す。ダーティ・ミスが発生するのは、第１レベル・キャ
ッシュ２４中のアクセスされたデータが、要求されたキ
ャッシュ・ラインの一部ではなく、かつ修正されている
ときであり、したがって、この修正済みデータを第２レ
ベル・キャッシュ２３またはメイン・メモリ２５にも書
き込まない限り、第１レベル・キャッシュ２４からデー
タを削除することはできない。アドレス・タグの比較に
よって、必要なデータ・ブロックが第１レベル・キャッ
シュ２４にないことが示されると、第２レベル・キャッ
シュ２３が検査される。第１レベル・キャッシュ２４中
の対応するデータ・ブロックがダーティであり、第２レ
ベル・キャッシュ２３でヒットがあった場合、第１レベ
ル・キャッシュ２４中の対応するデータ・ブロックは第
２レベル・キャッシュ２３に書き込まれる。これを図５
で示す。図５で、ＣＰＵ２１は、アドレス線３１上でキ
ャッシュ制御論理機構２２へアドレスを送る。キャッシ
ュ制御論理機構２２は、第１レベル・アドレス線３７上
で第１レベル・キャッシュ２４のアドレスをドライブす
る。またＣＰＵ２１は、第２レベル・アドレス線３４を
ドライブするようにしむける。第１レベル・キャッシュ
２４からのデータは次いで、第１レベル・データ出力線
３８および第２レベル・データ入力線３６を使用して、
キャッシュ制御論理機構２２を介して第２レベル・キャ
ッシュ２３に書き込まれる。
【００２５】ダーティ・データの書直しが完了した後、
第１レベル・キャッシュ２４でのクリーン・ミスの場合
と同様に参照が継続する。図６に示したように、ＣＰＵ
２１は、第２レベル・キャッシュ２３にアクセスするた
めに、キャッシュ制御論理機構２２へのアドレス線３１
をドライブし、キャッシュ制御論理機構２２は、第２レ
ベル・アドレス線３４をドライブする。これに応答し
て、第２レベル・キャッシュは、第２レベル・データ出
力線３５上でデータを返す。キャッシュ制御論理機構２
２は、第１レベル・アドレス線３７上で第１レベル・キ
ャッシュ２４のアドレスをドライブする。第２レベル・
キャッシュ２３からのデータは次いで、第２レベル・デ
ータ出力線３５および第１レベル・データ入力線３９を
使用して、キャッシュ制御論理機構２２を介して第１レ
ベル・キャッシュ２４に書き込まれる。記憶命令の場
合、キャッシュ制御論理機構２２は、ＣＰＵ２１からの
データが第１レベル・キャッシュ２４に書き込まれると
きに、ＣＰＵ２１からの記憶データを前記データとマー
ジする。ロード命令の場合、ＣＰＵ２１は、第２レベル
・データ出力線３５上で第２レベル・キャッシュ２３か
ら直接ロード・データを得る。
第１レベル・キャッシュ２４でのクリーン・ミスの場合
と同様に参照が継続する。図６に示したように、ＣＰＵ
２１は、第２レベル・キャッシュ２３にアクセスするた
めに、キャッシュ制御論理機構２２へのアドレス線３１
をドライブし、キャッシュ制御論理機構２２は、第２レ
ベル・アドレス線３４をドライブする。これに応答し
て、第２レベル・キャッシュは、第２レベル・データ出
力線３５上でデータを返す。キャッシュ制御論理機構２
２は、第１レベル・アドレス線３７上で第１レベル・キ
ャッシュ２４のアドレスをドライブする。第２レベル・
キャッシュ２３からのデータは次いで、第２レベル・デ
ータ出力線３５および第１レベル・データ入力線３９を
使用して、キャッシュ制御論理機構２２を介して第１レ
ベル・キャッシュ２４に書き込まれる。記憶命令の場
合、キャッシュ制御論理機構２２は、ＣＰＵ２１からの
データが第１レベル・キャッシュ２４に書き込まれると
きに、ＣＰＵ２１からの記憶データを前記データとマー
ジする。ロード命令の場合、ＣＰＵ２１は、第２レベル
・データ出力線３５上で第２レベル・キャッシュ２３か
ら直接ロード・データを得る。
【００２６】第１レベル・キャッシュ２４と第２レベル
・キャッシュ２３の両方でミスがあったとき、データは
メイン・メモリ２５から導入しなければならない。第１
レベル・キャッシュ２４でダーティ・ミスがあった場
合、上述のように、ダーティ・データは第２レベル・キ
ャッシュ２３に書き直される。第２レベル・キャッシュ
２３でダーティ・ミスがあり、すなわち、第２レベル犠
牲キャッシュ・ラインがダーティであるとき、第２レベ
ル・コピー出力動作を介してキャッシュ・ライン全体を
メイン・メモリ２５に書き直さなければならない。第２
レベル犠牲キャッシュ・ラインとは、メイン・メモリ２
５から取り出された新しいデータ・ラインで置換される
第２レベル・キャッシュ２３内のキャッシュ・ラインで
ある。第２レベル・コピー出力が実行される間、第２レ
ベル犠牲キャッシュ・ラインの各部を保持していた第１
レベル・キャッシュ・エントリまたは第２レベル・キャ
ッシュ・エントリが無効化される。第２レベル・コピー
出力動作が完了した後、メイン・メモリ２５からデータ
が読み取られ、第２レベル・キャッシュ２３に書き込ま
れる。
・キャッシュ２３の両方でミスがあったとき、データは
メイン・メモリ２５から導入しなければならない。第１
レベル・キャッシュ２４でダーティ・ミスがあった場
合、上述のように、ダーティ・データは第２レベル・キ
ャッシュ２３に書き直される。第２レベル・キャッシュ
２３でダーティ・ミスがあり、すなわち、第２レベル犠
牲キャッシュ・ラインがダーティであるとき、第２レベ
ル・コピー出力動作を介してキャッシュ・ライン全体を
メイン・メモリ２５に書き直さなければならない。第２
レベル犠牲キャッシュ・ラインとは、メイン・メモリ２
５から取り出された新しいデータ・ラインで置換される
第２レベル・キャッシュ２３内のキャッシュ・ラインで
ある。第２レベル・コピー出力が実行される間、第２レ
ベル犠牲キャッシュ・ラインの各部を保持していた第１
レベル・キャッシュ・エントリまたは第２レベル・キャ
ッシュ・エントリが無効化される。第２レベル・コピー
出力動作が完了した後、メイン・メモリ２５からデータ
が読み取られ、第２レベル・キャッシュ２３に書き込ま
れる。
【００２７】以下でさらに説明するように、本願発明の
好ましい実施例では、メイン・メモリ２５からデータ・
ラインが取り出されるとき、第１レベル・キャッシュ２
４中の要求された１６バイト・ラインが埋められるだけ
でなく、第１レベル・キャッシュ２４中の最大３つの他
の第１レベル・キャッシュ・ラインも埋められる。これ
らの他の３つのキャッシュ・ラインは、現在参照されて
いないが、キャッシュ参照の統計的局所性のために、何
らかの他のキャッシュ・ミスによって入れ換えられる前
に将来の命令によって参照される確率が高い。
好ましい実施例では、メイン・メモリ２５からデータ・
ラインが取り出されるとき、第１レベル・キャッシュ２
４中の要求された１６バイト・ラインが埋められるだけ
でなく、第１レベル・キャッシュ２４中の最大３つの他
の第１レベル・キャッシュ・ラインも埋められる。これ
らの他の３つのキャッシュ・ラインは、現在参照されて
いないが、キャッシュ参照の統計的局所性のために、何
らかの他のキャッシュ・ミスによって入れ換えられる前
に将来の命令によって参照される確率が高い。
【００２８】図７、図８、図９、図１０は、本願発明の
好ましい実施例によって第２レベル・キャッシュでのミ
スの後に第１レベル・キャッシュの埋込みを処理する様
々な方法を示す。
好ましい実施例によって第２レベル・キャッシュでのミ
スの後に第１レベル・キャッシュの埋込みを処理する様
々な方法を示す。
【００２９】第２レベル・キャッシュ２３および第１レ
ベル・キャッシュ２４中のキャッシュ・ラインを図７に
示す。第２レベル・キャッシュ２３は、１６個のキャッ
シュ・ラインを含む。図７は、１６個のキャッシュ・ラ
インのうちのキャッシュ・ライン６１、６２、６４、６
５、６６、６７を示す。各キャッシュ・ラインは、１６
個のデータ・ワードを含む。図７で、１６個のワード・
キャッシュ・ラインは、４つの４ワード・ライン・フラ
グメントとして構成されたものとして示されている。各
キャッシュ・ラインごとに、第１列５１は、キャッシュ
・ライン・ワード０ないし３を含む。第２列５２は、キ
ャッシュ・ライン・ワード４ないし７を含む。第３列５
３は、キャッシュ・ライン・ワード８ないし１１を含
む。第４列５４は、キャッシュ・ライン・ワード１２な
いし１５を含む。第１レベル・キャッシュ２４は、８つ
の４ワード・ライン・フラグメントを含む。各４ワード
・ライン・フラグメントは、特定の第２レベル・キャッ
シュ・エントリにマップされる。図７は、ライン・フラ
グメント７１、７２、７３、７４、７５、７６、７７、
７８を示す。好ましい実施例では、第２レベル・キャッ
シュ２３および第１レベル・キャッシュ２４は直接マッ
プされる。各第２レベル・キャッシュ・ラインは、４つ
の４ワード・フラグメントとして示されている。第２レ
ベル・キャッシュ・ラインの４つの４ワード・フラグメ
ントはそれぞれ、特定の第１レベル・キャッシュ・エン
トリにマップされる。
ベル・キャッシュ２４中のキャッシュ・ラインを図７に
示す。第２レベル・キャッシュ２３は、１６個のキャッ
シュ・ラインを含む。図７は、１６個のキャッシュ・ラ
インのうちのキャッシュ・ライン６１、６２、６４、６
５、６６、６７を示す。各キャッシュ・ラインは、１６
個のデータ・ワードを含む。図７で、１６個のワード・
キャッシュ・ラインは、４つの４ワード・ライン・フラ
グメントとして構成されたものとして示されている。各
キャッシュ・ラインごとに、第１列５１は、キャッシュ
・ライン・ワード０ないし３を含む。第２列５２は、キ
ャッシュ・ライン・ワード４ないし７を含む。第３列５
３は、キャッシュ・ライン・ワード８ないし１１を含
む。第４列５４は、キャッシュ・ライン・ワード１２な
いし１５を含む。第１レベル・キャッシュ２４は、８つ
の４ワード・ライン・フラグメントを含む。各４ワード
・ライン・フラグメントは、特定の第２レベル・キャッ
シュ・エントリにマップされる。図７は、ライン・フラ
グメント７１、７２、７３、７４、７５、７６、７７、
７８を示す。好ましい実施例では、第２レベル・キャッ
シュ２３および第１レベル・キャッシュ２４は直接マッ
プされる。各第２レベル・キャッシュ・ラインは、４つ
の４ワード・フラグメントとして示されている。第２レ
ベル・キャッシュ・ラインの４つの４ワード・フラグメ
ントはそれぞれ、特定の第１レベル・キャッシュ・エン
トリにマップされる。
【００３０】図７で、１６ワード・キャッシュ・ライン
Ａは、第２レベル・キャッシュ２３の第２レベル・キャ
ッシュ・エントリ６１に存在するものとして示されてい
る。１６ワード・キャッシュ・ラインＢは、第２レベル
・キャッシュ２３の第２レベル・キャッシュ・エントリ
６２に存在するものとして示されている。１６ワード・
キャッシュ・ラインＩは、第２レベル・キャッシュ２３
の第２レベル・キャッシュ・エントリ６４に存在するも
のとして示されている。１６ワード・キャッシュ・ライ
ンＪは、第２レベル・キャッシュ２３の第２レベル・キ
ャッシュ・エントリ６５に存在するものとして示されて
いる。１６ワード・キャッシュ・ラインＫは、第２レベ
ル・キャッシュ２３の第２レベル・キャッシュ・エント
リ６６に存在するものとして示されている。１６ワード
・キャッシュ・ラインＰは、第２レベル・キャッシュ２
３の第２レベル・キャッシュ・エントリ６７に存在する
ものとして示されている。
Ａは、第２レベル・キャッシュ２３の第２レベル・キャ
ッシュ・エントリ６１に存在するものとして示されてい
る。１６ワード・キャッシュ・ラインＢは、第２レベル
・キャッシュ２３の第２レベル・キャッシュ・エントリ
６２に存在するものとして示されている。１６ワード・
キャッシュ・ラインＩは、第２レベル・キャッシュ２３
の第２レベル・キャッシュ・エントリ６４に存在するも
のとして示されている。１６ワード・キャッシュ・ライ
ンＪは、第２レベル・キャッシュ２３の第２レベル・キ
ャッシュ・エントリ６５に存在するものとして示されて
いる。１６ワード・キャッシュ・ラインＫは、第２レベ
ル・キャッシュ２３の第２レベル・キャッシュ・エント
リ６６に存在するものとして示されている。１６ワード
・キャッシュ・ラインＰは、第２レベル・キャッシュ２
３の第２レベル・キャッシュ・エントリ６７に存在する
ものとして示されている。
【００３１】同様に、１６ワード・キャッシュ・ライン
Ａの最初の４つのワードは、第１レベル・キャッシュ２
４の第１レベル・キャッシュ・エントリ７１に存在す
る。１６ワード・キャッシュ・ラインＫのワード８ない
し１１は、第１レベル・キャッシュ２４の第１レベル・
キャッシュ・エントリ７３に存在する。１６ワード・キ
ャッシュ・ラインＡの最後の４つのワードは、第１レベ
ル・キャッシュ２４の第１レベル・キャッシュ・エント
リ７４に存在する。１６ワード・キャッシュ・ラインＢ
の最初の４つのワードは、第１レベル・キャッシュ２４
の第１レベル・キャッシュ・エントリ７５に存在する。
１６ワード・キャッシュ・ラインＪのワード４ないし７
は、第１レベル・キャッシュ２４の第１レベル・キャッ
シュ・エントリ７６に存在する。１６ワード・キャッシ
ュ・ラインＪのワード８ないし１１は、第１レベル・キ
ャッシュ２４の第１レベル・キャッシュ・エントリ７７
に存在する。１６ワード・キャッシュ・ラインＰの最後
の４つのワードは、第１レベル・キャッシュ２４の第１
レベル・キャッシュ・エントリ７８に存在する。
Ａの最初の４つのワードは、第１レベル・キャッシュ２
４の第１レベル・キャッシュ・エントリ７１に存在す
る。１６ワード・キャッシュ・ラインＫのワード８ない
し１１は、第１レベル・キャッシュ２４の第１レベル・
キャッシュ・エントリ７３に存在する。１６ワード・キ
ャッシュ・ラインＡの最後の４つのワードは、第１レベ
ル・キャッシュ２４の第１レベル・キャッシュ・エント
リ７４に存在する。１６ワード・キャッシュ・ラインＢ
の最初の４つのワードは、第１レベル・キャッシュ２４
の第１レベル・キャッシュ・エントリ７５に存在する。
１６ワード・キャッシュ・ラインＪのワード４ないし７
は、第１レベル・キャッシュ２４の第１レベル・キャッ
シュ・エントリ７６に存在する。１６ワード・キャッシ
ュ・ラインＪのワード８ないし１１は、第１レベル・キ
ャッシュ２４の第１レベル・キャッシュ・エントリ７７
に存在する。１６ワード・キャッシュ・ラインＰの最後
の４つのワードは、第１レベル・キャッシュ２４の第１
レベル・キャッシュ・エントリ７８に存在する。
【００３２】第１レベル・キャッシュ２４の第１レベル
・キャッシュ・エントリ７２中の見出しは、無効とマー
ク付けされている。キャッシュ・ラインは、パージ命令
やフラッシュ命令やマルチプロセッサ・スヌープなどい
くつかの手段を介して無効化することができる。
・キャッシュ・エントリ７２中の見出しは、無効とマー
ク付けされている。キャッシュ・ラインは、パージ命令
やフラッシュ命令やマルチプロセッサ・スヌープなどい
くつかの手段を介して無効化することができる。
【００３３】第１レベル・キャッシュ２４と第２レベル
・キャッシュ２３の両方に関してミスが発生すると、第
２レベル・キャッシュ２３に新しいラインが導入され、
第１レベル・キャッシュ２４に適当な４ワード・ライン
・フラグメントが書き込まれる。
・キャッシュ２３の両方に関してミスが発生すると、第
２レベル・キャッシュ２３に新しいラインが導入され、
第１レベル・キャッシュ２４に適当な４ワード・ライン
・フラグメントが書き込まれる。
【００３４】たとえば、メイン・メモリ２５に存在する
が、第１レベル・キャッシュ２４にも第２レベル・キャ
ッシュ２３にも存在しない、ラインＱの第２ワードにＣ
ＰＵ２１がアクセスする必要があると仮定する。さら
に、ラインＱが、ラインＡと同じ第１レベル・キャッシ
ュ・エントリおよび第２レベル・キャッシュ・エントリ
にマップされると仮定する。
が、第１レベル・キャッシュ２４にも第２レベル・キャ
ッシュ２３にも存在しない、ラインＱの第２ワードにＣ
ＰＵ２１がアクセスする必要があると仮定する。さら
に、ラインＱが、ラインＡと同じ第１レベル・キャッシ
ュ・エントリおよび第２レベル・キャッシュ・エントリ
にマップされると仮定する。
【００３５】ラインＱを第２レベル・キャッシュ２３に
書き込み、適当な４ワード・フラグメントを第１レベル
・キャッシュ２４に書き込む、ある方法では、ラインＡ
はまず、それがダーティであるときにメイン・メモリ２
５に書き直される。次に、ラインＡの各部を保持するす
べての第１レベル・キャッシュ・エントリおよび第２レ
ベル・キャッシュ・エントリが無効化される。この場
合、第２レベル・キャッシュ・エントリ６１、第１レベ
ル・キャッシュ・エントリ７１、および第１レベル・キ
ャッシュ・エントリ７４が無効化される。次いで、ライ
ンＱが、メイン・メモリ２５から導入され、第２レベル
・キャッシュ２３中の第２レベル・キャッシュ・エント
リ６１に書き込まれる。最後に、ラインＱの第１の４ワ
ード・フラグメントが、第２レベル・キャッシュ２３か
ら読み出され、第１レベル・キャッシュ２４の第１レベ
ル・キャッシュ・エントリ７１に書き込まれる。この結
果を図８に示す。
書き込み、適当な４ワード・フラグメントを第１レベル
・キャッシュ２４に書き込む、ある方法では、ラインＡ
はまず、それがダーティであるときにメイン・メモリ２
５に書き直される。次に、ラインＡの各部を保持するす
べての第１レベル・キャッシュ・エントリおよび第２レ
ベル・キャッシュ・エントリが無効化される。この場
合、第２レベル・キャッシュ・エントリ６１、第１レベ
ル・キャッシュ・エントリ７１、および第１レベル・キ
ャッシュ・エントリ７４が無効化される。次いで、ライ
ンＱが、メイン・メモリ２５から導入され、第２レベル
・キャッシュ２３中の第２レベル・キャッシュ・エント
リ６１に書き込まれる。最後に、ラインＱの第１の４ワ
ード・フラグメントが、第２レベル・キャッシュ２３か
ら読み出され、第１レベル・キャッシュ２４の第１レベ
ル・キャッシュ・エントリ７１に書き込まれる。この結
果を図８に示す。
【００３６】上述の方法は、ラインＱの適当な４ワード
・フラグメントがメイン・メモリ２５から第２レベル・
キャッシュ２３に導入されるとき、第１レベル・キャッ
シュ２４に直接、前記フラグメントを入れることによっ
て、改善することができる。これによって、ラインＱの
第１の４ワード・フラグメントを、第２レベル・キャッ
シュ２３から読み出して第１レベル・キャッシュ２４に
書き込むことができるようにするために、ラインＱが第
２レベル・キャッシュ２３に書き込まれるのを待つこと
が不要になる。多数のシステムでは、バイパス経路のた
めに、追加データ経路論理機構が必要になる可能性があ
る。しかし、本発明の好ましい実施例では、キャッシュ
制御論理機構２２が、第１レベル・キャッシュ２４と第
２レベル・キャッシュ２３の両方及び又はメイン・メモ
リ２５のインタフェースとして働き、追加データ経路論
理機構を不要にする。
・フラグメントがメイン・メモリ２５から第２レベル・
キャッシュ２３に導入されるとき、第１レベル・キャッ
シュ２４に直接、前記フラグメントを入れることによっ
て、改善することができる。これによって、ラインＱの
第１の４ワード・フラグメントを、第２レベル・キャッ
シュ２３から読み出して第１レベル・キャッシュ２４に
書き込むことができるようにするために、ラインＱが第
２レベル・キャッシュ２３に書き込まれるのを待つこと
が不要になる。多数のシステムでは、バイパス経路のた
めに、追加データ経路論理機構が必要になる可能性があ
る。しかし、本発明の好ましい実施例では、キャッシュ
制御論理機構２２が、第１レベル・キャッシュ２４と第
２レベル・キャッシュ２３の両方及び又はメイン・メモ
リ２５のインタフェースとして働き、追加データ経路論
理機構を不要にする。
【００３７】上述の方法に対する追加改良では、キャッ
シュ制御装置２２は、ラインＡが上書きされることによ
って無効化された第１レベル・キャッシュ・エントリを
記憶することができる。メイン・メモリ２５からライン
Ｑが導入されると、４ワード・フラグメントが、第１レ
ベル・キャッシュ２４の第１レベル・キャッシュ・エン
トリ７１および第１レベル・キャッシュ・エントリ７４
に書き込まれる。この結果を図９に示す。この改良の利
点は、ラインＱの第４の４ワード・フラグメントへの以
後のアクセスが第１レベル・キャッシュ２４でヒットす
ることである。ラインＱの第２または第３の４ワード・
フラグメントへの以後のアクセスでは依然として、第２
レベル・キャッシュから第１レベル・キャッシュへの移
動が必要である。
シュ制御装置２２は、ラインＡが上書きされることによ
って無効化された第１レベル・キャッシュ・エントリを
記憶することができる。メイン・メモリ２５からライン
Ｑが導入されると、４ワード・フラグメントが、第１レ
ベル・キャッシュ２４の第１レベル・キャッシュ・エン
トリ７１および第１レベル・キャッシュ・エントリ７４
に書き込まれる。この結果を図９に示す。この改良の利
点は、ラインＱの第４の４ワード・フラグメントへの以
後のアクセスが第１レベル・キャッシュ２４でヒットす
ることである。ラインＱの第２または第３の４ワード・
フラグメントへの以後のアクセスでは依然として、第２
レベル・キャッシュから第１レベル・キャッシュへの移
動が必要である。
【００３８】本願発明の好ましい実施例では、上述の方
法が再び改良される。この場合、どの第１レベル・キャ
ッシュ・フラグメントがラインＡフラグメントによって
無効化されたか記憶されるだけでなく、すでに他の理由
で無効化されている可能性がある関連する第１レベル・
キャッシュ・エントリに関する検査も行われる。メイン
・メモリ２５からラインＱが導入されると、ラインＱの
できるだけ多くの４ワード・フラグメントが第１レベル
・キャッシュ２４に書き込まれる。この結果は、図１０
で分かる。この「ブートレグ第１レベル・キャッシュ埋
込み(bootleg first level cache fill)」は、図１に示
した本願発明のシステム構成によって実現可能になる。
メイン・メモリ２５から第２レベル・キャッシュ２３に
書き込まれるデータがキャッシュ制御論理機構２２を通
過するため、データ経路ハードウェアを追加せずにこの
好ましい方法を実施することができる。
法が再び改良される。この場合、どの第１レベル・キャ
ッシュ・フラグメントがラインＡフラグメントによって
無効化されたか記憶されるだけでなく、すでに他の理由
で無効化されている可能性がある関連する第１レベル・
キャッシュ・エントリに関する検査も行われる。メイン
・メモリ２５からラインＱが導入されると、ラインＱの
できるだけ多くの４ワード・フラグメントが第１レベル
・キャッシュ２４に書き込まれる。この結果は、図１０
で分かる。この「ブートレグ第１レベル・キャッシュ埋
込み(bootleg first level cache fill)」は、図１に示
した本願発明のシステム構成によって実現可能になる。
メイン・メモリ２５から第２レベル・キャッシュ２３に
書き込まれるデータがキャッシュ制御論理機構２２を通
過するため、データ経路ハードウェアを追加せずにこの
好ましい方法を実施することができる。
【００３９】図１１は、本願発明の好ましい実施例によ
る方法の動作を要約したものである。この方法は、埋め
込まれている位置が、要求されたものではない場合で
も、必要に応じて第１レベル・キャッシュ・エントリを
埋め込むことを含む。方法ステップ８１で、通常の第１
レベル・キャッシュ・ミスが発生していて、第２レベル
・キャッシュ２３が検査され、そして第２レベル・キャ
ッシュ２３でもミスが発生し、メイン・メモリ２５の参
照が開始される。方法ステップ８２で、メモリからの新
しいデータ・ラインが要求される。
る方法の動作を要約したものである。この方法は、埋め
込まれている位置が、要求されたものではない場合で
も、必要に応じて第１レベル・キャッシュ・エントリを
埋め込むことを含む。方法ステップ８１で、通常の第１
レベル・キャッシュ・ミスが発生していて、第２レベル
・キャッシュ２３が検査され、そして第２レベル・キャ
ッシュ２３でもミスが発生し、メイン・メモリ２５の参
照が開始される。方法ステップ８２で、メモリからの新
しいデータ・ラインが要求される。
【００４０】方法ステップ８３で、新しいメモリ・デー
タを待つ間に、様々な動作が実行され、必要な第１レベ
ル・キャッシュ・エントリが無効化されて第１レベル・
キャッシュで空間が設けられる。第１レベル犠牲キャッ
シュ・ラインがダーティである場合、データは第２レベ
ル・キャッシュに書き直される。必要な第２レベル・キ
ャッシュ・エントリと、第２レベル犠牲キャッシュ・ラ
インのフラグメントを含む第１レベル・キャッシュ・エ
ントリも無効化され、第２レベル・キャッシュで空間が
設けられる。第２レベル犠牲キャッシュ・ラインの一部
がダーティである場合、データはメモリに書き直され
る。また、新しいメモリ・データによってマップされる
無効な第１レベル・キャッシュ・エントリはすべて識別
される。
タを待つ間に、様々な動作が実行され、必要な第１レベ
ル・キャッシュ・エントリが無効化されて第１レベル・
キャッシュで空間が設けられる。第１レベル犠牲キャッ
シュ・ラインがダーティである場合、データは第２レベ
ル・キャッシュに書き直される。必要な第２レベル・キ
ャッシュ・エントリと、第２レベル犠牲キャッシュ・ラ
インのフラグメントを含む第１レベル・キャッシュ・エ
ントリも無効化され、第２レベル・キャッシュで空間が
設けられる。第２レベル犠牲キャッシュ・ラインの一部
がダーティである場合、データはメモリに書き直され
る。また、新しいメモリ・データによってマップされる
無効な第１レベル・キャッシュ・エントリはすべて識別
される。
【００４１】方法ステップ８４で、メモリからの新しい
データ・ラインが第２レベル・キャッシュに書き込まれ
る間、データ・ラインのフラグメントは、上記ステップ
で判定された利用可能な第１レベル・キャッシュエント
リのそれぞれに書き込まれる。この方法を使用すると、
長い時間にわたって無効なままである第１レベル・キャ
ッシュ・エントリはほとんどなくなる。最大３つの余分
の第１レベル・キャッシュ・エントリを余分のペナルテ
ィなしで埋め込むことができる。
データ・ラインが第２レベル・キャッシュに書き込まれ
る間、データ・ラインのフラグメントは、上記ステップ
で判定された利用可能な第１レベル・キャッシュエント
リのそれぞれに書き込まれる。この方法を使用すると、
長い時間にわたって無効なままである第１レベル・キャ
ッシュ・エントリはほとんどなくなる。最大３つの余分
の第１レベル・キャッシュ・エントリを余分のペナルテ
ィなしで埋め込むことができる。
【００４２】以上で説明を終了するが、本願発明には、
例として次のような実施態様が含まれる。
例として次のような実施態様が含まれる。
【００４３】（イ）プロセッサ（２１）と、メイン・メ
モリ（２５）と、第２レベルキャッシュ内のデータ・ラ
インのデータ・ライン・フラグメントを含む第１レベル
・キャッシュ（２４）と、データ・ラインを含む前記第
２レベル・キャッシュ（２３）とを含む計算機システム
において、プロセッサ（２１）によるキャッシュ参照の
結果、第１レベル・キャッシュ（２４）のミスおよび第
２レベル・キャッシュ（２３）のミスが発生したときに
実行される方法であって、（ａ）新しいデータ・ライン
をメイン・メモリ（２５）から取り出すステップと、
（ｂ）ステップ（ａ）と同時に、第１レベル・キャッシ
ュ（２４）中のどのエントリが無効であるかを識別する
ステップと、（ｃ）新しいデータ・ラインがメイン・メ
モリ（２５）から取り出されたとき、新しいデータ・ラ
インから得たできるだけ多くのデータ・ライン・フラグ
メントを第１レベル・キャッシュ（２４）中の無効なエ
ントリに入れるステップとを含むことを特徴とする新し
いワード・フラグメントの書き込み方法。
モリ（２５）と、第２レベルキャッシュ内のデータ・ラ
インのデータ・ライン・フラグメントを含む第１レベル
・キャッシュ（２４）と、データ・ラインを含む前記第
２レベル・キャッシュ（２３）とを含む計算機システム
において、プロセッサ（２１）によるキャッシュ参照の
結果、第１レベル・キャッシュ（２４）のミスおよび第
２レベル・キャッシュ（２３）のミスが発生したときに
実行される方法であって、（ａ）新しいデータ・ライン
をメイン・メモリ（２５）から取り出すステップと、
（ｂ）ステップ（ａ）と同時に、第１レベル・キャッシ
ュ（２４）中のどのエントリが無効であるかを識別する
ステップと、（ｃ）新しいデータ・ラインがメイン・メ
モリ（２５）から取り出されたとき、新しいデータ・ラ
インから得たできるだけ多くのデータ・ライン・フラグ
メントを第１レベル・キャッシュ（２４）中の無効なエ
ントリに入れるステップとを含むことを特徴とする新し
いワード・フラグメントの書き込み方法。
【００４４】（ロ）上記ステップ（ｃ）と同時に、新し
いデータ・ラインが第２レベル・キャッシュ（２３）に
入れられ、第２レベル・キャッシュ（２３）内の第２レ
ベル犠牲キャッシュ・ラインと入れ換えるステップを更
に含むことを特徴とする上記（イ）に記載の方法。
いデータ・ラインが第２レベル・キャッシュ（２３）に
入れられ、第２レベル・キャッシュ（２３）内の第２レ
ベル犠牲キャッシュ・ラインと入れ換えるステップを更
に含むことを特徴とする上記（イ）に記載の方法。
【００４５】（ハ）上記ステップ（ｂ）で、無効とマー
ク付けされた第１レベル・キャッシュ（２４）のエント
リと、第２レベル・キャッシュ（２３）内の第２レベル
犠牲キャッシュ・ラインから得たキャッシュ・ライン・
フラグメントを含む第１レベル・キャッシュ（２４）内
のエントリとが、無効なエントリに含まれることを特徴
とする上記（イ）に記載の方法。
ク付けされた第１レベル・キャッシュ（２４）のエント
リと、第２レベル・キャッシュ（２３）内の第２レベル
犠牲キャッシュ・ラインから得たキャッシュ・ライン・
フラグメントを含む第１レベル・キャッシュ（２４）内
のエントリとが、無効なエントリに含まれることを特徴
とする上記（イ）に記載の方法。
【００４６】（ニ）各第２レベル・キャッシュ（２３）
ラインが、１６個のワードを含み、各第１レベル・キャ
ッシュ（２４）ライン・フラグメントが、４つのワード
を含むことを特徴とする上記（イ）に記載の方法。
ラインが、１６個のワードを含み、各第１レベル・キャ
ッシュ（２４）ライン・フラグメントが、４つのワード
を含むことを特徴とする上記（イ）に記載の方法。
【００４７】（ホ）計算機システムにおいて、プロセッ
サ（２１）と、メイン・メモリ（２５）と、第２レベル
・キャッシュ（２３）内のデータ・ラインのデータ・ラ
イン・フラグメントを含む第１レベル・キャッシュ（２
４）と、データ・ラインを含む前記第２レベル・キャッ
シュ（２３）と、プロセッサ（２１）、メイン・メモリ
（２５）、第１レベル・キャッシュ（２４）、および第
２レベル・キャッシュ（２３）に結合されたキャッシュ
制御装置（２２）とを備え、キャッシュ制御装置（２
２）が、第１レベル・キャッシュ（２４）のミスおよび
第２レベル・キャッシュ（２３）のミスが、プロセッサ
（２１）によるキャッシュ参照の結果に伴って発生した
とき、新しいデータ・ラインをメイン・メモリ（２５）
から取り出す手段と、第１レベル・キャッシュ（２４）
中のどのエントリが無効であるかを識別する手段と、新
しいデータ・ラインがメイン・メモリ（２５）から得ら
れたとき、新しいデータ・ラインから得たできるだけ多
くのデータ・ライン・フラグメントを第１レベル・キャ
ッシュ（２４）中の無効なエントリに入れる手段とを備
えることを特徴とする計算機システム。
サ（２１）と、メイン・メモリ（２５）と、第２レベル
・キャッシュ（２３）内のデータ・ラインのデータ・ラ
イン・フラグメントを含む第１レベル・キャッシュ（２
４）と、データ・ラインを含む前記第２レベル・キャッ
シュ（２３）と、プロセッサ（２１）、メイン・メモリ
（２５）、第１レベル・キャッシュ（２４）、および第
２レベル・キャッシュ（２３）に結合されたキャッシュ
制御装置（２２）とを備え、キャッシュ制御装置（２
２）が、第１レベル・キャッシュ（２４）のミスおよび
第２レベル・キャッシュ（２３）のミスが、プロセッサ
（２１）によるキャッシュ参照の結果に伴って発生した
とき、新しいデータ・ラインをメイン・メモリ（２５）
から取り出す手段と、第１レベル・キャッシュ（２４）
中のどのエントリが無効であるかを識別する手段と、新
しいデータ・ラインがメイン・メモリ（２５）から得ら
れたとき、新しいデータ・ラインから得たできるだけ多
くのデータ・ライン・フラグメントを第１レベル・キャ
ッシュ（２４）中の無効なエントリに入れる手段とを備
えることを特徴とする計算機システム。
【００４８】（ヘ）上記キャッシュ制御装置（２２）が
さらに、新しいデータ・ラインから得たできるだけ多く
のデータ・ライン・フラグメントを第１レベル・キャッ
シュ（２４）中の無効なエントリに入れるのと同時に、
第２レベル・キャッシュ（２３）内の第２レベル犠牲キ
ャッシュ・ラインと入れ換える手段を備えることを特徴
とする上記（ホ）に記載の計算機システム。
さらに、新しいデータ・ラインから得たできるだけ多く
のデータ・ライン・フラグメントを第１レベル・キャッ
シュ（２４）中の無効なエントリに入れるのと同時に、
第２レベル・キャッシュ（２３）内の第２レベル犠牲キ
ャッシュ・ラインと入れ換える手段を備えることを特徴
とする上記（ホ）に記載の計算機システム。
【００４９】（ト）上記識別手段によって識別されるエ
ントリには、無効とマーク付けされた第１レベル・キャ
ッシュ（２４）のエントリと、第２レベル・キャッシュ
（２３）内の第２レベル犠牲キャッシュ・ラインから得
たキャッシュ・ライン・フラグメントを含む第１レベル
・キャッシュ（２４）内のエントリとが含まれることを
特徴とする上記（ホ）に記載の計算機システム。
ントリには、無効とマーク付けされた第１レベル・キャ
ッシュ（２４）のエントリと、第２レベル・キャッシュ
（２３）内の第２レベル犠牲キャッシュ・ラインから得
たキャッシュ・ライン・フラグメントを含む第１レベル
・キャッシュ（２４）内のエントリとが含まれることを
特徴とする上記（ホ）に記載の計算機システム。
【００５０】（チ）各第２レベル・キャッシュ（２３）
ラインが、１６個のワードを含み、各第１レベル・キャ
ッシュ（２４）ライン・フラグメントが、４つのワード
を含むことを特徴とする上記（ホ）に記載の計算機シス
テム。
ラインが、１６個のワードを含み、各第１レベル・キャ
ッシュ（２４）ライン・フラグメントが、４つのワード
を含むことを特徴とする上記（ホ）に記載の計算機シス
テム。
【００５１】（リ）プロセッサ（２１）と、メイン・メ
モリ（２５）と、第２レベルキャッシュ内のデータ・ラ
インのデータ・ライン・フラグメントを含む第１レベル
・キャッシュ（２４）と、データ・ラインを含む前記第
２レベル・キャッシュ（２３）とを含む計算機システム
における新しいワード・フラグメントの書き込み方法に
おいて、（ａ）プロセッサ（２１）がデータ・ワードに
アクセスしようとしたことに応答して、第１レベル・キ
ャッシュ（２４）でそのデータ・ワードを探索するステ
ップと、（ｂ）ステップ（ａ）が実行された結果、第１
レベル・キャッシュ（２４）のミスが発生したとき、第
２レベル・キャッシュ（２３）でデータ・ワードを探索
するステップと、（ｃ）ステップ（ｂ）が実行された結
果、第２レベル・キャッシュ（２３）のミスが発生した
とき、（ｃ．１）データ・ワードを含む新しいデータ・
ラインをメイン・メモリ（２５）から取り出すサブステ
ップと、（ｃ．２）サブステップ（ｃ．１）と同時に、
第１レベル・キャッシュ（２４）中のどのエントリが無
効であるかを識別するサブステップと、（ｃ．３）デー
タ・ワードを含む新しいデータ・ラインがメイン・メモ
リ（２５）から取り出されたとき、新しいデータ・ライ
ンから得たできるだけ多くのデータ・ライン・フラグメ
ントを第１レベル・キャッシュ（２４）中の無効なエン
トリに入れるサブステップとを含むことを特徴とする新
しいワード・フラグメントの書き込み方法。
モリ（２５）と、第２レベルキャッシュ内のデータ・ラ
インのデータ・ライン・フラグメントを含む第１レベル
・キャッシュ（２４）と、データ・ラインを含む前記第
２レベル・キャッシュ（２３）とを含む計算機システム
における新しいワード・フラグメントの書き込み方法に
おいて、（ａ）プロセッサ（２１）がデータ・ワードに
アクセスしようとしたことに応答して、第１レベル・キ
ャッシュ（２４）でそのデータ・ワードを探索するステ
ップと、（ｂ）ステップ（ａ）が実行された結果、第１
レベル・キャッシュ（２４）のミスが発生したとき、第
２レベル・キャッシュ（２３）でデータ・ワードを探索
するステップと、（ｃ）ステップ（ｂ）が実行された結
果、第２レベル・キャッシュ（２３）のミスが発生した
とき、（ｃ．１）データ・ワードを含む新しいデータ・
ラインをメイン・メモリ（２５）から取り出すサブステ
ップと、（ｃ．２）サブステップ（ｃ．１）と同時に、
第１レベル・キャッシュ（２４）中のどのエントリが無
効であるかを識別するサブステップと、（ｃ．３）デー
タ・ワードを含む新しいデータ・ラインがメイン・メモ
リ（２５）から取り出されたとき、新しいデータ・ライ
ンから得たできるだけ多くのデータ・ライン・フラグメ
ントを第１レベル・キャッシュ（２４）中の無効なエン
トリに入れるサブステップとを含むことを特徴とする新
しいワード・フラグメントの書き込み方法。
【００５２】（ヌ）上記サブステップ（ｃ．３）と同時
に、新しいデータ・ラインが第２レベル・キャッシュ
（２３）に入れられ、第２レベル・キャッシュ（２３）
内の第２レベル犠牲キャッシュ・ラインと入れ換えるサ
ブステップを更に含むことを特徴とする上記（リ）に記
載の方法。
に、新しいデータ・ラインが第２レベル・キャッシュ
（２３）に入れられ、第２レベル・キャッシュ（２３）
内の第２レベル犠牲キャッシュ・ラインと入れ換えるサ
ブステップを更に含むことを特徴とする上記（リ）に記
載の方法。
【００５３】（ル）上記サブステップ（ｃ．２）で、無
効とマーク付けされた第１レベル・キャッシュ（２４）
のエントリと、第２レベル・キャッシュ（２３）内の第
２レベル犠牲キャッシュ・ラインから得たキャッシュ・
ライン・フラグメントを含む第１レベル・キャッシュ
（２４）内のエントリとが、無効なエントリに含まれる
ことを特徴とする上記（リ）に記載の方法。
効とマーク付けされた第１レベル・キャッシュ（２４）
のエントリと、第２レベル・キャッシュ（２３）内の第
２レベル犠牲キャッシュ・ラインから得たキャッシュ・
ライン・フラグメントを含む第１レベル・キャッシュ
（２４）内のエントリとが、無効なエントリに含まれる
ことを特徴とする上記（リ）に記載の方法。
【００５４】（ヲ）各第２レベル・キャッシュ（２３）
ラインが、１６個のワードを含み、各第１レベル・キャ
ッシュ（２４）ライン・フラグメントが、４つのワード
を含むことを特徴とする上記（リ）に記載の方法。
ラインが、１６個のワードを含み、各第１レベル・キャ
ッシュ（２４）ライン・フラグメントが、４つのワード
を含むことを特徴とする上記（リ）に記載の方法。
【００５５】前記の議論は、本願発明の典型的な方法お
よび実施例を開示し説明したものに過ぎない。当業者に
は理解されるように、本願発明は、その趣旨または基本
的な特徴から逸脱せずに他の特定の形で実施することが
できる。したがって、本願発明の開示は、特許請求の範
囲に記載された本発明の範囲を例示するものであるが、
制限するものではない。
よび実施例を開示し説明したものに過ぎない。当業者に
は理解されるように、本願発明は、その趣旨または基本
的な特徴から逸脱せずに他の特定の形で実施することが
できる。したがって、本願発明の開示は、特許請求の範
囲に記載された本発明の範囲を例示するものであるが、
制限するものではない。
【００５６】
【発明の効果】以上の説明で明らかなように、本願発明
は、単一のキャッシュ・ミスの処理中に将来のキャッシ
ュ・ミスを処理するようにして、多レベル・キャッシュ
・システムを含むコンピュータ・プロセッサでのメモリ
参照の結果でおきるキャッシュ・ミス・ペナルティを統
計的に減少させることが可能となる。
は、単一のキャッシュ・ミスの処理中に将来のキャッシ
ュ・ミスを処理するようにして、多レベル・キャッシュ
・システムを含むコンピュータ・プロセッサでのメモリ
参照の結果でおきるキャッシュ・ミス・ペナルティを統
計的に減少させることが可能となる。
【図１】本願発明の好ましい実施例による多レベル・キ
ャッシュを含むプロセッサ・システムの概略ブロック図
である。
ャッシュを含むプロセッサ・システムの概略ブロック図
である。
【図２】本願発明の好ましい実施例よるメモリ参照の結
果として発生する、図１に示したプロセッサでのデータ
・フローを示す図である。
果として発生する、図１に示したプロセッサでのデータ
・フローを示す図である。
【図３】本願発明の好ましい実施例よるメモリ参照の結
果として発生する、図１に示したプロセッサでのデータ
・フローを示す図である。
果として発生する、図１に示したプロセッサでのデータ
・フローを示す図である。
【図４】本願発明の好ましい実施例よるメモリ参照の結
果として発生する、図１に示したプロセッサでのデータ
・フローを示す図である。
果として発生する、図１に示したプロセッサでのデータ
・フローを示す図である。
【図５】本願発明の好ましい実施例よるメモリ参照の結
果として発生する、図１に示したプロセッサでのデータ
・フローを示す図である。
果として発生する、図１に示したプロセッサでのデータ
・フローを示す図である。
【図６】本願発明の好ましい実施例よるメモリ参照の結
果として発生する、図１に示したプロセッサでのデータ
・フローを示す図である。
果として発生する、図１に示したプロセッサでのデータ
・フローを示す図である。
【図７】第２レベル・キャッシュでのミスの後の第１レ
ベル・キャッシュの埋込みを処理する様々な方法を示す
図である。
ベル・キャッシュの埋込みを処理する様々な方法を示す
図である。
【図８】第２レベル・キャッシュでのミスの後の第１レ
ベル・キャッシュの埋込みを処理する様々な方法を示す
図である。
ベル・キャッシュの埋込みを処理する様々な方法を示す
図である。
【図９】第２レベル・キャッシュでのミスの後の第１レ
ベル・キャッシュの埋込みを処理する様々な方法を示す
図である。
ベル・キャッシュの埋込みを処理する様々な方法を示す
図である。
【図１０】第２レベル・キャッシュでのミスの後の第１
レベル・キャッシュの埋込みを処理する様々な方法を示
す図である。
レベル・キャッシュの埋込みを処理する様々な方法を示
す図である。
【図１１】本願発明の好ましい実施例よって第２レベル
・キャッシュでのミスの後に第１レベル・キャッシュを
埋める方法を示すフロー・チャートである。
・キャッシュでのミスの後に第１レベル・キャッシュを
埋める方法を示すフロー・チャートである。
２１ 中央演算処理装置（ＣＰＵ） ２２ キャッシュ制御論理機構 ２３ 第２レベル・キャッシュ ２４ 第１レベル・キャッシュ ２５ メイン・メモリ ３１ アドレス線 ３２ 第１レベル・ロード・データ線 ３３ 記憶データ線 ３４ 第２レベル・アドレス線 ３５ 第２レベル・データ出力線 ３６ 第２レベル・データ入力線 ３７ 第１レベル・アドレス線 ３８ 第１レベル・データ出力線 ３９ 第１レベル・データ入力線 ４０ メモリ・データ線
Claims (1)
- 【請求項１】 プロセッサ（２１）と、メイン・メモリ
（２５）と、第２レベルキャッシュ内のデータ・ライン
のデータ・ライン・フラグメントを含む第１レベル・キ
ャッシュ（２４）と、データ・ラインを含む前記第２レ
ベル・キャッシュ（２３）とを含む計算機システムにお
いて、プロセッサ（２１）によるキャッシュ参照の結
果、第１レベル・キャッシュ（２４）のミスおよび第２
レベル・キャッシュ（２３）のミスが発生したときに実
行される方法であって、 （ａ）新しいデータ・ラインをメイン・メモリ（２５）
から取り出すステップと、 （ｂ）ステップ（ａ）と同時に、第１レベル・キャッシ
ュ（２４）中のどのエントリが無効であるかを識別する
ステップと、 （ｃ）新しいデータ・ラインがメイン・メモリ（２５）
から取り出されたとき、新しいデータ・ラインから得た
できるだけ多くのデータ・ライン・フラグメントを第１
レベル・キャッシュ（２４）中の無効なエントリに入れ
るステップとを含むことを特徴とする新しいワード・フ
ラグメントの書き込み方法。
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