JPH08314802A - キャッシュシステム、キャッシュメモリアドレスユニット、およびキャッシュメモリを動作させる方法 - Google Patents

Abstract

(57)【要約】 【課題】 プロセッサ制御から独立にキャッシュへアド
レスを発生する自律的キャッシュメモリアドレスユニッ
トを含むキャッシュアーキテクチャを提供する。 【解決手段】 大量のデータをキャッシュに移入した
り、そこからデータを取除いたりすることを、プログラ
ム実行にそれらのデータやメモリの空きスペースが必要
となる前に行なうために用いることのできるブロックプ
リフェッチおよびライトバック命令が開示される。この
ようにしてプロセッサの立ち往生が回避される。エージ
ング／ライトバッファは、それ自体がキャッシュメモリ
スペースとして用いられ得る、キャッシュから追い出さ
れたもののための一時バッファを提供する。キャッシュ
タグインタリービング方式により、異なるバスによって
与えられるアドレスに対する複数の同時タグ比較が可能
となる。キャッシュメモリデータブロックもまた、イン
タリーブされ得る。

Description

【発明の詳細な説明】

【０００１】

【発明の背景】キャッシュメモリはコンピュータの技術
分野においてはよく知られている。キャッシュメモリと
はコンピュータシステム内でプロセッサとメインメモリ
との間に位置付けられる小型で高速なメモリである。通
常はメインメモリ内にストアされているアドレス、命令
およびデータは、プロセッサがより高速にアクセスを行
なうために一時的にキャッシュ内にストアされてもよ
い。適正に管理されたならば、キャッシュや他の形態の
高速アクセスメモリにより、プロセッサがデータにアク
セスしプログラムを実行するのに必要とする時間を低減
することができる。

【０００２】キャッシュメモリは、一連のアドレスおよ
びそれらアドレスに対応するデータワードをストアする
ための記憶スペースを含む。キャッシュメモリは「ライ
ン」、またはメインメモリからコピーされる連続的なデ
ータの短いシーケンスに編成される。各ラインはアソシ
アティブアドレス「タグ」により識別される。キャッシ
ュアドレスタグは、それらがあるデータのラインをいく
つかのまたはすべてのメインメモリアドレスビットと関
連付けるということにおいて「アソシアティブ」である
といわれている。これにより、キャッシュ内の１つの物
理的な位置を、異なった時間において異なったアドレス
タグビットと関連付けられた数ライン分のデータをスト
アするのに用いることができる。

【０００３】プロセッサがキャッシュを有するシステム
においてメモリアクセス要求を発行すると、要求された
アドレスと関連のデータが既にキャッシュ内に位置付け
られているかどうかを判断するための動作が行なわれ
る。メインメモリにアクセスせずともキャッシュからメ
モリアクセス要求がサービスされ得る場合には、キャッ
シュ「ヒット」が生じる。反対に、要求されるアドレス
と関連のデータが既にキャッシュ内に存在しているわけ
ではなかった場合に「ミス」が生じる。そのようなミス
が起こった場合、要求されたアドレスと関連のデータを
メインメモリからプロセッサへ、および／またはキャッ
シュメモリ内へ転送する動作が必要とされる。この転送
動作は時間の掛かるものであって、プログラムを実行す
る際のプロセッサの実効スピードを低減してしまう。

【０００４】「ヒット」対「ミス」の比率は、キャッシ
ュの有用性を評価する際には重要な性能の判断基準とな
る。キャッシュ管理の方策は、ヒット率を最大限に高め
るため、データ参照の空間および時間的局所性のコンセ
プトを活かしている。データ参照の空間的局所性の原理
は、メモリアドレスＮへのアクセスがあるということは
アドレスＮ＋１がアクセスされる可能性が高くなってい
るということであるという、実行可能プログラムの特性
に対処するものである。データ参照の時間的局所性の原
理とは、比較的短い時間的間隔内においては、同じデー
タが再び使用されがちである、つまりあるプログラムの
実行中、いくつかのメモリアドレスは繰返しアクセスさ
れるという、実行可能プログラムの特性に対処するもの
である。一般的に、キャッシュが最も有用なのは、アプ
リケーションにデータ参照の高度な空間的および時間的
局所性が見られるシステムにおいてである。

【０００５】キャッシュを用いるいくつかの先行技術の
応用では、キャッシュのヒット率はキャッシュサブシス
テムにどのアドレスが参照されそうかのヒントを与える
ためにシステムプログラマにより実行可能コード全体に
わたって計画的に挿入される「プリフェッチ」動作を用
いることによって向上されてきた。プリフェッチ命令は
実行されているプログラムの必要とするデータを予想
し、プロセッサが要求したときにそれらのデータがキャ
ッシュメモリ内に確実に存在するようにすることによっ
て動作する。このようにして、プログラム実行時間はミ
スをサービスするためにプロセッサの動作を立ち往生さ
せなくてもよいため低減される。

【０００６】動作中、プリフェッチ命令はコンピュータ
システムに、プログラム実行のために差し迫って必要に
なるであろう、あるアドレスと関連のデータが、既にキ
ャッシュ内にあるかどうかを照会させる。データがキャ
ッシュ内にあれば、プリフェッチ動作はそれ以上動か
ず、プログラムの実行は続行される。しかしながら、デ
ータがキャッシュ内に存在しなかった場合、プリフェッ
チ命令はコンピュータシステムにそのアドレスと関連の
データをメインメモリから引出させ、それをキャッシュ
内に位置付けさせる。先行技術では、プリフェッチ命令
はメインメモリからキャッシュへのデータの転送を一度
に１ラインずつ行なうために用いられてきた。

【０００７】プリフェッチ命令を用いるいくつかの先行
技術のキャッシュシステムには、転送キューを用いるも
のもある。プリフェッチ命令が実行され、データが既に
キャッシュ内にあるわけではないと判断された場合、抜
けているデータのアドレスは転送キューに入れられ、こ
れはキャッシュコントローラによりアクセスされて、プ
ロセッサがかかわる必要なしにメインメモリからキャッ
シュへのデータの転送が行なわれる。このようにして、
プリフェッチ転送がプロセッサを占領してプログラム実
行を遅延させることはなくなる。

【０００８】データがメインメモリからキャッシュメモ
リへ引出されるとき、古いエントリを外へ出すことによ
って新しいエントリのために空きを作らなければならな
い。先行技術では、キャッシュユニットは「犠牲キャッ
シュ」を用いてキャッシュメモリから追い出されたエン
トリがメインメモリにライトバックされるか上書きされ
るかする前にそれらをバッファ処理している。これらの
犠牲キャッシュをキャッシュメモリスペースとして十分
活用するため、先行技術のキャッシュユニットは要求さ
れたデータが犠牲キャッシュ内にあるかどうか判断する
ため犠牲キャッシュの個別の探索を行なっている。デー
タがその中にあれば、そのデータはプロセッサにより検
索できるようになる前に１次キャッシュメモリ内に戻す
ように交換しなければならない。これらの動作はすべて
時間の掛かるものであり、キャッシュの効率を妨げ得る
ものである。先行技術のキャッシュはまた、書込バッフ
ァも用いている。

【０００９】先行技術におけるキャッシュのもう１つの
問題点は、２つの異なる動作に関してキャッシュアドレ
スタグを同時に探索することに対処するという要求であ
る。たとえば、プロセッサが１つのアドレスに対するキ
ャッシュメモリアクセスを要求する一方で、キャッシュ
コントローラがプリフェッチ動作に関連してキャッシュ
メモリを探索してもよい。先行技術のシステムはデュア
ルポートのメモリセルによってこのニーズに答えてい
る。デュアルポートメモリにおける問題点は、これがト
ランジスタの割当てとチップ面積の面から極めて高価で
あるということである。

【００１０】

【発明の概要】本発明に従い、新規なキャッシュアーキ
テクチャおよびそれを用いる方法が開示される。本発明
の特徴は、新規であると考えられるすべての要素を含む
単一のキャッシュシステムを参照して説明される。しか
しながら、当業者は他の特徴の採用を必要とすることな
くこの新規な特徴のいずれのものをも採用することがで
きるということを認識するであろう。本発明のキャッシ
ュアーキテクチャは、プロセッサとキャッシュとの間の
アドレスインタフェースにおける数多くの局面を管理す
る、プロセッサとは別個になったキャッシュメモリアド
レスユニットを利用する。この自律的アドレスユニット
はそれをキャッシュユニットのさまざまなアドレス部分
に接続するそれ自体の独立バスを有しているので、プロ
セッサ−キャッシュアドレスバスを使用する必要なしに
キャッシュが必要とするアドレススヌープ動作および他
の動作をサポートすることができる。

【００１１】本発明の他の局面は、キャッシュにデータ
をプリフェッチすることに対処するものである。先行技
術において用いられる単一ラインプリフェッチは、実行
されているプログラムにある種の特性が見られる場合に
はキャッシュの性能をそれほど高めるものではないかも
しれない。たとえば、モデムから自動車の制御回路まで
さまざまな応用において用いられているデジタル信号プ
ロセッサ（ＤＳＰ）は、少数の命令を大量のデータに対
し繰返し実行することに多くの動作時間を費やす傾向に
ある。これは、ＤＳＰが次のオペランドを検索するため
に繰返し迅速にメモリにアクセスしていることを意味す
る。さらに、ＤＳＰにおけるデータ参照の時間的局所性
は非常に低いという傾向がある。これらの理由のため、
先行技術のＤＳＰは一般にキャッシュを用いていない。
しかしながら、ＤＳＰアプリケーションにおけるデータ
参照の空間的局所性は傾向として極めて高いので、メモ
リからキャッシュへ大量の連続的データをプリフェッチ
することでメインメモリアクセス時間を節約することが
できるだろう。

【００１２】これらの理由により、複数ラインキャッシ
ュプリフェッチ命令が提供されている。メインメモリか
らキャッシュメモリへデータの大きなブロック（複数の
ライン）を移入するため、本発明に従うＮＯＮ−ＢＬＯ
ＣＫＩＮＧ ＬＯＡＤ命令はプロセッサによる差し迫っ
てのアクセスを行なうためにキャッシュメモリ内に移動
されるべきアドレスの範囲を特定する。ＮＯＮ−ＢＬＯ
ＣＫＩＮＧ ＬＯＡＤ命令はキャッシュユニット（また
はプロセッサの制御から独立して動作する何らかの他の
システム要素）に、キャッシュメモリ内をスヌープさ
せ、要求されるアドレスと関連のデータがあるとすれば
そのうちどれが既にキャッシュメモリ内にあるかを調べ
させる。そしてキャッシュユニットはプロセッサの動作
を全く中断させることなくメインメモリから抜けている
データを必要な範囲まで引出すことができる。実行可能
コード全体にわたってそのような命令を計画的に位置付
けることで、システムプログラマはプロセッサによって
要求されそうなデータの大きなブロックが要求のあった
時点で確実にキャッシュ内にあるようにすることができ
る。

【００１３】本発明の他の局面は、複数ラインプリフェ
ッチ命令との関連で有益に用いられ得る新規な転送キュ
ーである。先行技術の転送キューでは、時折メインプロ
グラムの実行がキャッシュのプリフェッチ実行に先立っ
て起こってしまうことがあり得る。これが起こると、あ
る特定のアドレスと関連のデータがメインメモリからキ
ャッシュに引出される前にプログラム実行に当たって用
いるために要求されてしまう。そのとき、キャッシュミ
スが起こり、プロセッサによりメインメモリアクセスが
行なわれなければならない。問題は、その要求されたア
ドレスと関連のデータはもはやキャッシュに転送される
必要がないにもかかわらず、転送キューにはまだその要
求されたアドレスが含まれているということにある。同
様な問題が、先行技術の転送キューが前のプリフェッチ
動作により既に転送キューの中に位置付けられている要
求されたアドレスを受取った場合に生じる。そのような
擬似的で二重のメインメモリアクセスは、キャッシュシ
ステムの効率を遅くするものである。

【００１４】これらの擬似的で二重のメインメモリアク
セスを回避するため、ここに開示されるキャッシュアー
キテクチャで用いられる転送キューはアソシアティブで
ある。転送キューがアソシアティブであることにより、
キャッシュユニットは転送キューの中をスヌープしてど
のアドレスが既にキューに入れられているかを調べるこ
とができる。この特徴を用いて、データに対する二重の
要求が回避でき、もはやプリフェッチされる必要がなく
なったデータに対する要求はキャンセルすることができ
る。

【００１５】新規なＮＯＮ−ＢＬＯＣＫＩＮＧ ＷＲＩ
ＴＥＢＡＣＫ命令も開示される。ＮＯＮ−ＢＬＯＣＫＩ
ＮＧ ＷＲＩＴＥＢＡＣＫ命令は、より新しいデータの
ための空きを作るためキャッシュユニットにキャッシュ
メモリを開放させる。この命令はキャッシュメモリスペ
ースにおける１つまたはそれ以上のラインに対し予想を
行なってライトバックするために用いられ得る。実際に
キャッシュメモリスペースが必要となるときより前にラ
イトバック動作を行なうことによって、この命令はキャ
ッシュ内の空きを開放するためにプロセッサ実行を立ち
往生させる必要性を回避している。

【００１６】このキャッシュアーキテクチャの別の特徴
は、キャッシュメモリから追い出されたものがメインメ
モリにライトバックされる前に、これらをバッファ処理
するために用いられるエージング／ライトバッファであ
る。キャッシュメモリからエントリが追い出されるにつ
れ、それらはエージング／ライトバッファに運ばれ、
（必要であれば）メインメモリにライトバックできるよ
うなるまでそこに留まり、その後より新しい追い出され
たものによって上書きされる。エージング／ライトバッ
ファは完全にアソシアティブなので、ロードまたはプリ
フェッチ動作中に１次キャッシュメモリと同時に探索す
ることができ、それにより、キャッシュメモリの実効サ
イズが拡張されている。エージング／ライトバッファの
完全なアソシアティビティはまた、これがキャッシュメ
モリの１次的な部分におけるより低いアソシアティビテ
ィ（すなわちダイレクトマッピングまたはツーウェイセ
ットアソシアティビティ）のバランスを取るという点に
おいてキャッシュダイナミクスにとって有益なものでも
ある。このようにして、キャッシュの全体的なヒット率
を向上させることができる。最後に、エージング／ライ
トバッファにおけるあるエントリが新しくキャッシュメ
モリから追い出されたもののために空きを作るべく上書
きされなければならなくなった場合、このキャッシュア
ーキテクチャはどのエントリを上書きすべきか判断する
ためのメカニズムを提供し、これによりまだ潜在的に有
用性のあるエントリを強制的に上書きしてしまうことが
なくなる。

【００１７】本発明のキャッシュアーキテクチャの他の
局面は、キャッシュメモリエントリのためにインタリー
ブされたアドレスタグを用いることである。本発明に従
い、キャッシュアドレスタグに対する複数の同時探索
は、これらのタグをタグブロックに分割することにより
対処され得る。複数のアドレスに対する同時探索は、複
数のアドレスソースをタグブロックのそれぞれ異なった
１つに選択的に経路付けするように、複数個のマルチプ
レクサを制御することによって達成される。このように
して、キャッシュ動作のスループット率を高めることが
できる。ＣＰＵおよびスヌープにより同じブロックがア
クセスされた場合に、アドレスを比較し、それらのアド
レスが一致した場合にはＣＰＵを立ち往生させることに
より、厳密なコヒーレンシが強化される。アドレスが一
致しなかった場合、ＣＰＵが優先される。

【００１８】

【好ましい実施例の詳細な説明】本発明の特徴は、以下
の論議を参照すれば十分に理解されるであろう。すべて
の場合において、以下の説明は例示的実施例を参照して
述べられていることを理解されたい。これらの実施例は
特許請求の範囲によって規定されるこの発明の範囲を限
定するものとしては意図されない。ここに記載される特
定的な実施例に対する変形および修正は当業者には明ら
かとなるであろう。

【００１９】図１は、本発明のキャッシュアーキテクチ
ャを利用するコンピュータシステム１０における関連の
特徴を示す包括的なシステム概観図である。マイクロプ
ロセッサ、デジタル信号プロセッサまたは何らかの他の
タイプのプロセッサであってよいプロセッサ１００が、
データオペランドを操作するためにプロセッサ実行ユニ
ット１１０内において命令のシーケンスを実行する。プ
ロセッサ１００により用いられる命令およびデータは、
通常メインメモリ４００内にストアされ、実行中、必要
に応じてプロセッサ１００のプロセッサ制御ユニット１
２０により検索されてもよい。

【００２０】外部データバス５５０および外部アドレス
バス５００が、関連のシステム構成要素のすべてを接続
するものとして示される。コンピュータシステム１０の
通常のノンキャッシュ動作の間、プロセッサ制御ユニッ
ト１２０は外部アドレスバス５００および外部データバ
ス５５０を制御してメインメモリ４００からデータおよ
び命令を読出すか、またはデータおよび命令をメインメ
モリ４００にライトバックする。一実施例に従い、外部
バス５００と５５０はスタティック列ＤＲＡＭメインメ
モリ４００の特徴をサポートするためのバーストモード
アクセスを備えるｉａｐｘ４８６互換バスである。当業
者にはよく知られている、そのようなバスを実現するこ
れ以外の方法は数多くある。

【００２１】プロセッサ１００とメインメモリ４００と
の間にはキャッシュユニット３００が挿入されている。
当業者には知られているように、キャッシュユニット３
００は好ましくはプロセッサ１００とメインメモリ４０
０との間で高速アクセスバッファとして作用する小型で
高速なメモリを含むものである。この開示では「キャッ
シュメモリ」および「メインメモリ」という語で表現さ
れているが、当業者は発明的局面の多くが他のマルチレ
ベルメモリ構造にも等しく応用可能であることを認識す
るであろう。たとえば、そのような構造のいくつかで
は、複数レベルにおけるデータが異なったワード幅（た
とえばオンチップメモリ構造では１ワードにつき８ビッ
トで、オフチップメモリでは１ワードにつき３２ビッ
ト）でストアされる。そのような状況においては、第２
のメモリから第１のメモリへ単一のワードを移入するた
めに複数のアクセスが必要となる。この複数のアクセス
により、たとえ２つのメモリが全く同じ構成要素からな
っていたとしても、第２のメモリへのアクセスの実効ス
ピードは遅くなってしまう。そのようなメモリ構造は一
般に第１の「高帯域幅メモリ」（たとえばキャッシュメ
モリ）と第２の「低帯域幅メモリ」（たとえばメインメ
モリ）とを有するものであるといわれる。

【００２２】図１では、キャッシュユニット３００は命
令およびデータの双方のキャッシングを行なうのに用い
られる単一の構成要素として示されている。このタイプ
のアーキテクチャは、命令およびデータ双方のために用
いられる単一の通信経路がある「プリンストン級」アー
キテクチャと両立するものである。しかしながら、当業
者はこのアーキテクチャの発明的な特徴が、命令および
データのために個別になった平行な経路（およびキャッ
シュ）のある「ハーバード級」マシンにも有利に応用さ
れてもよいことを認識するであろう。

【００２３】キャッシュユニット３００はプロセッサ１
００およびメインメモリ４００と、システム外部アドレ
スバス５００および外部データバス５５０により通信す
る。キャッシュユニット３００はまた、内部アドレスバ
ス６００および内部データバス６５０を介してプロセッ
サ１００と直接通信する。内部アドレスバス６００およ
び内部データバス６５０は、プロセッサ１００とキャッ
シュユニット３００との間での高速な情報の通信を助け
る高速バスである。キャッシュ制御ユニット３１０はキ
ャッシュ動作に必要な制御信号および処理を提供するも
のである。

【００２４】キャッシュメモリアドレスユニット２００
がプロセッサ１００とキャッシュユニット３００との間
に挿入される。キャッシュメモリアドレスユニット２０
０は、プロセッサ１００の関与から独立してアドレス発
生動作を行なうコンピュータシステム１０の１構成要素
である。このようにして、キャッシュメモリアドレスユ
ニット２００は以下に述べるようにキャッシュユニット
３００における新規な機能および特徴の多くをサポート
する。キャッシュメモリアドレスユニット２００は、、
命令およびベースアドレスレジスタバス８００を介して
プロセッサ１００と通信し、かつ専用アドレスバス７０
０を介してキャッシュユニット３００と通信する。ＣＭ
ＡＵ制御ライン９００は、キャッシュユニット３００か
らキャッシュメモリアドレスユニット２００へ送られる
べき制御情報のための経路を提供する。この実施例では
キャッシュメモリアドレスユニット２００はキャッシュ
ユニット３００とは別個になって示されているが、これ
らの要素は代替的に統合されてもなお本発明の機能を果
たすであろう。

【００２５】ここで図２を参照して、キャッシュユニッ
ト３００のアーキテクチャおよび機能をより詳細に説明
する。図２には外部アドレスバス５００と外部データバ
ス５５０とが示されており、それらのプロセッサ１００
およびメインメモリ４００へのそれぞれの接続は図１に
示される。同様に、内部アドレスバス６００および内部
データバス６５０が図２に示されており、それらのプロ
セッサ１００へのそれぞれの接続は図１に示される。専
用アドレスバス７００が図２に示され、そのキャッシュ
メモリアドレスユニット２００への接続は図１に示され
る。

【００２６】キャッシュユニット３００は、キャッシュ
メモリ３２０と、エージング／ライトバッファ３４０
と、オーバライトプライオリタイザ３５０と、転送キュ
ー３６０とを含む。キャッシュメモリ３２０は、「数ラ
イン分」ものデータをストアする能力のある複数個のメ
モリモジュール３２９を含む。一実施例に従い、１ライ
ン分のデータとは１６バイトのデータである。キャッシ
ュメモリ３２０はまた、キャッシュメモリ３２０内にス
トアされるデータの仮想アドレスの一部を特定する複数
個のキャッシュタグ３２１を含む。１つの実施例では、
キャッシュメモリ３２０にはダイレクトマッピングされ
た、またはツーウェイセットアソシアティブのワードが
８キロバイト含まれている。別の実施例では、８キロバ
イトデータキャッシュが４キロバイト命令キャッシュと
並列に用いられている。

【００２７】１つの実施例に従えば、キャッシュメモリ
３２０における各タグ３２１は複数のデータワードを識
別する。これはタグ３２１の長さをコンピュータシステ
ム１０内で用いられる標準的アドレスの全長より短くす
ることによりなし遂げられる。たとえば、標準アドレス
における下位ビットをタグ３２１から除外し、これによ
りタグ３２１により識別される一意的なデータワードの
数を大きくしてもよい。この方式は「セットアソシアテ
ィビティ」として知られており、キャッシュアーキテク
チャではよく用いられるものである。

【００２８】動作の際、プロセッサ１００はプログラム
として知られる命令のシーケンスを実行し、これにより
プロセッサ１００はメモリから選択的にデータを検索し
操作して、次にデータをメモリにライトバックするか、
またはこのデータで他の機能を行なう。ある命令の実行
がプロセッサ１００にメモリからデータを引出すよう要
求した場合、データ要求がプロセッサ１００からキャッ
シュユニット３００へ送り出され、引出されるべきデー
タのアドレスを特定する。このアドレスは内部アドレス
バス６００によってキャッシュユニット３００に伝えら
れる。キャッシュユニット３００によりアドレスが受取
られると、キャッシュメモリ３２０のメモリモジュール
３２９の１つに既に要求されたアドレスと関連のデータ
がストアされているかどうかを判断するためにタグ３２
１がスヌープされる。データがメモリモジュール３２９
内にあれば、キャッシュユニット３００はそのデータを
キャッシュメモリ３２０から引出し、それらを内部デー
タバス６５０上に位置付け、ここからこれらのデータは
プロセッサ１００によりアクセスされ得る。この動作は
部分的には転送イネーブルメカニズム３８４を制御する
ことによってなし遂げられる。

【００２９】一方、要求されたアドレスと関連のデータ
がキャッシュメモリ３２０のメモリモジュール３２９内
に存在しなかった場合、データはメインメモリ４００か
ら検索されなければならない。この検索は部分的には要
求されたアドレスを内部アドレスバス６００から外部ア
ドレスバス５００へ転送できるようにする転送イネーブ
ルメカニズム３８１を制御することによりなし遂げられ
るものであって、この外部アドレスバス５００において
アドレスはメインメモリ４００によりアクセスされ得
る。その後メインメモリ４００は要求されたアドレスと
関連のデータを検索し、これらを外部データバス５５０
上に位置付ける。ここから、要求されたアドレスと関連
のデータはプロセッサ１００により検索され、そのプロ
グラムの実行において用いられる。データは転送イネー
ブルメカニズム３８８によりキャッシュユニット３００
から引出されてキャッシュメモリ３２０内にストアする
こともできる。

【００３０】当業者は本発明を実施するためのマルチレ
ベルメモリ階層を動作させるさまざまな他のやり方があ
るということを認識するであろう。

【００３１】上述のように、キャッシュシステムのヒッ
ト率は重要な性能の判断基準である。本発明に従いヒッ
ト率を最大限にするためには、プロセッサ１００のプロ
グラマは新規なマルチラインキャッシュプリフェッチ命
令を利用することができる。プログラマは、プロセッサ
１００がそのプログラムされた機能を実行するに当たり
そのプロセッサ１００に必要なデータを予想することが
できる。この情報で、プログラマは計画的にマルチライ
ンキャッシュプリフェッチ命令を実行可能プログラムに
位置付け、それによりキャッシュユニット３００にプロ
セッサ１００が差し当たって要求するであろうデータを
キャッシュメモリ３２０内へプリフェッチさせることが
できる。

【００３２】そのようなマルチラインキャッシュプリフ
ェッチ命令は「ＮＯＮ−ＢＬＯＣＫＩＮＧ ＬＯＡＤ」
命令と称することができる。これはデータの有無をテス
トし、プロセッサ１００において実行されているプログ
ラムの実行を中断させるまたは「ブロック」することな
くメモリ転送を要求するものだからである。このノンブ
ロッキング能力は、プロセッサがキャッシュミスの際に
実行を続行できるようにすることによってさらに活かさ
れる。ミスの後に実行されるこれらの命令は「推論的に
実行」されたものであるといわれる。それらの実行はキ
ャッシュミスにより除外が起こった場合には無効化され
なければならないからである。

【００３３】ここでは「プログラマ」または「システム
プログラマ」という語が用いられているが、人間のプロ
グラマに限定することが意図されているわけではない。
プロセッサプログラムにＮＯＮ−ＢＬＯＣＫＩＮＧ Ｌ
ＯＡＤ命令を計画的に挿入するにはオートメーション化
されたプログラミングが用いられてもよい。たとえば、
機械読出可能な命令を実行可能なコードに挿入するのに
高級言語コンパイラを用いてもよい。

【００３４】図３（Ａ）および３（Ｂ）は、本発明に従
いマルチラインキャッシュプリフェッチ動作をなし遂げ
るためにプロセッサ１００において実行され得る、例示
的ＮＯＮ−ＢＬＯＣＫＩＮＧ ＬＯＡＤ命令フォーマッ
トを示す。図３（Ａ）に示されるフォーマットに従い、
命令はオペレーションコード（たとえば１６ビット）
と、アドレスレジスタにより間接的に特定されるオフセ
ット（たとえば８ビット）と、ベースアドレスが特定さ
れるレジスタを識別するベースアドレスレジスタフィー
ルド（たとえば８ビット）とを含む。図３（Ｂ）に示す
フォーマットに従い、命令はオペレーションコード（た
とえば１６ビット）と、即値オフセット（たとえば８ビ
ット）と、ベースアドレスレジスタフィールド（たとえ
ば８ビット）とを含む。どちらのフォーマットに従って
も、プリフェッチされるべきアドレスの範囲は、ベース
アドレスとオフセットとの組合せによって特定される。
オフセットは正または負の方向に特定することができ
る。

【００３５】動作の際、ＮＯＮ−ＢＬＯＣＫＩＮＧ Ｌ
ＯＡＤ命令は図４に示されるフローチャートに従い、プ
ロセッサ実行ユニット１１０によって実行される。この
フローチャートは事実上この命令実行に応答して行なわ
れるさまざまな作用を表しており、これらの作用は部分
的にプロセッサ制御ユニット１２０の制御論理と、キャ
ッシュメモリアドレスユニット２００およびキャッシュ
ユニット３００の制御論理とにより制御されている。こ
の制御論理はマイクロコードＲＯＭおよびマイクロシー
ケンサ、ステートマシン、プログラマブル論理アレイ、
論理ゲートなど従来の構成のものであってもよい。構成
の１つの形態では、たとえばキャッシュユニット３００
は別個になった制御ユニット３１０を含み、これはたと
えばマイクロ制御された制御ユニットまたはステートマ
シンである。

【００３６】プロセッサ１００がＮＯＮ−ＢＬＯＣＫＩ
ＮＧ ＬＯＡＤ命令に遭遇すると（ボックス２１０）、
これはメモリにおける特定された複数のラインをキャッ
シュメモリ３２０へ転送させるロード命令をキャッシュ
メモリアドレスユニット２００に出すことによって応答
する（ボックス２１１）。キャッシュメモリアドレスユ
ニット２００はこの命令を命令およびベースアドレスレ
ジスタバス８００を経由して受取る。応じて、キャッシ
ュメモリアドレスユニット２００は命令オペレーション
コードをデコードし、要求されたアドレスを連続的に発
生し、これらのアドレスを一度に１つずつ専用バス７０
０を介してキャッシュユニット３００に与える（ボック
ス２１２および２１５）。要求された各アドレスについ
て、キャッシュユニット３００はキャッシュメモリ３２
０におけるタグ３２１をスヌープし、要求されたデータ
が既にキャッシュメモリ３２０内に存在するかどうかを
判断する（ボックス２１３）。後に述べるように、キャ
ッシュユニット３００はまた、同時にエージング／ライ
トバッファ３４０をスヌープすることもできる。このス
ヌープによって要求されたアドレスと関連のデータが既
にキャッシュメモリ３２０またはエージング／ライトバ
ッファ３４０内に存在することが示された場合、キャッ
シュユニット３００はそのアドレスに関してはそれ以上
何もしない。この時点で、キャッシュメモリアドレスユ
ニット２００は、特定された範囲において、もしあれば
（ボックス２１４）次のアドレスを発生し（ボックス２
１５）、さもなければそのＮＯＮ−ＢＬＯＣＫＩＮＧ
ＬＯＡＤに対する動作を終了する（ボックス２１６）。

【００３７】その一方で、要求されたデータが既にキャ
ッシュメモリ３２０内にあるわけではなかった場合、キ
ャッシュユニット３００はこれを検出して抜けているデ
ータのアドレスを転送キュー３６０内に置くことにより
応答する（ボックス２１８）。後に説明するように、キ
ャッシュユニット３００は転送キュー３６０のもスヌー
プして、要求されるアドレスが既にプリフェッチされる
ためにキューに入っているかどうか調べる（ボックス２
１７）。もし入っていれば、そのアドレスを転送キュー
３６０の中に再び入れる必要はない。ＣＭＡＵ制御ライ
ン９００が、ハンドシェーキングおよび／または転送キ
ュー３６０が一杯であることをキャッシュメモリアドレ
スユニット２００に示すためにキャッシュユニット３０
０により用いられ得る。転送キュー３６０が一杯である
と、キャッシュメモリアドレスユニット２００は全ての
未決定のプリフェッチ動作をバッファ処理するか、また
は単に無視してもよい。

【００３８】図４に示されるように、アドレスを発生
し、キャッシュメモリをスヌープし、これに応じて応答
するプロセスは、キャッシュメモリアドレスユニット２
００がＮＯＮ−ＢＬＯＣＫＩＮＧ ＬＯＡＤ命令により
特定された範囲内の最後のアドレスを発生してしまうま
で繰返し続けられる（ボックス２１４）。その時点で
（ボックス２１６）、キャッシュメモリアドレスユニッ
トは次の未決定のＮＯＮ−ＢＬＯＣＫＩＮＧ ＬＯＡＤ
またはＮＯＮ−ＢＬＯＣＫＩＮＧ ＷＲＩＴＥＢＡＣＫ
命令の実行を始めることができる。キャッシュメモリア
ドレスユニット２００は好ましくはプロセッサ１００に
よりそれに送られる複数の未決定のＮＯＮ−ＢＬＯＣＫ
ＩＮＧ ＬＯＡＤまたはＮＯＮ−ＢＬＯＣＫＩＮＧ Ｗ
ＲＩＴＥＢＡＣＫ命令をバッファ処理することができ
る。そうすれば、プロセッサ１００はただ単にキャッシ
ュメモリアドレスユニット２００が使用中であるという
だけの理由でその動作を立ち往生させる必要がなくな
る。

【００３９】ここで一旦図２に戻って、転送キュー３６
０の付加的な機能を説明する。アドレスが転送キュー３
６０内に位置付けられた後、次にキャッシュユニット３
００が転送キュー３６０内のアドレスを転送制御メカニ
ズム３８３を介して外部アドレスバス５００上に置かれ
るようにし、抜けているデータがプロセッサの関与なし
にキャッシュメモリ内に引出されるメインメモリアクセ
スを調整する。このようにして、プロセッサ１００によ
り要求されるデータがメインメモリ４００にアクセスす
ることなくキャッシュメモリ３２０から引出され得る可
能性は増大し、メモリアクセス時間はこれにより最小限
になる。

【００４０】図５は転送キュー３６０の例示的な実施例
を示す。転送キュー３６０は上述の態様でメインメモリ
４００から引出されるべき複数個のデータのアドレスを
ストアするための転送アレイ３６１を含む。各アドレス
には有効ビット３６２が関連付けられている。制御ブロ
ック３６３が、転送キュー３６０が一杯であるときに
「フル」信号９００を生成することを含めて転送キュー
３６０のいくつかの機能を管理する。内部アドレスバス
６００および専用アドレスバス７００は双方とも転送ア
レイ３６１にアクセスしてここで説明される特徴を完全
にサポートする。１つの実施例では、転送アレイは、各
々が２２ビットのサイズである８個のアドレスエントリ
を備えるＣＡＭ／ＲＡＭアレイである。

【００４１】転送キュー３６０は好ましくは完全にアソ
シアティブなアドレスキューである。このアソシアティ
ビティにより、いくつかの有益な能力が付加される。特
定的には、転送キュー３６０をアソシアティブにするこ
とによって、キャッシュユニット３００はプリフェッチ
されるべきアドレスの範囲内における各アドレスを求め
て転送キュー３６０をスヌープすることができるように
なる。以前のＮＯＮ−ＢＬＯＣＫＩＮＧ ＬＯＡＤ命令
に応答して、要求されたアドレスが既に転送キュー３６
０内に位置付けられていれば、キャッシュユニット３０
０は要求されたアドレスをキューに入れ直す必要がな
い。転送キュー３６０がアソシアティブであることの別
の利点は、メモリプリフェッチ動作のためにキューに入
れられている要求されたアドレスは、データがキャッシ
ュメモリ３２０内にプリフェッチされ得るようになる前
にそのデータに対する実際のデータ要求をプロセッサ１
００が出してしまった場合（すなわちミスが起こった場
合）、転送キュー３６０から削除することができるとい
うことである。この場合、キャッシュユニット３００は
二重のメインメモリアクセスを回避すべく転送キュー３
６０からの要求されたアドレスを削除する能力を有して
いる。

【００４２】図６はプロセッサ１００におけるロード命
令の実行のフローチャートを示す。プロセッサ１００は
要求されたアドレスを内部アドレスバス６００上に位置
付け（ボックス２２０）、キャッシュユニット３００
に、タグ３２１をスヌープして要求されたアドレスと関
連のデータがキャッシュメモリ３２０またはエージング
／ライトバッファ３４０内に存在するかどうか調べるよ
う促す（ボックス２２１）。データが存在する場合、キ
ャッシュユニット３００はそのデータを内部データバス
６５０を介してプロセッサ１００に送る（ボックス２２
２）。他方で、要求されたアドレスと関連のデータが抜
けている場合、キャッシュユニット３００は即座に要求
されたアドレスをメインメモリ４００から引出すために
外部アドレスバス５００に転送し、それによりメインメ
モリはこのデータをプロセッサ１００に送る（ボックス
２２３および２２４）。同時に、転送キュー３６０は以
前のＮＯＮ−ＢＬＯＣＫＩＮＧ ＬＯＡＤ命令に応答し
て要求されたデータのアドレスが転送キュー３６０内に
入れられているかどうかを判断するためにスヌープされ
る。もし入れられていれば、そのアドレスは転送キュー
３６０から削除される（ボックス２２６）。このように
して、遅いプリフェッチ動作は、それらがもはや必要で
も有用でもなくなった場合には回避され得る。転送キュ
ー３６０をスヌープする動作および不要なアドレス要求
を削除する動作は、タグ３２１をスヌープするのと並行
に実行することもできるし、メインメモリアクセス後に
なし遂げることもできる。これでロード命令についての
動作が終了する（ボックス２２７）。

【００４３】本発明の他の局面に従い、キャッシュメモ
リから、メインメモリ４００を更新するためにＮＯＮ−
ＢＬＯＣＫＩＮＧ ＷＲＩＴＥＢＡＣＫ命令が与えられ
る。ＮＯＮ−ＢＬＯＣＫＩＮＧ ＷＲＩＴＥＢＡＣＫ命
令により、システムプログラマはプログラム全体を通じ
てキャッシュ内のスペースをそのスペースが実際に必要
とされるより前に予想して開放する命令を計画的に挿入
することができる。この動作はプロセッサの制御からは
独立的になし遂げられる。このようにして、プロセッサ
がプログラム実行中にライトバック動作をサービスする
ために立ち往生することはなくなる。動作の１つのモー
ドでは、ＮＯＮ−ＢＬＯＣＫＩＮＧ ＷＲＩＴＥＢＡＣ
Ｋ命令はＮＯＮ−ＢＬＯＣＫＩＮＧ ＬＯＡＤ命令のす
ぐ前に発行されてもよい。こうすれば、キャッシュメモ
リスペースを予想に基づいて開放してから、再び有用な
データで満たすことができるだろう。

【００４４】図７（Ａ）および７（Ｂ）はＮＯＮ−ＢＬ
ＯＣＫＩＮＧ ＷＲＩＴＥＢＡＣＫ命令のための可能な
２つの命令フォーマットを示す。図７（Ａ）に示される
フォーマットは、オペレーションコード（たとえば１６
ビット）と、ベースアドレスが特定されるレジスタを識
別するベースアドレスレジスタフィールド（たとえば８
ビット）と、レジスタ内で特定されるオフセット（たと
えば８ビット）とを含む。図７（Ｂ）に示されるフォー
マットに従えば、命令はオペレーションコード（たとえ
ば１６ビット）と、ベースアドレスレジスタフィールド
（たとえば８ビット）と、即値オフセット（たとえば８
ビット）とを含む。どちらの方法でも、キャッシュメモ
リからメインメモリへライトバックされるべきアドレス
の範囲は特定され得る。オフセットは正または負のどち
らの方向にでも特定され得る。代替的には、ＮＯＮ−Ｂ
ＬＯＣＫＩＮＧ ＷＲＩＴＥＢＡＣＫ命令はライトバッ
クされるべきアドレスを１つだけ特定してもよい。ライ
トバックされるべきデータのグループを特定するには他
にも方法があり、これらは当業者には明らかであろう。

【００４５】動作に当たっては、ＮＯＮ−ＢＬＯＣＫＩ
ＮＧ ＷＲＩＴＥＢＡＣＫ命令は図８に示されるフロー
チャートに従い作用する。プロセッサ１００がＮＯＮ−
ＢＬＯＣＫＩＮＧ ＷＲＩＴＥＢＡＣＫ命令に遭遇する
と（ボックス２３０）、これは命令およびベースアドレ
スレジスタバス８００を介してキャッシュメモリアドレ
スユニット２００へ命令を出す（ボックス２３１）。キ
ャッシュメモリアドレスユニット２００はオペレーショ
ンコードをデコードしてライトバックされるべきアドレ
スの範囲がどのように特定されるかを判断する（ボック
ス２３２）。キャッシュメモリアドレスユニット２００
は次にライトバックされるべきデータのアドレスを連続
的に発生する。アドレスは一度に１つずつ専用アドレス
バス７００を介してキャッシュユニット３００に伝えら
れる。

【００４６】専用アドレスバス７００上に発生される各
アドレスに応答して、キャッシュユニット３００はタグ
３２１をスヌープし、特定されたデータが現在キャッシ
ュメモリ３２０内にストアされているかどうかを判断す
る（ボックス２３３）。特定されたアドレスと関連のデ
ータがキャッシュメモリ３２０内になければ、キャッシ
ュユニット３００はこのアドレスに関してはそれ以上の
動きを起こさない。この時点で、キャッシュメモリアド
レスユニットはもしあれば（ボックス２３４）、特定さ
れた範囲内における次のアドレスを発生し（ボックス２
３５）、なければそのＮＯＮ−ＢＬＯＣＫＩＮＧ ＷＲ
ＩＴＥＢＡＣＫに関する動作を終了させる（ボックス２
３６）。他方で、特定のアドレスがキャッシュメモリ３
２０内に位置付けられており、そのデータがメインメモ
リ４００にライトバックされる必要がある場合、キャッ
シュユニット３００がこれを検出し、要求されたアドレ
スおよび関連のデータをエージング／ライトバッファ３
４０内に入れることによって応答する（ボックス２３
７）。このエージング／ライトバッファ３４０からデー
タは適宜メインメモリ４００にライトバックされる。

【００４７】本発明に従い、エージング／ライトバッフ
ァ３４０は、メインメモリ４００へライトバックされる
前に、キャッシュメモリ３２０から追い出されたキャッ
シュエントリのための一時的バッファとして働く。エー
ジング／ライトバッファ３４０の例示的な実現例の詳細
を図９に示す。エージング／ライトバッファ３４０は２
４ビットのアドレスと関連付けられたデータをストアす
るための３６個のエントリを有する。２０ビットアドレ
スアレイ３４１がデータアレイ３４２にストアされる各
キャッシュラインとアドレスを関連付ける。残りの４つ
のアドレスビットはデータワードおよびその中の特定の
バイトを特定する。有効ビットおよびダーティビット３
４３が各エントリと関連付けられている。オーバライト
プライオリタイザ３５０からのデータは次の上書きされ
るべきエントリを特定するのに必要となるのに応じてエ
ントリと結合される。「ダーティ」エントリは上書きさ
れるようになる前にメモリに書き出されなければならな
い。

【００４８】アドレスアレイ３４１は２０ビット幅の２
ポートＣＡＭアレイであり得る。有効／ダーティビット
３４３は、キャッシュコントローラによってしか利用可
能でないということにおいて「隠し」ビットである。エ
ージング／ライトバッファ３４０においては好ましくは
１つのラインにつき１つの有効ビットと１つのダーティ
ビットとが利用可能である。１つの実施例ではデータア
レイ３４２は１２８ビット幅であり、これは４データワ
ード分の量に相当する。ここで論じられる動作を実行す
るに当たり、アドレスおよびデータバスへの接続が用い
られる。タグ３２１およびアドレスアレイ３４１、なら
びにＲＡＭメモリモジュール３２９およびデータアレイ
３４２間に接続が設けられる。

【００４９】エージング／ライトバッファ３４０はアソ
シアティブメモリなので、ロード命令（通常のもの、ま
たはノンブロッキング）がサービスされているときにキ
ャッシュメモリ３２０と並行してスヌープされ得る。要
求されたアドレスと関連のデータがエージング／ライト
バッファ３４０内にあれば、そのデータは転送制御メカ
ニズム３８６を介して直接エージング／ライトバッファ
３４０から読出すことができる。このようにして、キャ
ッシュメモリ３２０から追い出されたがまだメインメモ
リ４００には上書きまたはライトバックされていないデ
ータがもし必要ならば、まだ引出すことができるだろ
う。このアプローチはまた、先行技術で用いられる「犠
牲キャッシュ」に個別に問合せをして要求されるアドレ
スがそのキャッシュに入れられているかどうかを調べる
必要性を回避する。同様に、読出す前にエントリをキャ
ッシュメモリ３２０にコピーバックする必要がない。

【００５０】エージング／ライトバッファ３４０の好ま
しい特徴は、（キャッシュメモリ３２０のダイレクトマ
ッピングまたはセットアソシアティビティとは反対に）
それが完全にアソシアティブであるということである。
この局面は多くの場合キャッシュユニット３００につい
て総合的なヒット率をより高くすることになるだろう。
なぜなら、そのようなバッファ内に入れられたエントリ
は交換が意図されるもの以外のいかなるデータを上書き
してしまう必要もなく空いているどのメモリ位置にも入
れることができるからである。

【００５１】エージング／ライトバッファ３４０内のス
ペースを管理するにはさまざまな方法がある。たとえ
ば、メモリにおけるいくつかの（たとえば４つの）ライ
ンを常に「クリーン」の状態にしておき、ライトバック
動作をまず行なわなくてもこれらが上書きされてよいよ
うにしておくことが望ましいかもしれない。この場合、
キャッシュコントローラはエージング／ライトバッファ
３４０内のスペースが実際に必要とされる前に「ダーテ
ィ」エントリをメインメモリ４００にライトバックさせ
る。これはたとえば１番最近に用いられた３つの位置を
識別してこれらの位置と関連のデータがダーティであっ
たならばこれらをメインメモリ４００にライトバックす
ることによって行なわれてもよい。

【００５２】（キャッシュメモリ３２０から新しく追い
出されたものがあるので、または将来を見越してライン
を「クリーン」にするため）エージング／ライトバッフ
ァ３４０内のあるエントリを上書きすべきときになる
と、どのエントリを上書きするか判断するためのアルゴ
リズムが必要となる。この目的のためにエージング／ラ
イトバッファ３４０と通信するオーバライトプライオリ
タイザ３５０が設けられる。本発明の一実施例に従い、
オーバライトプライオリタイザはエージング／ライトバ
ッファ３４０内の次に上書きされるべきエントリをラン
ダムに選択するための乱数アルゴリズムを実現する。こ
れはたとえば、リングカウンタまたは他の種類の擬似乱
数ジェネレータによって行なわれる。別の可能な実施例
はファーストイン／ファーストアウトアルゴリズムを実
現する。さらに別の実施例はエージング／ライトバッフ
ァ３４０内の各エントリと関連付けられたバッファ内に
ストアされているタイムスタンプを用いる最新使用（Ｌ
ＲＵ）アルゴリズムを実現する。別の実施例に従い、オ
ーバライトプライオリタイザは、データ構造がだんだん
小さくなっていくセクションに副分割されされる２進ツ
リー構造を用いた擬似ＬＲＵアルゴリズムを実現する。
その場合識別子コードの各ビットが一番最近にアクセス
されたセクションをより特定的に特定するために用いら
れる。使用される方法にかかわりなく、オーバライトプ
ライオリタイザ３５０内にストアされたデータは、周期
的に、たとえばエージング／ライトバッファ３４０から
読出しがサービスされる度に、更新されなければならな
い。最後に、キャッシュメモリ３２０とエージング／ラ
イトバッファ３４０とに関しては、キャッシュのコヒー
レンシの問題がある。これはいくつかの知られている方
法で対処することができる。１つの実施例に従えば、デ
ータは（キャッシュメモリ３２０内にあろうとエージン
グ／ライトバッファ３４０内にあろうと）各キャッシュ
エントリについて維持され、そのエントリが「ダーテ
ィ」であるか、すなわちそれがメインメモリ４００から
キャッシュユニット３００に移入されて以来プロセッサ
１００によって書込みされているかどうかを示す。「ダ
ーティ」なエントリは上書きできるようになる前にメイ
ンメモリ４００にコピーバックされなければならない。
これは図２に示される転送制御メカニズム３８７を通じ
て達成される。「ライトスルー」方式として知られる他
の実施例に従えば、プロセッサ１００により発せられる
すべての書込命令はキャッシュメモリ３２０およびメイ
ンメモリ４００において同時に実行されるため、コピー
バックのステップは必要でない。この実施例では、キャ
ッシュエントリは常にメインメモリエントリと同一であ
るため、「ダーティ」インジケータは不要である。

【００５３】本発明の他の局面に従い、異なる動作との
関連で必要となる複数の要求されたアドレスに対する同
時探索（たとえばプロセッサ１００によるロード命令と
キャッシュメモリアドレスユニット２００によるプリフ
ェッチ動作とに応答しての同時探索）ができるようにす
るためアドレスタグ３２１がインタリーブされる。この
方式は図１０に示される。インタリービングはタグ３２
１をディスクリートなタグブロック３２１ａ〜３２１ｄ
に分割することによってなし遂げられる。タグブロック
３２１ａ〜３２１ｄの各々は、エントリが使用されてい
るかどうかを示す有効ビットおよびコピーバックキャッ
シュのためのダーティビットとともに、後に説明するよ
うに異なった範囲の重複しないアドレススペースに関連
付けられる。タグブロック３２１ａ〜３２１ｄの各々
は、アドレスマルチプレクサ３２３ａ〜３２３ｄの１つ
と関連付けられる。マルチプレクサ３２３ａ〜３２３ｄ
の各々は、キャッシュユニット３００で用いられる３つ
のアドレスバス、すなわち外部アドレスバス５００と、
内部アドレスバス６００と、専用アドレスバス７００と
の各々に接続される。マルチプレクサ３２３ａ〜３２３
ｄは、３つのアドレスのうちどれがタグブロック３２１
ａ〜３２１ｄのうちどれに与えられるかを選択するため
にキャッシュユニット３００における制御論理により動
作させられる。

【００５４】さまざまなアドレスをタグブロック３２１
ａ〜３２１ｄに選択的に経路付けする役割を持つ制御論
理は、衝突を回避し、タグブロック３２１ａ〜３２１ｄ
の各々についてどのアクセス要求が優先されるかを判断
するため、たとえばシステム優先順位に基づき動作す
る。プロセッサ１００がほとんど常に（たとえ同じタグ
ブロック内でスヌープが未決定であったとしても）キャ
ッシュユニット３００にアクセスしていられるようにす
るため、タグブロック３２１ａ〜３２１ｄのうち同一の
タグにアクセスしようとしている２つのアドレスにおけ
るインデックスを比較することができる。アドレスイン
デックスが一致しなければ、これはスヌープによりプロ
セッサ１００がアクセスしている位置が変わっていない
ということを意味しており、プロセッサ１００が優先さ
れ、スヌープは立ち往生される。一方、アドレスインデ
ックスが一致したならば、プロセッサ１００は好ましく
は１クロックの間立ち往生させられ、まずスヌープが
（スヌープ読出であろうとスヌープ書込であろうと）進
行することを許容されて、厳密なコヒーレンシが保証さ
れる。この基本的方式にはさまざまな変形および強化が
可能である。たとえば、同じタグブロック内でスヌープ
アクセスが進行することを許容するため、プロセッサア
クセスが立ち往生させられる回数を追跡するのにカウン
タを用いてもよい。この回数が何らかのしきい値を超え
た場合、プロセッサアクセスが最終的にサービスされ得
るように、制御論理により強制的に次のスヌープアクセ
スを立ち往生させることができる。

【００５５】比較器３２４ａ〜３２４ｄは、キャッシュ
「ヒット」または「ミス」が各ブロックにおいて生じた
かどうかを判断するための比較動作を行なう。この動作
の結果は次にさらなるキャッシュ動作においてキャッシ
ュ制御ユニット３１０により用いられる。各ブロックに
送られるアドレスはまた、タグ３２１の探索と並行して
そこでスヌープを行なうためエージング／ライトバッフ
ァ３４０にも同時に経路付けすることができる。このよ
うにして、安価なメモリセル（たとえばより高価なデュ
アルポートセルよりも標準的な６トランジスタセル）で
複数同時タグアクセスは対処され得る。

【００５６】この、タグ３２１のためのインタリービン
グ方式は単独で実現することもできるし、図１１に示す
ようにデータブロックのさらなるインタリービングと結
合することもできる。タグ部分と、データ部分と、バイ
ト部分とを有する、コンピュータシステム１０のための
２４ビットアドレスフォーマットが示される。バイト部
分には２ビットが含まれる。タグ部分は１つのタグを含
む。データ部分はデータブロック識別子（２ビット）と
データブロックインデックス（７ビット）とを含む。加
えて、タグブロック識別子（２ビット）とタグインデッ
クス（５ビット）とが、データブロック部分のために用
いられる同じビットのうち少なくともいくらかに及んで
インタリーブされる。２ビットのタグ識別子は図１０を
参照して上述したフォーウェイタグインタリーブ方式を
表わす。２ビットタグ識別子における２つのビットの４
通りの組合せの各々が、タグ識別子からなる２４ビット
アドレスをおそらく含むかもしれないタグブロック（図
１０の３２１ａ〜３２１ｂ）のうちそれぞれ１つを識別
する。

【００５７】図１２はこのデュアルインタリービング方
式がどのようにＲＡＭメモリモジュール３２９における
メモリ位置へアドレスをマッピングするかを示す。ＲＡ
Ｍメモリモジュール３２９はタグブロック３２１ａ〜３
２１ｄと同じ態様でデータブロック３２９ａ〜３２９ｄ
に編成される。図示されている各データブロックおよび
タグブロックはその一意的なデータブロック識別子また
はタグブロック識別子によりそれぞれ識別されている。
タグインデックスおよびデータブロックインデックスは
それぞれ各タグブロックまたはデータブロックへのオフ
セットを表わす。２ビットのバイト識別子はデータブロ
ック幅における特定のバイトを特定する。この配列は特
にワード境界上に整列されていないメモリアクセスをサ
ポートするのに有用である。２つの連続するメモリモジ
ュールにアクセスすることができ、その２つにわたるデ
ータを出力することができる。あるアクセスがライン境
界に交差した場合、２つの連続的なタグブロックが各ラ
インに付き１つずつ、アクセスされ得る。

【図面の簡単な説明】

【図１】本発明のキャッシュアーキテクチャを用いるコ
ンピュータシステムの包括的概観図である。

【図２】本発明のキャッシュアーキテクチャのブロック
図である。

【図３】（Ａ）はレジスタに対し間接的なアドレス指定
モードを用いた本発明に従うＮＯＮ−ＢＬＯＣＫＩＮＧ
ＬＯＡＤ命令のための例示的な命令フォーマットを示
す図であり、（Ｂ）は即値アドレス指定モードを用いた
本発明のＮＯＮ−ＢＬＯＣＫＩＮＧ ＬＯＡＤ命令のた
めの例示的命令フォーマットを示す図である。

【図４】本発明に従うＮＯＮ−ＢＬＯＣＫＩＮＧ ＬＯ
ＡＤ命令の実行中におけるキャッシュアクセスのための
フローチャート図である。

【図５】本発明に従う転送キューの概略図である。

【図６】本発明に従う通常のメモリロード命令の実行中
におけるキャッシュアクセスのためのフローチャート図
である。

【図７】（Ａ）はレジスタに対し間接的なアドレス指定
モードを用いるＮＯＮ−ＢＬＯＣＫＩＮＧ ＷＲＩＴＥ
ＢＡＣＫ命令のための例示的命令フォーマットを示す図
であり、（Ｂ）は即値アドレス指定モードを用いる本発
明のＮＯＮ−ＢＬＯＣＫＩＮＧ ＷＲＩＴＥＢＡＣＫ命
令のための例示的命令フォーマットを示す図である。

【図８】本発明に従うＮＯＮ−ＢＬＯＣＫＩＮＧ ＷＲ
ＩＴＥＢＡＣＫ命令の実行中におけるキャッシュアクセ
スのためのフローチャート図である。

【図９】本発明に従うエージング／ライトバッファの概
略図である。

【図１０】本発明に従うキャッシュアドレスタグインタ
リービングを用いる回路の概略図である。

【図１１】コンピュータシステムのためのアドレスフォ
ーマットを示す図である。

【図１２】本発明のタグおよびデータブロックインタリ
ービング方式を示す図である。

【符号の説明】

２００ キャッシュメモリアドレスユニット ３００ キャッシュユニット ３２０ キャッシュメモリ ３４０ エージング／ライトバッファ ５００ 外部アドレスバス ６００ 内部アドレスバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 キース・エム・ビンドロス アメリカ合衆国、92714 カリフォルニア 州、アーバイン、ビーバー・ストリート、 3861

Claims (63)

【特許請求の範囲】
1. 【請求項１】 プロセッサおよびメインメモリと用いる
   ためのキャッシュシステムであって、 （ａ） キャッシュメモリアドレスユニットを備え、前
   記キャッシュメモリアドレスユニットは前記プロセッサ
   に前記キャッシュメモリアドレスユニットを接続して前
   記プロセッサから前記キャッシュメモリアドレスユニッ
   トにアドレスを転送する入力アドレスバス、および出力
   アドレスバスを有し、前記キャッシュシステムはさらに （ｂ） 前記出力アドレスバスを介して前記キャッシュ
   メモリアドレスユニットに接続され前記出力アドレスバ
   スからアドレスを受取るキャッシュタグメモリと、 （ｃ） その中のデータのラインが前記キャッシュタグ
   メモリブロック内にストアされるそれぞれのタグと関連
   づけられるように、前記キャッシュタグメモリと関連づ
   けられるキャッシュデータメモリと、 （ｄ） 前記プロセッサが前記キャッシュタグをアドレ
   ス指定できるように前記プロセッサに前記キャッシュタ
   グメモリを接続する内部アドレスバスと、 （ｅ） アドレスが前記キャッシュタグメモリ、前記プ
   ロセッサ、および前記メインメモリのうちを転送され得
   るように前記キャッシュタグメモリを前記プロセッサお
   よび前記メインメモリに接続する外部アドレスバスと、 （ｆ） 前記出力アドレスバスを介して前記キャッシュ
   メモリアドレスユニットに接続され前記キャッシュメモ
   リアドレスユニットからアドレスを受取る転送キュー
   と、 （ｇ） その中のエントリと比較するためにそれにアド
   レスを与えるための前記出力アドレスバスを介して前記
   キャッシュメモリアドレスユニットに接続されるエージ
   ング／ライトバッファとを備える、キャッシュシステ
   ム。
2. 【請求項２】 前記転送キューは完全にアソシアティブ
   である、請求項１に記載のキャッシュシステム。
3. 【請求項３】 前記エージング／ライトバッファは完全
   にアソシアティブである、請求項１に記載のキャッシュ
   システム。
4. 【請求項４】 前記キャッシュタグメモリは複数個のタ
   グメモリブロックとタグ比較器とを含み、前記タグメモ
   リブロックの各々はそれぞれのばらばらなアドレスのセ
   ットと関連づけられている、請求項１に記載のキャッシ
   ュシステム。
5. 【請求項５】 前記キャッシュタグメモリは、前記アド
   レスのソースが前記タグメモリブロックのそれぞれ異な
   る１つに独立的に結合され得るように、前記出力バス、
   前記内部アドレスバス、および前記外部アドレスバスに
   接続されるアドレスマルチプレクサをさらに含む、請求
   項４に記載のキャッシュシステム。
6. 【請求項６】 前記キャッシュデータメモリは複数個の
   データメモリブロックに副分割され、その各々はデータ
   の入出力のためのそれぞれのデータバスを有する、請求
   項４に記載のキャッシュシステム。
7. 【請求項７】 前記キャッシュタグメモリおよび前記キ
   ャッシュデータメモリは、前記データキャッシュからは
   区別されるデータキャッシュおよび命令キャッシュを提
   供するべく各々副分割される、請求項５に記載のキャッ
   シュシステム。
8. 【請求項８】 プロセッサと、キャッシュと、前記プロ
   セッサと前記キャッシュとを接続して前記プロセッサか
   ら前記キャッシュへアドレスを転送するアドレスバスと
   を有するコンピュータシステムにおけるキャッシュメモ
   リアドレスユニットであって、 （ａ） 前記アドレスバスからは区別される命令バス
   と、 （ｂ） 前記命令バスを介して前記プロセッサに接続さ
   れる論理回路とを備え、前記論理回路は前記プロセッサ
   から受取られた命令に応答してプロセッサ制御からは独
   立的にアドレスを発生し、前記キャッシュメモリアドレ
   スユニットはさらに （ｃ） 前記論理回路を前記キャッシュに接続して前記
   発生されたアドレスをキャッシュ動作において用いるた
   めに前記キャッシュに伝えるキャッシュ出力バスを備え
   る、キャッシュメモリアドレスユニット。
9. 【請求項９】 キャッシュメモリを有するコンピュータ
   システムにおいて、前記キャッシュメモリから追出され
   たデータをバッファ処理するためのエージング／ライト
   バッファであって、前記バッファ処理されたデータは前
   記エージング／ライトバッファから直接検索されてもよ
   く、前記エージング／ライトバッファは、 （ａ） 複数個のエントリを備えるアドレスメモリアレ
   イと、 （ｂ） １つのエントリが前記アドレスメモリアレイ内
   の前記複数個のエントリの各々に対応するデータメモリ
   アレイと、 （ｃ） 前記アドレスメモリアレイ内の前記複数個のエ
   ントリの各々と関連づけられた少なくとも１つのステー
   タスビットと、 （ｄ） 前記エージング／ライトバッファへ、および前
   記エージング／ライトバッファから、アドレス情報を伝
   えるための少なくとも１つのアドレスバス入力および少
   なくとも１つのアドレスバス出力と、 （ｅ） 前記エージング／ライトバッファへ、および前
   記エージング／ライトバッファから、データを伝えるた
   めの少なくとも１つのデータバス入力および少なくとも
   １のデータバス出力と、 （ｆ） 前記エントリのうちどれが次に上書きされるべ
   きエントリとなるかを判断するための手段とを備える、
   エージング／ライトバッファ。
10. 【請求項１０】 前記エージング／ライトバッファは前
    記キャッシュメモリよりもアソシアティビティの度合い
    が高い、請求項９に記載のエージング／ライトバッフ
    ァ。
11. 【請求項１１】 前記エージング／ライトバッファは完
    全にアソシアティブである、請求項１０に記載のエージ
    ング／ライトバッファ。
12. 【請求項１２】 低帯域幅メモリ内の予め知られている
    アドレスからプロセッサによりアクセス可能な高帯域幅
    メモリへデータのシーケンスを転送する方法であって、 （ａ） プロセッサにより、メモリアドレスユニットに
    複数ラインのノンブロッキングロード命令を発行して前
    記低帯域幅メモリから前記高帯域幅メモリへデータの特
    定の部分を転送するステップと、 （ｂ） 前記メモリアドレスユニットにより、前記デー
    タの特定の部分が既に高帯域幅メモリ内に存在するかど
    うかを判断するためのテストを行なうステップと、 （ｃ） 前記テストにより前記データの特定の部分がす
    べて前記高帯域幅メモリ内に既に存在するということが
    示された場合、前記メモリアドレスユニットは前記デー
    タの特定の部分を転送するためのそれ以上のいかなる動
    作もとらないステップと、 （ｄ） 前記テストにより、前記データの特定の部分が
    前記高帯域幅メモリ内に既に存在するわけではないこと
    が示された場合、（ｉ） 前記メモリアドレスユニット
    により前記低帯域幅メモリから前記高帯域幅メモリへ転
    送されるべき前記データの特定の部分の少なくとも一部
    を指定する識別子を転送キューの中に挿入し、（ｉｉ）
    キャッシュ制御ユニットにより前記識別子を検索して
    前記低帯域幅メモリから前記高帯域幅メモリに前記デー
    タの特定の部分の前記指定された部分を転送するステッ
    プとを備える、方法。
13. 【請求項１３】 前記高帯域幅メモリはキャッシュメモ
    リであり、前記低帯域幅メモリはメインメモリであり、
    前記メモリアドレスユニットはキャッシュメモリアドレ
    スユニットである、請求項１２に記載の方法。
14. 【請求項１４】 前記キャッシュメモリは推論的キャッ
    シュメモリである、請求項１３に記載の方法。
15. 【請求項１５】 （ａ） 前記データの特定の部分は前
    記キャッシュメモリ内に既に存在するわけではなく、 （ｂ） 前記プロセッサは前記データの特定の部分にお
    ける前記指定された部分に対する要求を前記指定された
    部分の前記キャッシュメモリへの転送に先立って発行す
    る、請求項１３に記載の方法。
16. 【請求項１６】 （ａ） 前記プロセッサは前記転送キ
    ュー内に入れられたメモリアドレスのために前記キャッ
    シュへメモリロード命令を発行し、 （ｂ） 制御論理は、（Ａ）前記メモリアクセス命令を
    受取り、（Ｂ）前記メモリアドレスが転送キュー内で未
    決定であるかどうかを判断するため前記転送キューに問
    合わせをし、（Ｃ）そうであった場合に転送キューから
    前記メモリアドレスを削除する、請求項１５に記載の方
    法。
17. 【請求項１７】 （ｉ） 前記転送キューはアドレスキ
    ューであり、（ｉｉ） 前記データの特定の部分におけ
    る前記識別子は前記データの特定の部分のアドレスであ
    る、請求項１３に記載の方法。
18. 【請求項１８】 前記転送キューはアソシアティブであ
    る、請求項１７に記載の方法。
19. 【請求項１９】 （ｉ） 前記データの特定の部分にお
    ける第１の部分は前記キャッシュメモリ内に既に存在し
    ているわけではなく、前記データの特定の部分における
    第２の部分は前記キャッシュメモリ内に既に存在してお
    り、かつ（ｉｉ） 前記特定されたデータ部分の前記識
    別子は前記第１の部分を識別する、請求項１３に記載の
    方法。
20. 【請求項２０】 プロセッサユニットによる複数ライン
    のノンブロッキングロード命令の発行は、高級言語コン
    パイラにより発生される命令の機械読出可能プログラム
    により制御される、請求項１３に記載の方法。
21. 【請求項２１】 請求項１３に記載のステップ（ａ）に
    先立ち、将来のプログラム実行のために前記キャッシュ
    メモリ内に存在することが所望されるデータに対応する
    前記メインメモリ内の複数アドレスのブロックを識別す
    るステップをさらに含む、請求項１３に記載の方法。
22. 【請求項２２】 プロセッサユニットによる複数ライン
    のノンブロッキングロード命令の発行は、高級言語コン
    パイラにより発生される命令の機械読出可能プログラム
    により制御される、請求項１２に記載の方法。
23. 【請求項２３】 クレーム１２に記載のステップ（ａ）
    に先立ち、将来のプログラム実行のために高帯域幅メモ
    リ内に存在することが所望されるデータの低帯域幅メモ
    リ内のアドレスのシーケンスを将来を見越して識別する
    ステップをさらに含む、請求項１２に記載の方法。
24. 【請求項２４】 プロセッサおよびメインメモリとの関
    連においてキャッシュメモリを動作させる方法であっ
    て、 （ａ） 前記プロセッサにより、前記メインメモリから
    前記キャッシュメモリへ転送されるべきデータのブロッ
    クに対応する複数のアドレスの範囲を特定するノンブロ
    ッキングロード命令を発行するステップと、 （ｂ） プロセッサ制御からは独立して前記アドレスの
    特定された範囲における各個別のアドレスを発生するス
    テップと、 （ｃ） 前記特定された範囲のアドレスにおける各発生
    されたアドレスに対し、（ｉ） 前記発生されたアドレ
    スに対応する前記データが前記キャッシュメモリ内に既
    にストアされているかどうかを判断し、もしストアされ
    ていれば、そのデータの転送に関してはさらなる動作を
    行なわず、（ｉｉ） 前記データが前記キャッシュメモ
    リ内に既にストアされているわけではない場合、前記メ
    インメモリから前記キャッシュメモリへ前記発生された
    アドレスに対応する前記データを転送することを、プロ
    セッサ制御からは独立的に行なうステップとを含む、方
    法。
25. 【請求項２５】 前記データを転送する前記ステップ
    は、いつか将来転送されるべき転送キューに前記データ
    に対応する識別子を位置づけるさらなるステップを含
    む、請求項２４に記載の方法。
26. 【請求項２６】 プロセッサおよびメインメモリとの関
    連でキャッシュメモリを動作させる方法であって、 （ａ） 前記プロセッサにより、前記メインメモリから
    前記キャッシュメモリ内に転送されるべきデータに対応
    する複数ラインの範囲のアドレスを特定するノンブロッ
    キングロード命令を発行するステップと、 （ｂ） プロセッサ制御からは独立的に前記アドレスの
    特定の範囲における各個別のアドレスを発生するステッ
    プと、 （ｃ） 前記アドレスの特定の範囲における各発生され
    たアドレスに対し、（ｉ） 前記発生されたアドレスに
    対応する前記データが前記キャッシュメモリ内に既にス
    トアされているかどうかを判断し、前記発生されたアド
    レスに対応する前記データが前記メモリ内に既にストア
    されている場合、そのデータを転送することに関しては
    さらなる動作を行わず、（ｉｉ） 前記データが前記キ
    ャッシュメモリ内に既にストアされているわけではない
    場合、前記データが前記メインメモリから前記キャッシ
    ュメモリへの転送のために既にキューに入れられている
    かどうかを判断し、前記データが前記メインメモリから
    前記キャッシュメモリへの転送のために既にキューに入
    れられている場合、そのデータを転送することに関して
    はさらなる動作を行なわず、（ｉｉｉ） 前記データが
    前記キャッシュメモリ内への転送のために既にキューに
    入れられているわけではない場合、前記データに対応す
    る識別子を前記メインメモリから前記キャッシュメモリ
    へ転送されるべき転送キューに位置づけることを、プロ
    セッサ制御からは独立的に行なうステップとを含む、方
    法。
27. 【請求項２７】 （ｉ） 前記転送キューはアソシアテ
    ィブアドレスキューであり、（ｉｉ） 前記データの特
    定の部分における前記識別子は前記発生されたアドレス
    の少なくとも一部分である、請求項２６に記載の方法。
28. 【請求項２８】 プログラムを実行するプロセッサを有
    するコンピュータシステムを動作させる方法であって、 （ａ） 前記プログラムを実行するにあたり将来使用す
    るためにキャッシュメモリ内にストアされていることが
    所望されるデータのブロックに対応する複数ラインの範
    囲のアドレスを識別するステップと、 （ｂ） 前記プロセッサにより、メインメモリからキャ
    ッシュメモリ内へ前記識別された範囲のアドレスに対応
    する前記データを転送する命令を発行するステップと、 （ｃ） プロセッサ制御からは独立的に、前記プロセッ
    サがプログラム実行のために前記データを要求するより
    前にメインメモリからキャッシュメモリへ前記識別され
    た範囲のアドレスに対応する前記データを転送するステ
    ップとを備える、方法。
29. 【請求項２９】 前記識別するステップは、プログラマ
    ブルマシンにより行なわれる、請求項２８に記載の方
    法。
30. 【請求項３０】 キャッシュメモリシステムに発行され
    るアドレス要求をサービスする方法であって、前記アド
    レス要求は複数の要求されたアドレスを特定するもので
    あり、前記方法は、 （ａ） （１）前記キャッシュメモリ内および（２）ア
    ソシアティブアドレスキュー内における前記要求された
    アドレスの各々１つに対し探索を行なうステップと、 （ｂ） 前記キャッシュメモリ内にも前記アソシアティ
    ブアドレスキュー内にも見つからない前記要求されたア
    ドレスの各々１つに関して、そのアドレスを前記アソシ
    アティブアドレスキュー内に位置づけ、前記要求された
    アドレスが前記アソシアティブアドレスキューから取除
    かれる後の時間において前記アドレス要求をサービスす
    るステップとを備える、方法。
31. 【請求項３１】 高帯域幅メモリから低帯域幅メモリへ
    のデータ転送の方法であって、 （ａ） プロセッサにより、前記高帯域幅メモリから前
    記低帯域幅メモリへの１つまたはそれ以上の特定された
    アドレスと関連のデータを転送するためのノンブロッキ
    ングライトバック命令をメモリアドレスユニットに発行
    するステップと、 （ｂ） 前記メモリアドレスユニットにより、前記特定
    されたアドレスのいずれかと関連の前記データが高帯域
    幅メモリ内に存在するかどうかを判断するためのテスト
    を行なうステップと、 （ｃ） 前記テストにより前記高帯域幅メモリ内には前
    記データのいずれも存在しないことが示されると、前記
    メモリアドレスユニットは前記データを転送するための
    どのようなさらなる動作も行なわないステップと、 （ｄ） 前記テストにより前記高帯域幅メモリ内に前記
    データのいずれかが存在することが示されると、（ｉ）
    前記メモリアドレスユニットにより、前記高帯域幅メ
    モリから前記低帯域幅メモリに転送されるべく前記デー
    タの少なくとも一部分を前記部分に対応する識別子とと
    もにバッファに挿入し、（ｉｉ） 制御論理により、前
    記バッファから前記データの前記部分と前記識別子とを
    引出し、前記部分を前記低帯域幅メモリに転送して前記
    識別子により識別される位置にストアするステップとを
    備える、方法。
32. 【請求項３２】 前記高帯域幅メモリはキャッシュメモ
    リであり、前記低帯域幅メモリはメインメモリであり、
    前記メモリアクセスユニットはキャッシュメモリアクセ
    スユニットである、請求項３１に記載の方法。
33. 【請求項３３】 前記キャッシュメモリは推論的キャッ
    シュメモリである、請求項３２に記載の方法。
34. 【請求項３４】 前記バッファはエージング／ライトバ
    ッファである、請求項３２に記載の方法。
35. 【請求項３５】 前記データの前記部分における前記識
    別子は前記データのアドレスである、請求項３２に記載
    の方法。
36. 【請求項３６】 （ｉ） 前記特定されたアドレスと関
    連の前記データの第１の部分は前記キャッシュメモリ内
    に存在し、前記データの第２の部分は前記キャッシュメ
    モリ内に存在しておらず、かつ（ｉｉ） 前記挿入する
    ステップは前記第２の部分のみに行なわれる、請求項３
    ２に記載の方法。
37. 【請求項３７】 プロセッサユニットによる、ノンブロ
    ッキングライトバック命令の発行が高級言語コンパイラ
    により発生される命令の機械読出可能プログラムにより
    制御される、請求項３２に記載の方法。
38. 【請求項３８】 請求項３２に記載のステップ（ａ）に
    先立ち、プログラム実行に差し当たり必要でないため前
    記キャッシュメモリから取除くことが所望されているデ
    ータに対応する１つまたはそれ以上のアドレスを予想し
    て識別するステップをさらに含む、請求項３２に記載の
    方法。
39. 【請求項３９】 プロセッサユニットによる、ノンブロ
    ッキングロード命令の発行は、高級言語コンパイラによ
    り発生される命令の機械読出可能プログラムにより制御
    される、請求項３１に記載の方法。
40. 【請求項４０】 請求項３１に記載のステップ（ａ）に
    先立ち、前記高帯域幅メモリから取除くことが所望され
    ているデータの高帯域幅メモリ内におけるアドレスのシ
    ーケンスを予想して識別するステップをさらに含む、請
    求項３１に記載の方法。
41. 【請求項４１】 プロセッサおよびメインメモリとの関
    連でキャッシュメモリを動作させる方法であって、 （ａ） 前記プロセッサにより、前記キャッシュメモリ
    から前記メインメモリへ転送されるべきデータに対応す
    る１つまたはそれ以上のアドレスの範囲を特定するノン
    ブロッキングライトバック命令を発行するステップと、 （ｂ） プロセッサ制御からは独立的に前記特定された
    アドレスの範囲における各個別のアドレスを発生するス
    テップと、 （ｃ） 前記アドレスの特定された範囲における各発生
    されたアドレスについて、（ｉ） 前記発生されたアド
    レスに対応するデータが前記キャッシュメモリ内にスト
    アされているかどうかを判断し、前記発生されたアドレ
    スに対応する前記データが前記キャッシュメモリ内にス
    トアされていなければ、そのデータを転送することに関
    してはそれ以上の動作を行なわず、（ｉｉ） 前記デー
    タが前記キャッシュメモリ内にストアされていれば、前
    記発生されたアドレスに対応する前記データを前記キャ
    ッシュメモリから前記メインメモリへ転送することを、
    プロセッサ制御からは独立的に行なうステップとを含
    む、方法。
42. 【請求項４２】 前記データを転送する前記ステップ
    は、いつか将来において転送すべく、前記データおよび
    前記データに対応する識別子をバッファ内に位置づける
    ステップをさらに含む、請求項４１に記載の方法。
43. 【請求項４３】 前記バッファはエージング／ライトバ
    ッファであり、前記方法はエージング／ライトバッファ
    内および前記キャッシュメモリ内でデータを同時に探索
    するステップをさらに含む、請求項４２に記載の方法。
44. 【請求項４４】 転送のステップは、前記データが前記
    キャッシュメモリ内に上書きされ得るようにメインメモ
    リへのライトバックを行ない前記転送されたデータと関
    連のダーティビットをクリアするステップをさらに含
    む、請求項４１に記載の方法。
45. 【請求項４５】 プロセッサおよびメインメモリとの関
    連でキャッシュメモリを動作させる方法であって、 （ａ） 前記プロセッサにより、前記キャッシュメモリ
    から前記メインメモリへ転送されるべきデータに対応す
    る１つまたはそれ以上のアドレスの範囲を特定するノン
    ブロッキングライトバック命令を発行するステップと、 （ｂ） プロセッサ制御からは独立的に前記アドレスの
    特定された範囲における各個別のアドレスを発生するス
    テップと、 （ｃ） 前記アドレスの特定された範囲における各発生
    されたアドレスについて、（ｉ） 前記発生されたアド
    レスに対応する前記データが前記キャッシュメモリ内に
    ストアされているかどうかを判断し、前記発生されたア
    ドレスに対応する前記データが前記キャッシュメモリ内
    にストアされていれば、そのデータを転送することにつ
    いてはそれ以上の動作を行なわず、（ｉｉ） 前記デー
    タが前記キャッシュメモリ内にストアされている場合、
    前記データが有用な情報を失うことなく上書きされるか
    どうかを判断し、前記データが有用な情報を失うことな
    く上書きされ得る場合は、そのデータを転送することに
    ついてはそれ以上の動作を行なわず、（ｉｉｉ） 前記
    データが有用な情報を失うことなしには上書きされ得な
    い場合、前記データおよび前記データに対応する識別子
    をバッファ内に位置づけて前記メインメモリから前記キ
    ャッシュメモリへ転送するステップとを備える、方法。
46. 【請求項４６】 前記データの前記識別子は、前記発生
    されたアドレスの少なくとも一部分である、請求項４５
    に記載の方法。
47. 【請求項４７】 前記データが有用な情報を失うことな
    しに上書きされ得るかどうかを判断する前記ステップ
    は、前記キャッシュメモリ内にストアされている「ダー
    ティ」なビットを検査するステップを含む、請求項４５
    に記載の方法。
48. 【請求項４８】 プログラムを実行するプロセッサを有
    するコンピュータシステムを動作させる方法であって、 （ａ） 前記プログラムを実行するにあたり将来使用す
    るために必要とされる、より新しいデータのためのスペ
    ースを空けるためにキャッシュメモリから取除くことが
    所望されるデータに対応するアドレス範囲を識別するス
    テップと、 （ｂ） 前記プロセッサにより、キャッシュメモリから
    メインメモリへ前記識別されたアドレス範囲に対応する
    前記データを書込む命令を発行するステップと、 （ｃ） プロセッサ制御からは独立的に、前記プロセッ
    サが前記より新しいデータのための要求を発行するより
    も前にキャッシュメモリからメインメモリへ前記識別さ
    れたアドレス範囲に対応する前記データを転送するステ
    ップとを含む、方法。
49. 【請求項４９】 前記識別するステップは、前記アドレ
    ス範囲を特定するライトバック命令を実行するフログラ
    マブルマシンにより行なわれる、請求項４８に記載の方
    法。
50. 【請求項５０】 プログラムを実行するプロセッサを有
    するコンピュータシステムを動作させる方法であって、 （ａ） 前記プロセッサにより、キャッシュメモリ内に
    おけるメモリスペースを将来を見越して開放するための
    ノンブロッキングライトバック命令を発行するステップ
    と、 （ｂ） 前記プロセッサにより、メインメモリから前記
    キャッシュメモリに、前記プログラムを実行するにあた
    り将来使用するためにキャッシュメモリ内にストアされ
    ていることが所望されるデータのブロックを転送する複
    数ラインのノンブロッキングロード命令を発行するステ
    ップとを含む、方法。
51. 【請求項５１】 プロセッサおよびメインメモリとの関
    連でキャッシュメモリを動作させる方法であって、 （ａ） 前記プロセッサによりメモリアドレスを特定す
    るメモリロード命令を発行するステップと、 （ｂ） 前記特定されたアドレスに対応するデータが前
    記キャッシュメモリにストアされているかどうかを判断
    するために前記キャッシュメモリに対しテストを行なう
    ステップとを含み、前記特定されたアドレスに対応する
    データが前記キャッシュメモリ内にストアされていれ
    ば、前記キャッシュメモリからの前記メモリロード命令
    をサービスするステップと、 （ｃ） 前記特定されたアドレスに対応する前記データ
    が前記キャッシュ内にストアされていなければ、（ｉ）
    前記メインメモリから前記メモリロード命令をサービ
    スし、（ｉｉ） 以前のノンブロッキングロード命令に
    応答して、前記特定されたアドレスに対応する識別子が
    その中に位置づけられているかどうかを判断するために
    転送キューをテストし、前記特定されたアドレスに対応
    する識別子が以前のノンブロッキングロード命令に応答
    してその中に位置づけられていれば、前記転送キューか
    ら前記識別子を削除するステップを含む、方法。
52. 【請求項５２】 複数個のアドレスソースの１つと一致
    するものを求めて複数個のキャッシュメモリアドレスタ
    グを探索する方法であって、 （ａ） 前記複数個のタグを複数個のキャッシュタグメ
    モリブロックにストアするステップを備え、各キャッシ
    ュタグメモリブロックは関連の有効ビットとともに前記
    アドレスタグのそれぞればらばらなセットおよびダーテ
    ィビットと関連づけられており、さらに （ｂ） 前記ソースがさまざまな時点において独立的に
    前記キャッシュタグメモリブロックの１つに与えられる
    ように、前記複数個のアドレスソースをマルチプレクス
    するステップと、 （ｃ） 前記アドレスソースを前記キャッシュタグメモ
    リブロックのそれぞれ異なる１つに選択的に結合するス
    テップと、 （ｄ） 前記アドレスソースからのアドレスを前記キャ
    ッシュタグメモリブロック内の前記タグと比較して前記
    アドレスソースからの各アドレスが前記キャッシュメモ
    リタグブロックにおける前記タグの１つと一致するかど
    うかを検出するステップとを備える、方法。
53. 【請求項５３】 選択的に結合するステップは、（ｉ）
    複数個の前記アドレスソースからのアドレスが前記メ
    モリブロックの同じ１つに対しアドレス指定されるかど
    うかを検出し、もしそうであった場合、（ｉｉ） 前記
    アドレスソースのうちどれがそのメモリブロックに関し
    て優先されるべきかどうかを判断するステップをさらに
    含む、請求項５２に記載の方法。
54. 【請求項５４】 前記複数個のアドレスソースの１つは
    プロセッサアクセス動作に対応する要求されたアドレス
    を含み、前記複数個のアドレスソースの別の１つはスヌ
    ープ動作に対応する要求されたアドレスを含み、前記ア
    ドレスソースのどの１つが前記メモリブロックの特定の
    １つについて優先されるべきかを判断するステップは、 （ｉ） 前記要求されたアドレスが前記メモリブロック
    内の同じ位置に対応するかどうかを判断するために前記
    要求されたアドレスの各々の少なくとも一部を比較し、
    もし対応していれば、前記スヌープ動作に対応する要求
    されたアドレスを含む前記アドレスソースを優先するス
    テップをさらに含む、請求項５３に記載の方法。
55. 【請求項５５】 前記メモリブロックの特定の１つにつ
    いて前記アドレスソースのどの１つが優先されるべきか
    を判断するステップは、プロセッサアクセス動作に対応
    する要求されたアドレスを含む前記アドレスソースが、
    スヌープ動作に対応するアドレスを含む前記アドレスソ
    ースを優先するために少なくとも１回立ち往生させられ
    ているかどうかを調べるためにテストを行ない、もしそ
    うであれば前記プロセッサアクセス動作に対応する要求
    されたアドレスを含む前記アドレスソースを優先するス
    テップをさらに含む、請求項５４に記載の方法。
56. 【請求項５６】 前記複数個のアドレスソースの１つは
    プロセッサアクセス動作に対応する要求されたアドレス
    を含み、前記複数個のアドレスソースの別の１つはスヌ
    ープ動作に対応する要求されたアドレスを含み、前記ア
    ドレスソースのどの１つが前記メモリブロックの特定の
    １つについて優先されるべきかを判断するステップは、 （ｉ） 前記要求されたアドレスの各々における少なく
    とも一部分を比較して、前記要求されたアドレスが前記
    メモリブロック内の同じ位置に対応するかどうかを判断
    し、もし対応していなければ、前記プロセッサアクセス
    動作に対応する要求されたアドレスを含む前記アドレス
    ソースを優先するステップをさらに含む、請求項５３に
    記載の方法。
57. 【請求項５７】 アドレス指定可能データをキャッシュ
    に入れるためのキャッシュシステムであって、 （ａ） データ記憶装置と、 （ｂ） 前記データ記憶装置と関連しており複数個のタ
    グメモリブロックおよびタグ比較器に副分割されるタグ
    記憶装置とを備え、前記タグメモリブロックの各々はそ
    れぞればらばらなアドレスのセットと関連づけられてお
    り、かつ前記タグ比較器のそれぞれ１つに接続されて関
    連の有効およびダーティビットとともに前記タグメモリ
    ブロックの各々にストアされたタグと選択されたアドレ
    スを比較し、さらに （ｃ） 前記タグ比較器の各々について、前記タグ比較
    器の各々が前記アドレスソースのどの１つからの選択さ
    れたアドレスでも独立的に受取ることができるように複
    数個のメモリアドレスソースに接続されたそれぞれのア
    ドレスマルチプレクサを備える、キャッシュシステム。
58. 【請求項５８】 前記データ記憶装置は複数個のデータ
    メモリブロックに副分割され、その各々はデータの入力
    および出力のためのそれぞれのデータバスを有する、請
    求項５７に記載のキャッシュシステム。
59. 【請求項５９】 （ｉ） 各データメモリブロックはデ
    ータアドレスのそれぞればらばらなセットと関連づけら
    れており、（ｉｉ） 各データブロックと関連のデータ
    アドレスのセットは各タグメモリブロックと関連のアド
    レスのセットとは異なっている、請求項５８に記載のキ
    ャッシュシステム。
60. 【請求項６０】 エージング／ライトバッファを管理す
    る方法であって、前記バッファは少なくとも１つのアド
    レスエントリを備えたアドレスアレイと少なくとも１つ
    のデータアレイを備えたデータアレイとを含み、各アド
    レスエントリはデータエントリと関連づけられており、
    前記方法は、 （ａ） 前記バッファ内の少なくとも１つの前記データ
    エントリを識別して現在ストアされているもののための
    新しいデータに代わるものとして将来を見越して利用可
    能にするステップと、 （ｂ） 前記識別されたデータエントリを前記新しいデ
    ータで上書きされる条件下に置くステップとを含む、方
    法。
61. 【請求項６１】 識別されるデータエントリの数は４つ
    である、請求項６０に記載の方法。
62. 【請求項６２】 識別するステップは、（ｉ） 前記デ
    ータエントリの一番最近に使用された１つを判断するス
    テップと、（ｉｉ） そのエントリを選択して前記デー
    タに代わるものとして利用可能にするステップとをさら
    に含む、請求項６０に記載の方法。
63. 【請求項６３】 前記識別されたデータエントリを上書
    きされる条件下に置くステップは、（ｉ） 前記識別さ
    れたデータエントリと関連のダーティビットが活性であ
    るときにライトバック動作を行なうステップと、（ｉ
    ｉ） 前記ダーティビットをクリアするステップとをさ
    らに含む、請求項６０に記載の方法。