JPH0342744A - キャッシュ・メモリを有する計算システムおよびキャッシュ・メモリ管理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、標準的なキャッシュ・メモリの他に、小形、
高速ルックアサイド・キャッシュ・メモリを利用するコ
ンピュータ・システムに関している。

［従来技術およびその問題点］ 大部分の最新コンピュータ・システムは、中央処理装置
ｆ（ＣＰＵ）およびメイン・メモリを含んでいる。ＣＰ
Ｕが命令およびオペランドを解読して実行することので
きる速度は、命令およびオペランドをメイン・メモリか
らＣＰＵに転送することのできる速度にかかっている。

ＣＰＵが命令およびオペランドをメイン・メモリから取
り込むために要する時間を減らすために、多くのコンピ
ュータ・システムではＣＰＵとメイン・メモリの間にキ
ャッシュ・メモリを設けている。

キャッシュ・メモリは、小形、高速のバッファ・メモリ
であり、メイン・メモリの内容のうちで遠からずＣＰＵ
により使用されるものと考えられる部分を暫定的に保持
するために使用する。キャンシュ・メモリの主な目的は
、データまたは命令を取り出すためにメモリ・アクセス
を行うときに必要な時間を短縮することである。キャッ
シュ・メモリにある情報は、メイン・メモリにある情報
よりもずっと少ない時間でアクセスすることができる。

したがって、キャッシュ・メモリ付きのキャッシュ・メ
モリは、データの１つまたは複数のワードの多くのブロ
ックから成る。各ブロックには、メイン・メモリのどの
ブロックがその複製であるかを一意に識別するアドレス
・タグが対応付けられている。プロセッサがメモリ参照
を行う毎に、要求されているデータの複製がキャッシュ
・メモリにあるかどうかを確認するためにアドレス・タ
グ比較が行われる。所望のメモリ・ブロックがキャッシ
ュ・メモリにない場合は、そのブロックがメイン・メモ
リから検索され、キャッシュ・メモリに記憶されて、プ
ロセッサに与えられる。

ＣＰＵは、メイン・メモリからデータを検索するために
キャッシュ・メモリを利用することの他に、直接メイン
・メモリに直接書き込むかわりに、キャッシュ・メモリ
にデータを書き込むこともできる。プロセッサがメモリ
にデータを書き込みたい場合には、データを書き込むデ
ータ・ブロックがキャッシュ・メモリにあるかどうかを
確かめるために、キャンシュ・メモリがアドレス・タグ
比較を行う。このデータ・ブロックがキャッシュ・メモ
リに存在する場合には、データがキャッシュ・メモリの
当該データ・ブロックに書き込まれる。

多くのシステムでは、このデータ・ブロックについての
データ“汚染ビット（ｄｉｒｔｙ　ｂｉｔ）”が次にセ
ットされる。汚染ビットは、データ・フロックのデータ
が汚染されていて（すなわち、変更されている）、従っ
てこのデータ・ブロックをキャッシュ・メモリから削除
する前に、変更されたそのデータをメイン・メモリに書
き込まなければならないことを示す。データを書き込む
データ・ブロックがキャッシュ・メモリ中に存在しない
場合は、データ・ブロックをキャッシュ・メモリに取り
出すか、そのデータを直接メイン・メモリに書き込まな
ければならない。新しいデータをキャッシュ・メモリに
置く際、重ね書きされたりキャッシュ・メモリの外ヘコ
ピーされるデータ・ブロックは、犠牲（ｖｉｃｔｅｍ）
ブロックまたは犠牲ラインと呼ばれる。

幾つかのアプリケーションでは、第１のキャッシュ・メ
モリとメイン・メモリの間にもう１つのキャッシュ・メ
モリが追加される。第１のキャッシュ・メモリには、一
般に、第２のキャッシュ・メモリのデータの部分集合が
入っている。同様に、第２キヤツシユ・メモリには一般
にメイン・メモリのデータの部分集合が入っている。ア
クセスされるデータは、まず第１のキャッシュ・メモリ
の中でサーチされる。第１のキャッシュ・メモリにデー
タがない場合には、アクセスされるデータは第２のキャ
ッシュ・メモリの中でサーチされる。

第２のキャッシュ・メモリにデータがない場合は、この
データはメイン・メモリからフェッチされる。

［発明の概要コ 本発明の実施例によれば、計算機システムが与えられる
。この計算機システムには、プロセッサ、プロセッサの
利用するデータを含むシステム・メモリ、および２つの
キャッシュ・メモリが含まれる。各キャッシュ・メモリ
は、直列に接続されるのではなく、夫々直接プロセッサ
に接続される。

第１のキャッシュ・メモリは、プロセッサおよびシステ
ム・メモリに接続される。第１のキャッシュ・メモリは
、システム・メモリのデータの部分集合を含む。第２の
キャッシュ・メモリもプロセッサに接続される。第２の
キャッシュ・メモリは、第１のキャッシュ・メモリのデ
ータの部分集合を含む。第２のキャッシュ・メモリ中の
データはシステム・メモリには全く送り込まれない。シ
ステム・メモリのデータの完全性（ｄａｄａｉｎｔｅｇ
ｒｉｔｙ　）は、第１キヤツシユ・メモリだけにより保
たれる。プロセッサがデータを書き込むときには、プロ
セッサは、必ず第１のキャッシュ・メモリと第２のキャ
ッシュ・メモリの両方にデノ 夕を書き込む。プロセッサがデータを読み出すときには
、必ず第２のキャッシュ・メモリからデータを読み出そ
うとする。第２のキャッシュ・メモリにデータがない場
合には、プロセッサは第１のキャッシュ・メモリからデ
ータを読み出そうと試みる。第１のキャッシュ・メモリ
にデータがない場合には、データはシステム・メモリか
ら検索され、第１のキャッシュ・メモリに置かれる。プ
ロセッサは、次に、第１のキャッシュ・メモリからデー
タを読み出す。

一般に、プロセッサが第１のキャッシュ・メモリからデ
ータを読み出すと、読み取られたデータは第２のキャッ
シュ・メモリに書き込まれる。しかし、本発明のある実
施例では、第１のキャッシュ・メモリおよび第２のキャ
ッシュ・メモリを並列にアクセスすることができる。こ
の実施例では、プロセッサがデータを要望する毎に、プ
ロセッサは第１および第２のキャッシュ・メモリの両方
を読み出そうとする。第２のキャッシュ・メモリの読み
出しが最初に完了する。データが第２／ρ のキャッシュ・メモリにある場合には、第１のキャッシ
ュ・メモリから得たデータを第２のキャッシュ・メモリ
に再び書き込む必要はない。

第１のキャッシュ・メモリにはアクセスするが、第２の
キャッシュ・メモリにはアクセスしない第２のプロセッ
サをシステムに追加することができる。第２のプロセッ
サがデータを第１のキャッシュ・メモリに書き込むと、
それにより古くなった第２のキャッシュ・メモリのデー
タは無効として区分される。これは、記憶装置中の対応
する無効ビットをセットすることにより行われる。発明
の実施例では、記憶装置は単一ビット書き込みと多重ビ
ット書き込みの両方ができる。これにより、−Ｕのデー
タをシステム・メモリから第１のキャッシュ・メモリに
移動させたときに、第２キヤツシユ・メモリの一組のワ
ードを単一アクセ［実施例コ 第２図は、従来波４＋ｉにかかる多重キャッシュ・メモ
リ・システムを示す。中央処理装置（ＣＰＵ）１とメイ
ン・メモリ４の間に、キャッシュ・メモリ２およびキャ
ッシュ・メモリ３が直列に接続されている。ＣＰＵＩは
、メモリから読み取ったり書き込むときに、読み込み変
更の対象のデータがキャッシュ・メモリ２にあるかどう
かを確かめるためにまずキャッシュ・メモリ２を調べる
。

キャッシュ・メモリ２にデータがある場合には、データ
のトランザクションが行われる。キャッシュ・メモリ２
にデータがない場合はレベル１キヤツシユ・メモリ・ミ
スであり、読み込み変更の対象のデータがあるかどうか
を確認するためにキャッシュ・メモリ３が調べられる。

キャッシュ・メモリ３にデータがある場合は、そのデー
タがキャッシュ・メモリ２にロードされ、トランザクシ
ョンが行われる。キャッシュ・メモリ３にデータがない
場合はレベル２キヤツシユ・メモリ・ミスであり、メイ
ン・メモリ４からデータが／ノ 検索され、そのデータがキャッシュ・メモリ３および２
にロードされ、データ・トランザクションが行われる。

第１図は、本発明の実施例による多重キャッシュ・メモ
リ・システムを示す。中央処理装置（ＣＰＵ）１０１は
、メモリからの読み出しを行なったとき、データのアド
レス１２０を、キャッシュ・メモリ１０２および１０３
に並列に送る。例えば、キャッシュ・メモリ１０２には
３２ビツト・ワードの２に個のブロックを含み、キャッ
シュ・メモリ１０３には１６の３２ビツト・ワードの４
に個のブロックを含む。

第３図は、キャッシュ・メモリ１０２または１０３をア
クセスするときのアドレス構成例１２０を示す。

キャッシュ・メモリ１０３をアクセスするときには、ア
ドレス構成１２５を用いる。アドレスは、例えば、３２
ビツトである。ビット０は最上位ビットであり、ビット
３１は最下位ビットである。アドレス構成１２５では、
ビット０−１３をアドレス・タグ１２１として用い、ビ
ット１４−２５をキャッシュ・メモリ・イ／Ｊ ンデクス１２２として用い、ピント２６−２９をライン
・インデクス１２３として用い、ビット３０および３１
をバイト・オフセット１２４として用いる。ライン・イ
ンデクス１２３はライン内の１つのワードを指す。

アドレス構成１３５は、キャッシュ・メモリ１０２をア
クセスするときに用いる。アドレス構成１３５では、ビ
ット０−１８をアドレス・タグ１３１　として、ビット
１９−２９をキャッシュ・メモリ・インデクス１３２と
して、およびビット３０および３１をバイト・オフセッ
ト１３４として用いる。

キャッシュ・メモリ１０２に所望のデータがあれば、そ
のデータはＣＰ　ＵＩＯＩに送られる。所望のデータが
キャッシュ・メモリ１０２ではなくキャッシュ・メモリ
１０３にある場合は、キャッシュ・メモリ１０３はその
データをＣＰ　ＵＩＯＩに送り、またマルチプレクサ１
０７を介してキャッシュ・メモリ１０２に送る。データ
を修正した場合でも、キャッシュ・メモリ１０２の犠牲
ラインに重ね書きされることがある。所望データがキャ
ッシュ・メモリ１０３にない場合は、メイン・メモリ１
０４からデータが／ダ 取り出されてキャッシュ・メモリ１０３に書き込まれる
。犠牲ラインの汚染ビットがセントされていると、この
犠牲ラインがメイン・メモリ１０４に書き込まれる。そ
うでなければ、キャンシュ・メモリ１０３の犠牲ライン
に重ね書きが行なわれる。

キャッシュ・メモリ１０３は、次に、メイン・メモリ１
０４から検索したデータをＣＰＵｌ０Ｉに送り、マルチ
プレクサ１０７を介してキャッシュ・メモｌ７１０２に
送る。

メモリに書き込む際には、ＣＰ　ＵＩＯＩは、アドレス
１２０をキャッシュ・メモリ１０２および１０３に送る
。このデータは、キャッシュ・メモリ１０２中のアドレ
ス１２０により指定されるインデクスに書き込まれる。

キャッシュ・メモリ１０３は、変更するデータがキャッ
シュ・メモリ１０３に存在するかどうかを調べて確認す
る。存在するならば、そのデータは、キャッシュ・メモ
リ１０３中のアドレス１２０のインデクスにより指定さ
れるロケーショ”ンに書き込まれる。変更するデータが
キャッシュ・メモリ１０３にない場合は、変更するデー
タがメイ／ｒ ン・メモリ１０４から取り出されて、キャッシュ・メモ
リ１０３に書き込まれる。犠牲ラインが汚染されていな
ければ、キャッシュ・メモリ１０３内の犠牲ラインに重
ね書きが行なわれる。犠牲ラインが汚染されていれば、
メイン・メモリ１０４からのデータがキャッシュ・メモ
リ１０３に書き込まれる前に、その犠牲ラインがメイン
・メモリ１０４に書き込まれる。

ＣＰＵｌ０Ｉは、キャッシュ・メモリ１０２および１０
３の両方を使用するが、コプロセッサ１０５はキャッシ
ュ・メモリ１０３だけを使用する。コプロセッサ１０５
がデータを読み取る際にはこのデータはキャッシュ・メ
モリ１０３から読み出される。

キャッシュ・メモリ１０３にこのデータがない場合は、
メイン・メモリ１０４からデータがフェッチされる。新
しいデータはキャッシュ・メモリ１０３に置かれる。

ある機能ユニットからはキャッシュ・メモリ１０２を使
うが他のユニットからは使わないというような使用法に
よりキャッシュ・メモリ１０３の一／Ｚ 層の高速動作が可能になる。例えば、コプロセッサ１０
５は浮動小数点計算をすることができる。したがって、
整数のロードおよび格納（汎用レジスタ・ファイルとの
間）では、キャッシュ・メモリ１０２および１０３を使
用する。しかし、浮動小数点数のロードおよび格納は、
キャッシュ・メモリ　１０３だけを使用して行われる。

データをキャッシュ・メモリ１０３に置くがキャッシュ
・メモリ１０３には置かないとき、例えばデータ・ブロ
ックをメイン・メモリ１０４からキャッシュ・メモリ１
０３に転送したり、コプロセッサ１０５からキャッシュ
・メモリ１０３への３２ビツト・ワードの書込みを行う
場合、キャッシュ・メモリ１０２内の古くなったデータ
を無効にしなければならない。データ・ブロックをメイ
ン・メモリ１０４からキャッシュ・メモリ１０３に転送
する場合、キャッシュ・メモリ１０２内のデータの全領
域を無効にする必要がある。発明の実施例では、実際に
キャッシュ・メモリ１０２の中にあるデータ・ブロック
の時間のかかるチエツクを避けるために、／２ メイン・メモリ１０４からキャッシュ・メモリ１０３に
転送されるデータを含むことのできるキャッシュ・メモ
リ１０２内のすべてのデータ・ロケーションは無効にさ
れる。したがって、キャッシュ・メモリ１０２内の無効
にされる領域の大きさは、メイン・メモリ１０４からキ
ャッシュ・メモリ１０３に転送されるブロックの大きさ
と同じである。

コプロセッサ１０５からキャッシュ・メモリ１０３への
３２ビツト・ワードの書き込みの場合、キャッシュ・メ
モリ１０２内のデータの１ワードを無効にする必要があ
る。

キャッシュ・メモリ１０２中で１つの３２ビツト・ワー
ドまたは８つの３２ビツト・ワードのブロックのどちら
でも無効化できるという多様性を与えるため、第４図に
示す特別メモリ１４０を使用する。

メモリ１４０には、キャッシュ・メモリ１０２の各３２
ビツト・ワードのロケーション毎に１つの無効ビットを
含んでいる。キャッシュ・メモリ１０２のデータの個々
の３２ビツト・ワードを無効にするために、−度に１ビ
ツトのデータをメモリ１４０に書／？ き込むことができ、またキャッシュ・メモリ　１０２内
の１組の８つの３２ビツト・ワードのブロックを無効に
するために、−度に８ビツトのデータをメモリ１４０に
書き込むことができる。

メモリ１４０には、８ビツトのデータを受は取るための
ライン１４７、およびメモリ１４０内のデータが置かれ
るライン１４１を含む。メモリ１４０内のデータは、ア
ドレス・ライン１４２および１４３を用いてアドレス指
定される。８ビツト・ハイドのデータをアドレス指定す
るときには、アドレス・ライン１４２だけを使用する。

データの個々のビットをアドレス指定するときには、ア
ドレス・ライン１４２および１４３を使用する。ライン
１４５上には、書き込みイネーブルが置かれる。ライン
１４６上には、１ビツトのデータと８ビツトのデータの
いずれかをメモリ１４０に書き込むかを示す信号が置か
れる。

すでに述べたように、ＣＰ　ＵＩＯＩはキャッシュ・メ
モリ１０２および１０３を同時にアクセスする。実行効
率を更に高めるために、ＣＰ　ＵＩＯＩは、要求ノ／ したデータがキャッシュ・メモリ１０２にないのでまだ
完了していないロード（Ｌｏａｄ）命令以降にある命令
を続けて実行できる。この動作は、ＣＰＵ１０１が、こ
のロードの完了する前に、このロードの結果を要求する
命令に遭遇しない限り行うことができる。

以下の諸表により、命令を実行することのできる各種の
方法を明らかにする。下記の表１には、ＣＰＵＩの動作
が示されている。この表には、ＣＰＵＩが命令のパイプ
ライン実行を行うことが示しである。各命令は３段階で
実行される。第１段階はフェッチ段階である。フェッチ
段階においてはＣＰＵＩは命令をフェッチする。第２段
階はＡＬＵ段階である。ＡＬＵ段階では命令がデコード
され、算術計算（アドレス計算を含む）が行われる。第
３段階はメモリ段階である。メモリ段階ではデータがメ
モリに書き込まれたりメモリから読み出される。表１に
は５つの実行サイクルが示してあり、この間に１つのロ
ード命令（Ｌｏａｄ）および３つの操作命令（○ｐ１〜
○ｐ３）がスタート少ρ される。サイクル２では、“”ｊｏａｄ　　Ａ“命令が
目的を達し損なった（ｍｉｓｓ）　、すなわちＣＰＵＩ
がキャッシュ・メモリ２中で所望のデータを見つけられ
なかった。したがって、キャンシュ・メモリ２でキャッ
シュ・メモリ・ミス（ｃｈａｃｈｅ　ｍｅｍｏｒｙｍｉ
ｓｓ）が起った。サイクル３および４では、所望のデー
タがキャッシュ・メモリ３から検索され、キャッシュ・
メモリ２にロードされ、ＣＰＵＩで利用することができ
る。サイクル５では通常の動作が再開される。

表　　１ サイクル　　フェッチ　　ＡＬＵ　　　メモリ番　　号
　　段　　階　　段　階　　段　階しｏａｄ　　八 Ｏｐ’１ ｐ２ 　ｐ　２ ｐ２ ＊＊＊ Ｌｏａｄ　　Ａ ｐ　　１ ｐ１ ｐｌ ＊＊＊ ＊＊＊ Ｌｏａｄ　　Ａ Ｌｏａｄ　　Ａ Ｌｏａｄ　　Ａ 、＞１ ５　　　　０ｐ３　　　　０ｐ２　　０ｐｌすでに述べ
たように、サイクル２ではキャッシュ・メモリ２でキャ
ッシュ・メモリ・ミスが起っているので、キャッシュ・
メモリ３からデータを検索するまでは、それ以上の処理
が停止される。しかし、データ“′Ａ゛°がすぐに必要
でないならば、ＣＰＵＩは、まだ完了していないロード
動作の先にある命令の実行を継続することができる。

表２には、これを説明するために、２つのキャッシュ・
メモリのアクセス段階（キャッシュ段階Ｉ、およびキャ
ッシュ段階■）が追加しである。

キャッシュ・メモリのアクセス段階は、キャッシュ・メ
モリ２でミスのあったとき、キャッシュ・メモリ３から
データを検索するために必要なサイクルを表している。

キャッシュ段階Ｉおよび■は疑似段階であり、キャッシ
ュ・メモリ２でごスがあった場合にそのような命令だけ
が利用する。

しかし、キャッシュ・メモリ３からフェッチさノー れるデータがすぐに必要である場合には、キャッシュ、
メモリ２で５スを起した命令の先にある命令を実行する
ことはもはやできない。例えば、表２のサイクル４では
、”Ｌｏａｄ　　Ｂ″”が開始される。サイクル６では
、キャッシュ・メモリ２にデーラダ゛Ｂ′′が見つから
ない場合に、キャッシュ・メモリ・旦スが起こる。サイ
クルマおよび８では、データがキャッシュ・メモリ３か
ら得られる。しかし、”Ｌｏａｄ　　Ｂ”の次に続く命
令は“ＵｓｅＢ”である。これは命令”Ｌｏａｄ　　Ｂ
”により得られたデータ“′Ｂ”を使用する命令である
。

したがって、命令のそれ以上の実行は、サイクルマおよ
び８の間は休止したままでなければならず、その間デー
タ“′Ｂ°“がキャッシュ・メモリ３から検索されてい
る。サイクル９では通常動作が再開（１） 特開平 ４２７４４　（８） の の 中 中 口 中 下記の表３にはＣＰＵｌ０Ｉの動作を示す。

ＣＰＵｌ０Ｉも、命令のパイプライン実行が仮定されて
いる。各命令は３段階で実行される。第１段階はフェッ
チ段階である。フェッチ段階ではＣＰ　ＵＩＯＩは命令
をフェッチする。第２段階はＡＬＵ段階である。ＡＬＵ
段階では、命令がデコードされ、算術計算（アドレス計
算を含む）が行われる。第３段階はメモリ段階である。

メモリ段階では、データがメモリに書き込まれたりメモ
リから読み出される。

キャッシュ・メモリ１０２から取り出されたデータにお
いてキャッシュ・メモリ・ミスがあったがそのデータは
すぐには必要ないときには、ＣＰＵ１０１は、完了して
いない操作の先にある命令の実行を継続することができ
る。それを説明するために、キャッシュ・メモリ・アク
セス段階であるキャッシュ段階Ｉおよび■を表３に示す
。キャッシュ段階Ｉおよび■は、キャッシュ・メモリ　
１０２にデータがないときに、キャッシュ・メモリ１０
３からデータを検索するために必要なサイクルを表ｔ す、キャッシュ段階Ｉおよび■は疑似段階であり、キャ
ッシュ・メモリ１０２にデータがない場合にだけ、当該
命令が利用する。

表３には、まだ完了していないＬｏａｄの先へＣＰ　Ｕ
ＩＯＩが実行を継続する場合に何が起こるかを示しであ
る。サイクル２では、”Ｌｏａｄ　　Ａ”により、キャ
ッシュ・メモリ１０２におけるデータのキャッシュ・メ
モリ・旦スが起る。サイクル３では、命令“Ｌｏａｄ　
　Ａ″°がキャッシュ・メモリ１０３からデータを得る
。サイクル４では、”Ｌ、ｏａｄ　　Ａ”が、キャッシ
ュ・メモリ１０３からのデータをキャッシュ・メモリ１
０２にコピーする。しかし、ロードＢは、パメモリ段階
゛′にあり、キャッシュ・メモリ１０２からデータを読
み出そうとする。これら２つの命令はサイクル４中に同
時にキャッシュ・メモリ１０２にアクセスすることがで
きないので、“’Ｌｏａｄ　　Ａ’“がデータのコピー
を完了するまで、機械の通常動作は停止されユｌ 〕／ 特開平 ３ ４２７４４　（１０） ロ ロ キャッシュ・メモリ１０２にアクセスを試みている命令
の間で対立のあるときに起こる遅延を避けるために、Ｃ
ＰＵｌ０Ｉは、キャッシュ・メモリ１０２のキャッシュ
・メモリ・ごスを強制的に起すことができる。すなわち
、実際にデータがキャッシュ・メモリ１０２にあっても
なくても、ＣＰＵ１０１は、キャッシュ・メモリ１０３
からデータを得る。

これを下記の表４で説明する。サイクル４では、命令”
Ｌｏａｄ　　Ａ”および”Ｌｏａｄ　　Ｂ”が、キャッ
シュ・メモリ１０２にアクセスを試みている。ＣＰＵｌ
０Ｉは、動作を停止するのではなく、キャッシュ・メモ
リ　１０２のキャッシュ・メモリ・ミスを強制的に起し
、サイクル５および６では、特開平３ ４２７４４　（１２） 表４に示す方法は、同時にキャッシュ・メモリ１０２に
アクセスするようにスケジュールされた２つの命令のあ
いだの争奪によって、ＣＰＵ　１０１　によりもたらさ
れる性能上の不利益を減らすので、他の設計に比べて改
善されている。

表４に提示されたものの代わりの解決法を下記の表５に
示す。表５のサイクル４では、２つの命令”Ｌｏａｄ　
　Ａ”および”Ｌｏａｄ　　Ｂ”がキャッシュ・メモリ
１０２へのアクセスを試みている。

表４に示す例のように、命令”Ｌｏａｄ　　Ａ”の方を
完了させ、命令”Ｌｏａｄ　　Ｂ”の方は強制的にメモ
リ１０２におけるデータのミスを起こさせる代わりに、
命令”Ｌｏａｄ　　Ｂ”はキャッシュ・メモリ１０２に
アクセスすることができ、命令”Ｌｏａｄ　　Ａ”がキ
ャッシュ・メモリ１０２にデーく の 特開平３ ４２７４４（１４） 口 上記表５に示すように、命令“”Ｌｏａｄ　　Ｂ”は、
キャッシュ・メモリ１０２中でデータを首尾よく見つけ
ている。しかし、所望データがキャッシュ・メモリ１０
２になく、キャッシュ・メモリ１０３またはメイン・メ
モリ１０４からデータをフェッチしなければならない可
能性がある。

表５に例証される方法の１つの考えられる短所は、命令
“”Ｌ　ｏ　ａ　ｄ　　Ａ’”がキャッシュ・メモリ１
０２を更新することは許容されていないので、次に更新
されていないデータが要求されたときには、キャッシュ
・メモリ１０２において再びキャッシュ・案スになるこ
とである。しかし、キャッシュ・メモリ１０２でキャッ
シュ・くスがおこれば更に衝突を起すことがあるので、
キャッシュ・メモリ　１０２中において他のデータの更
新ができなくなることがある。したがって、キャッシュ
・メモリ１０２の頻繁なくスによって、キャッシュ・メ
モリ１０２におけるこのミス・レートがキャッシュ・メ
モリ１０２の更新を妨げるという病的状況をもたらすと
いうことが考えられる。これにより、キャラ〃 シュ・メモリ１０２中にはますますわずかの有用情報し
か含まれなくなり、その結果キャッシュ・メモリ１０２
でますます多くのキャッシュ・くスが起る可能性がある
。このような病的状況の可能性は、キャッシュ・メモリ
１０２にアクセスする回数およびたいていキャッシュ・
メモリ１０２内に置かれたデータを再使用する回数を含
む多くの要因次第である。

［発明の効果］ 以上詳細に説明したように、本発明によれば従来技術に
比べて高速のメモリ・アクセスを達成できる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は従
来技術を示すブロック図、 第３図は本発明の実施例で用いられるアドレス構成を示
す図、 第４図は本発明の実施例で用いられる無効ビットを保持
するメモリを示す図である。 １．１０１：ＣＰＵ ２．３．１０２．１ｏ３：キャッシュ・メモリ４．１０
４：メイン・メモリ １０５：コプロセッサ １０７：マルチプレクサ １２０ニアドレス

Claims (1)

1. 【特許請求の範囲】 （１）下記の（ａ）ないし（ｄ）を設けてなる、キャッ
   シュ・メモリを有する計算システム。 （ａ）第１のプロセッサ； （ｂ）前記第１のプロセッサが使用するデータを含むシ
   ステム・メモリ； （ｃ）前記第１のプロセッサおよび前記システム・メモ
   リに接続され、前記システム・メモリ中のデータの部分
   集合を含む第１のキャッシュ・メモリ； （ｄ）前記第１のプロセッサに接続され、前記第１のキ
   ャッシュ・メモリ中のデータの部分集合を含む第２のキ
   ャッシュ・メモリ：前記第２のキャッシュ・メモリ中の
   データは、前記第１のプロセッサが前記第１のキャッシ
   ュ・メモリにデータを書き込んだ時、および前記第１の
   キャッシュ・メモリが前記第１のプロセッサにデータを
   与えた時更新される。（２）前記第１のキャッシュ・メ
   モリに接続された第２のプロセッサを更に設け、前記第
   ２のキャッシュ・メモリ中のデータは前記第２のプロセ
   ッサが前記第１のキャッシュ・メモリにデータを書き込
   んだ時に無効化されることを特徴とする、請求項１記載
   のキャッシュ・メモリを有する計算システム。 （３）計算システムにおいて、プロセッサが第１のキャ
   ッシュ・メモリおよび第２のキャッシュ・メモリに、シ
   ステム・メモリへの書き込み／読み出しを目的とするア
   クセスを行なうことにより、前記システム・メモリ中の
   データの部分集合への高速アクセスを行なうための、下
   記（ａ）ないし（ｄ）のステップを設けてなるキャッシ
   ュ・メモリ管理方法：（ａ）前記プロセッサによるアク
   セス毎に、前記第１のキャッシュ・メモリおよび第２の
   キャッシュ・メモリに同時にアクセスする； （ｂ）データ・アクセスが読み出し目的でありまた読み
   出すべきデータが前記第１のキャッシュ・メモリ中に存
   在していた場合には、前記プロセッサにより前記第１の
   キャッシュ・メモリからデータを読み出す； （ｃ）データ・アクセスが読み出し目的でありまた読み
   出すべきデータが前記第１のキャッシュ・メモリ中に存
   在していない場合には、以下の（ｃ１）と（ｃ２）のサ
   ブステップを行なう： （ｃ１）前記プロセッサにより前記読み出すべきデータ
   を前記第２のキャッシュ・メモリから読み出す； （ｃ２）前記読み出すべきデータを前記第１のキャッシ
   ュ・メモリに書き込む； （ｄ）データ・アクセスが読み出し目的でありまた読み
   出すべきデータが前記第１のキャッシュ・メモリと第２
   のキャッシュ・メモリのいずれの中にも存在していない
   場合には、前記読み出すべきデータを前記システム・メ
   モリから前記第２のキャッシュ・メモリへ転送し、以下
   の（ｄ１）と（ｄ２）のサブステップを行なう： （ｄ１）前記プロセッサにより、前記読み出すべきデー
   タを前記第２のキャッシュ・メモリから読み出す； （ｄ２）前記読み出すべきデータを前記第１のキャッシ
   ュ・メモリへ書き込む。 （４）計算システムにおいて、第１のプロセッサおよび
   第２のプロセッサが第１のキャッシュ・メモリおよび第
   ２のキャッシュ・メモリに、システム・メモリへの書き
   込み／読み出しを目的とするアクセスを行なうことによ
   り、前記システム・メモリ中のデータの部分集合への高
   速アクセスを行なうための、下記（ａ）および（ｂ）の
   ステップを設けてなるキャッシュ・メモリ管理方法： （ａ）前記第１のプロセッサによるアクセス毎に、前記
   第１のキャッシュ・メモリおよび第２のキャッシュ・メ
   モリに同時にアクセスする； （ｂ）前記第２のプロセッサによるアクセス毎に、第２
   のキャッシュ・メモリのみにアクセスする。