JPH0869417A - 計算機システム - Google Patents

Abstract

(57)【要約】 【構成】 プロセサ１２の要求に従い指定されたアドレ
ス範囲に対応するキャッシュブロックが、キャッシュデ
ィレクトリ２０からのディレクトリタグとプロセサ１２
からのタグとを比較器２６で比較することによって検出
する。このとき、ディレクトリタグをタグマスク２２に
よってマスクすることによって効率的にキャッシュブロ
ックを検出できる。また、プロセサ１２から出力された
インデックスの値をインデックスカウンタ１６によって
インクリメントし、インデックスマスク３４によってア
ドレス範囲に応じてインデックスカウンタ１６の上限を
検出する。インデックスカウンタ１６の上限が検出され
るまでの間、プロセサ１２によって指定されたアドレス
範囲に対応するキャッシュブロックのダーティビットを
クリアする。 【効果】 下位レベルのメモリブロックに対する不要の
書き出しを防ぐことができ、計算機システムの性能が向
上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は計算機システムに関
し、特にたとえばキャッシュメモリの管理方式にライト
バック方式を採用する、計算機システムに関する。

【０００２】

【従来の技術】近年の高性能の計算機システムには、キ
ャッシュと呼ばれる上位レベルの高速メモリに下位レベ
ルのメモリの内容の一部をコピーしてもつことによって
システムの性能を向上させる機構が、広く用いられてい
る。キャッシュの管理方式の１つは、プロセサからメモ
リシステムへの書き込みをキャッシュおよび下位メモリ
の両方に対して行い、キャッシュの内容を常に下位レベ
ルのメモリの内容と一貫させておくライトスルー方式で
あり、別の１つは、プロセサからメモリシステムへの書
き込みをキャッシュに対してのみ行い、データが変更さ
れたキャッシュの内容はリプレースの対象になった時点
で下位レベルのメモリに書き出されるライトバック方式
である。

【０００３】ライトバック方式では、キャッシュブロッ
クの内容がプロセサによって変更されたため下位レベル
のメモリの内容との一貫性を失っている状態をダーティ
であるといい、キャッシュブロックのそれぞれについ
て、ダーティか否かを示すためのダーティビットと呼ば
れる状態ビットが設けられている。たとえば、従来のラ
イトバック方式かつセットアソシアティブキャッシュ方
式の計算機システム１は図５のように構成される。

【０００４】図５を参照して、従来の計算機システム１
において、プロセサ２から階層メモリに対するリードア
クセス要求が出されたとする。プロセサ２から出力され
たアドレスはブロック内オフセット，インデックスおよ
びタグに分割して保持され、インデックスで示されるキ
ャッシュディレクトリ３のエントリがキャッシュ４の連
想度の数だけ並列にアクセスされ、キャッシュディレク
トリ３からディレクトリタグ，有効ビットおよびダーテ
ィビットが出力される。ディレクトリタグとアドレスの
タグとは比較器５によって比較され、これらが一致し、
かつ有効ビットが真であるディレクトリエントリが存在
すれば、リードアクセスはキャッシュ４にヒットしたこ
とになり、キャッシュ４がインデックスおよびプロセサ
内オフセットによってアクセスされ、データがプロセサ
２に返される。

【０００５】もし、インデックスで示されるセット内の
全てのエントリについて、有効ビットが偽であるかまた
はディレクトリタグがアドレスのタグと一致しないので
あれば、キャッシュミスが発生したことになる。この場
合、キャッシュ制御部６はキャッシュ４中のどのキャッ
シュブロックを今回アクセスのあったメモリブロックの
内容でリプレースするかを選択する必要がある。

【０００６】リプレースの対象となったキャッシュブロ
ックの有効ビットが偽であるか、ダーティビットが偽で
あるなら、そのキャッシュブロックの内容は不要あるい
は下位レベルのメモリ中に同じ内容のものが存在するか
ら、捨ててしまってかまわない。このときは、下位レベ
ルメモリアクセス制御部７は、プロセサ２からのアクセ
ス要求のあったアドレスを含むメモリブロックのリード
要求（下位レベルメモリ制御信号）を下位レベルのメモ
リに対して発生する。そして、キャッシュ４のいずれか
のセットが選択され、そのインデックスによって示され
るエントリにこのメモリブロックの内容が転送される。
また、そのメモリブロックのうちプロセサ２から要求の
あったデータワードがプロセサ２にも返される。さら
に、選択されたエントリのタグ部には今回アクセスされ
たアドレスのタグ部が設定され、有効ビットは真に、ダ
ーティビットは偽に設定される。

【０００７】一方、リプレースの対象となったキャッシ
ュブロックの有効ビットが真であり、ダーティビットが
真であるなら、キャッシュ制御部６はこのキャッシュブ
ロックの内容をまず下位レベルのメモリに書き出して、
その後にキャッシュブロックに新たな内容を読み込み上
述の操作を行う必要がある。ところで、現在の典型的な
プログラム、特に大規模な処理を行うプログラムにおい
ては、必要になった時点で生成されて不要になれば消去
されるような動的な変数が多用される。このような動的
変数の生成から消去までの期間を変数の生存期間と呼
ぶ。動的変数のために用いられるメモリ領域は、その動
的変数が最初に必要とされる時点でメモリの未使用領域
から割り当てられ、その動的変数が不要になった時点で
割り当てられていたメモリ領域は未使用領域に返却され
る。

【０００８】動的変数の種類の１つは、プログラムの変
数コール／リターンに伴って生成／消去されるものであ
り、関数の局所変数と呼ばれる。この種の動的変数はス
タック領域と呼ばれるメモリ領域に割り当てられる。現
在の多くのプロセサにおいては、スタック領域を管理す
ためのハードウェア機構を備えている。また、個々の関
数呼び出しに対応して確保されるスタック領域をスタッ
クフレームと呼ぶ。スタックフレームは、関数の局所変
数，関数にわたされる引数に関する情報，および関数か
らのリターンアドレスなどを含む。

【０００９】動的変数の別の種類は、その生存期間がプ
ログラムの関数呼び出しと関連づけることができないも
のである。このような動的変数はヒープ領域と呼ばれる
メモリ領域に割り当てられる。通常、この種の動的変数
に対するメモリ領域の割り当ての管理は、ソフトウェア
によって行われる。

【００１０】

【発明が解決しようとする課題】ここで、図５に示すラ
イトバック方式のキャッシュ４をもつ既存の計算機シス
テム１について考える。キャッシュ４上に動的変数に対
応するキャッシュブロックが存在し、なおかつこの動的
変数の生存期間が終了した時点で、そのキャッシュブロ
ックがダーティである場合を考える。この時点で、この
キャッシュブロックが対応する下位レベルのメモリ領域
は、ヒープ領域あるいはスタック領域であり、いずれの
動的変数も割り当てられていない状態である。さらに処
理が進み、このキャッシュブロックに対応するメモリ領
域に新たな動的変数が割り当てられるより以前に、この
キャッシュブロックがリプレースの対象になったとす
る。このキャッシュブロックはダーティであるため、下
位レベルのメモリに内容の書き出しが行われる。

【００１１】しかし、このキャッシュブロックの内容
は、生存期間が終了した動的変数の内容であり、もはや
プログラムによって必要とされない。すなわち、これま
での計算機システムは、生存期間の終了した動的変数が
キャッシュブロック上にダーティブロックとして存在し
かつそのキャッシュブロックがリプレースの対象となっ
たときに、下位レベルのメモリにキャッシュブロックの
内容を書き出すという不要な操作を行っていた。

【００１２】それゆえに、この発明の主たる目的は、不
要な操作を防ぎ性能を向上することができる、計算機シ
ステムを提供することである。

【００１３】

【課題を解決するための手段】この発明は、下位メモリ
と下位メモリの内容のコピーをブロック単位でもつキャ
ッシュとを含み、キャッシュはプロセサからのライトア
クセス要求に対してはライトバック方式によってこれを
処理する計算機システムにおいて、プロセサからの要求
に応じて、指定されたメモリ領域に対応するキャッシュ
ブロックのダーティビットを強制的にクリアするクリア
手段を備えることを特徴とする、計算機システムであ
る。

【００１４】

【作用】プロセサからの要求に従い、指定されたアドレ
ス範囲に対応するキャッシュブロックをブロック検出手
段でタグマスクを用いて効率よく検出する。また、イン
デックスカウンタによって、プロセサから出力されたイ
ンデックスの値をインクリメントし、インデックス検出
手段で、指定されたアドレス範囲に応じてインデックス
カウンタの上限を検出する。そして、インデックスカウ
ンタの上限が検出されるまでの間、プロセサによって指
定されたアドレス範囲に対応するキャッシュブロックの
ダーティビットを、キャッシュ制御手段によって強制的
にクリアする。

【００１５】ここで、強制的なダーティビットのクリア
は、キャッシュブロックの内容が下位レベルのメモリブ
ロックとの同一性を失っているにも拘わらず、その情報
が計算機システムから失われてしまう、すなわち、計算
機システムが一貫性を失ってしまうことを意味する。こ
のことが正しいプログラムの実行に影響を与えないこと
を以下に示す。

【００１６】ここでは、動的変数の生存期間が終了した
場合を例に説明する。一般に、動的変数が割り当てられ
ているメモリ領域は、プログラム実行時に決定され、ど
のメモリ領域が割り当てられているか、さらに、割り当
てられた領域に偶然格納されている値がどのようなもの
があるか、プログラマーが事前に知ることはできない。
すなわち、動的変数の初期値はプログラマーにとっては
非決定的であると考えられている。したがって、正しい
プログラムは動的変数の初期値に依存しないようにコー
ティングされている。

【００１７】ここで、アドレスａに割り当てられた動的
変数の生存期間が終了し、アドレスａに対応するキャッ
シュブロックｃのダーティビットが強制的にクリアされ
たとする。この時点以降、キャッシュブロックｃに対す
る最初の操作は、読み出し、書き込み、リプレースのい
ずれかである。キャッシュブロックｃに対して読み出し
が実行される場合は、アドレスａに新たな動的変数が割
り当てられ、それが参照される場合のみである。しか
し、上述のように動的変数の初期値に依存するプログラ
ムは正しいプログラムとはいえないため、この場合を考
慮する必要はない。

【００１８】キャッシュブロックｃに対して書き込みが
実行される場合は、アドレスａに新たな動的変数が割り
当てられ、それに対する代入が行われた場合である。こ
のとき、キャッシュブロックｃのダーティビットは真と
なる。これにより、計算機システムの一貫性は回復さ
れ、先に実行されたダーティビットのクリア操作が、こ
れ以降の実行に影響を及ぼすことはない。

【００１９】キャッシュブロックｃに対してリプレース
が実行された場合、プログラムから見たアドレスａの内
容は、下位レベルのメモリブロックの内容となる。これ
はプロセサが最後（リプレース直前）にアドレスａに対
して書き込んだ内容、すなわちキャッシュブロックｃの
内容とは異なる。しかし、アドレスａは動的変数のため
の領域すなわちスタック領域あるいはヒープ領域であ
り、アドレスａには動的変数が割り当てられていない状
態である。将来、プロセサがアドレスａのメモリ領域を
利用する場合は、新たな動的変数がアドレスａに割り当
てられることを意味するが、上述のように正しいプログ
ラムは動的変数の初期値に依存しないように設計されて
いるため、アドレスａのメモリブロックに格納されてい
る値はどのような値でもプログラムの実行に影響を及ぼ
すことはない。したがって、先に実行されたダーティビ
ットクリア操作が、これ以降の実行に影響を及ぼすこと
はない。

【００２０】

【発明の効果】この発明によれば、ダーティなキャッシ
ュブロックがリプレースの対象となった場合に、キャッ
シュブロックのダーティビットを強制的にクリアするこ
とによって、正しいプログラムの実行に影響を与えるこ
となく下位レベルのメモリブロックに対する不要な書き
出しを防ぐことができ、ひいては計算機システムの性能
を向上させることができる。

【００２１】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。

【００２２】

【実施例】図１を参照して、この実施例の計算機システ
ム１０は、たとえば、ライトバック方式でありかつセッ
トアソシアティブキャッシュ方式に構成されたものであ
る。計算機システム１０は、プロセサ１２を含む。プロ
セサ１２から階層メモリシステムに対するアクセス要求
のあったアドレスは、ブロック内オフセット，インデッ
クスおよびタグに分割され、それぞれブロック内オフセ
ット用レジスタ１４，インデックスカウンタ１６および
タグ用のレジスタ１８に保持される。そして、インデッ
クスで示されるキャッシュディレクトリ２０のエントリ
がキャッシュ２２の連想度の数だけ並列にアクセスさ
れ、キャッシュディレクトリ２０からディレクトリタ
グ，有効ビットおよびダーティビットが出力される。デ
ィレクトリタグはタグマスク２４によってマスクされた
後、レジスタ１８からのアドレスのタグと比較器２６に
よって比較され、これらが一致し、かつ有効ビットが真
であるディレクトリエントリすなわちキャッシュブロッ
クが存在すれば、リードアクセスはキャッシュ２２にヒ
ットしたことになり、ＡＮＤゲート２８を介してその旨
の信号がキャッシュ制御部３０に与えられる。すると、
キャッシュ制御部３０によって、キャッシュ２２がイン
デックスおよびプロセサ内オフセットに基づいてアクセ
スされ、データがプロセサ１２に返される。

【００２３】もし、インデックスで示されるセット内の
全てのエントリについて、有効ビットが偽であるかまた
はディレクトリタグがアドレスのタグと一致しないので
あれば、キャッシュミスが発生したことになる。この場
合、図５に示す従来技術と同様、キャッシュ制御部３０
は、キャッシュ２２中のどのキャッシュブロックを今回
アクセスのあったメモリブロックの内容でリプレースす
るかを選択する必要がある。

【００２４】すなわち、リプレースの対象となったキャ
ッシュブロックの有効ビットが偽であるか、ダーティビ
ットが偽であるなら、そのキャッシュブロックの内容は
不要あるいは下位レベルのメモリ中に同じ内容のものが
存在するから、捨ててしまってかまわない。このとき
は、下位レベルメモリアクセス制御部３２は、プロセサ
１２からのアクセス要求のあったアドレスを含むメモリ
ブロックのリード要求（下位レベルメモリ制御信号）を
下位レベルのメモリ（図示せず）に対して発生する。そ
して、キャッシュ２２のいずれかのセットが選択され
て、そのインデックスによって示されるエントリにこの
メモリブロックの内容が転送される。また、そのメモリ
ブロックのうちプロセサ１２から要求のあったデータワ
ードがプロセサ１２にも返される。さらに、選択された
エントリのタグ部には今回アクセスされたアドレスのタ
グ部が設定され、有効ビットは真に、ダーティビットは
偽に設定される。

【００２５】また、リプレースの対象となったキャッシ
ュブロックの有効ビットが真であり、ダーティビットが
真であるなら、キャッシュ制御部３０はこのキャッシュ
ブロックの内容をまず下位レベルのメモリに書き出し
て、その後にキャッシュブロックに新たな内容を読み込
み上述の操作を行う。このように、計算機システム１０
は、図５に示す従来の計算機システム１の有する機能を
備えているが、計算機システム１０ではさらに以下の点
に注目すべきである。

【００２６】すなわち、計算機システム１０では、プロ
セサ１２からの要求に従い、指定されたアドレス範囲に
対応するキャッシュブロックのダーティビットをクリア
する機能をもつように改良されたキャッシュ制御部３
０，指定されたアドレス範囲に対応するキャッシュブロ
ックを効率よく見出すために、ディレクトリタグをマス
クするタグマスク２４，インデックスの値をインクリメ
ントするインデックスカウンタ１６，およびインデック
スカウンタ１６の上限を与えるインデックスマスク３４
を備えることである。

【００２７】タグマスク２４は、たとえば図２に示すよ
うに構成される。図２に示すタグマスク２４は、ビット
毎のＮＯＴ回路２４ａを含み、データバスに現れるmask
-tagをＮＯＴ回路２４ａによってビット毎に否定演算
し、得られた〜mask-tagをタグマスクレジスタ２４ｂに
与え、後述する図４のアルゴリズムの実行中に〜mask-t
agはタグマスクレジスタ２２ｂで保持される。また、キ
ャッシュディレクトリ２０によって生成されるディレク
トリタグの値とタグマスクレジスタ２４ｂの内容とのビ
ット毎の論理積がＡＮＤ回路２４ｃによって生成され、
得られた結果が比較器２６へ転送される。このようなタ
グマスク２４を用いかつ後述の制約条件を満たすことに
よって、検査すべきキャッシュブロックの数を最小限に
でき、その結果、キャッシュブロックの検出を効率的に
行える。

【００２８】また、インデックスマスク３４は、たとえ
ば図３に示すように構成される。図３に示すインデック
スマスク３４は、インデックスマスクレジスタ３４ａを
含む。インデックスマスクレジスタ３４ａは、図４に示
すアルゴリズムを実行する間、mask-idxを保持してお
く。インデックスマスクレジスタ３４ａからの値とイン
デックスカウンタ１６によって生成されるインデックス
値とのビット毎の論理積がＡＮＤ回路３４ｂによって生
成される。さらに、ＡＮＤ回路３４ｂによって生成され
る値とインデックスマスクレジスタ３４ａに保持される
値が比較器３４ｃによって比較され、それらの値が等し
いときには、比較器３４ｃからキャッシュ制御部３０に
図４に示すアルゴリズムの終了が通知される。すなわ
ち、インデックスマスク３４によって、プロセサ１２か
ら指示されたアドレス範囲に対応してインデックスカウ
ンタ１６の上限を検出している。

【００２９】図１に戻って、さらに、プロセサ１２は、
ユーザプログラムにて実行可能な、特定のアドレス範囲
に対応するキャッシュブロックのダーティビットをクリ
アするための命令 clean-cache addr mask をもつ。この命令は、たとえば、動的変数の生存期間が
終了した時点でプロセサ１２から出力され、キャッシュ
制御部３０に入力される。またこの命令は、２のべき乗
の値をとるアドレスaddrと２のべき乗−１の値をとるma
skとをオペランドとし、addrからaddr＋maskまでのアド
レスに対応するキャッシュブロックを全て見出し、その
キャッシュブロックのダーティビットをクリアする操作
をキャッシュ制御部３０に指示する。ただし、mask＋１
はキャッシュ２２のブロックサイズ以上でなければなら
ず、addrとmaskとのビット毎の論理積をとったものは０
に等しいという制約条件を満たすものとする。

【００３０】キャッシュ制御部３０は、上述のプロセサ
１２からの命令の要求に応じて、図４に示す手順に従っ
てキャッシュブロックのサーチおよびダーティビットク
リアの操作を行う。ここで、clean-cache 命令のオペラ
ンドであるaddrはアドレスバスに、maskはデータバスに
それぞれプロセサ１２から出力されるものとする。図４
に示す動作において、まず、clean-cache 命令に与えら
れたaddrおよびmaskのそれぞれのタグ部をaddr-tagおよ
びmask-tagとし、addrおよびmaskのそれぞれのインデッ
クス部をaddr-idxおよびmask-idxとする。

【００３１】そして、ステップＳ１において、addr-tag
をタグ用のレジスタ１８に、〜mask-tagをタグマスクレ
ジスタ２４ｂに、addr-idxをインデックスカウンタ１６
に、mask-idxをインデックスマスク３４に、それぞれ保
持する。その後、キャッシュ２２の各セットについて並
列にステップＳ３およびＳ５をそれぞれ実行する。ステ
ップＳ３において、ディレクトリタグ＆タグマスクレジ
スタ２４ｂの出力（〜mask-tag）＝タグ用のレジスタ１
８の出力（addr-tag）であるか否かが判断される。これ
は、タグマスク２４および比較器２６で行われる。これ
によって、キャッシュ２２内の或るキャッシュブロック
がプロセサ１２から要求されているアドレス範囲のキャ
ッシュブロックに相当するか否かが判断される。ステッ
プＳ３が“ＹＥＳ”であれば、ステップＳ５に進む。な
お、このとき、有効ビットは真であることを要する。ス
テップＳ５において、インデックスカウンタ１６で示さ
れるディレクトリエントリすなわちキャッシュブロック
のダーティビットがクリアされ、ステップＳ７に進む。
ステップＳ３が“ＮＯ”のときは直接ステップＳ７に進
む。ステップＳ７において、インデックスカウンタ１６
がインクリメントされ、ステップＳ９に進む。ステップ
Ｓ９では、インデックスカウンタ１６の出力（addr-id
x）＆インデックスマスクレジスタ３４ａの出力（mask-
idx）＝インデックスマスクレジスタ３４ａの出力（mas
k-idx）であるか否かが判断される。これによってイン
デックスカウンタ１６の上限を判断することができる。
ステップＳ９が“ＮＯ”であればインデックスカウンタ
１６の出力はまだインデックスカウンタ１６の上限では
ないと判断され、上述の処理が繰り返される。ステップ
Ｓ９が“ＹＥＳ”であれば、インデックスカウンタ１６
の出力がインデックスカウンタ１６の上限になったと判
断され、終了する。

【００３２】さらに具体的に説明する。ここで、キャッ
シュ２２のブロックサイズをblocksize とし、キャッシ
ュ２２のセット数をsetnumとする。また、addr，mask＋
１，blocksize ，setnumは、それぞれ２のべき乗の値で
あり、定義より数１が成立する。

【００３３】

【数１】addr-tag＝addr／setnum／blocksize addr-idx＝ (addr／blocksize) % setnum mask-tag＝mask／setnum／blocksize mask-idx＝ (mask／blocksize) % setnum 数１において、% はモジュロ演算を表している。ここ
で、キャッシュ２２中に、block-tag なるタグを用いか
つblock-idx なるインデックスに対応するダーティなキ
ャッシュブロックが存在したとする。このキャッシュブ
ロックが対応付けられているメモリ領域〔block-min …
block-max〕は、数２によって表される。

【００３４】

【数２】block-min ＝（block-tag ＊setnum＋block-id
x ）＊ blocksize block-max ＝（block-tag ＊setnum＋block-idx ＋１）
＊blocksize −１ ここで、図４に示すアルゴリズムによって、〔block-mi
n … block-max〕が〔addr…addr＋mask〕に含まれると
き、また、そのときに限りこのキャッシュブロックのダ
ーティビットがクリアされることを示す。

【００３５】図４のアルゴリズムにおいて、ステップＳ
３を実行するときのインデックスカウンタ１６の値idx
は、〔addr-idx…addr-idx＋mask-idx〕の全ての値をと
る。なぜなら、ステップＳ１によってidx の初期値はad
dr-idxであり、制約条件よりaddr-idx＆mask-idx＝０で
あるから、ステップＳ７にてインクリメントされた値id
x において、ステップＳ９でidx ＆mask-idx＝mask-idx
が最初に成立するのはidx ＝addr-idx＋mask-idxの場合
となるためである。

【００３６】すなわち、ステップＳ９が“ＹＥＳ”にな
り終了するのは、idx ＝addr-idx＋mask-idxの場合だか
らである。以下、mask＋１とsetnum＊blocksize の大小
関係によって、mask＋１＜setnum＊blocksize の場合
と、mask＋１≧setnum＊blocksize の場合の２通りに場
合分けして考える。

【００３７】(1) mask＋１＜setnum＊blocksize の場合 mask＋１＜setnum＊blocksize であるから、mask-tag＝
０が成立する。したがって、〔block-min … block-ma
x〕が〔addr…addr＋mask〕に含まれるということはblo
ck-idx が〔addr-idx…addr-idx＋mask-idx〕に含ま
れ、かつblock-tag＝addr-tagであるということに他な
らない。したがって、図４に示すアルゴリズムにおい
て、ステップＳ３で検査されるキャッシュブロックは、
そのblock-idxが〔addr-idx…addr-idx＋mask-idx〕に
含まれるもの全てであり、それ以外にない。また、mask
-tag＝０であるから、ステップＳ３の検査はblock-tag
＝addr-tagであるかどうかの検査と等価である。

【００３８】(2) mask＋１≧setnum＊blocksize の場合 この場合、addr-idx＝０かつmask-idx＝setnum−１が成
立する。すなわち、図４のアルゴリズムにおいて、ステ
ップＳ３で検査されるキャッシュブロックはキャッシュ
２２中の全てのキャッシュブロックとなる。ここで、
〔block-min … block-max〕が〔addr…addr＋mask〕に
含まれるということはblock-tag が〔addr-tag…addr-t
ag＋mask-tag〕に含まれるということに他ならない。な
ぜなら、block-idx は必ず〔addr-idx…addr-idx＋mask
-idx〕すなわち〔０…setnum−１〕に含まれるためであ
る。

【００３９】ここで制約条件より、addr-tag＆mask-tag
＝０であるから、ステップＳ３で検査されるblock-tag
＆〜mask-tag＝addr-tagであるかどうかは、block-tag
が〔addr-tag…addr-tag＋mask-tag〕に含まれるかどう
かということと等価である。以上のように、図４に示す
アルゴリズムでは、〔block-min … block-max〕が〔ad
dr…addr＋mask〕に含まれるキャッシュブロックについ
ては必ずステップＳ５が実行され、それ以外のキャッシ
ュブロックについてはステップＳ５は実行されないこと
がわかる。

【００４０】この実施例によれば、たとえば、生存期間
が終了した動的変数が置かれたダーティなキャッシュブ
ロックがリプレースの対象となった場合に、そのキャッ
シュブロックのダーティビットをクリアすることによっ
て不要な操作を防ぎ、計算機システム１０の性能を向上
させることができる。なお、上述の実施例では、clean-
cache 命令に与えることのできるアドレス範囲に制限を
設けていた。しかし、別の構成例として、より多くのハ
ードウェア量を必要とするが、それぞれアドレス範囲の
上限および下限と比較するための２個の大小比較器をタ
グ部の比較に用いることによって、任意のアドレス範囲
をclean-cache 命令に与えることができる計算機システ
ムを構成することもできる。

【００４１】また、上述の実施例では、セットアソシア
ティブ方式のキャッシュをとりあげて説明したが、ダイ
レクトマップ方式あるいはフルアソシアティブ方式はセ
ットアソシアティブ方式の極端な場合であると捉えるこ
とができるため、ダイレクトマップ方式あるいはフルア
ソシアティブ方式にこの発明を適用することもできる。

【００４２】なお、clean-cache 命令は、上述のように
たとえば、ヒープ領域およびスタック領域に割り当てら
れた動的変数のメモリ割り当てを解放するときに、その
メモリ領域に対して用いる。特に、スタック領域に関し
ては、関数のリターン時に解放されるスタックフレーム
領域全体に対するclean-cache を実行することができ
る。しかしながら、この発明は、プログラムによって利
用される動的変数の生存期間が終了した場合、すなわち
動的変数のメモリ割り当てを解放する場合以外でも用い
られることはいうまでもない。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】この実施例のタグマスクの構成の一例を示す図
解図である。

【図３】この実施例のインデックスマスクの構成の一例
を示す図解図である。

【図４】この実施例のキャッシュ制御部がclean-cache
命令を実行する場合のアルゴリズムを示すフロー図であ
る。

【図５】従来技術を示すブロック図である。

【符号の説明】

１０ …計算機システム １２ …プロセサ １６ …インデックスカウンタ ２０ …キャッシュディレクトリ ２２ …キャッシュ ２４ …タグマスク ２６ …比較器 ３０ …キャッシュ制御部 ３４ …インデックスマスク

Claims (2)

【特許請求の範囲】
1. 【請求項１】下位メモリと前記下位メモリの内容のコピ
   ーをブロック単位でもつキャッシュとを含み、前記キャ
   ッシュはプロセサからのライトアクセス要求に対しては
   ライトバック方式によってこれを処理する計算機システ
   ムにおいて、 前記プロセサからの要求に応じて、指定されたメモリ領
   域に対応するキャッシュブロックのダーティビットを強
   制的にクリアするクリア手段を備えることを特徴とす
   る、計算機システム。
2. 【請求項２】前記クリア手段は、前記プロセサによって
   指定されたアドレス範囲に対応するキャッシュブロック
   のダーティビットをクリアするキャッシュ制御手段、前
   記アドレス範囲に対応する前記キャッシュブロックをタ
   グマスクを用いて検出するブロック検出手段、前記プロ
   セサから出力されるインデックスの値をインクリメント
   するインデックスカウンタ、および前記アドレス範囲に
   応じて前記インデックスカウンタの上限を検出するイン
   デックス検出手段を備え、 前記インデックス検出手段で前記インデックスカウンタ
   の上限が検出されるまでの間前記アドレス範囲に対応す
   る前記キャッシュブロックのダーティビットを前記キャ
   ッシュ制御手段によってクリアする、請求項１記載の計
   算機システム。