JPH0883214A - キャッシュメモリ制御方法 - Google Patents
キャッシュメモリ制御方法Info
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- JPH0883214A JPH0883214A JP6218397A JP21839794A JPH0883214A JP H0883214 A JPH0883214 A JP H0883214A JP 6218397 A JP6218397 A JP 6218397A JP 21839794 A JP21839794 A JP 21839794A JP H0883214 A JPH0883214 A JP H0883214A
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Abstract
(57)【要約】
【目的】 参照したキャッシュに異なったアドレスの変
更済み有効データが存在したとき、キャッシュから共有
メモリへのコピーバックとキャッシュ外からのデータ転
送とのデータリプレースの性能を向上させる。 【構成】 ＣＰＵからキャッシュメモリ１へのデータ参
照があると、比較回路６でアドレスアレイ２内のアドレ
スと一致チェックする。ヒットせず、キャッシュメモリ
１に、他のアドレスの変更済み有効データが存在したと
き、コピーバック要求が遅延レジスタ９にキューイング
され、エンコーダ１１はデータ転送要求を出力する。転
送要求を受け取った他のＣＰＵは自分のキャッシュをチ
ェックし、共有メモリはメモリ参照を開始する。次い
で、キューイングされているコピーバック要求が出力さ
れ、コピーバックデータを共有メモリに転送する。
更済み有効データが存在したとき、キャッシュから共有
メモリへのコピーバックとキャッシュ外からのデータ転
送とのデータリプレースの性能を向上させる。 【構成】 ＣＰＵからキャッシュメモリ１へのデータ参
照があると、比較回路６でアドレスアレイ２内のアドレ
スと一致チェックする。ヒットせず、キャッシュメモリ
１に、他のアドレスの変更済み有効データが存在したと
き、コピーバック要求が遅延レジスタ９にキューイング
され、エンコーダ１１はデータ転送要求を出力する。転
送要求を受け取った他のＣＰＵは自分のキャッシュをチ
ェックし、共有メモリはメモリ参照を開始する。次い
で、キューイングされているコピーバック要求が出力さ
れ、コピーバックデータを共有メモリに転送する。
Description
【０００１】
【産業上の利用分野】本発明は、コピーバック方式を採
る複数のキャッシュメモリと一つの共有メモリがシステ
ムバスを介して接続され、各プロセッサ用のキャッシュ
がバスの監視機構を持つマルチプロセッサシステムにお
けるキャッシュメモリ制御方法に関し、特に参照したキ
ャッシュメモリに他アドレスの変更済み有効データが存
在し、キャッシュメモリから共有メモリへのコピーバッ
クとキャッシュ外からのデータの転送が要求されたとき
のデータリプレースの性能を向上させたキャッシュメモ
リ制御方法に関する。
る複数のキャッシュメモリと一つの共有メモリがシステ
ムバスを介して接続され、各プロセッサ用のキャッシュ
がバスの監視機構を持つマルチプロセッサシステムにお
けるキャッシュメモリ制御方法に関し、特に参照したキ
ャッシュメモリに他アドレスの変更済み有効データが存
在し、キャッシュメモリから共有メモリへのコピーバッ
クとキャッシュ外からのデータの転送が要求されたとき
のデータリプレースの性能を向上させたキャッシュメモ
リ制御方法に関する。
【０００２】
【従来の技術】情報処理装置においては、一般にメモリ
アクセスを高速に行うために、小容量、高速アクセスの
キャッシュメモリを備えている。このキャッシュメモリ
は一定または任意の大きさのブロックに分割され、主記
憶装置のデータの一部を保持している。このキャッシュ
メモリに対してアドレスアレイがあり、キャッシュメモ
リのブロックが保持するデータの主記憶装置上の実アド
レスを登録している。
アクセスを高速に行うために、小容量、高速アクセスの
キャッシュメモリを備えている。このキャッシュメモリ
は一定または任意の大きさのブロックに分割され、主記
憶装置のデータの一部を保持している。このキャッシュ
メモリに対してアドレスアレイがあり、キャッシュメモ
リのブロックが保持するデータの主記憶装置上の実アド
レスを登録している。
【０００３】また、更新されたブロックを主記憶装置に
書き込む方式として、当該ブロックが置き換えの対象と
なった時に、主記憶装置に書き戻すコピーバック方式
（あるいはストアイン方式、ライトバック方式ともい
う）がある。
書き込む方式として、当該ブロックが置き換えの対象と
なった時に、主記憶装置に書き戻すコピーバック方式
（あるいはストアイン方式、ライトバック方式ともい
う）がある。
【０００４】上記したコピーバック方式を採る複数のキ
ャッシュメモリと一つの共有メモリがシステムバスを介
して接続され、それぞれのプロセッサキャッシュがバス
の監視機構を持つマルチプロセッサシステムのシステム
バスとしては、例えば、ＩＥＥＥ Ｍicro Ａug.１９８
４に記載されたＩＥＥＥ Ｆuturebusなどがある。ま
た、マルチキャッシュにおけるキャッシュメモリの一致
制御としては、電子情報通信学会、コンピュータ研究会
並列計算機講習会 Ｆeb.１９８８に記載されたＳymmetr
yのプロトコル、あるいはＡＣＭ Ｔrans.on Ｃomputer
Ｓystems Ｖol.４ Ｎo．４（Ｎov.１９８６）に記載さ
れたイリノイプロトコルなどがある。
ャッシュメモリと一つの共有メモリがシステムバスを介
して接続され、それぞれのプロセッサキャッシュがバス
の監視機構を持つマルチプロセッサシステムのシステム
バスとしては、例えば、ＩＥＥＥ Ｍicro Ａug.１９８
４に記載されたＩＥＥＥ Ｆuturebusなどがある。ま
た、マルチキャッシュにおけるキャッシュメモリの一致
制御としては、電子情報通信学会、コンピュータ研究会
並列計算機講習会 Ｆeb.１９８８に記載されたＳymmetr
yのプロトコル、あるいはＡＣＭ Ｔrans.on Ｃomputer
Ｓystems Ｖol.４ Ｎo．４（Ｎov.１９８６）に記載さ
れたイリノイプロトコルなどがある。
【０００５】図２は、マルチプロセッサシステムを示
す。このシステムは、複数のプロセッサ２１、２２と、
各プロセッサがプロセッサバスを介して、コピーバック
方式のキャッシュメモリおよびメモリコントローラ２
３、２４に接続され、さらに、キャッシュメモリと一つ
の共有メモリ２６がシステムバス２５を介して接続され
た構成を採る。また、メモリコントローラにはバスの監
視機構が設けられ、共有メモリの書替要求を監視し、そ
のコピーがキャッシュメモリにあれば、キャッシュ内の
そのデータを無効にする。
す。このシステムは、複数のプロセッサ２１、２２と、
各プロセッサがプロセッサバスを介して、コピーバック
方式のキャッシュメモリおよびメモリコントローラ２
３、２４に接続され、さらに、キャッシュメモリと一つ
の共有メモリ２６がシステムバス２５を介して接続され
た構成を採る。また、メモリコントローラにはバスの監
視機構が設けられ、共有メモリの書替要求を監視し、そ
のコピーがキャッシュメモリにあれば、キャッシュ内の
そのデータを無効にする。
【０００６】図２のマルチプロセッサシステムにおい
て、参照したキャッシュメモリに他アドレスの変更済み
の有効データが存在し、キャッシュメモリから共有メモ
リへのコピーバックとキャッシュ外からのデータの転送
が要求されたときの、従来のデータリプレース方式を説
明する。図５（ａ）、（ｂ）、（ｃ）は、従来のキャッ
シュ制御動作を説明する図であり、図６は、従来のキャ
ッシュ制御動作のタイムチャートである。
て、参照したキャッシュメモリに他アドレスの変更済み
の有効データが存在し、キャッシュメモリから共有メモ
リへのコピーバックとキャッシュ外からのデータの転送
が要求されたときの、従来のデータリプレース方式を説
明する。図５（ａ）、（ｂ）、（ｃ）は、従来のキャッ
シュ制御動作を説明する図であり、図６は、従来のキャ
ッシュ制御動作のタイムチャートである。
【０００７】図５（ａ）、（ｂ）、（ｃ）、図６におい
て、ＣＰＵＡでデータＢの参照要求が発生し、参照した
自キャッシュメモリ３１にデータが存在せず、ヒットし
なかったとする。そして、参照したキャッシュメモリ３
１が一杯で、キャッシュメモリ３１に異なったアドレス
の変更済み有効データＡが存在した場合（これは、アド
レスアレイの有効フラグと変更済みフラグを参照するこ
とにより分かる）、このデータＡが置き換えの対象とな
り、まずデータＡを共有メモリ３３にコピーバックす
る。ＣＰＵＡはシステムバスにコピーバック要求を出
し、続いてデータＡ（コピーバックデータ）を共有メモ
リ３３に転送する（図５の（ａ））。
て、ＣＰＵＡでデータＢの参照要求が発生し、参照した
自キャッシュメモリ３１にデータが存在せず、ヒットし
なかったとする。そして、参照したキャッシュメモリ３
１が一杯で、キャッシュメモリ３１に異なったアドレス
の変更済み有効データＡが存在した場合（これは、アド
レスアレイの有効フラグと変更済みフラグを参照するこ
とにより分かる）、このデータＡが置き換えの対象とな
り、まずデータＡを共有メモリ３３にコピーバックす
る。ＣＰＵＡはシステムバスにコピーバック要求を出
し、続いてデータＡ（コピーバックデータ）を共有メモ
リ３３に転送する（図５の（ａ））。
【０００８】次いで、ＣＰＵＡはデータＢの転送要求
をシステムバスに発行する。システムバスにデータＢの
転送要求が発行されると、ＣＰＵＢは自キャッシュメ
モリ３２のキャッシュチェックを行ない、共有メモリ３
３はメモリ参照動作を開始する（図５の（ｂ））。ＣＰ
ＵＢにデータＢが存在した場合は、ＣＰＵＢからＣＰＵ
Ａに対して、キャッシュ−キャッシュ間でデータを転送
し、共有メモリ３３にデータＢが存在した場合は、共
有メモリ３３からＣＰＵＡに対してデータＢを転送する
（図５の（ｃ））。
をシステムバスに発行する。システムバスにデータＢの
転送要求が発行されると、ＣＰＵＢは自キャッシュメ
モリ３２のキャッシュチェックを行ない、共有メモリ３
３はメモリ参照動作を開始する（図５の（ｂ））。ＣＰ
ＵＢにデータＢが存在した場合は、ＣＰＵＢからＣＰＵ
Ａに対して、キャッシュ−キャッシュ間でデータを転送
し、共有メモリ３３にデータＢが存在した場合は、共
有メモリ３３からＣＰＵＡに対してデータＢを転送する
（図５の（ｃ））。
【０００９】
【発明が解決しようとする課題】上記したように、参照
したキャッシュメモリに、異なったアドレスの変更済み
有効データが存在した場合、キャッシュメモリから共有
メモリへコピーバックし、キャッシュ外（他のキャッシ
ュメモリまたは共有メモリ）からデータ転送しなければ
ならない。しかしながら、キャッシュ外からのデータ転
送は、他プロセッサのキャッシュチェックのために、ま
た一般にアクセス速度の遅い共有メモリの参照のために
時間がかかり、この結果、キャッシュ外からのデータ転
送によってマルチプロセッサシステムの性能が低下する
という問題があった。
したキャッシュメモリに、異なったアドレスの変更済み
有効データが存在した場合、キャッシュメモリから共有
メモリへコピーバックし、キャッシュ外（他のキャッシ
ュメモリまたは共有メモリ）からデータ転送しなければ
ならない。しかしながら、キャッシュ外からのデータ転
送は、他プロセッサのキャッシュチェックのために、ま
た一般にアクセス速度の遅い共有メモリの参照のために
時間がかかり、この結果、キャッシュ外からのデータ転
送によってマルチプロセッサシステムの性能が低下する
という問題があった。
【００１０】本発明の目的は、参照したキャッシュに異
なったアドレスの変更済み有効データが存在したとき、
キャッシュから共有メモリへのコピーバックとキャッシ
ュ外からのデータ転送とのデータリプレースの性能を向
上させたキャッシュメモリ制御方法を提供することにあ
る。
なったアドレスの変更済み有効データが存在したとき、
キャッシュから共有メモリへのコピーバックとキャッシ
ュ外からのデータ転送とのデータリプレースの性能を向
上させたキャッシュメモリ制御方法を提供することにあ
る。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明では、複数のプロセッサと、一つの共有メモ
リと、該共有メモリの一部のデータが記憶されコピーバ
ック方式を採る各プロセッサ用の複数のキャッシュメモ
リと、各エントリにアドレス、データが存在することを
示す有効フラグ、データが書き替えられたことを示す変
更済みフラグが登録された各プロセッサ用の複数のアド
レスアレイと、該複数のキャッシュメモリと該共有メモ
リとを接続するシステムバスと、前記各キャッシュメモ
リに設けられたバス監視手段とを備え、第１のプロセッ
サから自キャッシュメモリに対してデータ参照要求があ
ると、自アドレスアレイを参照して当該アドレスが登録
されていれば自キャッシュメモリをアクセスし、当該ア
ドレスが登録されずキャッシュミスし、該自キャッシュ
メモリに他アドレスの変更済み有効データが存在したと
き、該自キャッシュメモリから前記共有メモリに該変更
済み有効データをコピーバックし、前記自キャッシュメ
モリ外からデータ転送を行うマルチプロセッサシステム
におけるキャッシュメモリ制御方法において、前記第１
のプロセッサは前記システムバスに対して前記データ転
送の要求を発行し、次いで前記コピーバックの要求を発
行してコピーバックデータの転送を行なうことを特徴と
している。
に、本発明では、複数のプロセッサと、一つの共有メモ
リと、該共有メモリの一部のデータが記憶されコピーバ
ック方式を採る各プロセッサ用の複数のキャッシュメモ
リと、各エントリにアドレス、データが存在することを
示す有効フラグ、データが書き替えられたことを示す変
更済みフラグが登録された各プロセッサ用の複数のアド
レスアレイと、該複数のキャッシュメモリと該共有メモ
リとを接続するシステムバスと、前記各キャッシュメモ
リに設けられたバス監視手段とを備え、第１のプロセッ
サから自キャッシュメモリに対してデータ参照要求があ
ると、自アドレスアレイを参照して当該アドレスが登録
されていれば自キャッシュメモリをアクセスし、当該ア
ドレスが登録されずキャッシュミスし、該自キャッシュ
メモリに他アドレスの変更済み有効データが存在したと
き、該自キャッシュメモリから前記共有メモリに該変更
済み有効データをコピーバックし、前記自キャッシュメ
モリ外からデータ転送を行うマルチプロセッサシステム
におけるキャッシュメモリ制御方法において、前記第１
のプロセッサは前記システムバスに対して前記データ転
送の要求を発行し、次いで前記コピーバックの要求を発
行してコピーバックデータの転送を行なうことを特徴と
している。
【００１２】また、データ転送要求は、キャッシュ参照
時に生成される信号を基に発行され、コピーバック要求
は、該信号を所定時間だけ遅延した信号を基に発行され
ることを特徴としている。
時に生成される信号を基に発行され、コピーバック要求
は、該信号を所定時間だけ遅延した信号を基に発行され
ることを特徴としている。
【００１３】
【作用】あるプロセッサが参照したキャッシュに異なっ
たアドレスの変更済み有効データが存在したとき、コピ
ーバック要求を遅延レジスタにキューイングして、まず
システムバスへのデータ転送要求を発行する。データ転
送要求を受け取った他プロセッサは、自分のキャッシュ
メモリのチェックを開始し、共有メモリはメモリ参照を
開始する。次に、要求発行プロセッサは、異なったアド
レスの変更済み有効データのコピーバック要求を発行
し、データを共有メモリに転送してコピーバックする。
コピーバックが終了した後、先に発行されたデータ転送
要求による他プロセッサのキャッシュチェックが終了す
ると、要求されたデータが他プロセッサまたは共有メモ
リからシステムバスを介して、要求発行プロセッサに転
送される。
たアドレスの変更済み有効データが存在したとき、コピ
ーバック要求を遅延レジスタにキューイングして、まず
システムバスへのデータ転送要求を発行する。データ転
送要求を受け取った他プロセッサは、自分のキャッシュ
メモリのチェックを開始し、共有メモリはメモリ参照を
開始する。次に、要求発行プロセッサは、異なったアド
レスの変更済み有効データのコピーバック要求を発行
し、データを共有メモリに転送してコピーバックする。
コピーバックが終了した後、先に発行されたデータ転送
要求による他プロセッサのキャッシュチェックが終了す
ると、要求されたデータが他プロセッサまたは共有メモ
リからシステムバスを介して、要求発行プロセッサに転
送される。
【００１４】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。本発明のキャッシュメモリ制御方法は、
図２に示すマルチプロセッサシステムに適用される。図
１は、本発明の実施例の構成であり、図２のキャッシュ
メモリおよびメモリコントローラの詳細構成を示す。
的に説明する。本発明のキャッシュメモリ制御方法は、
図２に示すマルチプロセッサシステムに適用される。図
１は、本発明の実施例の構成であり、図２のキャッシュ
メモリおよびメモリコントローラの詳細構成を示す。
【００１５】図１において、１はキャッシュメモリ、２
は各エントリにアドレスと、キャッシュの状態を表す情
報としてデータが存在することを示す有効フラグ３と、
データが書き替えられたことを示す変更済みフラグ４と
が登録されているアドレスアレイ、５はＣＰＵ（プロセ
ッサ）からのアドレス、６はキャッシュメモリにデータ
が存在するか否かをチェックするための比較回路、７は
システムバスに発行する要求を決定するデコーダ、８は
デコーダの出力、９はデコーダの出力８を１バスサイク
ル遅延する遅延レジスタ、１０は遅延レジスタの出力、
１１はデコーダの出力８と遅延レジスタ１０の出力を符
号化するトランザクションエンコーダ、１３はシステム
バス、１４はシステムバスの制御権を取ったことを示す
信号、１５、１６はアンドゲート、１２、１７はドライ
バ、１８はレシーバである。
は各エントリにアドレスと、キャッシュの状態を表す情
報としてデータが存在することを示す有効フラグ３と、
データが書き替えられたことを示す変更済みフラグ４と
が登録されているアドレスアレイ、５はＣＰＵ（プロセ
ッサ）からのアドレス、６はキャッシュメモリにデータ
が存在するか否かをチェックするための比較回路、７は
システムバスに発行する要求を決定するデコーダ、８は
デコーダの出力、９はデコーダの出力８を１バスサイク
ル遅延する遅延レジスタ、１０は遅延レジスタの出力、
１１はデコーダの出力８と遅延レジスタ１０の出力を符
号化するトランザクションエンコーダ、１３はシステム
バス、１４はシステムバスの制御権を取ったことを示す
信号、１５、１６はアンドゲート、１２、１７はドライ
バ、１８はレシーバである。
【００１６】ＣＰＵからキャッシュメモリに対してデー
タの参照要求があると、データが入っているキャッシュ
メモリ１とアドレスアレイ２が参照される。アドレスア
レイ２には、アドレスとキャッシュメモリ１の状態を表
わす情報としてデータが存在することを示す有効フラグ
３とデータが書き替えられたことを示す変更済みフラグ
４が登録されていて、アドレスアレイ２から読み出され
たアドレスとＣＰＵからのアドレス５とが比較回路６で
比較され、キャッシュメモリ１に必要なデータがあるか
否かがチェックされる。
タの参照要求があると、データが入っているキャッシュ
メモリ１とアドレスアレイ２が参照される。アドレスア
レイ２には、アドレスとキャッシュメモリ１の状態を表
わす情報としてデータが存在することを示す有効フラグ
３とデータが書き替えられたことを示す変更済みフラグ
４が登録されていて、アドレスアレイ２から読み出され
たアドレスとＣＰＵからのアドレス５とが比較回路６で
比較され、キャッシュメモリ１に必要なデータがあるか
否かがチェックされる。
【００１７】この比較結果と、有効フラグ３、変更済み
フラグ４によって、発行トランザクションデコーダ７
は、システムバス１３上に発行する要求を決定する。プ
ロセッサがシステムバス１３の制御権を得る信号１４を
受け取ると、各要求はトランザクションエンコーダ１１
でコード化され、アドレスと共にシステムバス１３上に
発行される。データ転送が必要な場合はキャッシュメモ
リとシステムバス間でデータのやり取りを行なう。
フラグ４によって、発行トランザクションデコーダ７
は、システムバス１３上に発行する要求を決定する。プ
ロセッサがシステムバス１３の制御権を得る信号１４を
受け取ると、各要求はトランザクションエンコーダ１１
でコード化され、アドレスと共にシステムバス１３上に
発行される。データ転送が必要な場合はキャッシュメモ
リとシステムバス間でデータのやり取りを行なう。
【００１８】図３（ａ）、（ｂ）、（ｃ）は、本発明の
キャッシュ制御動作を説明する図であり、図４は、本発
明のキャッシュ制御動作のタイムチャートである。以
下、図３、４を用いて本発明の動作を説明する。ＣＰＵ
Ａから自キャッシュメモリに対してデータＢの参照要求
があり、上記した比較の結果、ヒットしないとき、比較
回路６から不一致の信号が出力されて発行トランザクシ
ョンデコーダ７に入力される。また、アドレスアレイ２
内の他のアドレスで、その有効フラグ３がセットされ
（“１”）、また変更済フラグ４がセット（“１”）さ
れているデータＡが存在したとき、そのフラグ３、４も
発行トランザクションデコーダ７に入力される。発行ト
ランザクションデコーダ７は、これら入力された信号を
デコードしてコピーバック要求とデータ転送要求のため
の信号８を出力する。信号８は、一方はそのままトラン
ザクションエンコーダ１１に入力され、他方は遅延レジ
スタ９にキューイングされる。
キャッシュ制御動作を説明する図であり、図４は、本発
明のキャッシュ制御動作のタイムチャートである。以
下、図３、４を用いて本発明の動作を説明する。ＣＰＵ
Ａから自キャッシュメモリに対してデータＢの参照要求
があり、上記した比較の結果、ヒットしないとき、比較
回路６から不一致の信号が出力されて発行トランザクシ
ョンデコーダ７に入力される。また、アドレスアレイ２
内の他のアドレスで、その有効フラグ３がセットされ
（“１”）、また変更済フラグ４がセット（“１”）さ
れているデータＡが存在したとき、そのフラグ３、４も
発行トランザクションデコーダ７に入力される。発行ト
ランザクションデコーダ７は、これら入力された信号を
デコードしてコピーバック要求とデータ転送要求のため
の信号８を出力する。信号８は、一方はそのままトラン
ザクションエンコーダ１１に入力され、他方は遅延レジ
スタ９にキューイングされる。
【００１９】信号８はトランザクションエンコーダ１１
で符号化されて、データ転送要求となる。すなわち、Ｃ
ＰＵＡがバスの制御権を得ると、その信号１４とアドレ
スサイクルでアンドゲート１５がオンとなって、ドライ
バ１２がイネーブルとなって、システムバス上１３に、
データ転送要求が先のフェッチアドレスとともに発行さ
れる（図３（ａ）の）。このデータ転送要求によっ
て、ＣＰＵＢは自キャッシュメモリのキャッシュチェッ
クを行い、また共有メモリはメモリの参照を行う。
で符号化されて、データ転送要求となる。すなわち、Ｃ
ＰＵＡがバスの制御権を得ると、その信号１４とアドレ
スサイクルでアンドゲート１５がオンとなって、ドライ
バ１２がイネーブルとなって、システムバス上１３に、
データ転送要求が先のフェッチアドレスとともに発行さ
れる（図３（ａ）の）。このデータ転送要求によっ
て、ＣＰＵＢは自キャッシュメモリのキャッシュチェッ
クを行い、また共有メモリはメモリの参照を行う。
【００２０】次いで、遅延レジスタ９にキューイングさ
れている信号８が、次のアドレスサイクルで信号１０と
して出力され、トランザクションエンコーダ１１でコー
ド化され、ＣＰＵＡがバスの制御権を得ているので、ア
ンドゲート１５がオンであり従って、ドライバ１２がイ
ネーブルであるので、コピーバック要求となってシステ
ムバス１３に出力される（図３（ｂ）の）。続いて、
データサイクルでアンドゲート１６がオンとなり、ドラ
イバ１７がイネーブルとなるので、キャッシュメモリ１
内の置き換え対象となるデータＡを読み出して、システ
ムバス１３を介して共有メモリにコピーバックする（図
３（ｂ）の）。
れている信号８が、次のアドレスサイクルで信号１０と
して出力され、トランザクションエンコーダ１１でコー
ド化され、ＣＰＵＡがバスの制御権を得ているので、ア
ンドゲート１５がオンであり従って、ドライバ１２がイ
ネーブルであるので、コピーバック要求となってシステ
ムバス１３に出力される（図３（ｂ）の）。続いて、
データサイクルでアンドゲート１６がオンとなり、ドラ
イバ１７がイネーブルとなるので、キャッシュメモリ１
内の置き換え対象となるデータＡを読み出して、システ
ムバス１３を介して共有メモリにコピーバックする（図
３（ｂ）の）。
【００２１】この間に、先に発行されたデータ転送要求
によって、他のＣＰＵＢは自キャッシュメモリをチェ
ックし、また共有メモリはデータの参照を行なってい
る。コピーバックが終了し、他ＣＰＵＢの自キャッシュ
メモリのチェック、共有メモリのデータ参照が終了し、
他ＣＰＵＢのキャッシュメモリにデータＢが存在する場
合は、キャッシュメモリ−キャッシュメモリ間のデータ
転送が行なわれ、他ＣＰＵＢのキャッシュメモリにデー
タＢが存在しない場合は、共有メモリからＣＰＵＡのキ
ャッシュメモリにデータＢが転送される（図３（ｃ）の
）。
によって、他のＣＰＵＢは自キャッシュメモリをチェ
ックし、また共有メモリはデータの参照を行なってい
る。コピーバックが終了し、他ＣＰＵＢの自キャッシュ
メモリのチェック、共有メモリのデータ参照が終了し、
他ＣＰＵＢのキャッシュメモリにデータＢが存在する場
合は、キャッシュメモリ−キャッシュメモリ間のデータ
転送が行なわれ、他ＣＰＵＢのキャッシュメモリにデー
タＢが存在しない場合は、共有メモリからＣＰＵＡのキ
ャッシュメモリにデータＢが転送される（図３（ｃ）の
）。
【００２２】
【発明の効果】以上、説明したように、本発明によれ
ば、参照したキャッシュメモリに、他アドレスの変更済
み有効データが存在し、キャッシュメモリから共有メモ
リへコピーバックとキャッシュ外からのデータの転送が
要求されたとき、まずシステムバスへのデータ転送要求
を発行し、次いでコピーバックの要求とコピーバックデ
ータの転送を行っているので、他プロセッサのデータ転
送要求に伴うキャッシュチェック時間のオーバヘッド、
共有メモリでのメモリアクセス時間のオーバヘッドを軽
減することができる。
ば、参照したキャッシュメモリに、他アドレスの変更済
み有効データが存在し、キャッシュメモリから共有メモ
リへコピーバックとキャッシュ外からのデータの転送が
要求されたとき、まずシステムバスへのデータ転送要求
を発行し、次いでコピーバックの要求とコピーバックデ
ータの転送を行っているので、他プロセッサのデータ転
送要求に伴うキャッシュチェック時間のオーバヘッド、
共有メモリでのメモリアクセス時間のオーバヘッドを軽
減することができる。
【図１】本発明の実施例の構成を示す。
【図２】本発明のキャッシュメモリ制御方法が適用され
るマルチプロセッサシステムを示す。
るマルチプロセッサシステムを示す。
【図３】（ａ）、（ｂ）、（ｃ）は本発明のキャッシュ
制御動作を説明する図である。
制御動作を説明する図である。
【図４】本発明のキャッシュ制御動作のタイムチャート
である。
である。
【図５】（ａ）、（ｂ）、（ｃ）は従来のキャッシュ制
御動作を説明する図である。
御動作を説明する図である。
【図６】従来のキャッシュ制御動作のタイムチャートで
ある。
ある。
１ キャッシュメモリ ２ アドレスアレイ ３ 有効フラグ ４ 変更済みフラグ ５ ＣＰＵからのアドレス ６ 比較回路 ７ 発行トランザクションデコーダ ８ デコード出力 ９ 遅延レジスタ １０ 遅延レジスタの出力 １１ トランザクションエンコーダ １２、１７ ドライバ １３ システムバス １４ システムバスの制御権を取ったことを示す信号 １５、１６ アンドゲート １８ レシーバ
Claims (2)
- 【請求項１】 複数のプロセッサと、一つの共有メモリ
と、該共有メモリの一部のデータが記憶されコピーバッ
ク方式を採る各プロセッサ用の複数のキャッシュメモリ
と、各エントリにアドレス、データが存在することを示
す有効フラグ、データが書き替えられたことを示す変更
済みフラグが登録された各プロセッサ用の複数のアドレ
スアレイと、該複数のキャッシュメモリと該共有メモリ
とを接続するシステムバスと、前記各キャッシュメモリ
に設けられたバス監視手段とを備え、第１のプロセッサ
から自キャッシュメモリに対してデータ参照要求がある
と、自アドレスアレイを参照して当該アドレスが登録さ
れていれば自キャッシュメモリをアクセスし、当該アド
レスが登録されずキャッシュミスし、該自キャッシュメ
モリに他アドレスの変更済み有効データが存在したと
き、該自キャッシュメモリから前記共有メモリに該変更
済み有効データをコピーバックし、前記自キャッシュメ
モリ外からデータ転送を行うマルチプロセッサシステム
におけるキャッシュメモリ制御方法において、前記第１
のプロセッサは前記システムバスに対して前記データ転
送の要求を発行し、次いで前記コピーバックの要求を発
行してコピーバックデータの転送を行なうことを特徴と
するキャッシュメモリ制御方法。 - 【請求項２】 前記データ転送要求は、前記キャッシュ
参照時に生成される信号を基に発行され、前記コピーバ
ック要求は、該信号を所定時間だけ遅延した信号を基に
発行されることを特徴とする請求項１記載のキャッシュ
メモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218397A JPH0883214A (ja) | 1994-09-13 | 1994-09-13 | キャッシュメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6218397A JPH0883214A (ja) | 1994-09-13 | 1994-09-13 | キャッシュメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0883214A true JPH0883214A (ja) | 1996-03-26 |
Family
ID=16719275
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6218397A Pending JPH0883214A (ja) | 1994-09-13 | 1994-09-13 | キャッシュメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0883214A (ja) |
-
1994
- 1994-09-13 JP JP6218397A patent/JPH0883214A/ja active Pending
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