JPH0895869A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 フラッシュメモリを用いた誤り検出訂正機能
を有するメモリ制御装置を提供すること。 【構成】 主記憶部１０と誤り検出訂正コード用記憶部
２０にフラッシュメモリを用いると共に、誤り検出訂正
コード作成部３０と誤り検出訂正コード用記憶部２０の
間に選択回路６０を設け、主記憶部１０に対するデータ
の書込み命令データと誤り検出訂正コード作成部３０で
演算される誤り検出訂正コードとを切り換え信号により
選択して誤り検出訂正コード用記憶部２０に出力する。
また、ＣＰＵから送られるデータの読み込み／書込み命
令（Ｒ／Ｗ）を入力して、選択回路に切り換え信号を出
力する切り換え設定部７０とを設け、ＣＰＵからデータ
の書込み命令が送られたときは、切り換え設定部に切り
換え信号を選択回路に送り、ＣＰＵから主記憶部に送ら
れる命令データを誤り検出訂正コード記憶部に送り、こ
の誤り検出訂正コード記憶部を書込みモードにしたあと
で、誤り検出訂正コード作成部で演算される誤り検出訂
正コードを誤り検出訂正コード記憶部に書き込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はコマンドによる書込みを
必要とするフラッシュメモリを用いたメモリ装置に係
り、特に誤り訂正符号を用いて誤り検出及び誤り訂正を
行うメモリ制御装置の改良に関する。

【０００２】

【従来の技術】メモリ装置では、本出願人の提案に係る
特開平１−４８１５３号公報に開示されているような、
誤り訂正検出回路を備える装置が知られている。他方、
フラッシュメモリは大容量且つ書換え可能回数が多い不
揮発メモリで、ＥＰＲＯＭの低コストと大容量、並びに
ＥＥＰＲＯＭのオンボードでの電気的書換え性能を兼ね
備えたもので、多用されてきている。

【０００３】図２は従来の誤り検出訂正機能を有するメ
モリ制御装置の構成ブロック図である。図において、主
記憶部１０はデータの読み書きが可能なＲＡＭで、ＣＰ
Ｕとは例えば３２ビット幅のデータバス７１を介して接
続されている。誤り検出訂正コード用記憶部２０はデー
タの読み書きが可能なＲＡＭで、例えば８ビット幅のデ
ータバス７２を用いて誤り検出訂正コードを記憶する。
誤り検出訂正コード作成部３０は、データバス７３を介
してＣＰＵが主記憶部１０に書き込むデータを取り込ん
で、誤り検出訂正コード作成演算を実行する。

【０００４】誤り検出訂正部４０はＣＰＵとはデータバ
ス７３で接続され、主記憶部７１とはデータバス７１で
接続されたもので、ＣＰＵが主記憶部１０からデータを
読み込むとき、同一アドレスの誤り検出訂正コード用記
憶部２０に記憶されているデータを取り込んで、誤り検
出演算を行い、誤りを検出したときはデータの訂正が可
能であればデータ訂正してＣＰＵに出力し、データの訂
正が不可能なときは誤り検出信号を出力する。ＣＰＵ接
続部５０はＣＰＵと主記憶部１０との間でデータの授受
を仲立ちするもので、誤り検出信号を受信したときは主
記憶部１０から読み込んだデータについて、メモリ故障
の通知をＣＰＵに行う。

【０００５】このように構成された装置の動作を次に説
明する。まず、書込み時には常に主記憶部１０への書込
みデータから誤り検出訂正コード作成部３０で誤り検出
訂正コードを演算し、誤り検出訂正コード用記憶部２０
に書き込む。読みだし時には主記憶部１０からの読み込
みデータと誤り検出訂正コード用記憶部２０から誤り検
出訂正部４０が読みだした誤り検出訂正コードを演算
し、読み込みデータに誤りがあるかを検出し、訂正可能
な誤りであればそのデータを訂正して返す。

【０００６】

【発明が解決しようとする課題】ところで、近年多用さ
れているフラッシュメモリは読み込み、書込み並びに消
去の３モードが存在し、命令データ（コマンド）を書き
込むことにより各モードの切替えを行って使用する。そ
こで、主記憶部１０と誤り検出訂正コード用記憶部２０
にフラッシュメモリを用いると、命令モードの書込みが
必要になる。しかし、従来装置においては誤り検出訂正
コード用記憶部２０に誤り検出訂正コードを書き込み、
命令データを書き込むことができない。そこで、書込み
モードに切り換えることができず、フラッシュメモリを
用いた誤り検出訂正コード用記憶部２０を利用できない
という課題があった。

【０００７】また、誤り検出訂正コード用記憶部２０に
従来のＲＡＭを用いるという考え方もあるが、今度は電
源オフ時にデータが揮発するのを防止するためバックア
ップ電源が必要になるという課題を招来する。本発明は
このような課題を解決したもので、フラッシュメモリを
用いた誤り検出訂正機能を有するメモリ制御装置を提供
することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的を達成する本
発明は、ＣＰＵからデータの読み書きが行われる主記憶
部１０と、このＣＰＵにより書き込まれるデータについ
て誤り検出訂正コードの演算を行う誤り検出訂正コード
作成部３０と、この誤り検出訂正コード作成部で作成さ
れた誤り検出訂正コードを主記憶部に記憶されるアドレ
スと同一アドレスで記憶する誤り検出訂正コード用記憶
部２０と、このＣＰＵから当該主記憶に対してデータの
読み込みがされたときに、このデータの読み込みがされ
るアドレスと同一アドレスの誤り検出訂正コード用記憶
部に読み込みを行って誤り検出訂正コードを取り出し、
当該主記憶で記憶されているデータの誤りを検出する誤
り検出訂正部４０とを有するメモリ制御装置において、
次の構成としたものである。

【０００９】即ち、前記主記憶部と誤り検出訂正コード
用記憶部にフラッシュメモリを用いると共に、前記誤り
検出訂正コード作成部と誤り検出訂正コード用記憶部の
間に選択回路６０を設け、前記ＣＰＵから主記憶部に送
られる命令データと前記誤り検出訂正コード作成部で演
算される誤り検出訂正コードとを切り換え信号により選
択して前記誤り検出訂正コード用記憶部に出力し、前記
ＣＰＵから送られるデータの読み込み／書込み命令を入
力して、当該選択回路に当該切り換え信号を出力する切
り換え設定部７０とを設けている。

【００１０】そして、前記ＣＰＵからデータの書込み命
令が送られたときは、当該切り換え設定部に切り換え信
号を選択回路に送り、ＣＰＵから前記主記憶部に送られ
る命令データを前記誤り検出訂正コード記憶部に送り、
この誤り検出訂正コード記憶部を書込みモードにしたあ
とで、前記誤り検出訂正コード作成部で演算される誤り
検出訂正コードを前記誤り検出訂正コード記憶部に書き
込むことを特徴としている。

【００１１】

【作用】本発明の構成によれば、主記憶部と誤り検出訂
正コード用記憶部にフラッシュメモリを用いているの
で、書込み動作を行うには予め命令データを書き込んで
フラッシュメモリを書込みモードにしておく必要があ
る。他方、誤り検出訂正コード作成部では誤り検出訂正
コードを演算するだけで、命令データを付加する機能は
ない。そこで、ＣＰＵから主記憶部に対するデータ書込
みのために送られる命令データを誤り検出訂正コード用
記憶部にも送るため、命令データを切り換え設定部７０
に入力し、選択回路に切り換え信号を送る。そして、選
択回路では誤り検出訂正コード用記憶部に対して、最初
命令データを送り、次に演算された誤り検出訂正コード
を送る切り換えを行っている。

【００１２】

【実施例】以下図面を用いて、本発明を説明する。図１
は本発明の一実施例を示す構成ブロック図である。尚、
図１において前記図２と同一作用をするものには同一符
号を付して説明を省略する。図において、選択回路６０
は、誤り検出訂正コード作成部３０と誤り検出訂正コー
ド用記憶部２０との間に挿入されたもので、誤り検出訂
正コード作成部３０との間は誤り検出コードバス７４と
接続され、ＣＰＵ接続部５０とはデータバス７３で接続
され、誤り検出訂正コード用記憶部２０との間はデータ
バス７５で接続されている。切り換え設定部７０は、Ｃ
ＰＵから送られるデータの読み込み／書込み命令（Ｒ／
Ｗ）を入力して、選択回路６０に切り換え信号を出力す
るもので、例えば通常のフラッシュメモリに対する命令
データの書込み時間程度の間だけ、選択回路６０のデー
タ入力がデータバス７３となるように制御する。

【００１３】このように構成された装置の動作をフラッ
シュメモリの３モードに区分して説明する。まず、デー
タの書込みモードでは、ＣＰＵが切り換え設定部７０に
対して書込み信号Ｗを送ると、切り換え設定部７０は切
り換え信号を選択回路７０に送る。選択回路７０ではデ
ータを入力するポートとしてデータバス７３を選択す
る。すると、ＣＰＵ接続部５０からデータバス７３を介
して主記憶部１０に送られる命令データを選択回路７０
が傍受して、誤り検出訂正コード用記憶部２０にも命令
データを設定する。これにより、誤り検出訂正コード用
記憶部２０も主記憶部１０と同じく書込みモードにな
る。

【００１４】次に、ＣＰＵは誤り検出訂正コード作成部
３０に対して誤り検出コードを演算して、誤り検出コー
ドバス７４に出力するように命令する。同時に、切り換
え設定部７０は切り換え信号を選択回路７０に送り、選
択回路７０ではデータを入力するポートとして誤り検出
コードバス７４を選択する。最後に、ＣＰＵは主記憶部
１０にデータを書き込むが、ＣＰＵ接続部５０を用いる
場合は書込みデータをデータバス７３に出力し、誤り検
出訂正部４０ではデータバス７３から送られたデータを
そのままデータバス７１に出力して主記憶部１０に書き
込む。この書き込まれるデータはデータバス７３を介し
て誤り検出訂正コード作成部３０に送られ、誤り検出コ
ードを演算して、選択回路６０を介して誤り検出訂正コ
ード用記憶部２０に書き込まれる。

【００１５】続いて、データの読み込みモードについて
説明する。まず、ＣＰＵが切り換え設定部７０に対して
読み込み信号Ｒを送ると、切り換え設定部７０は切り換
え信号を選択回路７０に送る。選択回路７０ではデータ
を入力するポートとしてデータバス７３を選択する。す
ると、ＣＰＵ接続部５０からデータバス７３を介して主
記憶部１０に送られる命令データを選択回路７０が傍受
して、誤り検出訂正コード用記憶部２０にも命令データ
を設定する。これにより、誤り検出訂正コード用記憶部
２０も主記憶部１０と同じく読み込みモードになる。

【００１６】次に、切り換え設定部７０は切り換え信号
を選択回路７０に送り、選択回路７０ではデータを入力
するポートとして誤り検出コードバス７４を選択する。
最後に、ＣＰＵは主記憶部１０からデータを読み込む。
この読み込まれるデータはデータバス７１を介して誤り
検出訂正部４０に送られ、同時にこの読み込まれるデー
タと同一アドレスの誤り検出訂正コード用記憶部２０の
誤り検出訂正コードが誤り検出訂正部４０に読み込まれ
る。誤り検出訂正部４０では主記憶部１０で記憶してい
るデータに過誤がないか検証するため、誤り検出訂正コ
ードを用いて演算を行う。読み込みデータに誤りがなけ
ればそのままデータバス７３に出力し、読み込みデータ
に誤りがあっても訂正可能な場合は訂正を行ってデータ
バス７３に出力し、読み込みデータに誤りがあって訂正
不可能な場合は誤り検出信号をＣＰＵ接続部５０に出力
する。

【００１７】最後に、消去モードについて説明する。ま
ず、ＣＰＵが切り換え設定部７０に対して消去モード指
令信号を送ると、切り換え設定部７０は切り換え信号を
選択回路７０に送る。選択回路７０ではデータを入力す
るポートとしてデータバス７３を選択する。すると、Ｃ
ＰＵ接続部５０からデータバス７３を介して主記憶部１
０に送られる命令データを選択回路７０が傍受して、誤
り検出訂正コード用記憶部２０にも命令データを設定す
る。これにより、誤り検出訂正コード用記憶部２０も主
記憶部１０と同じく消去モードになる。そして、誤り検
出訂正コード用記憶部２０と主記憶部１０は、データの
消去が行われる。

【００１８】

【発明の効果】以上説明したように、本発明によればフ
ラッシュメモリのモード切り換え時に誤り検出訂正コー
ド用記憶部２０のデータバスを切り換えて、主記憶部１
０に送られる命令データを傍受して誤り検出訂正コード
用記憶部２０に命令データの書込みを行うように構成し
たので、誤り訂正機能を持つフラッシュメモリを用いた
主記憶装置が提供できるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図であ
る。

【図２】従来の誤り検出訂正機能を有するメモリ制御装
置の構成ブロック図である。

【符号の説明】

１０ 主記憶部（フラッシュメモリ） ２０ 誤り検出訂正コード用記憶部（フラッシュメモ
リ） ３０ 誤り検出訂正コード作成部 ４０ 誤り検出訂正部 ５０ ＣＰＵ接続部 ６０ 選択回路 ７０ 切り換え設定部

Claims (1)

【特許請求の範囲】
1. 【請求項１】ＣＰＵからデータの読み書きが行われる主
   記憶部（１０）と、このＣＰＵにより書き込まれるデー
   タについて誤り検出訂正コードの演算を行う誤り検出訂
   正コード作成部（３０）と、この誤り検出訂正コード作
   成部で作成された誤り検出訂正コードを主記憶部に記憶
   されるアドレスと同一アドレスで記憶する誤り検出訂正
   コード用記憶部（２０）と、このＣＰＵから当該主記憶
   に対してデータの読み込みがされたときに、このデータ
   の読み込みがされるアドレスと同一アドレスの誤り検出
   訂正コード用記憶部に読み込みを行って誤り検出訂正コ
   ードを取り出し、当該主記憶で記憶されているデータの
   誤りを検出する誤り検出訂正部（４０）とを有するメモ
   リ制御装置において、 前記主記憶部と誤り検出訂正コード用記憶部にフラッシ
   ュメモリを用いると共に、 前記誤り検出訂正コード作成部と誤り検出訂正コード用
   記憶部の間に選択回路（６０）を設け、前記ＣＰＵから
   主記憶部に送られる命令データと前記誤り検出訂正コー
   ド作成部で演算される誤り検出訂正コードとを切り換え
   信号により選択して前記誤り検出訂正コード用記憶部に
   出力し、 前記ＣＰＵから送られるデータの読み込み／書込み命令
   を入力して、当該選択回路に当該切り換え信号を出力す
   る切り換え設定部（７０）とを設け、 前記ＣＰＵからデータの書込み命令が送られたときは、
   当該切り換え設定部に切り換え信号を選択回路に送り、
   ＣＰＵから前記主記憶部に送られる命令データを前記誤
   り検出訂正コード記憶部に送り、この誤り検出訂正コー
   ド記憶部を書込みモードにしたあとで、前記誤り検出訂
   正コード作成部で演算される誤り検出訂正コードを前記
   誤り検出訂正コード記憶部に書き込むことを特徴とする
   メモリ制御装置。