WO2013005355A1 - メモリアクセス制御装置、及び製造方法 - Google Patents

メモリアクセス制御装置、及び製造方法 Download PDF

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WO2013005355A1
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data
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高志 森本
橋本　隆
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パナソニック株式会社
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Definitions

  • the present invention relates to memory access control technology.
  • connection between stacked semiconductor chips is realized by, for example, a bump such as a micro-bump as described in Non-Patent Document 1.
  • connection failure occurs at a constant ratio.
  • connection failure occurs in the connection between semiconductor chips, there is a possibility that a failure may occur due to the connection failure.
  • Patent Document 1 The technology being known is known.
  • a logic chip having a master for example, a processor, a decoder, etc.
  • a master for example, a processor, a decoder, etc.
  • a memory access control device that controls access to the storage area from the master
  • a memory chip having a storage area used by the master
  • the memory chip becomes more expensive than a standard chip which is commercially available. For this reason, the cost of the three-dimensional integrated circuit is higher in the case of using the memory chip to which the terminal assignment changing circuit is added than in the case of using the memory chip of the standard.
  • the present invention has been made in view of the problems, and in a three-dimensional integrated circuit in which a logic chip and a memory chip are stacked, a memory chip to which a terminal assignment changing circuit is not applied is used as a memory chip.
  • the master included in the logic chip even when only a part of bit strings among the bit strings transmitted from the memory chip can be received due to a connection failure between the logic chip and the memory chip, etc.
  • An object of the present invention is to provide a memory access control device which can use a memory chip.
  • a memory access control device shows a logical address reception unit receiving a logical address specifying a range of a storage area in an external memory, and one or more bit positions in a bit string of a predetermined length.
  • a bit position information storage unit for storing bit position information, and a number of bits larger than the number of bits of the range of the storage area designated by the logical address based on the logical address accepted by the logical address accepting unit;
  • a reading unit that attempts to read a bit string from the memory in units of the predetermined length; and the bit position information storage unit in units of the predetermined length from a bit string retrieved from the memory by the read attempt performed by the reading unit.
  • the logic chip is a part of bit strings transmitted from the memory chip due to a connection failure between the logic chip and the memory chip. Even when only a bit string can be received, bit position information indicating the bit position of the bit string that can be received is stored in the bit position information storage unit and affected by a connection failure or the like in the memory area of the memory chip.
  • the master can use the memory chip.
  • a cross-sectional view schematically showing a cross section of integrated circuit 100 (A) A schematic view of integrated circuit 100 which is a non-defective product for high performance, (b) a schematic view of integrated circuit 100 which is a non-defective product, (c) a schematic view of integrated circuit 100 which is a non-defective product.
  • Embodiment 1 ⁇ Overview>
  • a system LSI (Large Scale Integration) chip having a master using a storage area and a memory access controller controlling access to the storage area from the master, and a master
  • An integrated circuit will be described in which a memory chip having a storage area used for the above is stacked by being connected to each other through a plurality of micro bumps.
  • This integrated circuit is selected as a non-defective product for high functions when connection failure does not occur in the plurality of micro bumps connecting the system LSI chip and the memory chip based on the inspection result at the time of manufacture. Then, even if a connection failure occurs in a predetermined micro bump group among a plurality of micro bumps connecting a system LSI chip and a memory chip, the number of connection failures is less than a predetermined number. At that time, some functions of high-performance non-defective products are selected as limited non-defective non-defective products.
  • FIG. 1 is a cross-sectional view schematically showing a cross section of the integrated circuit 100. As shown in FIG. 1
  • a system LSI chip 101 is a logic chip internally including a plurality of masters that use storage areas and a memory access controller that controls accesses from the masters to the storage areas, and a transistor formation layer 124 And the wiring formation layer 123.
  • a through silicon via (TSV) is arranged for extracting a signal on a wiring formed in the wiring formation layer 123 to the outside of the main surface on the transistor formation layer 124 side.
  • a storage area of 192 MB is secured as an external memory to be used, and when a memory bandwidth of 7 GB / s is secured, one digital television broadcast program is decoded using the external memory. If a 256 MB storage area is secured as an external memory to be used and a memory bandwidth of 10 GB / s is secured, two digital television broadcast programs are simultaneously decoded using the external memory. Have a function to
  • the memory chip 102 is a general-purpose memory chip having a storage area used by a master included in the system LSI chip 101, and includes a transistor formation layer 121 and a wiring formation layer 122.
  • a lead frame (lead frame) 103 supports and fixes the system LSI chip 101, and connects each of the TSV terminals of the system LSI chip 101 with each of terminals on a substrate (not shown) outside the integrated circuit 100.
  • the system LSI chip 101 and the memory chip 102 are superimposed so that the wiring formation layers face each other, and are connected to each other through a plurality of micro bumps 111.
  • micro bump group for memory data Is Is composed of 512 micro bumps.
  • the system LSI chip 101 uses the memory chip 102 with a bandwidth of 10 GB / s. Then, even if a connection failure micro bump is present in the memory data micro bumps, if the number is 128 or less, the system LSI chip 101 will be subjected to the connection failure micro bump. By communicating with the memory chip 102 without using it, the memory chip 102 is used with a bandwidth of 7 GB / s.
  • the system LSI chip 101 and the lead frame 103 are superimposed on each other so that the main surface on the transistor forming layer 124 side of the system LSI chip 101 faces the lead frame 103, and are connected to each other via a plurality of bumps 113. .
  • the system LSI chip 101, the memory chip 102, and the lead frame 103 are sealed in a single package (not shown) by a resin.
  • FIG. 2A is a schematic view schematically showing an integrated circuit 100 which is a non-defective product for high functions.
  • each of the lines between the system LSI chip 101 and the memory chip 102 schematically shows each of micro bumps for connecting the system LSI chip 101 and the memory chip 102.
  • the high-performance non-defective product refers to the integrated circuit 100 in a state in which the microbumps that cause connection failure are not included in the microbumps connecting between the system LSI chip 101 and the memory chip 102.
  • the system LSI chip 101 uses the memory chip 102 as an external memory, the system LSI chip 101 performs data communication with the memory chip 102 at a bandwidth of 10 GB / s using a memory area of 256 MB.
  • FIG. 2B is a schematic view schematically showing the integrated circuit 100 which is a non-defective product for widespread use.
  • each of the lines between the system LSI chip 101 and the memory chip 102 schematically represents each of micro bumps for connecting the system LSI chip 101 and the memory chip 102 as in FIG. 2A. Is shown. And, it is indicated that a part of the microbumps includes the connection failure microbumps by expressing that a part of these lines is broken.
  • the non-defective product for widespread use refers to the integrated circuit 100 in a state where 128 or less connection failure micro bumps are present in the memory data micro bumps.
  • the system LSI chip 101 uses the memory chip 102 as an external memory, the system LSI chip 101 performs data communication with the memory chip with a bandwidth of 7 GB / s using a memory area of 192 MB.
  • FIG. 3C is a schematic view schematically showing the integrated circuit 100 which is a defective product.
  • each of the lines between the system LSI chip 101 and the memory chip 102 is a micro bump for connecting the system LSI chip 101 and the memory chip 102, as in FIGS. 2A and 2B.
  • Each of is schematically shown. And, it is indicated that a part of the microbumps includes the connection failure microbumps by expressing that a part of these lines is broken.
  • connection failure micro bumps exist in the memory data micro bumps, or connection failure micro bumps exist in the micro bumps other than the memory data micro bumps.
  • the system LSI chip 101 can not decode the digital television broadcast program using the memory chip 102.
  • FIG. 3 is a schematic block diagram of the main hardware of the memory chip 102. As shown in FIG. 3
  • the memory chip 102 is composed of a bank A 310, a bank B 320, a bank C 330, a bank D 340, and an IO circuit 350.
  • IO circuit 350 is connected to bank A310, bank B320, bank C330, bank D340, and system LSI chip 101, and externally outputs 512 bit data read from any of bank A310, bank B320, bank C330, and bank D340. And the function of outputting 512-bit data input from the outside to one of the bank A 310, the bank B 320, the bank C 330, and the bank D 340.
  • FIG. 4 is an address configuration diagram showing correspondence between logical addresses used by the respective masters in the system LSI chip 101 and physical addresses pointing to storage areas in the memory chip 102.
  • Each master in the system LSI chip uses an address called a logical address so that it can be used without being aware of physical addresses such as rows and columns of the memory chip 102.
  • 1 B uses a 32-bit logical address corresponding to one address.
  • the logical addresses corresponding to the storage area of the memory chip 102 are a fixed value area 401 of 6 bits, a bank address area 402 of the memory chip 102 of 2 bits, and a column address area 403 and 12 of 8 bits. It is comprised of a row address area 404 of bits and a fixed value area 405 of 4 bits.
  • the bank address area 402, the 8-bit column address area 403, and the 12-bit row address area 404 are physical addresses of the memory chip 102.
  • the bank address area 402 is an area for storing an address indicating which one of the four banks (bank A310, bank B320, bank C330, and bank D340: see FIG. 3) included in the memory chip 102.
  • the column address area 403 is an area for storing a column address specifying a column in the bank.
  • the row address area 404 is an area for storing a row address that specifies a row in the bank.
  • the fixed value area 401 is set to a fixed value “0x00” in response to the data read / write unit being 64B. This is because the logical address is byte-based addressing.
  • the fixed value area 405 is set to a fixed value “0x3”. Since the logical address is the address mapping of the entire system, it is also used, for example, the address of the internal memory other than the external memory. Therefore, when the master accesses the external memory, 0x3 indicating the area is explicitly accessed in the fixed value area 405 at the head of the logical address.
  • the conversion method from logical address to physical address conversion is not limited to that shown in FIG. 4, and optimization is performed so that memory access overhead does not occur in consideration of the specification of memory chip 102 and the memory access pattern of each master. Good.
  • FIG. 5 is a block diagram showing the main hardware components of the system LSI chip 101. As shown in FIG.
  • the system LSI chip 101 includes a first master 501, second masters 502 to n-th master 503, a memory access controller 510, and a redundancy relief circuit 520.
  • the memory access controller 510 further includes a first master interface 511, a second master interface 512 to an n-th master interface 513, a command arbiter 516, a data buffer 517, and an external memory control circuit 519. Be done.
  • the first master 501 is a processor connected to the first master interface 511 of the memory access controller 510, and utilizes the storage area of the memory chip 102 via the memory access controller 510.
  • the first master 501 implements various functions by executing programs stored in the storage area of the memory chip 102.
  • the second master 502 is a decoder connected to the second master interface 512 of the memory access controller 510 and is controlled by the first master 501 as a processor, and the storage area of the memory chip 102 is controlled via the memory access controller 510. It has a function of using and decoding encoded video data stored in the storage area of the memory chip 102.
  • the n-th master 503 is an encoder connected to the n-th master interface 513 of the memory access controller 510, and is controlled by the first master 501 as a processor, and the storage area of the memory chip 102 is controlled via the memory access controller 510. It has a function of encoding video data which is used and stored in the storage area of the memory chip 102.
  • the redundant repair circuit 520 is connected to the external memory control circuit 519, includes an eFuse circuit 521 inside, and information is written from the outside of the integrated circuit 100 to the efuse circuit 521 using an LSI tester or the like. , And has a function of storing a micro bump ID for identifying a micro bump which is a connection failure.
  • to write information in the e-fuse circuit 521 means that electromigration is generated in a specific e-fuse group corresponding to the information to be written among a plurality of e-fuses included in the e-fuse circuit 521, It means breaking the e-fuse group of
  • microbumps to be stored are the microbumps for memory data, which are limited to the microbumps for memory data, and do not include the microbumps for transmitting the physical address to be transmitted to the memory chip 102 and the instruction.
  • the first master interface 511 is connected to the first master 501, the command arbiter 516, and the data buffer 517, and internally sent out from the first master 501 for using the storage area of the memory chip 102 (hereinafter referred to as , And “a memory command from the master” is stored, and the memory command from the master sent from the first master 501 is received, temporarily stored in the command buffer, and stored.
  • the memory command from the master includes access type information indicating either read or write, a logical address indicating the start address of the storage area to be used, and bit width information indicating the bit width of the storage area to be used (burst Number) and
  • the second master interface 512 is a circuit similar to the first master interface 511, and is connected to the second master 502, the command arbiter 516, and the data buffer 517.
  • the nth master interface 513 is a circuit similar to the first master interface 511 and the second master interface 512, and is connected to the nth master 503, the command arbiter 516, and the data buffer 517.
  • the command arbiter 516 is connected to the first master interface 511, the second master interface 512 to the n-th master interface 513, and the external memory control circuit 519, and has a function of receiving memory commands from masters sent out from a plurality of master interfaces. And a function of giving a priority to each of the received memory commands from the master based on a predetermined priority giving method when memory commands from a plurality of masters are received, and a given priority And the function of sending to the external memory control circuit 519 in order from the highest one.
  • the data buffer 517 is connected to the first master interface 511, the second master interface 512 to the nth master interface 513, and the external memory control circuit 519, and data to be written to the memory from the first master interface 511 to the nth master interface 513 And the data read from the memory from the external memory control circuit 519 to one of the first master interface 511 to the nth master interface 513. It has a sending function.
  • FIG. 6 is a block diagram showing the main functional configuration of external memory control circuit 519. Referring to FIG.
  • the external memory control circuit 519 includes a normal address conversion unit 601, a relief address conversion unit 602, a selector 603, a command queue 604, a command issuance control unit 605, a timing management unit 606, A data line redundancy repair unit 611, a data rearrangement unit 612, an attribute assignment unit 613, an R data alignment buffer 614, a data rearrangement unit 615, a W data alignment buffer 616, and the like.
  • the normal address conversion unit 601 is connected to the command arbiter 516 and the selector 603, and has the following two functions.
  • Function 1 A logical address pointing to the start address of the storage area consisting of m bits included in the command from the master sent from the command arbiter 516 is set to the memory A 102, the bank B 320, the bank C 330, and the bank D 340 in the memory chip 102.
  • a normal address conversion function for converting into the physical address of the external memory that points to the start address of the storage area consisting of m bits out of the 256 MB storage area consisting of four banks.
  • the storage area of m bits is the bit width of the storage area (number of bursts ⁇ data width) when the bit width information included in the command from the master indicates m bits.
  • Function 2 An instruction that enables the memory chip 102 to use the memory access instruction included in the command from the master sent from the command arbiter 516 using the physical address converted using the normal address conversion function (hereinafter referred to as An instruction conversion function to convert into "memory instruction”.
  • the normal address conversion unit 601 converts the memory command from the master into a memory instruction and outputs it.
  • the memory command from the master is a command for reading out continuous data of 192 B from the memory chip 102 with the logical address of “0x30000000” as the start address.
  • the address conversion unit for normal use 601 When the address conversion unit for normal use 601 receives a memory command from the master that reads out the data of 192 B, the same row is used in the bank A 310, the bank B 320 and the bank C 330 using the normal address conversion function and the instruction conversion function. Three memory instructions are generated: an "RDa” memory instruction, an "RDb” memory instruction, and an “RDc” memory instruction, which read data from the 64B storage area pointed to by the address "0x000" and the same column address "0x00". Output.
  • the memory chip 102 reads "DTa” consisting of data of 64B from the bank A310, reads "DTb” consisting of 64B from the bank B320, reads out "DTc” consisting of 64B from the bank C330, and outputs it.
  • FIG. 8A is a schematic diagram schematically showing the area in which “DTa” is stored, the area in which “DTb” is stored, and the area in which “DTc” is stored in the above example.
  • FIG. 8A is a schematic diagram schematically showing the area in which “DTa” is stored, the area in which “DTb” is stored, and the area in which “DTc” is stored in the above example.
  • the start physical address of the area where "DTa” is stored is the row address "0x000” and the column address "0x00" of the bank A310, and "DTb" is stored.
  • the start physical address of the area where the row is "0x000” and the column address "0x00" of bank B320, and the start physical address of the area where "DTc" is stored is the row address "0x000" of column C330 and the column address It becomes "0x00".
  • the relief address conversion unit 602 is connected to the command arbiter 516 and the selector 603, and has the following two functions.
  • Function 1 A logical address pointing to the start address of the storage area consisting of m bits included in the command from the master sent from the command arbiter 516, the three banks of the bank A310, the bank B320, and the bank C330 in the memory chip 102 Point to the start address of the storage area consisting of m bits in the 192 MB storage area, and the start address of the storage area consisting of k bits in the 64 MB storage area consisting of the bank D 340 in the memory chip 102 Remedy address conversion function to convert to physical address.
  • the relationship between the storage area consisting of m bits and the storage area consisting of k bits is a row address where the storage area consisting of k bits indicates the storage area in bank A310 among the storage areas consisting of (1) m bits.
  • the storage area of bank D indicated by the combination of address and column address, and (2) of the storage area consisting of m bits storage of bank D indicated by the set of row address and column address pointing to the storage area in bank B 320
  • Function 2 The memory access instruction included in the command from the master, which is sent from the command arbiter 516, is converted into a memory instruction usable by the memory chip 102 using the physical address converted using the relief address conversion function. Command conversion function.
  • the repair address conversion unit 602 converts the memory command from the master into a memory instruction and outputs it.
  • the memory command from the master is a command for reading out continuous data of 192 B from the memory chip 102 with the logical address of “0x30000000” as the start address.
  • the relief address conversion unit 602 When the relief address conversion unit 602 receives a memory command from the master that reads the data of 192 B, the relief address conversion function and the instruction conversion function are used to make the same rows in banks A 310, B 320 and C 330.
  • the memory chip 102 reads "DTa” consisting of 64B data from the bank A310, reads "DTb” consisting of 64B from the bank B320, reads “DTc” consisting of 64B from the bank C330, and consists of 64B data "DTd” is read from the bank D340 and output.
  • FIG. 8B in the above example, the area where "DTa” is stored, the area where "DTb” is stored, the area where "DTc” is stored, and the area where "DTd” is stored.
  • FIG. 8 is a schematic view schematically showing.
  • the start physical address of the area where "DTa” is stored is the row address "0x000” and the column address "0x00" of the bank A310, and "DTb" is stored.
  • the start physical address of the area where the row is “0x000” and the column address "0x00" of bank B320, and the start physical address of the area where "DTc” is stored is the row address "0x000” of column C330 and the column address It becomes “0x00”
  • the start physical address of the area where “DTd” is stored is the row address “0x000” and the column address “0x00” of the bank D340.
  • the conversion between the logical address and the physical address at the time of repair uses the following conversion rule instead of the conversion rule of FIG.
  • the bank address is a bank A310 if the quotient when dividing the logical address by 0x0040 is a multiple of 3, a bank B320 if it is a multiple of 3 and a bank C320 if it is a multiple of 3 and a bank C330.
  • the column address is a quotient when divided by 0x0080
  • the row address is a quotient divided by 0x0080 ⁇ the number of columns.
  • the selector 603 is connected to the normal address conversion unit 601, the relief address conversion unit 602, the command issuance control unit 605, and the redundant relief circuit 520, and has the following functions.
  • the command queue 604 is connected to the selector 603 and the command issuance control unit 605, and has a function of temporarily storing the memory instruction sent from the selector 603 until the command issuance control unit 605 reads it.
  • the timing management unit 606 is connected to the command issuance control unit 605, and has a function of sequentially generating and storing timing constraint information for specifying a memory instruction which can now be issued, based on certain conditions.
  • the command issuance control unit 605 is connected to the command queue 604, the timing management unit 606, and the memory chip 102, and is temporarily stored in the command queue 604 with reference to timing constraint information stored in the timing management unit 606. It has a function of reading out an issueable memory instruction out of the memory instructions, and issuing the read out memory instruction to the memory chip 102 out of order.
  • the data line redundancy repair unit 611 is connected to the memory chip 102, the data rearrangement unit 612, the data rearrangement unit 615, and the redundancy repair circuit 520, and has the following four functions.
  • a connection failure occurs on the basis of the microbump ID of the microbump having a connection failure which is received from the memory chip 102 and the read data of 64 B is read and stored in the redundant relief circuit 420. The function of outputting the received read data as it is to the data sorting unit 612 when there is no micro bump.
  • a connection failure occurs based on the microbump ID of the microbump having a connection failure, which is received from the memory chip 102 and the read data of 64B read and stored in the redundant relief circuit 420 If there is a microbump, the bit in the position corresponding to the microbump with connection failure is thinned out from the received read data, and the thinned out read data is left-aligned and output to the data sorting unit 612 function.
  • FIG. 9 shows input data to the data line redundancy repair unit 611 when read data is input from the memory chip 102 to the data line redundancy repair unit 611 when there are microbumps with connection failure.
  • FIG. 16 is a schematic view showing a relationship with output data from the data line redundancy repair unit 611.
  • the same figure shows the h bit 901, the i bit 902, the j bit 903, the k bit 904, the l bit 905, the m bit
  • An example is shown in a case where the 906th bit 907 is a bit at a position corresponding to the micro bump having a connection failure.
  • the data line redundancy repair unit 611 thins out the bit at the position corresponding to the micro bump having connection failure from the input data, and outputs the thinned out read data to the left.
  • connection failure occurs based on the microbumps ID of the microbumps in connection failure which are received from the data rearrangement unit 615 and which are stored in the redundant relief circuit 520. When there is no micro bump, the received data is output as it is to the memory chip 102.
  • a connection failure occurs on the basis of the microbump ID of the microbump having a connection failure, which is received from the data rearrangement unit 615 and receives the 64B data and stored in the redundant relief circuit 520. If a micro bump exists, a dummy bit (for example, "0b0") is placed at the position corresponding to the micro bump on which connection failure occurs with respect to the received data so that the upper bit side is shifted to the right from that position. Function to insert and output to the memory chip 102.
  • FIG. 10 shows input data to the data line redundancy repair unit 611 when the read data is input from the data rearrangement unit 615 to the data line redundancy repair unit 611 when there is a micro bump with a connection failure. And the output data from the data line redundancy repair unit 611.
  • the h-th bit 1001, the i-th bit 1002, the j-th bit 1003, the k-th bit 1004, the l-th bit 1005, and the m-th bit of the output data 64B ( 512 bits) data.
  • An example is shown in the case where the n-th bit 1007 is a bit at a position corresponding to the micro bump having a connection failure.
  • the data line redundancy repair unit 611 inserts a dummy bit from the input data to the position corresponding to the micro bump with connection failure so that the upper bit side is shifted to the right from that position. And output the inserted data.
  • the data rearrangement unit 612 is connected to the data line redundancy repair unit 611 and the attribute assignment unit 613, and has the following functions.
  • the data line redundancy repair unit 611 transmits the data read from the memory chip 102 in response to the instruction issued out of order. A function of reordering these data so as to be in order when they have been received, and outputting the data to the attribute assignment unit 613.
  • the attribute assigning unit 613 is connected to the data sorting unit 612 and the R data alignment buffer 614, and assigns the ID of the master as the reading source to the read data sent from the data sorting unit 612 as attribute information. It has a function of outputting to the data alignment buffer 614.
  • the R data alignment buffer 614 is connected to the attribute assignment unit 613, the data buffer 617, and the redundancy relief circuit 620, and has the following five functions.
  • Function 1 Based on the microbumps ID of the microbumps with connection failure stored in the redundant relief circuit 620, sent from the attribution unit 613 when there are no microbumps with connection failure A function of outputting the read data as it is to the data buffer 517.
  • Function 2 Based on the microbumps ID of the microbumps in the connection failure stored in the redundant relief circuit 520, the microbumps in the connection failure are sent from the attribution unit 613 when the microbumps are in the connection failure. A function to temporarily store read data.
  • read data A When read data (hereinafter referred to as “read data A”) stored in the bank A 310 is sent from the attribute assignment unit 613, a row address that points to a storage area in which the read data A is stored Wait until the read data (hereinafter referred to as “read data D1”) stored in the storage area of bank D pointed to by the same row address and column address pair as the column address pair is input.
  • read data D1 the bit string consisting of [0: k] of the read data D1 is input to the [511 of the read data A].
  • k: 511] to generate the read data A1 by inserting the ability to output to the data buffer 517.
  • read data B When read data (hereinafter referred to as “read data B”) stored in the bank B 320 is sent from the attribute assignment unit 613, a row address that points to a storage area in which the read data B is stored Wait until the read data (hereinafter referred to as “read data D2”) stored in the storage area of bank D pointed to by the same row address and column address pair as the column address pair is input.
  • the bit string consisting of [128: 128 + k] of the read data D2 is read Of [511-k: 511] to generate the read data B1 by inserting the ability to output to the data buffer 517.
  • read data C When read data (hereinafter referred to as “read data C”) stored in the bank C330 is sent from the attribute assignment unit 613, a row address that points to a storage area in which the read data C is stored Wait until the read data (hereinafter referred to as “read data D3”) stored in the storage area of bank D pointed to by the same row address and column address pair as the column address pair is input.
  • read data D3 the bit string consisting of [256: 256 + k] of the read data D3 is read Of [511-k: 511] to generate the read data C1 by inserting the ability to output to the data buffer 517.
  • FIG. 11 is read out from the storage area of bank A 310, which is pointed to by a set of the same row address and the same column address when there are k bits (k> 0) of microbumps having connection failure.
  • First data, second data read from the storage area of bank B 320, third data read from the storage area of bank C 330, and fourth data read from the storage area of bank D 340 Are input to the R data alignment buffer 614, the R data alignment buffer 614 is a schematic diagram schematically showing the process to be performed.
  • the R data alignment buffer 614 inserts the bit sequence consisting of [0: k] of the fourth data into [511-k: 511] of the first data and outputs it.
  • a bit string consisting of [128: 128 + k] of the fourth data is inserted into [511-k: 511] of the second data and output, and [256: 256 + k of the fourth data is output to [511-k: 511] of the third data. Insert a bit string consisting of] and output.
  • the W data alignment buffer 616 is connected to the data rearrangement unit 615, the data buffer 517, and the redundancy relief circuit 520, and has the following three functions.
  • Function 1 Data sent from the data buffer 517 when there is no microbump having a connection failure based on the microbumps ID of the microbumps having a connection failure stored in the redundant relief circuit 520 Function to output the data to the data sorting unit 615 as it is.
  • Function 2 Data sent from the data buffer 517 when there is a microbump with a connection failure based on the microbump ID of the microbump with a connection failure stored in the redundant relief circuit 520 , The ability to temporarily store.
  • FIG. 12 is pointed to by a set of the same row address and the same column address based on a memory command from one master when there are k bits (k> 0) of microbumps having connection failure. , The fifth data to be written to the storage area of the bank A310, the sixth data to be written to the storage area of the bank B320, and the seventh data to be written to the storage area of the bank C330.
  • FIG. 16 is a schematic view schematically showing a process performed by the W data alignment buffer 616 when the process is performed.
  • the W data alignment buffer 616 sets the bit string consisting of [511-k: 511] of the fifth data to [0: k], and from [511-k: 511] of the sixth data.
  • the eighth data is generated with [128: 128 + k] as the bit string and [256: 256 + k] as the bit string consisting of [511-k: 511] of the seventh data, and fifth data, sixth data, The seventh data and the eighth data are output.
  • the data rearrangement unit 615 is connected to the W data alignment buffer 616 and the data line redundancy repair unit 611, and has the following functions.
  • the memory command arbitration process is a process performed by the memory access controller 510, and is a process of accepting a memory command from the masters sent from the first master 501 to the n-th master 503 and arbitrating the received memory command from the master It is
  • the first master 501 is used as a representative of the first master 501 to the n-th master 503, and the first master interface 511 is referred to as the first master interface 511 to the n-th master interface. It demonstrates using as a representative of 513.
  • FIG. 13 is a flowchart of the memory command arbitration process.
  • the memory command arbitration process is started by activating the memory access controller 510.
  • the first master interface 511 waits until a memory command from the master is sent from the first master 501 (step S1300: repeat No), and the memory command from the master Is sent (step S1300: Yes), it is checked whether an area for storing a memory command from the master is free in the internal command buffer (step S1305).
  • step S1305 when the area for storing the memory command from the master is not available (step S1305: No), the first master interface 511 stores the memory command from the master in the internal command buffer. Waits until it can be done (step S1305: repeat No), and the first master interface 511 receives a memory command from the master when the area for storing the memory command from the master is vacant (step S1305: Yes) Then (step S1310), it temporarily stores in the internal command buffer.
  • the first master interface 511 After storing the memory command from the master, the first master interface 511 checks whether the stored memory command from the master is a write command (write command) to the memory chip 102 (step S1315).
  • step S1315 If it is determined in step S1315 that the command is a write command to the memory chip 102 (step S1315: YES), the first master interface 511 sends the data to the area of the memory chip 102 sent from the first master 501.
  • the memory command from the master temporarily stored in the internal command buffer is output to command arbiter 516, and the received write data is output to data buffer 517 (step S1320). S1325).
  • step S1315 if the command is not a write command to the memory chip 102, that is, if it is a read command to the memory chip 102 (step S1315: No), the first master interface 511 is an internal command.
  • the memory command from the master temporarily stored in the buffer is output to the command arbiter 516 (step S1330).
  • the command arbiter 516 receives a memory command from the master sent from the first master interface 511.
  • the command arbiter 516 receives memory commands from the masters sent not only from the first master interface 511 but also from the second master interface 512 to the n-th master interface 513 in parallel.
  • the command arbiter 516 arbitrates the memory command from the master by giving priority to each of the memory commands from the master received with respect to the memory commands from the master received in parallel (step S 1335).
  • the data is output to the external memory control circuit 519 in order from the one with the highest priority.
  • the external memory control circuit 519 When the memory command from the master is input from the command arbiter 516, the external memory control circuit 519 performs processing according to the command. The processing performed by the external memory control circuit 519 will be described in detail later in the section of ⁇ memory chip control processing>.
  • step S1340 repeat No
  • step S1340 If it is detected in the process of step S1340 that the process performed by the external memory control circuit 519 is completed according to the output memory command from the master (step S1340: Yes), the output memory command from the master is a write command. It is checked whether there is any (step S1345).
  • step S1345 when the memory command from the master is a write command (step S1345: Yes), the command arbiter 516 transmits the memory command from the master to the master that issued the memory command via the corresponding master interface. And outputs a write dern signal indicating that the write command has been completed (step S 1350).
  • step S1345 if the memory command from the master is not a write command, that is, if it is a read command (step S1345: No), data buffer 517 is sent from external memory control circuit 519. Receiving the read data read from the area of the memory chip 102, and outputting the received read data to the master that issued the memory command from the master via the corresponding master interface (step S1355) .
  • step S1350 When the process of step S1350 is completed, or when the process of step S1355 is completed, the memory access controller 510 returns to the process of step S1300 again, and repeats the process of step S1300 and subsequent steps.
  • the memory chip control process is a process performed by the external memory control circuit 519.
  • the memory chip 102 can use the memory command from the master. It is a process of writing data to the memory chip 102 or reading data from the memory chip 102 by converting it into a memory command and issuing the converted memory command to the memory chip 102.
  • the memory chip control process is started by activating the external memory control circuit 519.
  • the external memory control circuit 519 waits until a memory command from the master is sent from the command arbiter 516 (step S1400: repeat No), and the memory command from the master is When it is sent (step S1400: Yes), it is checked whether there is a space in the command queue 604 for temporarily storing a new memory instruction (step S1410).
  • step S1410 when the area for temporarily storing a new memory instruction is not available in command queue 604 (step S1410: No), external memory control circuit 519 causes command queue 604 to execute a new memory. If there is an area for temporarily storing a new memory instruction in the command queue 604, the process waits until an area for temporarily storing an instruction becomes available (step S1400: repeat No) (step S1410: Yes) (1)
  • the normal address conversion unit 601 uses the logical address for pointing to the storage area consisting of m bits included in the command from the master sent from the command arbiter 516, in the memory chip 102, bank A310, bank B320.
  • the memory access instruction included in the command from the master sent from the command arbiter 516 is converted to a physical address pointing to a storage area consisting of m bits of the 256 MB storage area and using the translated physical address
  • the memory chip 102 converts it into a usable memory instruction and outputs it to the selector 603 (step S1420).
  • the relief address conversion unit 602 is included in the command from the master sent from the command arbiter 516 a logical address pointing to a storage area consisting of m bits, a physical address pointing to a storage area consisting of m bits out of a 192 MB storage area consisting of three banks of bank A 310, bank B 320 and bank C 330 in the memory chip 102; Bank D340 in the memory chip 102
  • Memory access instruction included in the command from the master sent from the command arbiter 516 by converting it to a physical address pointing to a storage area consisting of k bits among the 64 MB storage area and using the translated physical address Are converted into memory instructions usable by the memory chip 102 and output to the selector 603 (step S1430).
  • the selector 603 When the selector 603 receives a memory instruction from the normal address conversion unit 601 and receives a memory instruction from the relief address conversion unit 602, the microbumps of the defective connection are stored in the redundant relief circuit 520. Based on the ID, it is checked whether or not there is a microbump having a connection failure (step S1440).
  • step S1440 when there is a micro bump whose connection is defective (step S1440: Yes), the selector 603 selects the memory instruction generated by the address conversion unit for relief 602 and sets it in the command queue 604. It outputs (step S1450).
  • step S1440 when there is no micro bump whose connection is defective (step S1440: No), the selector 603 selects the memory instruction generated by the address conversion unit for normal use 601 to the command queue 604. The output is made (step S1460).
  • step S1450 ends or when the process of step S1460 ends, the command queue 604 temporarily stores the input memory instruction (step S1470).
  • the command issuance control unit 605 refers to the timing constraint information stored in the timing management unit 606, and temporarily stores the memory instruction in the command queue 604. In step S1480, it is checked whether or not there is an issueable memory instruction.
  • step S1480 when there is no allocable memory instruction (step S1480: No), the command issuance control unit 605 waits until there is an allocable memory instruction (step S1480: No). Repeat the process).
  • step S1480 when there is an issueable memory instruction (step S1480: Yes), the command issuance control unit 605 determines that the issueable memory instruction is a write instruction (write instruction) to the memory chip 102. It is checked whether there is any (step S1500).
  • step S1500 if it is a write instruction (step S1500: Yes), the W data alignment buffer 616 receives the write data to be written to the memory chip 102 sent from the data buffer 517 (step S1505).
  • the microbumps in the connection failure exist based on the microbumps ID of the microbumps in the connection failure stored in the redundant relief circuit 520. It is checked whether or not it is (step S1510).
  • step S1510 when there is a microbump having a connection failure (step S1510: Yes), the W data alignment buffer 616 sets the number of microbumps having a connection failure to k bits (k> 0). And / or write data B to be written to bank A 310 and / or write data to be written to bank C 330 based on a memory command from one master. Write data is temporarily stored until data C is sent from data buffer 517. (1) Of these write data, write to a storage area pointed to by the same row address and the same column address.
  • a bit string consisting of [511-k: 511] of write data A is [0: k]
  • a bit string consisting of [511-k: 511] of write data B is [128: 128 + k]
  • Write data D in which the bit string consisting of [511-k: 511] of C is [255: 255 + k] is generated, and (2) all the sent write data and all the generated write data D are data It is output to the sorting unit 615 (step S1515).
  • the data rearrangement unit 615 rearranges the order of the write data as necessary, and outputs the rearranged data to the data line redundancy repair unit 611 (step S1520).
  • the data line redundancy repair unit 611 When write data is input from the data rearrangement unit 615, the data line redundancy repair unit 611 has connection defects that are stored in the redundancy repair circuit 520 because there are microbumps that are connection failure.
  • the upper bit side of the write data sent from the data sorting unit 615 is shifted to the position corresponding to the micro bump with the connection failure based on the micro bump ID of the As such, dummy bits (for example, "0b0") are inserted (step S1525).
  • step S1510 when there is no micro bump whose connection is defective (step S1510: No), the W data alignment buffer 616 directly outputs the data sent from the data buffer 517 to the data sorting unit 615.
  • the data rearranging unit 615 rearranges the order of the write data as necessary, and outputs the rearranged data to the data line redundancy repair unit 611, thereby recovering the data line redundancy.
  • the unit 611 does not insert a dummy bit in the write data sent from the data sorting unit 615 because there is no micro bump whose connection is defective (step S1530).
  • step S1525 When the process of step S1525 is completed, or when the process of step S1530 is completed, the command issuance control unit 605 issues a write instruction to the memory chip 102 (step S1535), and the data line redundancy repair unit 611 The write data is output to the memory chip 102 (step S1540).
  • step S1500 if the command is not a write command, that is, if it is a read command (step S1500: No), the command issuance control unit 605 issues a read command to the memory chip 102 (step S1555).
  • the memory chip 102 reads the read data according to the read command and outputs the read data to the data line redundancy repair unit 611, and the data line redundancy repair unit 611 receives the read data read from the memory chip 102 (step S1560). ).
  • the connection failure is detected based on the micro bump ID of the micro bump having the connection failure stored in the redundancy repair circuit 520. It is checked whether or not there is a microbump of the type (step S1565).
  • step S1565 if there is a microbump having a connection failure (step S1565: Yes), the data line redundancy repair unit 611 has a connection failure stored in the redundancy repair circuit 420. Based on the micro-bump ID of the micro-bump, the bit in the position corresponding to the micro-bump having connection failure is thinned out from the received read data, and the thinned-out read data is left-aligned, To the output (step S1570).
  • the data rearrangement unit 612 rearranges the order of the read data as necessary, and outputs it to the attribute assignment unit 613 (step S1575), and the attribute assignment unit 613 adds the ID of the master as the read source to the read data sent from the data sorting unit 612 as attribute information, and outputs it to the R data alignment buffer 614.
  • the R data alignment buffer 614 When read data is input from the data rearrangement unit 612, the R data alignment buffer 614 has microbumps with connection failure, so the number of microbumps with connection failure is k bits (k> 0).
  • k bits k bits (k> 0).
  • (1) read data A stored in bank A 310 is sent from the attribute assignment unit 613, a row address and a column address that indicate a storage area in which the read data A was stored Waits until the read data (hereinafter referred to as “read data D1”) stored in the storage area of bank D pointed to by the same set of row address and column address as the set of When D1 is input, the bit string consisting of [0: k] of the read data D1 is input to the [511-] of the read data A.
  • the same set of row address and column address as the set of row address and column address pointing to the storage area where the read data C was stored It waits until the read data (hereinafter referred to as “read data D3”) stored in the storage area of the bank D pointed to is input, and when the read data D3 is input, [256 of the read data D3]
  • the read data C1 is generated by inserting the bit string consisting of: 256 + k] into [511-k: 511] of the read data C, and is output to the data buffer 517 (step S1580).
  • step S1565 when there is no micro bump whose connection is defective (step S1565: No), the data line redundancy repair unit 611 outputs the received read data to the data rearrangement unit 612 as it is.
  • the data rearranging unit 612 rearranges the order of the read data as needed, and outputs the read data to the attribute assigning unit 613.
  • the attribute assigning unit 613 sets the read data received to the read source and the read source.
  • the master ID is assigned as attribute information and output to the R data alignment buffer 614 (step S1585).
  • the R data alignment buffer 614 When the read data is input from the attribute assignment unit 613, the R data alignment buffer 614 outputs the input read data to the data buffer 517 as it is because there is no micro bump with a connection failure (step S1590). ).
  • step S1540 If the process of step S1540 is completed, the process of step S1580 is completed, or if the process of step S1590 is completed, the external memory control circuit 519 returns again to the process of step S1400, and proceeds to step S1400 or less. Repeat the process.
  • the integrated circuit 100 will be considered below.
  • each master included in the system LSI chip 101 uses a 256 MB storage area consisting of the bank A310, the bank B320, the bank C330, and the bank D340. Then, the integrated circuit 100 operates as a high-end non-defective product.
  • each master included in the system LSI chip 101 is the bank A 310, bank A storage area of 192 MB consisting of B320 and bank C330 can be used. Then, in this case, the storage area of 64 MB consisting of the bank D340 saves the storage area which can not be accessed due to the presence of the connection failure micro bump among the storage areas of 192 MB consisting of the bank A310, bank B320 and bank C330. Used to However, in this case, the ratio of the number of memory instructions issued by the external memory control circuit 519 to the amount of memory area to be used is larger than in the case where there is no connection failure micro bump. The utilization efficiency of the memory chip 102 by each master included in the system LSI chip 101 is reduced compared to the case where no bump exists. And the storage area to be used will also decrease. However, the integrated circuit 100 operates as a non-standard product for widespread use.
  • the occurrence frequency of defective products due to the connection failure of the microbumps is reduced as compared with the conventional integrated circuit.
  • ⁇ Manufacturing method> 16 and 17 are flowcharts of a method of manufacturing the integrated circuit 100.
  • the manufacture of the integrated circuit 100 starts with the development of the integrated circuit 100 being started.
  • step S1600 functional specification design of the integrated circuit 100 is performed (step S1600), and a memory configuration is determined (step S1610).
  • connection failure micro bump can be salvaged as a non-defective product if connection failure micro bump has occurred.
  • a number (hereinafter referred to as "maximum relief bit number") is determined (step S1620).
  • the memory bandwidth from each master to the memory chip 102 in the case of operation as a non-defective product for high functions and the memory from each master to the memory chip 102 in the case of operation as non-defective product for widespread use The bandwidth is estimated (step S1630), and the memory map in the case of operating as a non-defective product for high performance and the memory map in the case of operating as a non-defective product for diffusion are determined (step S1640).
  • step S1650 it is checked whether both the memory bandwidth to the memory chip 102 and the memory capacity of the memory chip 102 satisfy the memory configuration requirements determined in the process of step S1610 (step S1650). .
  • step S1650 when the memory configuration requirements are not satisfied (step S1650: No), the processes of step S1630 to step S1650 are repeated until the memory configuration requirements are satisfied. Depending on the extent to which the memory configuration is not satisfied, the process may return to the process of step S1600 or the process of step S1610.
  • step S1650 If the memory configuration requirements are satisfied in the process of step S1650 (step S1650: YES), physical design of system LSI chip 101 is performed to manufacture system LSI chip 101 (step S1660), and memory chip 102 is determined. Purchase (or manufacture).
  • step S1670 the non-defective product of the manufactured system LSI 101 and the non-defective product of the purchased (or manufactured) memory chips 102 are stacked to assemble the integrated circuit 100 (step S1670).
  • a test is performed to check whether there is any bonding failure among micro bumps using an LSI tester (step S1680).
  • this test is performed by causing the integrated circuit 100 to execute a test vector including a data read processing instruction group from the system LSI chip 101 to the memory chip 102 or a write processing instruction group of data using the LSI tester. It will be.
  • test result is analyzed to check whether there is any connection failure among the microbumps other than the memory data microbumps (step S1700).
  • step S1700 when there is no microbump having a connection failure (step S1700: Yes), the test result is further analyzed, and the microbumps having a connection defect in the microbumps are analyzed. It is checked whether there is any (step S1710).
  • step S1710 when there is a microbump having a connection failure (step S1710: Yes), it is further checked whether the number of microbumps having a connection failure is equal to or less than the maximum number of relief bits. (Step S1720).
  • step S1720 if the number of micro bumps having a connection failure is less than or equal to the maximum number of relief bits (step S1720: Yes), the e-fuse circuit 521 has a connection failure using an LSI tester.
  • the micro-bump ID of the existing micro-bumps is stored (step S1720), and the integrated circuit 100 is selected as a non-defective product for a popular function in which a memory bandwidth of 7 GB / s is secured (step S1740).
  • step S1700 when there is a microbump having a connection failure (step S1700: No), or in the process of step S1720, the number of microbumps having a connection failure is greater than the maximum number of relief bits. If the number is large (step S1720: NO), the integrated circuit 100 is selected as a defective product (step S1750).
  • step S1710 when there is no microbump having a connection failure (step S1710: No), the memory bandwidth of 10 GB / s is obtained without storing information in the eFuse circuit 521 (step S1760). It is selected as a non-defective product for high-performance that is secured (step S1770).
  • step S1740 ends, the process of step S1750 ends, or the process of step S1770 ends, the manufacturing of integrated circuit 100 ends.
  • the integrated circuit 100 selected as the non-defective product for the spread function there are micro bumps having connection failure in the memory data micro bumps. Therefore, part of the data read from the memory chip 102 can not be used effectively. Therefore, in order to read a certain amount of effective data from the memory chip 102, the integrated circuit 100 selected as a non-defective item for popular functions is an integrated circuit 100 selected as a non-defective item for high-performance items (ie connection failure The number of times of reading of data from the memory chip 102 is increased as compared with the integrated circuit 100 in the case where there are no micro bumps.
  • the integrated circuit 100 selected as a non-defective item for the spread function and the integrated circuit 100 selected as the non-defective item for the high-performance item execute the same process including the process of reading data from the memory chip 102
  • the amount of current consumption consumed by the memory chip 102 in the integrated circuit 100 selected as a non-defective item for widespread use is larger than the amount of current consumption consumed by the memory chip 102 in the integrated circuit 100 selected as non-defective item for high-performance .
  • the memory exhibits a pattern including a characteristic peak as a time variation pattern of current consumption when reading data.
  • This is generally relative to other periods in a series of operations in which the memory reads data, for example, in a precharge period in which bit lines are precharged and a sense amplifier operation period in which a plurality of sense amplifiers are operated in parallel. It is attributed to the existence of a characteristic period in which a large current flows.
  • the number of times of reading of data by the memory can be estimated by examining the number of patterns including the characteristic peak as described above, which appears as a time-varying pattern of current consumption when the memory reads data.
  • the integrated circuit 100 is selected as a non-defective product for widespread use or is a non-defective product for high functionality It can be distinguished whether it is selected.
  • the same process including the process of writing data to the memory chip 102 is selected as the integrated circuit 100 selected as a non-defective item for popular functions and non-defective item for high functions
  • the current consumed by the memory chip 102 in the integrated circuit 100 selected as a non-defective item for popular function is the memory in the integrated circuit 100 selected as a non-defective item for high-performance It is larger than the current consumption consumed by the chip 102.
  • the memory exhibits a pattern including a characteristic peak as a time variation pattern of current consumption when writing data.
  • This is generally relative to other periods in the sequence of operations where the memory writes data, for example, a write period to a memory cell driving a bit line in parallel to write data to the memory cell. It is attributed to the existence of a characteristic period in which a large current flows.
  • the number of times of data writing by the memory can be estimated by examining the number of patterns including the above-described characteristic peaks that appear as time-varying patterns of current consumption when the memory writes data.
  • the integrated circuit 100 is selected as a non-defective product for popularization function It can be distinguished whether it is selected.
  • Second Embodiment ⁇ Overview> As an example of the memory access control device according to the present invention, a first modified integrated circuit in which a part of the integrated circuit 100 in the first embodiment is modified will be described.
  • the system LSI chip 101 includes the redundant repair circuit 520 including the eFuse circuit 521, and the redundant repair circuit 520 has a connection failure using the eFuse circuit 521.
  • the system LSI chip does not include the redundant repair circuit 520 including the e-fuse circuit 521, although the first modified integrated circuit according to the second embodiment It is an example of
  • a BIST (Built-In Self Test) unit that performs a micro-bump self-connection test in the memory access control device and stores the position of the micro-bump in which the connection failure occurs is stored. It is equipped. Then, every time the integrated circuit 100 is activated, the BIST unit performs a self-connection test of the microbumps to store the position of the microbumps in which the connection failure has occurred.
  • the external memory control circuit 519 is changed to the external memory control circuit 1819 from the integrated circuit 100 according to the first embodiment, and the system LSI chip 101 is changed to the system LSI chip 1801. It is done. Then, along with the transformation of the external memory control circuit 519 into the external memory control circuit 1819, the memory access controller 510 is transformed into the memory access controller 1810.
  • FIG. 18 is a block diagram showing the main hardware configuration of the system LSI chip 1801. As shown in FIG.
  • the redundant relief circuit 520 is deleted from the system LSI chip 101 in the first embodiment, and the memory access controller 510 is changed to the memory access controller 1810. There is.
  • Memory access controller 1810 is the same as memory access controller 510 in the first embodiment except that external memory control circuit 519 is changed to external memory control circuit 1819.
  • FIG. 19 is a block diagram showing the main functional configuration of external memory control circuit 1819. Referring to FIG. 19
  • external memory control circuit 1819 is different from external memory control circuit 519 in the first embodiment in that BIST portion 1901, selector 1902 and selector 1903 are added to redundant memory recovery circuit 520 in selector 603.
  • the connection is changed to the connection to BIST unit 1901, and the connection to redundancy repair circuit 520 in data line redundancy repair unit 611 is changed to the connection to BIST unit 1901, to redundancy repair circuit 520 in R data alignment buffer 614.
  • the BIST unit 1901 is connected to the selector 1902, the selector 1903, the R data alignment buffer 614, the selector 603, the data line redundancy repair unit 611, and the W data alignment buffer 616, and internally has microbumps of microbumps that are defective in connection. It has a storage unit for storing the bump ID, and has the following functions.
  • Function 1 A function of generating a test vector and an expected value for testing the connection state of the memory data micro bump group when the external memory control circuit 1819 is activated.
  • Function 2 A function to test the connection state of the memory data micro bump group using the generated test vector and the expected value to identify a connection failure micro bump.
  • Function 3 A function of storing the micro bump ID of the specified connection failure micro bump in an internal storage unit.
  • the selector 1902 is connected to the command arbiter 516, the BIST unit 1901, the normal address conversion unit 601, and the relief address conversion unit 602, is controlled by the BIST unit 1901, and the BIST unit 1901 is the connection state of the memory data micro bumps.
  • the signal sent from the BIST unit 1901 is selected and output, and a command other than the period during which the BIST unit 1901 is testing the connection state of the memory data micro bumps is a command. It has a function of selecting and outputting the signal sent from the arbiter 516.
  • the selector 1903 is connected to the data buffer 517, the BIST unit 1901, and the W data alignment buffer 616, is controlled by the BIST unit 1901, and is in a period during which the BIST unit 1901 is testing the connection state of the memory data micro bumps. Select the signal sent from the BIST unit 1901 and output the signal, and the signal sent from the data buffer 517 during a period other than the period when the BIST unit 1901 is testing the connection state of the memory data micro bumps. Has a function to select and output.
  • the selector 603, the data line redundancy repair unit 611, the R data alignment buffer 614, and the W data alignment buffer 616 are the microbumps in the connection failure which are stored in the redundancy repair circuit 520 in the first embodiment.
  • the function to be realized based on the micro-bump ID is realized based on the micro-bump ID of the micro-bump having a connection failure, which is stored in the BIST unit 1901.
  • the first modified integrated circuit performs self-diagnosis processing in addition to the operation performed by the integrated circuit 100 in the first embodiment.
  • the self-diagnosis process is a process performed by the external memory control circuit 1819 using the memory chip 102, and the connection state of the memory data micro bumps is tested to identify the connection failure micro bumps, and the connection failure identified.
  • This process is a process in which the BIST unit 1901 stores micro bump IDs of micro bumps.
  • FIG. 20 is a flowchart of self-diagnosis processing.
  • the self-diagnosis process is started by activating the external memory control circuit 1819.
  • the BIST unit 1901 When the self-diagnosis processing is started, the BIST unit 1901 generates a test vector and an expected value for testing the connection state of the memory data micro bumps (step S2000).
  • the test vector includes, for example, a write instruction group of data to the memory chip 102, a read instruction group of data from the memory chip 102, and the like.
  • the BIST unit 1901 controls the selector 1902 and the selector 1903 to test the connection state of the memory data micro bumps using the generated test vector and the expected value. (Step S2010).
  • step S2020 If a connection failure micro bump is detected in the memory data micro bumps in the process of step S2010 (step S2020: Yes), the BIST unit 1901 determines the identified micro bump ID of the connection failure micro bump, It is stored in the internal storage unit (step S2030).
  • step S2010 when the connection failure micro bump is not detected in the memory data micro bumps (step S2020: No), the BIST unit 1901 stores nothing in the internal storage unit (step S2040).
  • step S2030 ends, or when the process of step S2040 ends, the external memory control circuit 1819 ends the self-diagnosis process.
  • the first modified integrated circuit tests the connection state of the memory data micro bump group each time the external memory control circuit 1819 is activated, and if there is a connection failure micro bump, the connection failure micro bump is The micro bump ID is stored.
  • connection failure micro bump is present in the memory data micro bump group, and operates as a non-defective product for widespread use. Furthermore, even if a new connection failure micro bump is generated after product shipment, it is possible to use a storage area reflecting the presence of the connection failure micro bump.
  • Embodiment 3 ⁇ Overview>
  • a second modified integrated circuit in which a part of the integrated circuit 100 in the first embodiment is modified will be described.
  • the integrated circuit 100 according to the first embodiment is an example of a configuration in which the external memory control circuit 519 includes the normal address conversion unit 601 and the relief address conversion unit 602.
  • the integrated circuit 100 according to the third embodiment The second modified integrated circuit is an example of a configuration in which the external memory control circuit 519 does not include the normal address conversion unit 601.
  • each master included in the system LSI chip 101 uses the storage area of 192 MB including the bank A 310, the bank B 320, and the bank C 330. Then, among the storage areas of 64 MB consisting of the bank D340 and the storage areas of 192 MB consisting of the bank A310, the bank B320 and the bank C330, the storage area that can not be accessed due to the presence of the connection failure micro bump is repaired. It will be used.
  • the second modified integrated circuit according to the third embodiment is the one in which the external memory control circuit 519 is modified into an external memory control circuit 2119 from the integrated circuit 100 according to the first embodiment.
  • FIG. 21 is a block diagram showing the main hardware configuration of the external memory control circuit 2119.
  • the normal address conversion unit 601 and the selector 603 are deleted from the external memory control circuit 519 in the first embodiment, and the relief address conversion unit 602 is a command. It has been modified to be connected to the arbiter 516 and the command queue 604. Then, the second modified integrated circuit always issues a memory instruction based on the physical address converted by the relief address conversion unit 602 regardless of the presence or absence of the connection failure micro bump.
  • ⁇ Manufacturing method> 22 and 23 are flowcharts of a method of manufacturing the second modified integrated circuit.
  • the manufacture of the second modified integrated circuit starts with the start of the design of the second modified integrated circuit.
  • step S2200 to the process of step S2220 is the same process as the process of step S1600 to the process of step S1620 in the first embodiment. Therefore, these explanations are omitted here.
  • step S2220 When the process of step S2220 is completed, the memory bandwidth from the masters to the memory chip 102 is estimated (step S2230), and the memory map of the memory chip 102 is determined (step S2240).
  • step S2250 to the process of step S2320 is the same process as the process of step S1650 to the process of step S1720 in the first embodiment. Therefore, these explanations are omitted here.
  • step S2310 when there is no microbump having a connection failure (step S2310: No), or in the process of step S2320, the number of microbumps having a connection failure is equal to or less than the maximum number of relief bits. In the case (Step S2320: Yes), the second modified integrated circuit is selected as a good product (Step S2330).
  • step S2300 when there is a microbump having a connection failure (step S2300: No), or in the process of step S2320, the number of microbumps having a connection failure is greater than the maximum number of relief bits. If the number is large (step S2320: NO), the second modified integrated circuit is selected as a defective product (step S2340).
  • step S2320 When the process of step S2320 is completed, or when the process of step S2340 is completed, the manufacture of the second modified integrated circuit is completed.
  • the relief address conversion unit 602 according to the first embodiment is modified into a first modification relief address conversion unit.
  • the logical address-physical address conversion performed by the relief address conversion unit 602 is such that the 64 MB storage area consisting of the bank D340 is connected among the 192 MB storage areas consisting of the bank A310, the bank B320 and the bank C330.
  • the logical address performed by the address conversion unit for first deformation and repair is used to repair a storage area that can not be accessed due to the presence of the defective micro bump.
  • -Physical address translation is a storage area in which a 128 MB storage area consisting of banks C330 and D340 is inaccessible due to the presence of a connection failure micro bump in the 128 MB storage area consisting of banks A310 and B320. To be used to rescue the area To have.
  • the first deformation relief address conversion unit is connected to the command arbiter 516 and the selector 603, and has the following two functions.
  • Function 1 A logical address pointing to the start address of the storage area consisting of m bits included in the command from the master sent from the command arbiter 516, 128 MB storage area consisting of the bank A 310 and the bank B 320 in the memory chip 102 A physical address that points to the start address of the m-bit storage area (hereinafter referred to as the “first m-bit storage area”) of 128 bits and the 128 MB consisting of the bank C330 and the bank D340 in the memory chip 102 A storage address conversion function of converting into a physical address pointing to the start address of a storage area (hereinafter referred to as "the storage area consisting of the second m bits") consisting of m bits among storage areas of
  • the relationship between the first m-bit storage area and the second m-bit storage area is: (1) the area included in the bank A310 in the first m-bit storage area The set of the row address and the column address indicating the area included in the bank C330 in the second m-bit storage area and the set of the row address and the column address shown in FIG.
  • a pair of a row address and a column address indicating the area included in the bank B320 and a row address indicating the area included in the bank D340 in the second m-bit storage area And the column address pair are equal to each other.
  • Function 2 The memory access instruction included in the command from the master, which is sent from the command arbiter 516, is converted into a memory instruction usable by the memory chip 102 using the physical address converted using the relief address conversion function. Command conversion function.
  • the first deformation repair address conversion unit converts the memory command from the master into a memory instruction and outputs the memory command.
  • the memory command from the master is a command for reading out continuous data of 192 B from the memory chip 102 with the physical address of “0x30000000” as the start address.
  • the first deformation repair address conversion unit When receiving the memory command from the master which reads the data of 192 B, the first deformation repair address conversion unit utilizes the repair address conversion function and the instruction conversion function, and (1) in bank A 310 and bank C 330 mutually.
  • the "RDa1” memory instruction and the “RDc1” memory instruction that read data from the 64B storage area pointed to by the same row address "0x000” and the same column address "0x00", and (2) in banks B320 and D340
  • the "RDb1" memory instruction and the "RDd1” memory instruction which read data from the 64B storage area pointed to by the same row address "0x000” and the same column address "0x00", (3) bank A310 and bank C330 And the same row address “0x00 It generates and outputs a RDA2 "memory command and" RDC 2 "memory instruction" to read data from the storage area of 64B pointed out with "" mutually the same column address "0x01.
  • the memory chip 102 reads "DTa1” consisting of 64B data from the bank A310, reads “DTc1” consisting of 64B from the bank C330, reads “DTb1” consisting of 64B from the bank B320, and consists of 64B data "DTd1” is read from the bank D340, "DTa2” consisting of data of 64B is read from the bank A310, and "DTc2" consisting of 64B is read out from the bank C330 and output.
  • FIG. 25 shows the area where “DTa1” is stored, the area where “DTc1” is stored, the area where “DTb1” is stored, the area where “DTd1” is stored, and “DTa2” in the above example. It is the model which showed typically the area
  • the start physical address of the area where "DTa1” is stored is the row address "0x000” and the column address "0x00” of the bank A310, and "DTb1" is stored.
  • the start physical address of the area where the row B is “0x000” and the column address “0x00” of bank B320, and the start physical address of the area where “DTc1” is stored is the row address “0x000” of column C330 and the column address
  • Starting physical address of the area where the ram address "0x01” next, "DTC2" is stored, a column address "0x01” and row address "0x000” of the bank C330.
  • the conversion rule from the logical address to the physical address in this embodiment is the same as that in the example of FIG. 4 shifted to the right by 1 bit to the right as shown in FIG. Therefore, it is possible to share many hardware resources of the normal address conversion and the relief address conversion unit.
  • the conversion rule for the lower 1 bit is shown, and in the case of actual external memory access, the upper bit is “0” for the normal bank and the relief bank. Adds "1" to the upper bits.
  • the memory chip 102 is selected. It can be used.
  • the Fifth Preferred Embodiment ⁇ Overview> As an example of the memory access control device according to the present invention, a fourth modified integrated circuit in which a part of the integrated circuit 100 in the first embodiment is modified will be described.
  • the relief address conversion unit 602 according to the first embodiment is modified into a second modification relief address conversion unit.
  • the logical address-physical address conversion performed by the relief address conversion unit 602 is such that the 64 MB storage area consisting of the bank D340 is connected among the 192 MB storage areas consisting of the bank A310, the bank B320 and the bank C330.
  • the logical address performed by the address conversion unit for the second deformation and repair is used to repair a storage area that can not be accessed due to the presence of the defective micro bump.
  • -Physical address translation is performed by 128 MB of storage area out of 256 MB of storage area consisting of bank A 310, bank B 320, bank C 330, bank D 340 and the presence of connection failure micro bumps among the remaining 128 MB of storage area. Used to rescue areas that are inaccessible And it has a thing to do to so that.
  • the second deformation relief address conversion unit is connected to the command arbiter 516 and the selector 603, and has the following two functions.
  • Function 1 A logical address pointing to the start address of the storage area consisting of m bits included in the command from the master sent from the command arbiter 516, the bank A310, the bank B320, the bank C330, and the bank D340 in the memory chip 102 Of the 128 MB storage area where the least significant bit of the column address is “0” in the 256 MB storage area (hereinafter referred to as “the first m storage area”)
  • the lowest address bit of the column address is “1” in the 128 MB storage area consisting of the bank A 310, the bank B 320, the bank C 330 and the bank D 340 in the memory chip 102 and the physical address indicating the start address of Memory consisting of m bits of the storage area of Frequency (hereinafter, referred to as "second of m-bit storage area.")
  • Repair address conversion function to convert a physical address indicating the start address of.
  • Function 2 The memory access instruction included in the command from the master, which is sent from the command arbiter 516, is converted into a memory instruction usable by the memory chip 102 using the physical address converted using the relief address conversion function. Command conversion function.
  • the second deformation relief address conversion unit converts the memory command from the master into a memory instruction and outputs it.
  • the memory command from the master is a command for reading out continuous data of 192 B from the memory chip 102 with the physical address of “0x30000000” as the start address.
  • the first deformation repair address conversion unit When receiving the memory command from the master which reads the data of 192 B, the first deformation repair address conversion unit utilizes the repair address conversion function and the instruction conversion function, and (1) the same row address “ In the “RDa1” memory instruction and “RDa2” memory instruction that read data from the 64B storage area pointed to by 0x000 ”and mutually consecutive column addresses (“ 0x00 ”and“ 0x01 ”), and (2) in bank B, “RDb1” memory instruction and “RDb2” memory instruction, which read data from the 64B storage area pointed to by the same row address “0x000” and mutually consecutive column addresses (“0x00” and “0b01”), (3 ) In the bank C, the same row address “0x000” and the consecutive column addresses Less ( "0x00” and "0b01”) and reading data from the storage area of 64B pointed out "RDC1" memory command and "RDC 2" to generate a memory command outputs.
  • the memory chip 102 reads "DTa1" consisting of data of 64B and "DTa2” consisting of data of 64B from the bank A310, and "DTb1” consisting of data of 64B and “DTb2” consisting of data of 64B. It reads out from the bank B320, reads out "DTc1” consisting of data of 64B and "DTc2" consisting of data of 64B from the bank C330 and outputs it.
  • FIG. 28 shows the area where "DTa1” is stored, the area where "DTa2” is stored, the area where "DTb1” is stored, the area where "DTb2” is stored, and "DTc1” in the above example. It is the model which showed typically the area
  • the start physical address of the area where "DTa1” is stored is the row address "0x000” and the column address "0x00” of the bank A310, and "DTb1" is stored.
  • the start physical address of the area where "0x00” is stored and "DTa2" is stored becomes the row address "0x000” and the column address "0x01” of bank A310, and the start physical address of the area where "DTb2" is stored is , Row address “0x000” of bank B320 Starting physical address of the area where the ram address "0x01” next, "DTC2" is stored, a column address "0x01” and row address "0x000” of the bank C330.
  • the column address area 3203 sets the least significant bit of the column address area 403 in the example of FIG. 4 to a fixed value "1b0". It is similar to the one. Therefore, it is possible to share many hardware resources of the normal address conversion and the relief address conversion unit.
  • the second modification address conversion section according to the fifth embodiment is modified into a third modification address conversion section.
  • the logical address-physical address conversion performed by the second modification / repair address conversion unit is the least significant of the column addresses in the 256 MB storage area consisting of banks A310, B320, C330, and D.
  • the 128 MB storage area where the least significant bit of the column address is “0” relieves the storage area inaccessible due to the presence of the connection failure micro bump
  • the logical address-physical address conversion performed by the third modification address conversion unit is specified by a set of row address and column address. Of the 64B storage areas, the upper 32B storage area is the connection failure microphone of the lower 32B storage areas. The presence of the bumps, which is assumed to be performed to be used to repair a memory area which is inaccessible.
  • the second deformation relief address conversion unit is connected to the command arbiter 516 and the selector 603, and has the following two functions.
  • Function 1 A logical address pointing to the start address of the storage area consisting of m bits included in the command from the master sent from the command arbiter 516, the bank A310, the bank B320, the bank C330, and the bank D340 in the memory chip 102
  • Function 2 The memory access instruction included in the command from the master, which is sent from the command arbiter 516, is converted into a memory instruction usable by the memory chip 102 using the physical address converted using the relief address conversion function. Command conversion function.
  • the third deformation repair address conversion unit converts the memory command from the master into a memory instruction and outputs the memory command.
  • the memory command from the master is a command for reading out continuous data of 192 B from the memory chip 102 with the logical address of “0x30000000” as the start address.
  • the third deformation relief address conversion unit When receiving the memory command from the master which reads the data of 192 B, the third deformation relief address conversion unit reads the data from the six consecutive 64 B memory areas using the normal address conversion function and the instruction conversion function. It generates and outputs six memory instructions of “RDa1” memory instruction, “RDb1” memory instruction, “RDc1” memory instruction, “RDd1” memory instruction, “RDa2” memory instruction, and “RDb2” memory instruction.
  • the memory chip 102 reads "DTa1" consisting of data of 64B from the bank A310, reads “DTb1” consisting of 64B from the bank B320, reads “DTc1” consisting of 64B from the bank C330, and "DTd1 consisting of 64B Is read from the bank D340, "DTa2” composed of data of 64B is read out from the bank A310, and “DTb2" composed of 64B is read out from the bank B320 and output.
  • the start physical address of the area where "DTa1” is stored is the row address "0x000” and the column address "0x00” of the bank A310, and "DTb1" is stored.
  • the start physical address of the area where “0x00” is stored and “DTd1” is stored becomes the row address “0x000” and the column address “0x00” of bank D340, and the start physical address of the area where “DTa2” is stored is , Row address “0x000” of bank A310 Starting physical address of the area where the column address "0x01” next, "DTb2" is stored, a column address "0x01” and row address "0x000” of the bank B 320.
  • the number of bits of fixed value area 2901 is smaller by 1 bit than the number of bits of fixed value area 401 in the example of FIG. Is shifted to the right by 1 bit. Therefore, it is possible to share many hardware resources of the normal address conversion and the relief address conversion unit.
  • the tablet terminal is a portable thin personal computer provided with a touch panel including a so-called 4K2K liquid crystal display, which comprises 3840 pixels ⁇ 2160 pixels.
  • This tablet terminal has a function of displaying an image at a predetermined frame rate on a so-called 4K2K liquid crystal display.
  • the operating condition is that the system LSI chip 101 can use the memory chip 102 with a bandwidth of 8 GB / s in the integrated circuit 100 to be incorporated.
  • the tablet terminal operates normally when it incorporates the integrated circuit 100 (that is, one having a bandwidth of 10 GB / s) selected as a non-defective item for high functions, but is selected as a non-defective item for widespread use If the integrated circuit 100 (that is, one having a bandwidth of 7 GB / s) is incorporated, it does not operate normally.
  • the smartphone terminal is a mobile phone equipped with a touch panel including a so-called VGA (Video Graphics Array) type liquid crystal display, which has 640 pixels ⁇ 480 pixels.
  • VGA Video Graphics Array
  • the smartphone terminal has a function of displaying an image at a predetermined frame rate on a so-called VGA liquid crystal display.
  • the operating condition is that the system LSI chip 101 can use the memory chip 102 with a bandwidth of 0.5 GB / s in the integrated circuit 100 to be incorporated. Therefore, the smartphone terminal operates normally both in the case of incorporating the integrated circuit 100 selected as the non-defective item for high-performance use and in the case of incorporating the integrated circuit 100 selected as the non-defective item for the popular function.
  • FIG. 33 is a flowchart of a product manufacturing process for manufacturing a tablet terminal and a smartphone terminal.
  • the product manufacturing process starts when the number of integrated circuits 100 manufactured reaches a predetermined number (for example, 1000).
  • a predetermined number for example, 1000.
  • the method of manufacturing the integrated circuit 100 is described in detail in the section of ⁇ manufacturing method> of the first embodiment.
  • the selector for selecting the integrated circuit 100 selects one of the manufactured integrated circuits 100 (step S3300), and the selected integrated circuit 100 is an embodiment of the present invention. Whether the product is not selected as a defective product (see the processing of step S1700 to step S1770 in FIG. 17, etc. in FIG. 17) in the manufacturing process according to the manufacturing method in 1, ie, it is selected as a non-defective product (Step S3310).
  • step S3310 If the selected integrated circuit 100 is selected as a non-defective product in the process of step S3310 (step S3310: Yes), the selector further selects the integrated circuit 100 according to the manufacturing method in the first embodiment. It is checked whether it is one which has been selected as a non-defective product for high performance in the manufacturing process (refer to the processing of step S1700, step S1710, step S1760, step S1770, etc. in FIG. 17) (step S3320).
  • step S3320 when the integrated circuit 100 is selected as a non-defective product for high functions (step S3320: Yes), the selector selects a tablet terminal manufacturing line for manufacturing the integrated circuit 100 as a tablet terminal. Hand over to the production line operator who operates the Then, the manufacturing line operator operates the tablet terminal manufacturing line to manufacture a tablet terminal incorporating the delivered integrated circuit 100 (step S3330).
  • step S3320 when the integrated circuit 100 is not selected as a high-quality non-defective product (step S3320: No), that is, when the integrated circuit 100 is selected as a non-defective product for widespread use. ,
  • the selector hands over the integrated circuit 100 to a production line operator who operates a smartphone terminal production line for producing a smartphone terminal.
  • the manufacturing line operator operates the smart phone terminal manufacturing line to manufacture a smart phone terminal having the integrated circuit 100 delivered (step S3340).
  • step S3310 when the selected integrated circuit 100 is not selected as a non-defective product (step S3310: No), that is, when the integrated circuit 100 is selected as a non-defective product, the selector Discards the integrated circuit 100 (step S3350). Therefore, the integrated circuit 100 selected as a defective product is not incorporated in the tablet terminal or incorporated in the smartphone terminal.
  • step S3330 When the process of step S3330 is completed, the process of step S3340 is completed, or when the process of step S3350 is completed, the selector is not yet selected among the manufactured integrated circuits 100. It is checked whether it exists (step S3360).
  • step S3360 when there is an integrated circuit 100 which has not been selected yet (step S3360: Yes), the selector selects one of the integrated circuits 100 which has not been selected yet (step S3370). ), The process of step S3310 is performed again.
  • step S3360: No When there is no integrated circuit 100 which has not been selected yet in the process of step S3360 (step S3360: No), the product manufacturing process ends.
  • a manufacturer who manufactures a tablet terminal and a smart phone terminal can determine that the number of connection failures is equal to or less than the maximum number of relief bits even if a connection failure exists in the memory data micro bumps in the manufacturing process of the integrated circuit 100.
  • the smartphone terminal incorporating the integrated circuit 100 can be manufactured and sold. As a result, the manufacturer manufactures and sells more products than when all the integrated circuits 100 in which connection defects exist in the memory data micro bumps are discarded as defective products. It becomes.
  • ⁇ Supplement> As described above, as one embodiment of the memory access control device according to the present invention, although the examples of six integrated circuits have been described in the first to sixth embodiments, the following modifications are possible.
  • the present invention is not limited to the memory access control apparatus as shown in the above-described embodiment.
  • the connection between the system LSI chip 101 and the memory chip 102 does not necessarily have to be connected via the microbumps, for example It may be connected by bumps or TSVs of a so-called C4 (Controlled Collapse Chip Connection) method.
  • the system LSI chip 101 and the memory chip 102 may be arranged on the lead frame 103 without being stacked on each other and connected via a bonding wire, and the system LSI 101 and the memory chip 102 may be connected. However, they may be packaged in mutually different packages and connected via wires on the circuit board.
  • the integrated circuit 100 is selected as a non-defective product if the number of the connection failure micro bumps is included in the memory data micro bumps if the number is equal to or less than a predetermined number.
  • the memory data micro bump group is not necessarily selected if the integrated circuit 100 having a predetermined number or less of connection failure micro bumps in the memory data micro bump group is selected as a non-defective product. It is not necessary to select all the integrated circuits 100 whose number of connection failure micro bumps is less than a predetermined number as non-defective products for widespread use.
  • the number of connection failure microbumps in the memory data microbumps is less than the first predetermined number (a number smaller than the predetermined number)
  • a low-quality product for medium-function less than high-quality non-defective product
  • the product is selected to be more advanced than the non-defective product for popularization and the first predetermined number or more and the predetermined number or less, an example may be considered such as being selected as the non-defective product for diffusion.
  • This is, for example, in addition to a normal address conversion unit 601 for performing address conversion for non-defective items for high-performance products, and a relief address conversion unit 602 for performing address conversion for non-defective products for external use.
  • the integrated circuit 100 is selected as a non-defective product for high functions when there is no connection failure micro bump, and a predetermined number or less of connection failure micro bumps are included in the memory data micro bumps group. In the case where it has been selected, an example has been described where it is selected as a non-defective item for diffusion.
  • connection failure micro bumps less than the first predetermined number are included in the memory data micro bumps, they are selected as high quality non-defective products, and are selected for the memory data micro bumps. If a connection failure micro bump not more than the first predetermined number and not more than the second predetermined number but not more than the second predetermined number is included, the configuration may be selected as a non-defective product for widespread use. This is because, for example, the address conversion unit for normal use 601 performs address conversion corresponding to the case where the micro-bump group for memory data includes less than the first predetermined number of connection failure micro bumps, and the relief address conversion unit 602 is used.
  • the redundant repair circuit 520 has been described as an example of the configuration including the eFuse circuit 521 for storing the microbump ID for identifying the microbumps with connection failure.
  • the configuration is not necessarily limited to the configuration including the e-fuse circuit 521, for example, a configuration including non-volatile memory such as flash memory. I do not care.
  • the memory chip 102 has been described as an example having a configuration having four banks, if the master included in the system LSI chip 101 can use the storage area of the memory chip 102,
  • the configuration is not necessarily limited to the configuration having four banks, and may be, for example, a configuration having eight banks or a configuration without the bank structure.
  • a device incorporating integrated circuit 100 a tablet terminal incorporating integrated circuit 100 selected as a high-quality non-defective item and integrated circuit 100 selected as a non-defective item for popular function The manufacturing method in the example in the case of manufacturing a smart phone terminal was demonstrated.
  • the system LSI chip 101 can use the memory chip 102 with a predetermined bandwidth (here, a specific bandwidth which is greater than 7 GB / s and 10 GB / s or less). It is not an operating condition that the system LSI chip 101 can use the memory chip 102 with a predetermined bandwidth (here, the above-mentioned specific bandwidth) in the first device and the integrated circuit 100 incorporated therein.
  • a predetermined bandwidth here, the above-mentioned specific bandwidth
  • the example in the case of manufacturing the second device is not limited to the above example.
  • the first device is a high-function version television having a function of simultaneously decoding a digital television broadcast program, which incorporates the integrated circuit 100 selected as a high-quality non-defective product
  • the second device is widespread
  • An example may be considered in the case of a popular function board television having a function of decoding one program of digital television broadcasting, which incorporates the integrated circuit 100 selected as the non-defective product for the function.
  • the memory access controller 510 is an example of the configuration including the normal address conversion unit 601, the relief address conversion unit 602, and the selector 603.
  • a normal address conversion unit 601, a relief address conversion unit 602, and a selector 603 are provided in any part of the signal transmission path between each master (the first master 501 to the nth master 503) and the memory chip 102.
  • the memory access controller 510 may not necessarily include the normal address conversion unit 601, the relief address conversion unit 602, and the selector 603, as long as the block has the same function as the block.
  • each master and memory access controller 510 are connected by a bus, and the bus includes a block having a function equivalent to a block consisting of a normal address conversion unit 601, a relief address conversion unit 602, and a selector 603. An example of the configuration is conceivable.
  • the memory access controller 510 is an example of a configuration including the R data alignment buffer 614 and the W data alignment buffer 616.
  • the memory access controller 510 does not necessarily have to be configured to include the R data alignment buffer 614 and the W data alignment buffer 616, as long as the memory access controller 510 includes a block having the
  • the configuration of the memory access control apparatus according to an embodiment of the present invention and its modification and each effect will be further described.
  • a memory access control device indicates a logical address reception unit that receives a logical address specifying a range of a storage area in an external memory, and indicates one or more bit positions in a bit string of a predetermined length.
  • a bit position information storage unit for storing bit position information, and a number of bits larger than the number of bits of the range of the storage area designated by the logical address based on the logical address accepted by the logical address accepting unit;
  • a reading unit that attempts to read a bit string from the memory in units of the predetermined length; and the bit position information storage unit in units of the predetermined length from a bit string retrieved from the memory by the read attempt performed by the reading unit.
  • the logic chip receives one of the bit strings transmitted from the memory chip due to a connection failure between the logic chip and the memory chip. Even if only a bit string of a part can be received, bit position information indicating the bit position of the bit string that can be received is stored in the bit position information storage unit, and the influence of connection failure etc. in the memory area of the memory chip. By storing data used by the master in a storage area that can be read by a bit string that can be received without receiving the data, the master can use the memory chip.
  • FIG. 34 is a functional configuration diagram showing a functional configuration of the memory access control device 3400 in the modification.
  • the memory access control device 3400 is composed of a logical address reception unit 3410, a bit position information storage unit 3420, a read unit 3430, a bit string extraction unit 3440 and an output unit 3450.
  • the logical address accepting unit 3410 is connected to the reading unit 3430 and has a function of accepting a logical address specifying a range of a storage area in an external memory.
  • (1) of the first master interface 511 the memory command from the master sent from the first master 501 is received, temporarily stored in the command buffer, and stored. It is realized as a functional block composed of a portion for realizing a function of outputting a memory command from a master to the command arbiter 516 and (2) the command arbiter 516.
  • the bit position information storage unit 3420 is connected to the bit string extraction unit 3440 and has a function of storing bit position information indicating one or more bit positions in a bit string of a predetermined length. As an example, it is realized as a redundant relief circuit 520.
  • Reading unit 3430 is connected to logical address accepting unit 3410 and bit string extracting unit 3440, and based on the logical address accepted by logical address accepting unit 3410, the number of bits in the range of the storage area designated by the logical address An attempt is made to read a bit string having a large number of bits from the external memory in units of the predetermined length.
  • it is realized as a functional block including the relief address conversion unit 602, the selector 603, the command queue 604, the command issuance control unit 605, and the timing management unit 606 in the first embodiment.
  • the bit string extraction unit 3440 is connected to the bit position information storage unit 3420, the reading unit 3430, and the output unit 3450, and from the bit string extracted from the external memory by the reading attempt performed by the reading unit 3430, It has a function of extracting the bit of the bit position indicated by the bit position information stored in the bit position information storage unit 3420. As an example, it is implemented as data line redundancy repair unit 611 in the first embodiment.
  • the output unit 3450 is connected to the bit string extraction unit 3440, and from the bit sequence of one or more bit strings extracted by the bit string extraction unit 3440, the number of bits in the range of the storage area designated by the logical address accepted by the logical address acceptance unit 3410 Function to generate and output a bit string
  • bit string receiving unit for receiving a bit string to be written to the memory, and a generating unit for generating one or more correction bit strings having a bit length shorter than the predetermined length from the bit string received by the bit string receiving unit. And a bit string for extending each of the correction bit strings generated by the generation unit into the bit string of the predetermined length by inserting dummy bits at bit positions indicated by the bit position information stored in the bit position information storage unit. Writing that attempts to write a bit string consisting of an extension part and one or more bit strings expanded by the bit string expansion part in the predetermined length unit on the basis of the logical address accepted by the logical address accepting part And a unit.
  • the memory chip can store only a part of bit strings among the bit strings transmitted from the logic chip due to a connection failure between the logic chip and the memory chip or the like. Even in this case, the master can store the data to be used in the memory constituting the memory chip.
  • (C) A physical address specifying the range of the storage area in the memory having a number of bits larger than the number of bits of the range of the storage area specified by the logical address received by the logical address receiving unit.
  • the read unit performs the read on the range of the storage area specified by the physical address converted by the address conversion unit, and the write unit includes the address conversion unit. The write attempt may be performed on the range of the storage area specified by the physical address converted by the conversion unit.
  • the memory access control apparatus can access the range of the storage area specified by the physical address using the physical address converted by the address conversion unit.
  • the bit position information stored in the bit position information storage unit is information related to a defect related to communication between the memory access control device and the memory, and communication between the memory access control device and the memory.
  • the memory access control device can update bit position information stored in the bit position storage information storage unit contained therein based on a defect related to communication with the memory detected by the defect detection unit. become.
  • the memory has a plurality of bank storage areas, and the address conversion unit is configured to convert a physical address into a physical address by specifying a storage area specified by the physical address among the plurality of bank storage areas. It may be performed across at least two bank storage areas.
  • the address conversion unit is a relief address conversion unit
  • the memory access control device is configured to specify the range of the storage area specified by the logical address received by the logical address reception unit.
  • the address conversion unit for ordinary use that converts the range of the storage area in the memory having the same number of bits as the physical address for specifying the range of the storage area, the physical address converted by the address conversion unit for repair, and the ordinary address conversion unit And a selector for selecting one of the converted physical addresses, wherein the reading unit selects the physical address converted by the address conversion unit for repair by the reading attempt. And the selector is converted by the normal address conversion unit.
  • the bit string stored in the range of the storage area in the memory specified by the physical address is read from the memory in units of the predetermined length, and the output unit generates the generated bit string Is output only when the selector selects the physical address converted by the relief address conversion unit, and the selector selects the physical address converted by the normal address conversion unit. If it is, the bit string composed of the bit string read by the reading unit is output, and the writing unit selects the physical address converted by the address conversion unit for recovery by the selector as the writing attempt. And the selector is converted by the normal address conversion unit. If the currently selected physical address, the bit string received by the bit sequence accepting section writes the range of the storage area in the memory specified by the physical address by the predetermined length unit may be.
  • the memory access control apparatus can, according to the selection state of the selection unit, the physical address converted by the relief address conversion unit and the physical address converted by the normal address conversion unit. Can be used to access the range of storage area specified by the translated physical address.
  • the reading unit determines, in the predetermined length unit, the range of the storage area in which the number of accesses to the memory in the read attempt is designated by the logical address accepted by the logical address accepting unit. The attempt may be made to be greater than the number of accesses to the memory in the case of the attempt to read out.
  • a manufacturing method includes a first chip having a memory and a second chip including a master for accessing the memory, wherein the first chip and the second chip are one.
  • the manufacturing method according to the present embodiment having the above-described configuration, it is incorporated and used in the first device because the bit rate in the access to the memory by the master is not secured beyond the predetermined bit rate. Even if it is an integrated circuit that can not be used, it will be incorporated and used in the second device.
  • the integrated circuit is configured by electrically connecting the first chip and the second chip through a plurality of bumps, and the master is configured to at least one of the plurality of bumps.
  • Data communication relating to access to the memory may be performed via the access bumps, and the inspection may include inspection relating to electrical connection failure of the access bumps.
  • the invention can be widely used in devices that utilize memory.

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Abstract

　本発明に係るメモリアクセス制御装置は、所定長のビット列における１以上のビット位置を示すビット位置情報を記憶するためのビット位置情報記憶部と、論理アドレスによって指定される記憶領域の範囲のビット数よりも多いビット数のビット列を、所定長単位でメモリから読み出す試みを行う読出部と、読出部の行う読み出しの試みによってメモリから取り出されたビット列から、所定長単位で、ビット位置情報記憶部に記憶されるビット位置情報によって示されるビット位置のビットを抽出するビット列抽出部とを備える。

Description

メモリアクセス制御装置、及び製造方法
　本発明は、メモリアクセス制御技術に関する。
　従来、複数の半導体チップが積層され、１つのパッケージ内に封入されている３次元集積回路がある。
　このような３次元集積回路において、積層されている半導体チップ間の接続は、例えば、非特許文献１に記載されているように、マイクロバンプ（micro-bump）といったバンプ等によって実現される。
　ところで、バンプ等による積層半導体チップ間の接続には、高度な微細加工技術が必要とされるため、一定比率で接続不良が発生してしまう。
　３次元集積回路において、半導体チップ間接続の中に接続不良が発生してしまうと、その接続不良に起因して不具合が発生してしまう恐れがある。
　従来、半導体チップ間の接続の中に接続不良が発生してしまっても、その接続不良に起因して発生してしまう不具合を回避する可能性を高くする技術として、例えば、特許文献１に記載されている技術が知られている。
　この技術は、半導体チップ間の接続の中に接続不良が発生してしまった場合に、接続不良が発生していない端子のデータ転送速度を上げて、接続不良が発生している端子で送信するはずであったデータを送信するという技術である。
特開２００９－１３４５７３号公報
J-S, Kim, et al., "A 1.2V 12.8GB/s 2Gb Mobile Wide-IO DRAM with 4x128 I/Os Using TSV-Based Stacking," pp.496-497, Digest of ISSCC(2011).
　記憶領域を利用するマスタ（例えば、プロセッサ、デコーダ等）と、マスタからの記憶領域へのアクセスを制御するメモリアクセス制御装置とを有するロジックチップと、マスタに利用される記憶領域を有するメモリチップとが積層されてなる３次元集積回路において、特許文献１に記載されている技術を利用しようとする場合には、少なくとも、メモリチップにおけるインターフェース回路に対して、記憶領域から読み出すデータ、及び記憶領域へ書き込むデータに対する入出力端子の割り当てを変更する回路（以下、「端子割当変更回路」と呼ぶ。）を付加する必要がある。
　しかしながら、メモリチップにおけるインターフェース回路に対して、端子割当変更回路を付加してしまうと、そのメモリチップは、市販されている標準規格のチップに比べて高価なものとなってしまう。このため、３次元集積回路のコストは、端子割当変更回路が付加されたメモリチップを用いた場合の方が、標準規格のメモリチップを用いた場合よりも高くなってしまう。
　そこで、本発明は係る問題に鑑みてなされたものであり、ロジックチップとメモリチップとが積層されてなる３次元集積回路において、メモリチップとして、端子割当変更回路が付与されないメモリチップが用いられる場合において、ロジックチップとメモリチップとの間の接続不良等に起因して、メモリチップから送信されるビット列のうちの一部のビット列しか受信できないときであっても、ロジックチップに含まれるマスタが、メモリチップを利用することができるメモリアクセス制御装置を提供することを目的とする。
　上記課題を解決するために本発明に係るメモリアクセス制御装置は、外部のメモリにおける記憶領域の範囲を指定する論理アドレスを受け付ける論理アドレス受付部と、所定長のビット列における１以上のビット位置を示すビット位置情報を記憶するためのビット位置情報記憶部と、前記論理アドレス受付部によって受け付けられた論理アドレスに基づいて、当該論理アドレスによって指定される記憶領域の範囲のビット数よりも多いビット数のビット列を、前記所定長単位で前記メモリから読み出す試みを行う読出部と、前記読出部の行う前記読み出しの試みによって前記メモリから取り出されたビット列から、前記所定長単位で、前記ビット位置情報記憶部に記憶されるビット位置情報によって示されるビット位置のビットを抽出するビット列抽出部と、前記ビット列抽出部によって抽出された１以上のビット列から、前記論理アドレス受付部によって受け付けられた論理アドレスによって指定される記憶領域の範囲のビット数からなるビット列を生成して出力する出力部とを備えることを特徴とする。
　上述の構成を備える本発明に係るメモリアクセス制御装置によると、ロジックチップとメモリチップとの間の接続不良等に起因して、ロジックチップが、メモリチップから送信されるビット列のうちの一部のビット列しか受信できないときであっても、その受信できるビット列のビット位置を示すビット位置情報をビット位置情報記憶部に記憶させておき、メモリチップの記憶領域のうちの、接続不良等の影響を受けずに受信することができるビット列によって読み出すことができる記憶領域にロジックチップに含まれるマスタが利用するデータを記憶させておくことで、マスタは、メモリチップを利用することができる。
集積回路１００の断面を模式的に示した断面図 （ａ）高機能向け良品である集積回路１００の模式図、（ｂ）普及向け良品である集積回路１００の模式図、（ｃ）不良品である集積回路１００の模式図。 メモリチップ１０２の主要なハードウエアの概要構成図 メモリチップ１０２の論理アドレスの構成を示す構成図 システムＬＳＩチップ１０１の主要なハードウエア構成図 外部メモリ制御回路５１９の主要な機能構成図 （ａ）データを読み出す場合のタイミングチャートその１、（ｂ）データを読み出す場合のタイミングチャートその２ （ａ）“ＤＴａ”、“ＤＴｂ”、“ＤＴｃ”が格納されている領域を示す模式図、（ｂ）“ＤＴａ”、“ＤＴｂ”、“ＤＴｃ”、“ＤＴｄ”が格納されている領域を示す模式図 接続不良マイクロバンプが存在する場合において、データ線冗長救済部６１１における入力データと出力データとの関係を示す模式図その１ 接続不良マイクロバンプが存在する場合において、データ線冗長救済部６１１における入力データと出力データとの関係を示す模式図その２ 接続不良マイクロバンプが存在する場合において、Ｒデータアラインメントバッファ６１４が行う処理を示す模式図 接続不良マイクロバンプが存在する場合において、Ｗデータアラインメントバッファ６１６が行う処理を示す模式図 メモリコマンド調停処理のフローチャート メモリチップ制御処理のフローチャートその１ メモリチップ制御処理のフローチャートその２ 集積回路１００製造方法のフローチャートその１ 集積回路１００製造方法のフローチャートその２ システムＬＳＩチップ１８０１の主要なハードウエア構成図 外部メモリ制御回路１８１９の主要な機能構成図 自己診断処理のフローチャート 外部メモリ制御回路２１１９の主要なハードウエア構成図 第２変形集積回路製造方法のフローチャートその１ 第２変形集積回路製造方法のフローチャートその２ データを読み出す場合のタイミングチャート “ＤＴａ１”、“ＤＴｃ１”、“ＤＴｂ１”、“ＤＴｄ１”、“ＤＴａ２”、“ＤＴｃ２”が格納されている領域を示す模式図 メモリチップ１０２の論理アドレスの構成を示す構成図 データを読み出す場合のタイミングチャート “ＤＴａ１”、“ＤＴａ２”、“ＤＴｂ１”、“ＤＴｂ２”、“ＤＴｃ１”、“ＤＴｃ２”が格納されている領域を示す模式図 メモリチップ１０２の論理アドレスの構成を示す構成図 データを読み出す場合のタイミングチャート “ＤＴａ１”、“ＤＴｂ１”、“ＤＴｃ１”、“ＤＴｄ１”、“ＤＴａ２”、“ＤＴｂ２”が格納されている領域を示す模式図 メモリチップ１０２の論理アドレスの構成を示す構成図 製品製造処理のフローチャート メモリアクセス制御装置３４００の機能構成図
＜実施の形態１＞
　＜概要＞
　以下、本発明に係るメモリアクセス制御装置の一例として、記憶領域を利用するマスタと、マスタからの記憶領域へのアクセスを制御するメモリアクセスコントローラとを有するシステムＬＳＩ（Large Scale Integration）チップと、マスタに利用される記憶領域を有するメモリチップとが、複数のマイクロバンプを介して互いに接続されることで積層されてなる集積回路について説明する。
　この集積回路は、製造時の検査結果に基づいて、システムＬＳＩチップとメモリチップとを接続する複数のマイクロバンプの中に接続不良が発生していない場合は、高機能向け良品として選定される。そして、システムＬＳＩチップとメモリチップとを接続する複数のマイクロバンプのうちの所定のマイクロバンプ群の中に接続不良が発生してしまっている場合であっても、接続不良の数が所定数未満のときには、高機能向け良品の一部の機能が制限された普及向け良品として選定される。
　以下、本実施の形態１に係る集積回路の概要について、図面を用いて説明する。
　図１は、集積回路１００の断面を模式的に示した断面図である。
　同図において、システムＬＳＩチップ１０１は、内部に、記憶領域を利用する複数のマスタと、マスタからの記憶領域へのアクセスを制御するメモリアクセスコントローラとを有するロジックチップであって、トランジスタ形成層１２４と配線形成層１２３とを備える。そして、トランジスタ形成層１２４には、配線形成層１２３に形成される配線上の信号を、トランジスタ形成層１２４側主表面外部に引き出すためのＴＳＶ（Through Silicon Via）が配置されている。
　このシステムＬＳＩチップ１０１は、利用する外部メモリとして１９２ＭＢの記憶領域が確保され、７ＧＢ／ｓのメモリ帯域幅が確保される場合には、外部メモリを利用して、デジタルテレビ放送番組を１番組デコードする機能を有し、利用する外部メモリとして２５６ＭＢの記憶領域が確保され、１０ＧＢ／ｓのメモリ帯域幅が確保される場合には、外部メモリを利用して、デジタルテレビ放送番組を２番組同時デコードする機能を有する。
　メモリチップ１０２は、内部に、システムＬＳＩチップ１０１に含まれるマスタに利用される記憶領域を有する汎用メモリチップであって、トランジスタ形成層１２１と配線形成層１２２とを備える。
　リードフレーム（lead frame）１０３は、システムＬＳＩチップ１０１を支持固定し、システムＬＳＩチップ１０１のＴＳＶ端子のそれぞれと、集積回路１００外部の基板（図示せず）における端子のそれぞれとを接続する。
　システムＬＳＩチップ１０１とメモリチップ１０２とは、互いに、配線形成層が対向するように重ね合わせされ、複数のマイクロバンプ１１１を介して互いに接続されている。
　システムＬＳＩチップ１０１とメモリチップ１０２とを接続するマイクロバンプのうち、メモリチップ１０２から読み出すデータと、メモリチップ１０２へ書き込むデータとを伝達するためのマイクロバンプ群（以下、「メモリデータ用マイクロバンプ群」と呼ぶ。）は、５１２個のマイクロバンプで構成される。
　システムＬＳＩチップ１０１とメモリチップ１０２とを接続するマイクロバンプの中に接続不良マイクロバンプが含まれない場合には、システムＬＳＩチップ１０１は、１０ＧＢ／ｓの帯域幅でメモリチップ１０２を利用する。そして、メモリデータ用マイクロバンプ群の中に、接続不良マイクロバンプが存在してしまっている場合であっても、その数が１２８個以下であれば、システムＬＳＩチップ１０１は、接続不良マイクロバンプを用いずにメモリチップ１０２と通信することで、７ＧＢ／ｓの帯域幅でメモリチップ１０２を利用する。
　システムＬＳＩチップ１０１とリードフレーム１０３とは、システムＬＳＩチップ１０１のトランジスタ形成層１２４側主表面がリードフレーム１０３と対向するように、互いに重ね合わせられ、複数のバンプ１１３を介して互いに接続されている。
　そして、システムＬＳＩチップ１０１とメモリチップ１０２とリードフレーム１０３とは、樹脂によって１つのパッケージ（図示せず）内に封入されている。
　図２（ａ）は、高機能向け良品である集積回路１００を模式的に示す模式図である。
　同図において、システムＬＳＩチップ１０１とメモリチップ１０２との間の線のそれぞれは、システムＬＳＩチップ１０１とメモリチップ１０２との間を接続するマイクロバンプのそれぞれを模式的に示している。
　高機能向け良品は、システムＬＳＩチップ１０１とメモリチップ１０２との間を接続するマイクロバンプの中に接続不良となるマイクロバンプが含まれていない状態の集積回路１００のことをいう。この状態において、システムＬＳＩチップ１０１は、メモリチップ１０２を外部メモリとして、２５６ＭＢのメモリ領域を利用し、１０ＧＢ／ｓの帯域幅でメモリチップ１０２とデータ通信を行う。
　図２（ｂ）は、普及向け良品である集積回路１００を模式的に示す模式図である。
　同図において、システムＬＳＩチップ１０１とメモリチップ１０２との間の線のそれぞれは、図２（ａ）と同様に、システムＬＳＩチップ１０１とメモリチップ１０２との間を接続するマイクロバンプのそれぞれを模式的に示している。そして、これらの線の一部が断線しているように表記することで、マイクロバンプの一部に接続不良マイクロバンプが含まれていることを示している。
　普及向け良品は、メモリデータ用マイクロバンプ群の中に、１２８個以下の接続不良マイクロバンプが存在している状態の集積回路１００のことをいう。この状態において、システムＬＳＩチップ１０１は、メモリチップ１０２を外部メモリとして、１９２ＭＢのメモリ領域を利用し、７ＧＢ／ｓの帯域幅でメモリチップとデータ通信を行う。
　図３（ｃ）は、不良品である集積回路１００を模式的に示す模式図である。
　同図において、システムＬＳＩチップ１０１とメモリチップ１０２との間の線のそれぞれは、図２（ａ）、（ｂ）と同様に、システムＬＳＩチップ１０１とメモリチップ１０２との間を接続するマイクロバンプのそれぞれを模式的に示している。そして、これらの線の一部が断線しているように表記することで、マイクロバンプの一部に接続不良マイクロバンプが含まれていることを示している。
　不良品は、メモリデータ用マイクロバンプ群の中に、１２９個以上の接続不良マイクロバンプが存在している状態、又はメモリデータ用マイクロバンプ群以外のマイクロバンプの中に接続不良のマイクロバンプが存在している状態のことをいう。この状態において、システムＬＳＩチップ１０１は、メモリチップ１０２を利用して、デジタルテレビ放送番組をデコードすることができない。
　以下、集積回路１００の詳細について、図面を用いて説明する。
　＜構成＞
　図３は、メモリチップ１０２の主要なハードウエアの概要構成図である。
　同図に示される通り、メモリチップ１０２は、バンクＡ３１０、バンクＢ３２０、バンクＣ３３０、バンクＤ３４０、ＩＯ回路３５０とから構成される。
　バンクＡ３１０とバンクＢ３２０とバンクＣ３３０とバンクＤ３４０とは、それぞれ、５１２ビット（＝６４Ｂ）単位で読み出しと書き込みとが行われ、１２ビットのロウアドレスと８ビットのカラムアドレスとで指定される６４ＭＢの記憶領域を有するメモリであって、それぞれ、ＩＯ回路３５０に接続される。
　ＩＯ回路３５０は、バンクＡ３１０とバンクＢ３２０とバンクＣ３３０とバンクＤ３４０とシステムＬＳＩチップ１０１とに接続され、バンクＡ３１０とバンクＢ３２０とバンクＣ３３０とバンクＤ３４０とのいずれかから読み出される５１２ビットのデータを外部に出力する機能と、外部から入力される５１２ビットのデータをバンクＡ３１０とバンクＢ３２０とバンクＣ３３０とバンクＤ３４０とのいずれかへ出力する機能とを有する。
　図４は、システムＬＳＩチップ１０１内の各マスタが使用する論理アドレスとメモリチップ１０２における記憶領域を指す物理アドレスとの対応を示すアドレスの構成図である。システムＬＳＩチップ内の各マスタはメモリチップ１０２のロウやカラムなどの物理アドレスを意識せず使用できるように論理アドレスというアドレスを使う。本実施例では、１Ｂが１つのアドレスに対応する３２ビットの論理アドレスを使用している。
　同図に示されるように、メモリチップ１０２の記憶領域に対応する論理アドレスは、６ビットの固定値領域４０１と２ビットのメモリチップ１０２のバンクアドレス領域４０２と８ビットのカラムアドレス領域４０３と１２ビットのロウアドレス領域４０４、及び４ビットの固定値領域４０５とから構成される。この中でバンクアドレス領域４０２と８ビットのカラムアドレス領域４０３と１２ビットのロウアドレス領域４０４とがメモリチップ１０２の物理アドレスとなっている。
　バンクアドレス領域４０２は、メモリチップ１０２に含まれる、４つのバンク（バンクＡ３１０、バンクＢ３２０、バンクＣ３３０、バンクＤ３４０：図３参照）のうちのいずれであるかを示すアドレスを格納する領域である。
　カラムアドレス領域４０３は、バンクにおけるカラムを指定するカラムアドレスを格納する領域である。
　ロウアドレス領域４０４は、バンクにおけるロウを指定するロウアドレスを格納する領域である。
　固定値領域４０１は、データの読み出し、書き込み単位が６４Ｂとなっていることに対応して、固定値“０ｘ００”と設定されている。これは論理アドレスがバイト単位のアドレッシングであることのためである。
　固定値領域４０５は、固定値“０ｘ３”と設定されている。論理アドレスはシステム全体のアドレスマッピングとなっているため、外部メモリ以外の例えば内部メモリのアドレス等にも使用する。このため、マスタが外部メモリにアクセスする際には、その領域を指し示す０ｘ３を論理アドレスの先頭の固定値領域４０５に明示してアクセスする。
　なお、論理アドレスから物理アドレス変換の変換方法は図４に限定されるわけではなく、メモリチップ１０２の仕様と各マスタのメモリアクセスパターンなどを考慮してメモリアクセスオーバヘッドがでないように最適化してもよい。
　図５は、システムＬＳＩチップ１０１の主要なハードウエア構成要素を示す構成図である。
　同図示される通り、システムＬＳＩチップ１０１は、第１マスタ５０１、第２マスタ５０２～第ｎマスタ５０３、メモリアクセスコントローラ５１０、冗長救済回路５２０とから構成される。これらのうち、メモリアクセスコントローラ５１０は、さらに、第１マスタインターフェース５１１、第２マスタインターフェース５１２～第ｎマスタインターフェース５１３、コマンドアービタ（command arbiter）５１６、データバッファ５１７、外部メモリ制御回路５１９とから構成される。
　第１マスタ５０１は、メモリアクセスコントローラ５１０の第１マスタインターフェース５１１に接続されるプロセッサであって、メモリアクセスコントローラ５１０を介してメモリチップ１０２の記憶領域を利用する。この第１マスタ５０１は、メモリチップ１０２の記憶領域に記憶されているプログラムを実行することで、様々な機能を実現する。
　第２マスタ５０２は、メモリアクセスコントローラ５１０の第２マスタインターフェース５１２に接続されるデコーダであって、プロセッサである第１マスタ５０１によって制御され、メモリアクセスコントローラ５１０を介してメモリチップ１０２の記憶領域を利用し、メモリチップ１０２の記憶領域に記憶されている、符号化された映像データを復号する機能を有する。
　第ｎマスタ５０３は、メモリアクセスコントローラ５１０の第ｎマスタインターフェース５１３に接続されるエンコーダであって、プロセッサである第１マスタ５０１によって制御され、メモリアクセスコントローラ５１０を介してメモリチップ１０２の記憶領域を利用し、メモリチップ１０２の記憶領域に記憶されている、映像データを符号化する機能を有する。
　冗長救済回路５２０は、外部メモリ制御回路５１９に接続され、内部にイーヒューズ（eFUSE）回路５２１を含み、集積回路１００の外部から、ＬＳＩテスタ等を用いてイーヒューズ回路５２１に情報が書き込まれることによって、接続不良となっているマイクロバンプを特定するマイクロバンプＩＤを記憶する機能を有する。
　ここで、イーヒューズ回路５２１に情報を書き込むとは、イーヒューズ回路５２１に含まれる複数のイーヒューズのうち、書き込む情報に対応する特定のイーヒューズ群にエレクトロマイグレーション（electromigration）を発生させて、それらのイーヒューズ群を断線させることをいう。
　また、記憶するマイクロバンプＩＤの対象となるマイクロバンプは、メモリデータ用マイクロバンプ群に限られ、メモリチップ１０２へ送信する物理アドレス、命令等を伝達するためのマイクロバンプ群を含まない。
　第１マスタインターフェース５１１は、第１マスタ５０１とコマンドアービタ５１６とデータバッファ５１７とに接続され、内部に、第１マスタ５０１から送り出された、メモリチップ１０２の記憶領域を利用するためのコマンド（以下、「マスタからのメモリコマンド」と呼ぶ）を記憶するコマンドバッファを有し、第１マスタ５０１から送り出されたマスタからのメモリコマンドを受け付けて、コマンドバッファに一時的に記憶し、記憶しているマスタからのメモリコマンドをコマンドアービタ５１６に出力する機能と、データバッファ５１７から送り出された、メモリチップ１０２の記憶領域から読み出されたデータを受け付けて、第１マスタ５０１に出力する機能と、第１マスタ５０１から送り出された、メモリチップ１０２の領域へ書き込むデータを受け付けて、データバッファ５１７へ出力する機能とを有する。
　ここで、マスタからのメモリコマンドは、読み出し又は書き込みのいずれかを示すアクセス種情報と、利用する記憶領域の開始アドレスを示す論理アドレスと、利用する記憶領域のビット幅を示すビット幅情報（バースト数）とを含む。
　第２マスタインターフェース５１２は、第１マスタインターフェース５１１と同様の回路であって、第２マスタ５０２とコマンドアービタ５１６とデータバッファ５１７とに接続される。
　第ｎマスタインターフェース５１３は、第１マスタインターフェース５１１、第２マスタインターフェース５１２と同様の回路であって、第ｎマスタ５０３とコマンドアービタ５１６とデータバッファ５１７とに接続される。
　コマンドアービタ５１６は、第１マスタインターフェース５１１と第２マスタインターフェース５１２～第ｎマスタインターフェース５１３と外部メモリ制御回路５１９とに接続され、複数のマスタインターフェースから送り出された、マスタからのメモリコマンドを受け付ける機能と、複数のマスタからのメモリコマンドを受け付けた場合に、予め定められた優先順位付与方法に基づいて、受け付けたマスタからのメモリコマンドのそれぞれに優先順位を付与する機能と、付与された優先順位が最も高いものから順に、外部メモリ制御回路５１９に送る機能とを有する。
　データバッファ５１７は、第１マスタインターフェース５１１と第２マスタインターフェース５１２～第ｎマスタインターフェース５１３と外部メモリ制御回路５１９とに接続され、第１マスタインターフェース５１１～第ｎマスタインターフェース５１３からのメモリへ書き込むデータを受け付けて、外部メモリ制御回路５１９に送る機能と、外部メモリ制御回路５１９からの、メモリから読み出されたデータを受け付けて、第１マスタインターフェース５１１～第ｎマスタインターフェース５１３のうちのいずれかに送る機能とを有する。
　図６は、外部メモリ制御回路５１９の主要な機能構成を示す構成図である。
　同図に示される通り、外部メモリ制御回路５１９は、通常用アドレス変換部６０１、救済用アドレス変換部６０２、セレクタ６０３、コマンドキュー（command queue）６０４、コマンド発行制御部６０５、タイミング管理部６０６、データ線冗長救済部６１１、データ並べ替え部６１２、属性付与部６１３、Ｒデータアラインメントバッファ（data alignment buffer）６１４、データ並べ替え部６１５、Ｗデータアラインメントバッファ６１６等から構成される。
　通常用アドレス変換部６０１は、コマンドアービタ５１６とセレクタ６０３とに接続され、以下の２つの機能を有する。
　機能１：コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるｍビットからなる記憶領域の開始アドレスを指す論理アドレスを、メモリチップ１０２における、バンクＡ３１０、バンクＢ３２０、バンクＣ３３０、バンクＤ３４０の４つのバンクからなる２５６ＭＢの記憶領域のうちのｍビットからなる記憶領域の開始アドレスを指す外部メモリの物理アドレスに変換する通常アドレス変換機能。
　ここで、ｍビットからなる記憶領域とは、マスタからのコマンドに含まれるビット幅情報がｍビットを示す場合における記憶領域のビット幅のこと（バースト数×データ幅）である。
　機能２：通常アドレス変換機能を利用して変換された物理アドレスを用いて、コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるメモリアクセス命令を、メモリチップ１０２が利用できる命令（以後、「メモリ命令」と呼ぶ。）に変換する命令変換機能。
　ここで、メモリ命令とは、読み出し又は書き込みのいずれかを示すアクセス種情報と、利用する記憶領域の開始アドレスを示す物理アドレスとを含み、読み出しと書き込みとのビット幅は、５１２ビット（＝６４Ｂ）で固定されている。
　図７（ａ）は、通常用アドレス変換部６０１に、マスタからのメモリコマンドが入力された場合に、通常用アドレス変換部６０１が、マスタからのメモリコマンドをメモリ命令に変換して出力し、その結果、メモリチップ１０２から、データが読み出されるときのタイミングチャートの一例である。ここでは、マスタからのメモリコマンドが、メモリチップ１０２から、“０ｘ３０００００００”となる論理アドレスを開始アドレスとする、連続する１９２Ｂのデータを読み出すコマンドの場合の例を示している。
　通常用アドレス変換部６０１は、１９２Ｂのデータを読み出すマスタからのメモリコマンドを受けると、通常アドレス変換機能と命令変換機能とを利用して、バンクＡ３１０とバンクＢ３２０とバンクＣ３３０とにおいて、互いに同じロウアドレス“０ｘ０００”と互いに同じコラムアドレス“０ｘ００”とによって指される６４Ｂの記憶領域からデータを読み出す“ＲＤａ”メモリ命令と“ＲＤｂ”メモリ命令と“ＲＤｃ”メモリ命令との３つのメモリ命令を生成して出力する。
　すると、メモリチップ１０２は、６４Ｂのデータからなる“ＤＴａ”をバンクＡ３１０から読み出し、６４Ｂからなる“ＤＴｂ”をバンクＢ３２０から読み出し、６４Ｂからなる“ＤＴｃ”をバンクＣ３３０から読み出して出力する。
　図８（ａ）は、上記例における、“ＤＴａ”が格納されている領域と、“ＤＴｂ”が格納されている領域と“ＤＴｃ”が格納されている領域とを、模式的に示した模式図である。
　同図に示される通り、上記例においては、“ＤＴａ”が格納されている領域の開始物理アドレスは、バンクＡ３１０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｂ”が格納されている領域の開始物理アドレスは、バンクＢ３２０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｃ”が格納されている領域の開始物理アドレスは、バンクＣ３３０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となる。
　再び図６に戻って、外部メモリ制御回路５１９の説明を続ける。
　救済用アドレス変換部６０２は、コマンドアービタ５１６とセレクタ６０３とに接続され、以下の２つの機能を有する。
　機能１：コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるｍビットからなる記憶領域の開始アドレスを指す論理アドレスを、メモリチップ１０２における、バンクＡ３１０、バンクＢ３２０、バンクＣ３３０の３つのバンクからなる１９２ＭＢの記憶領域のうちのｍビットからなる記憶領域の開始アドレスを指す物理アドレスと、メモリチップ１０２におけるバンクＤ３４０からなる６４ＭＢの記憶領域のうちのｋビットからなる記憶領域の開始アドレスを指す物理アドレスとに変換する救済アドレス変換機能。
　ここで、ｍビットからなる記憶領域とｋビットからなる記憶領域との関係は、ｋビットからなる記憶領域が、（１）ｍビットからなる記憶領域のうち、バンクＡ３１０における記憶領域を指すロウアドレスとカラムアドレスとの組によって示されるバンクＤの記憶領域と、（２）ｍビットからなる記憶領域のうち、バンクＢ３２０における記憶領域を指すロウアドレスとカラムアドレスとの組によって示されるバンクＤの記憶領域と、（３）ｍビットからなる記憶領域のうち、バンクＣ３３０における記憶領域を指すロウアドレスとカラムアドレスとの組によって示されるバンクＤの記憶領域との３つの記憶領域を含む記憶領域となる関係となっている。
　機能２：救済アドレス変換機能を利用して変換された物理アドレスを用いて、コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるメモリアクセス命令を、メモリチップ１０２が利用できるメモリ命令に変換する命令変換機能。
　図７（ｂ）は、救済用アドレス変換部６０２に、マスタからのメモリコマンドが入力された場合に、救済用アドレス変換部６０２が、マスタからのメモリコマンドをメモリ命令に変換して出力し、その結果、メモリチップ１０２から、データが読み出されるときの、タイミングチャートの一例である。ここでは、マスタからのメモリコマンドが、メモリチップ１０２から、“０ｘ３０００００００”となる論理アドレスを開始アドレスとする、連続する１９２Ｂのデータを読み出すコマンドの場合の例を示している。
　救済用アドレス変換部６０２は、１９２Ｂのデータを読み出すマスタからのメモリコマンドを受けると、救済アドレス変換機能と命令変換機能とを利用して、バンクＡ３１０とバンクＢ３２０とバンクＣ３３０とにおいて、互いに同じロウアドレス“０ｘ０００”と互いに同じカラムアドレス“０ｂ００”とで指される６４Ｂの記憶領域からデータを読み出す“ＲＤａ”メモリ命令と“ＲＤｂ”メモリ命令と“ＲＤｃ”メモリ命令との３つのメモリ命令と、バンクＤ３４０からデータを読み出す“ＲＤｄ”メモリ命令とを生成して出力する。ここで、 “ＲＤａ”メモリ命令と“ＲＤｂ”メモリ命令と“ＲＤｃ”メモリ命令とにおけるロウアドレスとカラムアドレスとの組が互いに同じものであるため、“ＲＤｄ”メモリ命令におけるロウアドレスとカラムアドレスとの組も、これら他のコマンドにおけるロウアドレスとカラムアドレスとの組と同じものとなる。
　すると、メモリチップ１０２は、６４Ｂのデータからなる“ＤＴａ”をバンクＡ３１０から読み出し、６４Ｂからなる“ＤＴｂ”をバンクＢ３２０から読み出し、６４Ｂからなる“ＤＴｃ”をバンクＣ３３０から読み出し、６４Ｂのデータからなる“ＤＴｄ”をバンクＤ３４０から読み出して出力する。
　図８（ｂ）は、上記例における、“ＤＴａ”が格納されている領域と“ＤＴｂ”が格納されている領域と“ＤＴｃ”が格納されている領域と“ＤＴｄ”が格納されている領域とを、模式的に示した模式図である。
　同図に示される通り、上記例においては、“ＤＴａ”が格納されている領域の開始物理アドレスは、バンクＡ３１０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｂ”が格納されている領域の開始物理アドレスは、バンクＢ３２０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｃ”が格納されている領域の開始物理アドレスは、バンクＣ３３０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｄ”が格納されている領域の開始物理アドレスは、バンクＤ３４０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となる。
　この救済の時の論理アドレスと物理アドレスの変換は図４の変換ルールではなく以下のような変換ルールを使用する。バンクアドレスは論理アドレスを０ｘ００４０で割った時の商が３の倍数ならバンクＡ３１０，３の倍数＋１ならバンクＢ３２０，３の倍数＋２ならバンクＣ３３０とする。同様にカラムアドレスは０ｘ００８０で割ったときの商であり、ロウアドレスは０ｘ００８０×カラム数で割った商となる。
　再び図６に戻って、外部メモリ制御回路５１９の説明を続ける。
　セレクタ６０３は、通常用アドレス変換部６０１と救済用アドレス変換部６０２とコマンド発行制御部６０５と冗長救済回路５２０とに接続され、以下の機能を有する。
　機能：冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、（１）接続不良となっているマイクロバンプが存在しない場合には、通常用アドレス変換部６０１から送られるメモリ命令を選択して、コマンドキュー６０４に出力し、（２）接続不良となっているマイクロバンプが存在する場合には、救済用アドレス変換部６０２から送られるメモリ命令を選択して、コマンドキュー６０４に出力する機能。
　コマンドキュー６０４は、セレクタ６０３とコマンド発行制御部６０５とに接続され、セレクタ６０３から送り出されるメモリ命令を、コマンド発行制御部６０５に読み出されるまで一時的に記憶する機能を有する。
　タイミング管理部６０６は、コマンド発行制御部６０５に接続され、一定の条件に基づいて、現在発行可能となるメモリ命令を特定するためのタイミング制約情報を、逐次生成して記憶する機能を有する。
　コマンド発行制御部６０５は、コマンドキュー６０４とタイミング管理部６０６とメモリチップ１０２とに接続され、タイミング管理部６０６に記憶されているタイミング制約情報を参照して、コマンドキュー６０４に一時的に記憶されているメモリ命令の中から発行可能なメモリ命令を読み出して、読み出したメモリ命令を、メモリチップ１０２へアウトオブオーダ（out of order）で発行する機能を有する。
　データ線冗長救済部６１１は、メモリチップ１０２とデータ並べ替え部６１２とデータ並べ替え部６１５と冗長救済回路５２０とに接続され、以下の４つの機能を有する。
　機能１：メモリチップ１０２から読み出された６４Ｂの読み出しデータを受け取り、冗長救済回路４２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプが存在しない場合は、受け取った読み出しデータを、そのままデータ並べ替え部６１２へ出力する機能。
　機能２：メモリチップ１０２から読み出された６４Ｂの読み出しデータを受け取り、冗長救済回路４２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプが存在する場合は、受け取った読み出しデータから、接続不良となっているマイクロバンプに対応する位置のビットを間引いて、間引いた読み出しデータを左詰めして、データ並べ替え部６１２へ出力する機能。
　図９は、接続不良となっているマイクロバンプが存在する場合において、データ線冗長救済部６１１にメモリチップ１０２から読み出しデータが入力されたときの、データ線冗長救済部６１１への入力データと、データ線冗長救済部６１１からの出力データとの関係を示す模式図である。ここで、同図は、入力データである６４Ｂ（＝５１２ビット）のデータのうち、ｈビット目９０１、ｉビット目９０２、ｊビット目９０３、ｋビット目９０４、ｌビット目９０５、ｍビット目９０６、ｎビット目９０７が、接続不良となっているマイクロバンプに対応する位置のビットとなっている場合の例を示している。
　同図に示されるように、データ線冗長救済部６１１は、入力データから、接続不良となっているマイクロバンプに対応する位置のビットを間引いて、間引いた読み出しデータを左詰めして出力する。
　再び図６に戻って、データ線冗長救済部６１１の機能説明を続ける。
　機能３：データ並べ替え部６１５から送られた６４Ｂのデータを受け取り、冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプが存在しない場合は、受け取ったデータを、そのままメモリチップ１０２へ出力する機能。
　機能４：データ並べ替え部６１５から送られた６４Ｂのデータを受け取り、冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプが存在する場合は、受け取ったデータに対して、接続不良となっているマイクロバンプに対応する位置に、その位置より上位ビット側が右シフトされるようにダミービット（例えば“０ｂ０”）を挿入して、メモリチップ１０２へ出力する機能。
　図１０は、接続不良となっているマイクロバンプが存在する場合において、データ線冗長救済部６１１にデータ並べ替え部６１５から読み出しデータが入力されたときの、データ線冗長救済部６１１への入力データと、データ線冗長救済部６１１からの出力データとの関係を示す図である。ここで、同図は、出力データである６４Ｂ（＝５１２ビット）のデータのうち、ｈビット目１００１、ｉビット目１００２、ｊビット目１００３、ｋビット目１００４、ｌビット目１００５、ｍビット目１００６、ｎビット目１００７が、接続不良となっているマイクロバンプに対応する位置のビットとなっている場合の例を示している。
　同図に示されるように、データ線冗長救済部６１１は、入力データから、接続不良となっているマイクロバンプに対応する位置に、その位置より上位ビット側が右シフトされるようにダミービットを挿入して、挿入したデータを出力する。
　再び図６に戻って、外部メモリ制御回路５１９の説明を続ける。
　データ並べ替え部６１２は、データ線冗長救済部６１１と属性付与部６１３とに接続され、以下の機能を有する。
　機能：コマンド発行制御部６０５がメモリ命令をアウトオブオーダ発行した場合において、データ線冗長救済部６１１から、アウトオブオーダで発行された命令に呼応してメモリチップ１０２から読み出されたデータが送られてきたときに、これらのデータを、インオーダ（in order）となるようにリオーダ（reorder）して、属性付与部６１３に出力する機能。
　属性付与部６１３は、データ並べ替え部６１２とＲデータアラインメントバッファ６１４とに接続され、データ並べ替え部６１２から送られる読み出しデータに、読み出し元となるマスタのＩＤを属性情報として付与して、Ｒデータアラインメントバッファ６１４に出力する機能を有する。
　Ｒデータアラインメントバッファ６１４は、属性付与部６１３とデータバッファ６１７と冗長救済回路６２０とに接続され、以下の５つの機能を有する。
　機能１：冗長救済回路６２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプが存在しない場合に、属性付与部６１３から送られる読み出しデータを、そのままデータバッファ５１７へ出力する機能。
　機能２：冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプが存在する場合に、属性付与部６１３から送られる読み出しデータを、一時的に記憶する機能。
　機能３：冗長救済回路６２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプがｋビット（ｋ＞０）存在する場合において、バンクＡ３１０に記憶されていた読み出しデータ（以後、「読み出しデータＡ」と呼ぶ。）が、属性付与部６１３から送られてきたときに、読み出しデータＡが記憶されていた記憶領域を指すロウアドレスとカラムアドレスとの組と同じロウアドレスとカラムアドレスとの組で指されるバンクＤの記憶領域に記憶されていた読み出しデータ（以後、「読み出しデータＤ１」と呼ぶ。）が入力されるまで待機し、読み出しデータＤ１が入力されると、読み出しデータＤ１の［０：ｋ］からなるビット列を、読み出しデータＡの［５１１－ｋ：５１１］に挿入することで読み出しデータＡ１を生成して、データバッファ５１７へ出力する機能。
　機能４：冗長救済回路６２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプがｋビット（ｋ＞０）存在する場合において、バンクＢ３２０に記憶されていた読み出しデータ（以後、「読み出しデータＢ」と呼ぶ。）が、属性付与部６１３から送られてきたときに、読み出しデータＢが記憶されていた記憶領域を指すロウアドレスとカラムアドレスとの組と同じロウアドレスとカラムアドレスとの組で指されるバンクＤの記憶領域に記憶されていた読み出しデータ（以後、「読み出しデータＤ２」と呼ぶ。）が入力されるまで待機し、読み出しデータＤ２が入力されると、読み出しデータＤ２の［１２８：１２８＋ｋ］からなるビット列を、読み出しデータＢの［５１１－ｋ：５１１］に挿入することで読み出しデータＢ１を生成して、データバッファ５１７へ出力する機能。
　機能５：冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプがｋビット（ｋ＞０）存在する場合において、バンクＣ３３０に記憶されていた読み出しデータ（以後、「読み出しデータＣ」と呼ぶ。）が、属性付与部６１３から送られてきたときに、読み出しデータＣが記憶されていた記憶領域を指すロウアドレスとカラムアドレスとの組と同じロウアドレスとカラムアドレスとの組で指されるバンクＤの記憶領域に記憶されていた読み出しデータ（以後、「読み出しデータＤ３」と呼ぶ。）が入力されるまで待機し、読み出しデータＤ３が入力されると、読み出しデータＤ３の［２５６：２５６＋ｋ］からなるビット列を、読み出しデータＣの［５１１－ｋ：５１１］に挿入することで読み出しデータＣ１を生成して、データバッファ５１７へ出力する機能。
　図１１は、接続不良となっているマイクロバンプがｋビット（ｋ＞０）存在する場合において、互いに同じロウアドレスと互いに同じカラムアドレスとの組によって指される、バンクＡ３１０の記憶領域から読み出された第１データと、バンクＢ３２０の記憶領域から読み出された第２データと、バンクＣ３３０の記憶領域から読み出された第３データと、バンクＤ３４０の記憶領域から読み出された第４データとが、Ｒデータアラインメントバッファ６１４に入力されたときに、Ｒデータアラインメントバッファ６１４が行う処理を模式的に示した模式図である。
　同図に示されるように、Ｒデータアラインメントバッファ６１４は、第１データの［５１１－ｋ：５１１］に、第４データの［０：ｋ］からなるビット列を挿入して出力し、第２データの［５１１－ｋ：５１１］に、第４データの［１２８：１２８＋ｋ］からなるビット列を挿入して出力し、第３データの［５１１－ｋ：５１１］に、第４データの［２５６：２５６＋ｋ］からなるビット列を挿入して出力する。
　再び図６に戻って、外部メモリ制御回路５１９の説明を続ける。
　Ｗデータアラインメントバッファ６１６は、データ並べ替え部６１５とデータバッファ５１７と冗長救済回路５２０とに接続され、以下の３つの機能を有する。
　機能１：冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプが存在しない場合に、データバッファ５１７から送られるデータを、そのままデータ並べ替え部６１５へ出力する機能。
　機能２：冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプが存在する場合に、データバッファ５１７から送られるデータを、一時的に記憶する機能。
　機能３：冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプがｋビット（ｋ＞０）存在する場合において、１つのマスタからのメモリコマンドに基づく、バンクＡ３１０に書き込むこととなる書き込みデータ（以下、「書き込みデータＡ」と呼ぶ。）、又は／及びバンクＢ３２０に書き込むこととなる書き込みデータ（以下、「書き込みデータＢ」と呼ぶ。）、又は／及びバンクＣ３３０に書き込むこととなる書き込みデータ（以下、「書き込みデータＣ」と呼ぶ。）が、データバッファ５１７から送られてきたときに、（１）これらの書き込みデータのうち、互いに同じロウアドレスと互いに同じカラムアドレスとによって指される記憶領域へ書き込まれることとなるデータの組のそれぞれについて、書き込みデータＡの［５１１－ｋ：５１１］からなるビット列を［０：ｋ］とし、書き込みデータＢの［５１１－ｋ：５１１］からなるビット列を［１２８：１２８＋ｋ］とし、書き込みデータＣの［５１１－ｋ：５１１］からなるビット列を［２５５：２５５＋ｋ］とする書き込みデータＤを生成し、（２）送られてきた全ての書き込みデータと、生成した全ての書き込みデータＤとをデータ並べ替え部６１５へ出力する機能。
　図１２は、接続不良となっているマイクロバンプがｋビット（ｋ＞０）存在する場合において、１つのマスタからのメモリコマンドに基づく、互いに同じロウアドレスと互いに同じカラムアドレスとの組によって指される、バンクＡ３１０の記憶領域へ書き込むこととなる第５データと、バンクＢ３２０の記憶領域へ書き込むこととなる第６データと、バンクＣ３３０の記憶領域へ書き込むこととなる第７データとが入力されたときに、Ｗデータアラインメントバッファ６１６が行う処理を模式的に示した模式図である。
　同図に示されるように、Ｗデータアラインメントバッファ６１６は、第５データの［５１１－ｋ：５１１］からなるビット列を、［０：ｋ］とし、第６データの［５１１－ｋ：５１１］からなるビット列を、［１２８：１２８＋ｋ］とし、第７データの［５１１－ｋ：５１１］からなるビット列を、［２５６：２５６＋ｋ］とする第８データを生成して、第５データ、第６データ、第７データ、及び第８データを出力する。
　再び図６に戻って、外部メモリ制御回路５１９の説明を続ける。
　データ並べ替え部６１５は、Ｗデータアラインメントバッファ６１６とデータ線冗長救済部６１１とに接続され、以下の機能を有する。
　機能：コマンド発行制御部６０５がメモリ命令をアウトオブオーダ発行した場合において、Ｗデータアラインメントバッファ６１６からアウトオブオーダで発行された命令に対応してメモリチップ１０２へ書き込まれることとなるデータが送られてきたときに、これらのデータを、対応する命令の発行順となるようにリオーダして、データ線冗長救済部６１１に出力する機能。
　以下、図面を参照しながら、上記構成の集積回路１００の行う動作について説明する。
　＜動作＞
　ここでは、集積回路１００の行う動作のうち、特徴的な動作である、メモリコマンド調停処理とメモリチップ制御処理とについて説明する。
　　＜メモリコマンド調停処理＞
　メモリコマンド調停処理は、メモリアクセスコントローラ５１０が行う処理であって、第１マスタ５０１～第ｎマスタ５０３から送られてくるマスタからのメモリコマンドを受け付け、受け付けたマスタからのメモリコマンドを調停する処理のことである。
　以下、メモリコマンド調停処理の説明を簡略化するために、第１マスタ５０１を第１マスタ５０１～第ｎマスタ５０３の代表として用い、第１マスタインターフェース５１１を第１マスタインターフェース５１１～第ｎマスタインターフェース５１３の代表として用いて説明する。
　図１３は、メモリコマンド調停処理のフローチャートである。
　メモリコマンド調停処理は、メモリアクセスコントローラ５１０が起動されることで開始される。
　メモリコマンド調停処理が開始されると、第１マスタインターフェース５１１は、第１マスタ５０１から、マスタからのメモリコマンドが送られてくるまで待機し（ステップＳ１３００：Ｎｏを繰り返す）、マスタからのメモリコマンドが送られてくると（ステップＳ１３００：Ｙｅｓ）、内部のコマンドバッファに、マスタからのメモリコマンドを記憶する領域が空いているか否かを調べる（ステップＳ１３０５）。
　ステップＳ１３０５の処理において、マスタからのメモリコマンドを記憶する領域が空いていない場合に（ステップＳ１３０５：Ｎｏ）、第１マスタインターフェース５１１は、内部のコマンドバッファに、マスタからのメモリコマンドを記憶する領域ができるまで待機し（ステップＳ１３０５：Ｎｏを繰り返す）、マスタからのメモリコマンドを記憶する領域が空いている場合に（ステップＳ１３０５：Ｙｅｓ）、第１マスタインターフェース５１１は、マスタからのメモリコマンドを受け付けて（ステップＳ１３１０）、内部のコマンドバッファに一時的に記憶する。
　マスタからのメモリコマンドを記憶すると、第１マスタインターフェース５１１は、記憶したマスタからのメモリコマンドが、メモリチップ１０２へのライトコマンド（書き込み命令）であるか否かを調べる（ステップＳ１３１５）。
　ステップＳ１３１５の処理において、メモリチップ１０２へのライトコマンドであった場合には（ステップＳ１３１５：Ｙｅｓ）、第１マスタインターフェース５１１は、第１マスタ５０１から送られてきている、メモリチップ１０２の領域への書き込みデータを受け付けて（ステップＳ１３２０）、内部のコマンドバッファに一時的に記憶しているマスタからのメモリコマンドをコマンドアービタ５１６に出力して、受け付けた書き込みデータをデータバッファ５１７へ出力する（ステップＳ１３２５）。
　ステップＳ１３１５の処理において、メモリチップ１０２へのライトコマンドでなかった場合、すなわち、メモリチップ１０２へのリードコマンドであった場合には（ステップＳ１３１５：Ｎｏ）、第１マスタインターフェース５１１は、内部のコマンドバッファに一時的に記憶しているマスタからのメモリコマンドをコマンドアービタ５１６に出力する（ステップＳ１３３０）。
　ステップＳ１３２５の処理が終了した場合、又はステップＳ１３３０の処理が終了した場合には、コマンドアービタ５１６は、第１マスタインターフェース５１１から送られてくるマスタからのメモリコマンドを受け付ける。
　コマンドアービタ５１６は、第１マスタインターフェース５１１からだけでなく、第２マスタインターフェース５１２～第ｎマスタインターフェース５１３からも並行して送られてくるマスタからのメモリコマンドを受け付ける。
　コマンドアービタ５１６は、並行して受け付けたマスタからのメモリコマンドについて、受け付けたマスタからのメモリコマンドのそれぞれに優先順位を付与することで、マスタからのメモリコマンドの調停を行い（ステップＳ１３３５）、付与された優先順位が最も高いものから順に、外部メモリ制御回路５１９へ出力する。
　外部メモリ制御回路５１９は、コマンドアービタ５１６から、マスタからのメモリコマンドが入力されると、そのコマンドに応じた処理を行う。外部メモリ制御回路５１９の行う処理については、後程＜メモリチップ制御処理＞の項目の部分で、詳細に説明する。
　コマンドアービタ５１６は、外部メモリ制御回路５１９に、マスタからのメモリコマンドを出力すると、このコマンドに応じて外部メモリ制御回路５１９が行う処理が終了するのを待つ（ステップＳ１３４０：Ｎｏを繰り返す）。
　ステップＳ１３４０の処理において、出力したマスタからのメモリコマンドに応じて外部メモリ制御回路５１９が行う処理が終了したことを検知すると（ステップＳ１３４０：Ｙｅｓ）、その出力したマスタからのメモリコマンドがライトコマンドであったか否かを調べる（ステップＳ１３４５）。
　ステップＳ１３４５の処理において、マスタからのメモリコマンドがライトコマンドであった場合には（ステップＳ１３４５：Ｙｅｓ）、コマンドアービタ５１６は、そのマスタからのメモリコマンドを発行したマスタに、対応するマスタインターフェースを介して、ライトコマンドが完了した旨の信号であるライトダーン信号を出力する（ステップＳ１３５０）。
　ステップＳ１３４５の処理において、マスタからのメモリコマンドがライトコマンドでなかった場合、すなわち、リードコマンドであった場合には（ステップＳ１３４５：Ｎｏ）、データバッファ５１７は、外部メモリ制御回路５１９から送られてきている、メモリチップ１０２の領域から読み出された読み出しデータを受け付けて、そのマスタからのメモリコマンドを発行したマスタに、対応するマスタインターフェースを介して、受け付けた読み出しデータを出力する（ステップＳ１３５５）。
　ステップＳ１３５０の処理が終了した場合、又はステップＳ１３５５の処理が終了した場合には、メモリアクセスコントローラ５１０は、再びステップＳ１３００の処理に戻って、ステップＳ１３００以下の処理を繰り返す。
　　＜メモリチップ制御処理＞
　メモリチップ制御処理は、外部メモリ制御回路５１９が行う処理であって、コマンドアービタ５１６から、マスタからのメモリコマンドが送られてきた場合に、そのマスタからのメモリコマンドを、メモリチップ１０２が利用できるメモリ命令に変換して、変換したメモリ命令をメモリチップ１０２に発行することで、メモリチップ１０２へのデータの書き込み、又はメモリチップ１０２からのデータの読み出しを行う処理のことである。
　図１４と図１５とは、メモリチップ制御処理のフローチャートである。
　メモリチップ制御処理は、外部メモリ制御回路５１９が起動されることで開始される。
　メモリチップ制御処理が開始されると、外部メモリ制御回路５１９は、コマンドアービタ５１６から、マスタからのメモリコマンドが送られてくるまで待機し（ステップＳ１４００：Ｎｏを繰り返す）、マスタからのメモリコマンドが送られてくると（ステップＳ１４００：Ｙｅｓ）、コマンドキュー６０４に、新たなメモリ命令を一時的に記憶する領域が空いているか否かを調べる（ステップＳ１４１０）。
　ステップＳ１４１０の処理において、コマンドキュー６０４に、新たなメモリ命令を一時的に記憶する領域が空いていない場合に（ステップＳ１４１０：Ｎｏ）、外部メモリ制御回路５１９は、コマンドキュー６０４に、新たなメモリ命令を一時的に記憶する領域が空くまで待機し（ステップＳ１４００：Ｎｏを繰り返す）、コマンドキュー６０４に、新たなメモリ命令を一時的に記憶する領域が空いている場合には（ステップＳ１４１０：Ｙｅｓ）、（１）通常用アドレス変換部６０１は、コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるｍビットからなる記憶領域を指す論理アドレスを、メモリチップ１０２における、バンクＡ３１０、バンクＢ３２０、バンクＣ３３０、バンクＤ３４０の４つのバンクからなる２５６ＭＢの記憶領域のうちのｍビットからなる記憶領域を指す物理アドレスに変換し、変換した物理アドレスを利用して、コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるメモリアクセス命令を、メモリチップ１０２が利用できるメモリ命令に変換して、セレクタ６０３に出力し（ステップＳ１４２０）、（２）救済用アドレス変換部６０２は、コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるｍビットからなる記憶領域を指す論理アドレスを、メモリチップ１０２における、バンクＡ３１０、バンクＢ３２０、バンクＣ３３０の３つのバンクからなる１９２ＭＢの記憶領域のうちのｍビットからなる記憶領域を指す物理アドレスと、メモリチップ１０２におけるバンクＤ３４０からなる６４ＭＢの記憶領域のうちのｋビットからなる記憶領域を指す物理アドレスとに変換し、変換した物理アドレスを利用して、コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるメモリアクセス命令を、メモリチップ１０２が利用できるメモリ命令に変換して、セレクタ６０３に出力する（ステップＳ１４３０）。
　セレクタ６０３は、通常用アドレス変換部６０１からメモリ命令を受け取り、救済用アドレス変換部６０２からメモリ命令を受け取ると、冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプが存在するか否かを調べる（ステップＳ１４４０）。
　ステップＳ１４４０の処理において、接続不良となっているマイクロバンプが存在する場合に（ステップＳ１４４０：Ｙｅｓ）、セレクタ６０３は、救済用アドレス変換部６０２によって生成されたメモリ命令を選択してコマンドキュー６０４に出力する（ステップＳ１４５０）。
　ステップＳ１４４０の処理において、接続不良となっているマイクロバンプが存在しない場合に（ステップＳ１４４０：Ｎｏ）、セレクタ６０３は、通常用アドレス変換部６０１によって生成されたメモリ命令を選択してコマンドキュー６０４に出力する（ステップＳ１４６０）。
　ステップＳ１４５０の処理が終了した場合、又はステップＳ１４６０の処理が終了した場合に、コマンドキュー６０４は、入力されたメモリ命令を一時的に記憶する（ステップＳ１４７０）。
　コマンドキュー６０４がメモリ命令を一時的に記憶すると、コマンド発行制御部６０５は、タイミング管理部６０６に記憶されているタイミング制約情報を参照して、コマンドキュー６０４に一時的に記憶されているメモリ命令の中に、発行可能なメモリ命令が存在するか否かを調べる（ステップＳ１４８０）。
　ステップＳ１４８０の処理において、発行可能なメモリ命令が存在しない場合に（ステップＳ１４８０：Ｎｏ）、コマンド発行制御部６０５は、発行可能なメモリ命令が存在するようになるまで待機する（ステップＳ１４８０：Ｎｏの処理を繰り返す）。
　ステップＳ１４８０の処理において、発行可能なメモリ命令が存在する場合に（ステップＳ１４８０：Ｙｅｓ）、コマンド発行制御部６０５は、その発行可能なメモリ命令が、メモリチップ１０２へのライト命令（書き込み命令）であるか否かを調べる（ステップＳ１５００）。
　ステップＳ１５００の処理において、ライト命令であった場合に（ステップＳ１５００：Ｙｅｓ）、Ｗデータアラインメントバッファ６１６は、データバッファ５１７から送られる、メモリチップ１０２への書き込む書き込みデータを受け取る（ステップＳ１５０５）。
　Ｗデータアラインメントバッファ６１６は、書き込みデータを受け取ると、冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプが存在するか否かを調べる（ステップＳ１５１０）。
　ステップＳ１５１０の処理において、接続不良となっているマイクロバンプが存在する場合に（ステップＳ１５１０：Ｙｅｓ）、Ｗデータアラインメントバッファ６１６は、接続不良となっているマイクロバンプの数をｋビット（ｋ＞０）とすると、１つのマスタからのメモリコマンドに基づく、バンクＡ３１０に書き込むこととなる書き込みデータＡ、又は／及びバンクＢ３２０に書き込むこととなる書き込みデータＢ、又は／及びバンクＣ３３０に書き込むこととなる書き込みデータＣが、データバッファ５１７から送られてくるまで書き込みデータを一時的に記憶し、（１）これらの書き込みデータのうち、互いに同じロウアドレスと互いに同じカラムアドレスとによって指される記憶領域へ書き込まれることとなるデータの組のそれぞれについて、書き込みデータＡの［５１１－ｋ：５１１］からなるビット列を［０：ｋ］とし、書き込みデータＢの［５１１－ｋ：５１１］からなるビット列を［１２８：１２８＋ｋ］とし、書き込みデータＣの［５１１－ｋ：５１１］からなるビット列を［２５５：２５５＋ｋ］とする書き込みデータＤを生成し、（２）送られてきた全ての書き込みデータと、生成した全ての書き込みデータＤとをデータ並べ替え部６１５へ出力する（ステップＳ１５１５）。
　データ並べ替え部６１５は、Ｗデータアラインメントバッファ６１６から書き込みデータが入力されると、必要に応じて書き込みデータの順番を並べ替えて、データ線冗長救済部６１１へ出力する（ステップＳ１５２０）。
　データ線冗長救済部６１１は、データ並べ替え部６１５から書き込みデータが入力されると、接続不良となっているマイクロバンプが存在するので、冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、データ並べ替え部６１５から送られた書き込みデータに対して、接続不良となっているマイクロバンプに対応する位置に、その位置より上位ビット側が右シフトされるようにダミービット（例えば“０ｂ０”）を挿入する（ステップＳ１５２５）。
　ステップＳ１５１０の処理において、接続不良となっているマイクロバンプが存在しない場合に（ステップＳ１５１０：Ｎｏ）、Ｗデータアラインメントバッファ６１６は、データバッファ５１７から送られるデータを、そのままデータ並べ替え部６１５へ出力し、データ並べ替え部６１５は、Ｗデータアラインメントバッファ６１６から書き込みデータが入力されると、必要に応じて書き込みデータの順番を並べ替えて、データ線冗長救済部６１１へ出力し、データ線冗長救済部６１１は、接続不良となっているマイクロバンプが存在しないので、データ並べ替え部６１５から送られた書き込みデータに、ダミービットの挿入は行わない（ステップＳ１５３０）。
　ステップＳ１５２５の処理が終了した場合、又はステップＳ１５３０の処理が終了した場合に、コマンド発行制御部６０５は、メモリチップ１０２へのライト命令を発行し（ステップＳ１５３５）、データ線冗長救済部６１１は、メモリチップ１０２へ書き込みデータを出力する（ステップＳ１５４０）。
　ステップＳ１５００の処理において、ライト命令でなかった場合、すなわちリード命令であった場合に（ステップＳ１５００：Ｎｏ）、コマンド発行制御部６０５は、メモリチップ１０２へのリード命令を発行する（ステップＳ１５５５）。
　すると、メモリチップ１０２は、そのリード命令に従って読み出しデータを読み出して、データ線冗長救済部６１１に出力し、データ線冗長救済部６１１は、メモリチップ１０２から読み出された読み出しデータを受け取る（ステップＳ１５６０）。
　データ線冗長救済部６１１は、メモリチップ１０２から読み出された読み出しデータを受け取ると、冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、接続不良となっているマイクロバンプが存在するか否かを調べる（ステップＳ１５６５）。
　ステップＳ１５６５の処理において、接続不良となっているマイクロバンプが存在する場合には（ステップＳ１５６５：Ｙｅｓ）、データ線冗長救済部６１１は、冗長救済回路４２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて、受け取った読み出しデータから、接続不良となっているマイクロバンプに対応する位置のビットを間引いて、間引いた読み出しデータを左詰めして、データ並べ替え部６１２へ出力する（ステップＳ１５７０）。
　データ並べ替え部６１２は、データ線冗長救済部６１１から読み出しデータが入力されると、必要に応じて読み出しデータの順番を並べ替えて、属性付与部６１３へ出力し（ステップＳ１５７５）、属性付与部６１３は、データ並べ替え部６１２から送られる読み出しデータに、読み出し元となるマスタのＩＤを属性情報として付与して、Ｒデータアラインメントバッファ６１４に出力する。
　データ並べ替え部６１２から読み出しデータが入力されると、Ｒデータアラインメントバッファ６１４は、接続不良となっているマイクロバンプが存在するので、接続不良となっているマイクロバンプの数をｋビット（ｋ＞０）とすると、（１）バンクＡ３１０に記憶されていた読み出しデータＡが、属性付与部６１３から送られてきたときに、読み出しデータＡが記憶されていた記憶領域を指すロウアドレスとカラムアドレスとの組と同じロウアドレスとカラムアドレスとの組で指されるバンクＤの記憶領域に記憶されていた読み出しデータ（以後、「読み出しデータＤ１」と呼ぶ。）が入力されるまで待機し、読み出しデータＤ１が入力されると、読み出しデータＤ１の［０：ｋ］からなるビット列を、読み出しデータＡの［５１１－ｋ：５１１］に挿入することで読み出しデータＡ１を生成して、データバッファ５１７へ出力し、（２）バンクＢ３２０に記憶されていた読み出しデータＢが、属性付与部６１３から送られてきたときに、読み出しデータＢが記憶されていた記憶領域を指すロウアドレスとカラムアドレスとの組と同じロウアドレスとカラムアドレスとの組で指されるバンクＤの記憶領域に記憶されていた読み出しデータ（以後、「読み出しデータＤ２」と呼ぶ。）が入力されるまで待機し、読み出しデータＤ２が入力されると、読み出しデータＤ２の［１２８：１２８＋ｋ］からなるビット列を、読み出しデータＢの［５１１－ｋ：５１１］に挿入することで読み出しデータＢ１を生成して、データバッファ５１７へ出力し、（３）バンクＣ３３０に記憶されていた読み出しデータＣが、属性付与部６１３から送られてきたときに、読み出しデータＣが記憶されていた記憶領域を指すロウアドレスとカラムアドレスとの組と同じロウアドレスとカラムアドレスとの組で指されるバンクＤの記憶領域に記憶されていた読み出しデータ（以後、「読み出しデータＤ３」と呼ぶ。）が入力されるまで待機し、読み出しデータＤ３が入力されると、読み出しデータＤ３の［２５６：２５６＋ｋ］からなるビット列を、読み出しデータＣの［５１１－ｋ：５１１］に挿入することで読み出しデータＣ１を生成して、データバッファ５１７へ出力する（ステップＳ１５８０）。
　ステップＳ１５６５の処理において、接続不良となっているマイクロバンプが存在しない場合には（ステップＳ１５６５：Ｎｏ）、データ線冗長救済部６１１は、受け取った読み出しデータを、そのままデータ並べ替え部６１２へ出力し、データ並べ替え部６１２は、受け取った読み出しデータを、必要に応じて読み出しデータの順番を並べ替えて、属性付与部６１３へ出力し、属性付与部６１３は、受け取った読み出しデータに、読み出し元となるマスタのＩＤを属性情報として付与して、Ｒデータアラインメントバッファ６１４に出力する（ステップＳ１５８５）。
　属性付与部６１３から読み出しデータが入力されると、Ｒデータアラインメントバッファ６１４は、接続不良となっているマイクロバンプが存在しないので、入力された読み出しデータを、そのままデータバッファ５１７へ出力する（ステップＳ１５９０）。
　ステップＳ１５４０の処理が終了した場合、ステップＳ１５８０の処理が終了した場合、又はステップＳ１５９０の処理が終了した場合には、外部メモリ制御回路５１９は、再びステップＳ１４００の処理に戻って、ステップＳ１４００以下の処理を繰り返す。
　以下、集積回路１００について考察する。
　＜考察１＞
　上記集積回路１００によると、接続不良マイクロバンプが存在しない場合には、システムＬＳＩチップ１０１に含まれる各マスタは、バンクＡ３１０、バンクＢ３２０、バンクＣ３３０、バンクＤ３４０からなる２５６ＭＢの記憶領域を利用する。そして、集積回路１００は、高機能向け良品として動作する。
　また、もしも、メモリデータ用マイクロバンプ群の中に、１２８個以下の接続不良マイクロバンプが存在してしまっている場合であっても、システムＬＳＩチップ１０１に含まれる各マスタは、バンクＡ３１０、バンクＢ３２０、バンクＣ３３０からなる１９２ＭＢの記憶領域を利用することができる。そして、この場合、バンクＤ３４０からなる６４ＭＢの記憶領域は、バンクＡ３１０、バンクＢ３２０、バンクＣ３３０からなる１９２ＭＢの記憶領域のうち、接続不良マイクロバンプの存在によって、アクセス不能となっている記憶領域を救済するために利用される。但し、この場合には、接続不良マイクロバンプが存在しない場合に比べて、利用するメモリ領域量に対する、外部メモリ制御回路５１９の発行するメモリ命令の数の割合が多くなってしまうため、接続不良マイクロバンプが存在しない場合に比べて、システムＬＳＩチップ１０１に含まれる各マスタによる、メモリチップ１０２の利用効率が低下してしまうこととなる。そして、利用する記憶領域も少なくなってしまうこととなる。しかしながら、集積回路１００は普及向け良品として動作する。
　これに対して、従来の、メモリアクセスコントローラ５１０を備えることのないロジックチップとメモリチップとが、マイクロバンプを介して互いに接続されてなる集積回路では、接続不良マイクロバンプが１つでも存在してしまうと、この従来の集積回路は正しく動作することができなくなってしまうため、不良品となってしまう。
　従って、集積回路１００は、従来の集積回路と比べて、マイクロバンプの接続不良に起因する不良品の発生頻度が低下することとなる。
　以下、上述の集積回路１００を製造する製造方法について、図面を用いて説明する。
　＜製造方法＞
　図１６と図１７とは、集積回路１００の製造方法のフローチャートである。
　集積回路１００の製造は、まず、集積回路１００の開発が着手されることで開始される。
　集積回路１００の開発が着手されると、最初に、集積回路１００の機能仕様設計が行われ（ステップＳ１６００）、メモリ構成が決定される（ステップＳ１６１０）。
　機能仕様設計においてなされた、集積回路１００のコスト、歩留まり等の試算に基づいて、接続不良マイクロバンプが発生してしまった場合に普及向け良品として救済することができる、接続不良マイクロバンプの最大ビット数（以下、「最大救済ビット数」と呼ぶ。）を決定する（ステップＳ１６２０）。
　最大救済ビット数を決定すると、高機能向け良品として動作する場合における、各マスタからのメモリチップ１０２へのメモリ帯域と、普及向け良品として動作する場合における、各マスタからのメモリチップ１０２へのメモリ帯域との見積もりを行い（ステップＳ１６３０）、高機能向け良品として動作する場合におけるメモリマップと、普及向け良品として動作する場合におけるメモリマップとを決定する（ステップＳ１６４０）。ここで、メモリマップの決定とは、マスタ毎に、利用するメモリ空間（＝論理アドレス空間）を決定することをいう。
　メモリマップを決定すると、メモリチップ１０２へのメモリ帯域と、メモリチップ１０２のメモリ容量との双方が、ステップＳ１６１０の処理において決定されたメモリ構成の要件を満たしているか否かを調べる（ステップＳ１６５０）。
　ステップＳ１６５０の処理において、メモリ構成の要件を満たしていない場合には（ステップＳ１６５０：Ｎｏ）、メモリ構成の要件を満たすようになるまで、ステップＳ１６３０の処理～ステップＳ１６５０の処理までを繰り返し行う。メモリ構成を満たしていない程度によっては、ステップＳ１６００の処理、又はステップＳ１６１０の処理まで戻ることもある。
　ステップＳ１６５０の処理において、メモリ構成の要件を満たしている場合には（ステップＳ１６５０：Ｙｅｓ）、システムＬＳＩチップ１０１の物理設計を行い、システムＬＳＩチップ１０１を製造し（ステップＳ１６６０）、メモリチップ１０２を購入する（若しくは、製造する）。
　そして、製造したシステムＬＳＩ１０１のうちの良品と、購入した（若しくは、製造した）メモリチップ１０２のうちの良品とを積層して集積回路１００を組み立てる（ステップＳ１６７０）。
　その後、組み立てた集積回路１００について、ＬＳＩテスタを用いて、マイクロバンプの中に接合不良となっているものがあるか否かを調べるためのテストを行う（ステップＳ１６８０）。ここで、このテストは、システムＬＳＩチップ１０１からメモリチップ１０２へのデータ読み出し処理命令群、又はデータの書き込み処理命令群を含むテストベクトルを、ＬＳＩテスタを用いて集積回路１００に実行させることで行われる。
　そして、テスト結果を解析して、メモリデータ用マイクロバンプ群以外のマイクロバンプの中に接続不良となっているものがあるか否かを調べる（ステップＳ１７００）。
　ステップＳ１７００の処理において、接続不良となっているマイクロバンプが存在しない場合に（ステップＳ１７００：Ｙｅｓ）、さらに、テスト結果を解析して、マイクロバンプ群の中に接続不良となっているマイクロバンプがあるか否かを調べる（ステップＳ１７１０）。
　ステップＳ１７１０の処理において、接続不良となっているマイクロバンプが存在する場合に（ステップＳ１７１０：Ｙｅｓ）、さらに、接続不良となっているマイクロバンプの数が、最大救済ビット数以下か否かを調べる（ステップＳ１７２０）。
　ステップＳ１７２０の処理において、接続不良となっているマイクロバンプの数が、最大救済ビット数以下の場合に（ステップＳ１７２０：Ｙｅｓ）、イーヒューズ回路５２１に、ＬＳＩテスタを用いて、接続不良となっているマイクロバンプのマイクロバンプＩＤを記憶させて（ステップＳ１７２０）、集積回路１００を、７ＧＢ／ｓのメモリ帯域幅が確保されている普及機能向け良品に選定する（ステップＳ１７４０）。
　ステップＳ１７００の処理において、接続不良となっているマイクロバンプが存在する場合（ステップＳ１７００：Ｎｏ）、又は、ステップＳ１７２０の処理において、接続不良となっているマイクロバンプの数が、最大救済ビット数より多い場合に（ステップＳ１７２０：Ｎｏ）、集積回路１００を不良品に選定する（ステップＳ１７５０）。
　ステップＳ１７１０の処理において、接続不良となっているマイクロバンプが存在しない場合に（ステップＳ１７１０：Ｎｏ）、イーヒューズ回路５２１に情報を記憶させることなく（ステップＳ１７６０）、１０ＧＢ／ｓのメモリ帯域幅が確保されている高機能向け良品として選定する（ステップＳ１７７０）。
　ステップＳ１７４０の処理が終了した場合、ステップＳ１７５０の処理が終了した場合、又はステップＳ１７７０の処理が終了した場合に、集積回路１００の製造は終了する。
　＜考察２＞
　普及機能向け良品に選定された集積回路１００には、メモリデータ用マイクロバンプ群の中に接続不良となっているマイクロバンプが存在している。このため、メモリチップ１０２から読み出されたデータのうちの一部のデータを有効に利用することができない。従って、メモリチップ１０２から一定量の有効なデータを読み出すためには、普及機能向け良品に選定された集積回路１００は、高機能向け良品に選択された集積回路１００（すなわち、接続不良となっているマイクロバンプが存在していない場合の集積回路１００）に比べて、メモリチップ１０２からのデータの読み出し回数が多くなる。
　このため、メモリチップ１０２からデータを読み出す処理を含む互いに同様の処理を、普及機能向け良品に選定された集積回路１００と高機能向け良品に選定された集積回路１００とが実行する場合には、普及機能向け良品に選定された集積回路１００においてメモリチップ１０２が消費する消費電流量の方が、高機能向け良品に選定された集積回路１００においてメモリチップ１０２が消費する消費電流量よりも大きくなる。
　また、一般に、メモリは、データを読み出す場合における消費電流の時間変動パターンとして、特徴的なピークを含むパターンを示すことが知られている。
　これは、一般に、メモリがデータを読み出す一連の動作において、例えば、ビットラインにプリチャージするプリチャージ期間、複数のセンスアンプを並列動作させるセンスアンプ動作期間等といった、他の期間に対して比較的大きな電流が流れる特徴的な期間が存在することに起因している。
　従って、メモリがデータを読み出す場合の消費電流の時間変動パターンとして現れる、上述のような特徴的なピークを含むパターンの回数を調べることで、メモリによるデータの読み出し回数を推定できる。
　このことを利用して、所定の処理を行う集積回路１００におけるメモリチップ１０２による読み出し回数を推定すれば、その集積回路１００が、普及機能向け良品に選定されたものであるか高機能向け良品に選定されたものであるかを区別することができる。
　また、データの書き込みについても、データの読み出しについてと同様に、メモリチップ１０２へデータを書き込む処理を含む互いに同様の処理を、普及機能向け良品に選定された集積回路１００と高機能向け良品に選定された集積回路１００とが実行する場合には、普及機能向け良品に選定された集積回路１００においてメモリチップ１０２が消費する消費電流の方が、高機能向け良品に選定された集積回路１００においてメモリチップ１０２が消費する消費電流よりも大きくなる。
　また、一般に、メモリは、データを書き込む場合における消費電流の時間変動パターンとして、特徴的なピークを含むパターンを示すことが知られている。
　これは、一般に、メモリがデータを書き込む一連の動作において、例えば、メモリセルにデータを書き込むためにビットラインを並列に駆動するメモリセルへの書込期間等といった、他の期間に対して比較的大きな電流が流れる特徴的な期間が存在することに起因している。
　従って、メモリがデータを書き込む場合の消費電流の時間変動パターンとして現れる、上述のような特徴的なピークを含むパターンの回数を調べることで、メモリによるデータの書き込み回数を推定できる。
　このことを利用して、所定の処理を行う集積回路１００におけるメモリチップ１０２による書き込み回数を推定すれば、その集積回路１００が、普及機能向け良品に選定されたものであるか高機能向け良品に選定されたものであるかを区別することができる。
＜実施の形態２＞
　＜概要＞
　以下、本発明に係るメモリアクセス制御装置の一例として、実施の形態１における集積回路１００の一部を変形した第１変形集積回路について説明する。
　実施の形態１に係る集積回路１００は、システムＬＳＩチップ１０１が、イーヒューズ回路５２１を含む冗長救済回路５２０を備え、冗長救済回路５２０が、イーヒューズ回路５２１を用いて、接続不良となっているマイクロバンプのマイクロバンプＩＤを記憶する構成の例であったが、本実施の形態２に係る第１変形集積回路は、システムＬＳＩチップが、イーヒューズ回路５２１を含む冗長救済回路５２０を備えない構成の例となっている。
　この第１変形集積回路には、メモリアクセス制御装置内に、マイクロバンプのセルフ接続テストを実施して、接続不良となっているマイクロバンプの位置を記憶するＢＩＳＴ（Built-In Self Test）部が備えられている。そして、このＢＩＳＴ部が、集積回路１００が起動される毎に、マイクロバンプのセルフ接続テストを実施することで接続不良となっているマイクロバンプの位置を記憶する。
　以下、本実施の形態２に係る第１変形集積回路の構成について、実施の形態１に係る集積回路１００との相違点を中心に、図面を参照しながら説明する。
　＜構成＞
　実施の形態２に係る第１変形集積回路は、実施の形態１に係る集積回路１００から、外部メモリ制御回路５１９が外部メモリ制御回路１８１９に変形され、システムＬＳＩチップ１０１がシステムＬＳＩチップ１８０１に変形されたものである。そして、外部メモリ制御回路５１９が外部メモリ制御回路１８１９に変形されたことに伴って、メモリアクセスコントローラ５１０がメモリアクセスコントローラ１８１０に変形されている。
　図１８は、システムＬＳＩチップ１８０１の主要なハードウエア構成を示す構成図である。
　同図に示されるように、システムＬＳＩチップ１８０１は、実施の形態１におけるシステムＬＳＩチップ１０１から、冗長救済回路５２０が削除され、メモリアクセスコントローラ５１０がメモリアクセスコントローラ１８１０に変更されたものとなっている。
　そして、メモリアクセスコントローラ１８１０は、実施の形態１におけるメモリアクセスコントローラ５１０から、外部メモリ制御回路５１９が外部メモリ制御回路１８１９に変更されたものとなっている。
　図１９は、外部メモリ制御回路１８１９の主要な機能構成を示す構成図である。
　同図に示されるように、外部メモリ制御回路１８１９は、実施の形態１における外部メモリ制御回路５１９から、ＢＩＳＴ部１９０１とセレクタ１９０２とセレクタ１９０３とが追加され、セレクタ６０３における冗長救済回路５２０への接続が、ＢＩＳＴ部１９０１への接続へ変更され、データ線冗長救済部６１１における冗長救済回路５２０への接続が、ＢＩＳＴ部１９０１への接続へ変更され、Ｒデータアラインメントバッファ６１４における冗長救済回路５２０への接続が、ＢＩＳＴ部１９０１への接続へ変更され、Ｗデータアラインメントバッファ６１６における冗長救済回路５２０への接続が、ＢＩＳＴ部１９０１への接続へ変更されたものである。
　ＢＩＳＴ部１９０１は、セレクタ１９０２とセレクタ１９０３とＲデータアラインメントバッファ６１４とセレクタ６０３とデータ線冗長救済部６１１とＷデータアラインメントバッファ６１６とに接続され、内部に、接続不良となっているマイクロバンプのマイクロバンプＩＤを記憶するための記憶部を有し、以下の機能を有する。
　機能１：外部メモリ制御回路１８１９が起動されると、メモリデータ用マイクロバンプ群の接続状態をテストするための、テストベクタと期待値とを生成する機能。
　機能２：生成したテストベクタと期待値とを用いて、メモリデータ用マイクロバンプ群の接続状態をテストして、接続不良マイクロバンプを特定する機能。
　機能３：特定した接続不良マイクロバンプのマイクロバンプＩＤを、内部の記憶部に記憶する機能。
　セレクタ１９０２は、コマンドアービタ５１６とＢＩＳＴ部１９０１と通常用アドレス変換部６０１と救済用アドレス変換部６０２とに接続され、ＢＩＳＴ部１９０１によって制御され、ＢＩＳＴ部１９０１がメモリデータ用マイクロバンプ群の接続状態をテストしている期間中は、ＢＩＳＴ部１９０１から送られてくる信号を選択して出力し、ＢＩＳＴ部１９０１がメモリデータ用マイクロバンプ群の接続状態をテストしている期間以外の期間は、コマンドアービタ５１６から送られてくる信号を選択して出力する機能を有する。
　セレクタ１９０３は、データバッファ５１７とＢＩＳＴ部１９０１とＷデータアラインメントバッファ６１６とに接続され、ＢＩＳＴ部１９０１によって制御され、ＢＩＳＴ部１９０１がメモリデータ用マイクロバンプ群の接続状態をテストしている期間中は、ＢＩＳＴ部１９０１から送られてくる信号を選択して出力し、ＢＩＳＴ部１９０１がメモリデータ用マイクロバンプ群の接続状態をテストしている期間以外の期間は、データバッファ５１７から送られてくる信号を選択して出力する機能を有する。
　また、セレクタ６０３とデータ線冗長救済部６１１とＲデータアラインメントバッファ６１４とＷデータアラインメントバッファ６１６とは、実施の形態１において、冗長救済回路５２０に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて実現する機能を、ＢＩＳＴ部１９０１に記憶されている、接続不良になっているマイクロバンプのマイクロバンプＩＤに基づいて実現する。
　以下、図面を参照しながら、上記構成の第１変形集積回路の行う動作について説明する。
　＜動作＞
　第１変形集積回路は、実施の形態１における集積回路１００の行う動作に加えて、自己診断処理を行う。
　以下、この自己診断処理について説明する。
　　＜自己診断処理＞
　自己診断処理は、外部メモリ制御回路１８１９が、メモリチップ１０２を用いて行う処理であって、メモリデータ用マイクロバンプ群の接続状態をテストして、接続不良マイクロバンプを特定し、特定した接続不良マイクロバンプのマイクロバンプＩＤを、ＢＩＳＴ部１９０１が記憶する処理のことである。
　図２０は、自己診断処理のフローチャートである。
　自己診断処理は、外部メモリ制御回路１８１９が起動されることで開始される。
　自己診断処理が開始されると、ＢＩＳＴ部１９０１は、メモリデータ用マイクロバンプ群の接続状態をテストするための、テストベクタと期待値とを生成する（ステップＳ２０００）。このテストベクタは、例えば、メモリチップ１０２へのデータの書き込み命令群と、メモリチップ１０２からのデータの読み出し命令群等から構成される。
　テストベクタと期待値とを生成すると、ＢＩＳＴ部１９０１は、セレクタ１９０２とセレクタ１９０３とを制御して、生成したテストベクタと期待値とを用いて、メモリデータ用マイクロバンプ群の接続状態をテストする（ステップＳ２０１０）。
　ステップＳ２０１０の処理において、メモリデータ用マイクロバンプ群の中に接続不良のマイクロバンプが検出された場合（ステップＳ２０２０：Ｙｅｓ）に、ＢＩＳＴ部１９０１は、特定した接続不良マイクロバンプのマイクロバンプＩＤを、内部の記憶部に記憶する（ステップＳ２０３０）。
　ステップＳ２０１０の処理において、メモリデータ用マイクロバンプ群の中に接続不良のマイクロバンプが検出されなかった場合（ステップＳ２０２０：Ｎｏ）に、ＢＩＳＴ部１９０１は、内部の記憶部に何も記憶しない（ステップＳ２０４０）。
　ステップＳ２０３０の処理が終了した場合、又はステップＳ２０４０の処理が終了した場合に、外部メモリ制御回路１８１９は、その自己診断処理を終了する。
　以下、第１変形集積回路について考察する。
　＜考察＞
　第１変形集積回路は、外部メモリ制御回路１８１９が起動される毎に、メモリデータ用マイクロバンプ群の接続状態をテストして、接続不良マイクロバンプが存在する場合には、その接続不良マイクロバンプのマイクロバンプＩＤを記憶する。
　これによって、第１変形集積回路は、ｅＦＵＳＥ回路を備えていない構成でありながら、メモリデータ用マイクロバンプ群の中に接続不良マイクロバンプが存在していても、普及向け良品として動作する。さらには、製品出荷後に新たな接続不良マイクロバンプが発生してしまっても、その接続不良マイクロバンプの存在を反映した記憶領域の利用が可能となる。
　高機能向けとして出荷した製品においても有効である。従来では接続故障が発生した際に商品として全く機能しなくなってしまっていた。しかし、本発明を用いることで故障した際にも普及版と同程度の制限動作ではあるが動作が可能である。このため、早急に修理できない場合においても基本的な機能だけは使用できる。
＜実施の形態３＞
　＜概要＞
　以下、本発明に係るメモリアクセス制御装置の一例として、実施の形態１における集積回路１００の一部を変形した第２変形集積回路について説明する。
　実施の形態１に係る集積回路１００は、外部メモリ制御回路５１９が、通常用アドレス変換部６０１と救済用アドレス変換部６０２とを備える構成の例であったが、本実施の形態３に係る第２変形集積回路は、外部メモリ制御回路５１９が通常用アドレス変換部６０１を備えない構成の例となっている。
　この第２変形集積回路は、接続不良マイクロバンプの有無にかかわらず、常に救済用アドレス変換部６０２によって変換された物理アドレスに基づくメモリ命令が発行されることとなるため、接続不良マイクロバンプの有無にかかわらず、システムＬＳＩチップ１０１に含まれる各マスタは、バンクＡ３１０、バンクＢ３２０、バンクＣ３３０からなる１９２ＭＢの記憶領域を利用することとなる。そして、バンクＤ３４０からなる６４ＭＢの記憶領域は、バンクＡ３１０、バンクＢ３２０、バンクＣ３３０からなる１９２ＭＢの記憶領域のうち、接続不良マイクロバンプの存在によって、アクセス不能となっている記憶領域を救済するために利用されることとなる。
　以下、本実施の形態３に係る第２変形集積回路の構成について、実施の形態１に係る集積回路１００との相違点を中心に、図面を参照しながら説明する。
　＜構成＞
　実施の形態３に係る第２変形集積回路は、実施の形態１に係る集積回路１００から、外部メモリ制御回路５１９が外部メモリ制御回路２１１９に変形されたものである。
　図２１は、外部メモリ制御回路２１１９の主要なハードウエア構成を示す構成図である。
　同図に示されるように、外部メモリ制御回路２１１９は、実施の形態１における外部メモリ制御回路５１９から、通常用アドレス変換部６０１とセレクタ６０３とが削除され、救済用アドレス変換部６０２が、コマンドアービタ５１６とコマンドキュー６０４とに接続されるように変更されたものとなっている。そして、このことによって、第２変形集積回路は、接続不良マイクロバンプの有無にかかわらず、常に救済用アドレス変換部６０２によって変換された物理アドレスに基づくメモリ命令を発行することとなる。
　以下、上記構成の第２変形集積回路を製造する製造方法について、図面を用いて説明する。
　＜製造方法＞
　図２２と図２３とは、第２変形集積回路の製造方法のフローチャートである。
　第２変形集積回路の製造は、実施の形態１における集積回路１００の製造と同様に、まず、第２変形集積回路の設計が着手されることで開始される。
　ステップＳ２２００の処理～ステップＳ２２２０の処理は、実施の形態１におけるステップＳ１６００の処理～ステップＳ１６２０の処理と同様の処理となっている。よって、ここではこれらの説明を省略する。
　ステップＳ２２２０の処理が終了すると、各マスタからのメモリチップ１０２へのメモリ帯域の見積もりを行い（ステップＳ２２３０）、メモリチップ１０２のメモリマップを決定する（ステップＳ２２４０）。
　ステップＳ２２５０の処理～ステップＳ２３２０の処理は、実施の形態１におけるステップＳ１６５０の処理～ステップＳ１７２０の処理と同様の処理となっている。よって、ここではこれらの説明を省略する。
　ステップＳ２３１０の処理において、接続不良となっているマイクロバンプが存在しない場合（ステップＳ２３１０：Ｎｏ）、又はステップＳ２３２０の処理において、接続不良となっているマイクロバンプの数が、最大救済ビット数以下の場合に（ステップＳ２３２０：Ｙｅｓ）、第２変形集積回路を良品に選定する（ステップＳ２３３０）。
　ステップＳ２３００の処理において、接続不良となっているマイクロバンプが存在する場合（ステップＳ２３００：Ｎｏ）、又は、ステップＳ２３２０の処理において、接続不良となっているマイクロバンプの数が、最大救済ビット数より多い場合に（ステップＳ２３２０：Ｎｏ）、第２変形集積回路を不良品に選定する（ステップＳ２３４０）。
　ステップＳ２３２０の処理が終了した場合、又はステップＳ２３４０の処理が終了した場合に、第２変形集積回路の製造は終了する。
　＜考察＞
　第２変形集積回路は、メモリデータ用マイクロバンプ群の中に、１２８個以下の接続不良マイクロバンプが存在している場合には不具合が発生しない。そして、その場合には良品として選定される。
＜実施の形態４＞
　＜概要＞
　以下、本発明に係るメモリアクセス制御装置の一例として、実施の形態１における集積回路１００の一部を変形した第３変形集積回路について説明する。
　この第３変形集積回路は、実施の形態１に係る救済用アドレス変換部６０２が、第１変形救済用アドレス変換部に変形されている。
　実施の形態１では、救済用アドレス変換部６０２の行う論理アドレス－物理アドレス変換は、バンクＤ３４０からなる６４ＭＢの記憶領域が、バンクＡ３１０とバンクＢ３２０とバンクＣ３３０からなる１９２ＭＢの記憶領域のうち、接続不良マイクロバンプの存在によって、アクセス不能となっている記憶領域を救済するために利用されるように行うものであったが、実施の形態４では、第１変形救済用アドレス変換部の行う論理アドレス－物理アドレス変換は、バンクＣ３３０とバンクＤ３４０とからなる１２８ＭＢの記憶領域が、バンクＡ３１０とバンクＢ３２０とからなる１２８ＭＢの記憶領域のうち、接続不良マイクロバンプの存在によって、アクセス不能となっている記憶領域を救済するために利用されるように行うものとなっている。
　＜構成＞
　第１変形救済用アドレス変換部は、コマンドアービタ５１６とセレクタ６０３とに接続され、以下の２つの機能を有する。
　機能１：コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるｍビットからなる記憶領域の開始アドレスを指す論理アドレスを、メモリチップ１０２における、バンクＡ３１０とバンクＢ３２０とからなる１２８ＭＢの記憶領域のうちのｍビットからなる記憶領域（以下、「第１のｍビットからなる記憶領域」と呼ぶ。）の開始アドレスを指す物理アドレスと、メモリチップ１０２における、バンクＣ３３０とバンクＤ３４０とからなる１２８ＭＢの記憶領域のうちのｍビットからなる記憶領域（以下、「第２のｍビットからなる記憶領域」と呼ぶ。）の開始アドレスを指す物理アドレスとに変換する救済アドレス変換機能。
　ここで、第１のｍビットからなる記憶領域と、第２のｍビットからなる記憶領域との関係は、（１）第１のｍビットからなる記憶領域のうち、バンクＡ３１０に含まれる領域を示すロウアドレスとカラムアドレスとの組と、第２のｍビットからなる記憶領域のうち、バンクＣ３３０に含まれる領域を示すロウアドレスとカラムアドレスとの組とが互いに等しくなり、（２）第１のｍビットからなる記憶領域のうち、バンクＢ３２０に含まれる領域を示すロウアドレスとカラムアドレスとの組と、第２のｍビットからなる記憶領域のうち、バンクＤ３４０に含まれる領域を示すロウアドレスとカラムアドレスとの組とが互いに等しくなる関係となっている。
　機能２：救済アドレス変換機能を利用して変換された物理アドレスを用いて、コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるメモリアクセス命令を、メモリチップ１０２が利用できるメモリ命令に変換する命令変換機能。
　図２４は、第１変形救済用アドレス変換部に、マスタからのメモリコマンドが入力された場合に、第１変形救済用アドレス変換部が、マスタからのメモリコマンドをメモリ命令に変換して出力し、その結果、メモリチップ１０２から、データが読み出されるときの、タイミングチャートの一例である。ここでは、マスタからのメモリコマンドが、メモリチップ１０２から、“０ｘ３０００００００”となる物理アドレスを開始アドレスとする、連続する１９２Ｂのデータを読み出すコマンドの場合の例を示している。
　第１変形救済用アドレス変換部は、１９２Ｂのデータを読み出すマスタからのメモリコマンドを受けると、救済アドレス変換機能と命令変換機能とを利用して、（１）バンクＡ３１０とバンクＣ３３０とにおいて、互いに同じロウアドレス“０ｘ０００”と互いに同じカラムアドレス“０ｘ００”とで指される６４Ｂの記憶領域からデータを読み出す“ＲＤａ１”メモリ命令と“ＲＤｃ１”メモリ命令と、（２）バンクＢ３２０とバンクＤ３４０とにおいて、互いに同じロウアドレス“０ｘ０００”と互いに同じカラムアドレス“０ｘ００”とで指される６４Ｂの記憶領域からデータを読み出す“ＲＤｂ１”メモリ命令と“ＲＤｄ１”メモリ命令と、（３）バンクＡ３１０とバンクＣ３３０とにおいて、互いに同じロウアドレス“０ｘ０００”と互いに同じカラムアドレス“０ｘ０１”とで指される６４Ｂの記憶領域からデータを読み出す“ＲＤａ２”メモリ命令と“ＲＤｃ２”メモリ命令とを生成して出力する。
　すると、メモリチップ１０２は、６４Ｂのデータからなる“ＤＴａ１”をバンクＡ３１０から読み出し、６４Ｂからなる“ＤＴｃ１”をバンクＣ３３０から読み出し、６４Ｂからなる“ＤＴｂ１”をバンクＢ３２０から読み出し、６４Ｂのデータからなる“ＤＴｄ１”をバンクＤ３４０から読み出し、６４Ｂのデータからなる“ＤＴａ２”をバンクＡ３１０から読み出し、６４Ｂからなる“ＤＴｃ２”をバンクＣ３３０から読み出して出力する。
　図２５は、上記例における、“ＤＴａ１”が格納されている領域と“ＤＴｃ１”が格納されている領域と“ＤＴｂ１”が格納されている領域と“ＤＴｄ１”が格納されている領域と“ＤＴａ２”が格納されている領域と“ＤＴｃ２”が格納されている領域とを、模式的に示した模式図である。
　同図に示される通り、上記例においては、“ＤＴａ１”が格納されている領域の開始物理アドレスは、バンクＡ３１０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｂ１”が格納されている領域の開始物理アドレスは、バンクＢ３２０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｃ１”が格納されている領域の開始物理アドレスは、バンクＣ３３０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｄ１”が格納されている領域の開始物理アドレスは、バンクＤ３４０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴａ２”が格納されている領域の開始物理アドレスは、バンクＡ３１０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ０１”となり、“ＤＴｃ２”が格納されている領域の開始物理アドレスは、バンクＣ３３０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ０１”となる。
　本実施例の論理アドレスから物理アドレスへの変換ルールは図２６のように図４の例を全体に右に１ビットシフトさせたものと同様である。このため、通常用アドレス変換と救済用アドレス変換部のハードウエア資源を多く共用することが可能である。
　但し、この変換ルールの中のバンクアドレスに関しては、下位１ビットに対する変換ルールを示しており、実際の外部メモリアクセスの際には、通常用バンクには上位ビットに“０”、救済用バンクには上位ビットに“１”を追加する。
　＜考察＞
　第３変形集積回路は、メモリデータ用マイクロバンプ群の中に、１２８個以上の接続不良マイクロバンプが存在している場合であっても、その数が２５６個以下であれば、メモリチップ１０２を利用することができる。
＜実施の形態５＞
　＜概要＞
　以下、本発明に係るメモリアクセス制御装置の一例として、実施の形態１における集積回路１００の一部を変形した第４変形集積回路について説明する。
　この第４変形集積回路は、実施の形態１に係る救済用アドレス変換部６０２が、第２変形救済用アドレス変換部に変形されている。
　実施の形態１では、救済用アドレス変換部６０２の行う論理アドレス－物理アドレス変換は、バンクＤ３４０からなる６４ＭＢの記憶領域が、バンクＡ３１０とバンクＢ３２０とバンクＣ３３０からなる１９２ＭＢの記憶領域のうち、接続不良マイクロバンプの存在によって、アクセス不能となっている記憶領域を救済するために利用されるように行うものであったが、実施の形態５では、第２変形救済用アドレス変換部の行う論理アドレス－物理アドレス変換は、バンクＡ３１０、バンクＢ３２０、バンクＣ３３０、バンクＤ３４０からなる２５６ＭＢの記憶領域のうちの１２８ＭＢの記憶領域を、残りの１２８ＭＢの記憶領域のうちの、接続不良マイクロバンプの存在によって、アクセス不能となっている領域を救済するために利用されるように行うものとなっている。
　＜構成＞
　第２変形救済用アドレス変換部は、コマンドアービタ５１６とセレクタ６０３とに接続され、以下の２つの機能を有する。
　機能１：コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるｍビットからなる記憶領域の開始アドレスを指す論理アドレスを、メモリチップ１０２における、バンクＡ３１０とバンクＢ３２０とバンクＣ３３０とバンクＤ３４０とからなる２５６ＭＢの記憶領域のうち、カラムアドレスの最下位ビットが“０”となる１２８ＭＢの記憶領域のうちのｍビットからなる記憶領域（以下、「第１のｍビットからなる記憶領域」と呼ぶ。）の開始アドレスを指す物理アドレスと、メモリチップ１０２における、バンクＡ３１０とバンクＢ３２０とバンクＣ３３０とバンクＤ３４０とからなる２５６ＭＢの記憶領域のうち、カラムアドレスの最下位ビットが“１”となる１２８ＭＢの記憶領域のうちのｍビットからなる記憶領域（以下、「第２のｍビットからなる記憶領域」と呼ぶ。）の開始アドレスを指す物理アドレスとに変換する救済アドレス変換機能。
　機能２：救済アドレス変換機能を利用して変換された物理アドレスを用いて、コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるメモリアクセス命令を、メモリチップ１０２が利用できるメモリ命令に変換する命令変換機能。
　図２７は、第２変形救済用アドレス変換部に、マスタからのメモリコマンドが入力された場合に、第２変形救済用アドレス変換部が、マスタからのメモリコマンドをメモリ命令に変換して出力し、その結果、メモリチップ１０２から、データが読み出されるときの、タイミングチャートの一例である。ここでは、マスタからのメモリコマンドが、メモリチップ１０２から、“０ｘ３０００００００”となる物理アドレスを開始アドレスとする、連続する１９２Ｂのデータを読み出すコマンドの場合の例を示している。
　第１変形救済用アドレス変換部は、１９２Ｂのデータを読み出すマスタからのメモリコマンドを受けると、救済アドレス変換機能と命令変換機能とを利用して、（１）バンクＡにおいて、互いに同じロウアドレス“０ｘ０００”と互いに連続するカラムアドレス（“０ｘ００”と“０ｘ０１”）とで指される６４Ｂの記憶領域からデータを読み出す“ＲＤａ１”メモリ命令と“ＲＤａ２”メモリ命令と、（２）バンクＢにおいて、互いに同じロウアドレス“０ｘ０００”と互いに連続するカラムアドレス（“０ｘ００”と“０ｂ０１”）とで指される６４Ｂの記憶領域からデータを読み出す“ＲＤｂ１”メモリ命令と“ＲＤｂ２”メモリ命令と、（３）バンクＣにおいて、互いに同じロウアドレス“０ｘ０００”と互いに連続するカラムアドレス（“０ｘ００”と“０ｂ０１”）とで指される６４Ｂの記憶領域からデータを読み出す“ＲＤｃ１”メモリ命令と“ＲＤｃ２”メモリ命令とを生成して出力する。
　すると、メモリチップ１０２は、６４Ｂのデータからなる“ＤＴａ１”と６４Ｂのデータからなる“ＤＴａ２”とをバンクＡ３１０から読み出し、６４Ｂのデータからなる“ＤＴｂ１”と６４Ｂのデータからなる“ＤＴｂ２”とをバンクＢ３２０から読み出し、６４Ｂのデータからなる“ＤＴｃ１”と６４Ｂのデータからなる“ＤＴｃ２”とをバンクＣ３３０から読み出して出力する。
　図２８は、上記例における、“ＤＴａ１”が格納されている領域と“ＤＴａ２”が格納されている領域と“ＤＴｂ１”が格納されている領域と“ＤＴｂ２”が格納されている領域と“ＤＴｃ１”が格納されている領域と“ＤＴｃ２”が格納されている領域とを、模式的に示した模式図である。
　同図に示される通り、上記例においては、“ＤＴａ１”が格納されている領域の開始物理アドレスは、バンクＡ３１０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｂ１”が格納されている領域の開始物理アドレスは、バンクＢ３２０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｃ１”が格納されている領域の開始物理アドレスは、バンクＣ３３０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴａ２”が格納されている領域の開始物理アドレスは、バンクＡ３１０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ０１”となり、“ＤＴｂ２”が格納されている領域の開始物理アドレスは、バンクＢ３２０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ０１”となり、“ＤＴｃ２”が格納されている領域の開始物理アドレスは、バンクＣ３３０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ０１”となる。
　本実施例の論理アドレスから物理アドレスへの変換ルールは、図２９に示されるように、カラムアドレス領域３２０３が、図４の例におけるカラムアドレス領域４０３の最下位ビットを固定値“１ｂ０”としたものと同様である。このため、通常用アドレス変換と救済用アドレス変換部のハードウエア資源を多く共用することが可能である。
　但し、救済用のカラムへアクセスする場合には、最下位ビットを“１ｂ１”に固定する。
　＜考察＞
　第４変形集積回路は、メモリデータ用マイクロバンプ群の中に、１２８個以上の接続不良マイクロバンプが存在している場合であっても、その数が２５６個以下であれば、メモリチップ１０２を利用することができる。
＜実施の形態６＞
　＜概要＞
　以下、本発明に係るメモリアクセス制御装置の一例として、実施の形態５における第４変形集積回路の一部を変形した第５変形集積回路について説明する。
　この第５変形集積回路は、実施の形態５に係る第２変形救済用アドレス変換部が、第３変形救済用アドレス変換部に変形されている。
　実施の形態５では、第２変形救済用アドレス変換部が行う論理アドレス－物理アドレス変換は、バンクＡ３１０とバンクＢ３２０とバンクＣ３３０とバンクＤとからなる２５６ＭＢの記憶領域のうち、カラムアドレスの最下位ビットが“１”となる１２８ＭＢの記憶領域が、カラムアドレスの最下位ビットが“０”となる１２８ＭＢの記憶領域のうち、接続不良マイクロバンプの存在によって、アクセス不能となっている記憶領域を救済するために利用されるように行うものであったが、実施の形態６では、第３変形救済用アドレス変換部が行う論理アドレス－物理アドレス変換は、ロウアドレスとカラムアドレスとの組で指定される６４Ｂの記憶領域のうち、上位側３２Ｂの記憶領域が、下位側３２Ｂの記憶領域のうち、接続不良マイクロバンプの存在によって、アクセス不能となっている記憶領域を救済するために利用されるように行うものとなっている。
　＜構成＞
　第２変形救済用アドレス変換部は、コマンドアービタ５１６とセレクタ６０３とに接続され、以下の２つの機能を有する。
　機能１：コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるｍビットからなる記憶領域の開始アドレスを指す論理アドレスを、メモリチップ１０２における、バンクＡ３１０とバンクＢ３２０とバンクＣ３３０とバンクＤ３４０とからなる２５６ＭＢの記憶領域のうちの２ｍビットからなる記憶領域の開始アドレスを示す物理アドレスに変換する救済アドレス変換機能。
　機能２：救済アドレス変換機能を利用して変換された物理アドレスを用いて、コマンドアービタ５１６から送られてくるマスタからのコマンドに含まれるメモリアクセス命令を、メモリチップ１０２が利用できるメモリ命令に変換する命令変換機能。
　図３０は、第３変形救済用アドレス変換部に、マスタからのメモリコマンドが入力された場合に、第３変形救済用アドレス変換部が、マスタからのメモリコマンドをメモリ命令に変換して出力し、その結果、メモリチップ１０２から、データが読み出されるときの、タイミングチャートの一例である。ここでは、マスタからのメモリコマンドが、メモリチップ１０２から、“０ｘ３０００００００”となる論理アドレスを開始アドレスとする、連続する１９２Ｂのデータを読み出すコマンドの場合の例を示している。
　第３変形救済用アドレス変換部は、１９２Ｂのデータを読み出すマスタからのメモリコマンドを受けると、通常アドレス変換機能と命令変換機能とを利用して、連続する６つの６４Ｂのメモリ領域からデータを読み出す、“ＲＤａ１”メモリ命令と“ＲＤｂ１”メモリ命令と“ＲＤｃ１”メモリ命令と“ＲＤｄ１”メモリ命令と“ＲＤａ２”メモリ命令と“ＲＤｂ２”メモリ命令との６つのメモリ命令を生成して出力する。
　すると、メモリチップ１０２は、６４Ｂのデータからなる“ＤＴａ１”をバンクＡ３１０から読み出し、６４Ｂからなる“ＤＴｂ１”をバンクＢ３２０から読み出し、６４Ｂからなる“ＤＴｃ１”をバンクＣ３３０から読み出し、６４Ｂからなる“ＤＴｄ１”をバンクＤ３４０から読み出し、６４Ｂのデータからなる“ＤＴａ２”をバンクＡ３１０から読み出し、６４Ｂからなる“ＤＴｂ２”をバンクＢ３２０から読み出して出力する。
　図３１は、上記例における、“ＤＴａ１”が格納されている領域と“ＤＴｂ１”が格納されている領域と“ＤＴｃ１”が格納されている領域と“ＤＴｄ１”が格納されている領域と“ＤＴａ２”が格納されている領域と“ＤＴｂ２”が格納されている領域とを、模式的に示した模式図である。
　同図に示される通り、上記例においては、“ＤＴａ１”が格納されている領域の開始物理アドレスは、バンクＡ３１０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、 “ＤＴｂ１”が格納されている領域の開始物理アドレスは、バンクＢ３２０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｃ１”が格納されている領域の開始物理アドレスは、バンクＣ３３０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴｄ１”が格納されている領域の開始物理アドレスは、バンクＤ３４０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ００”となり、“ＤＴａ２”が格納されている領域の開始物理アドレスは、バンクＡ３１０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ０１”となり、“ＤＴｂ２”が格納されている領域の開始物理アドレスは、バンクＢ３２０のロウアドレス“０ｘ０００”とカラムアドレス“０ｘ０１”となる。
　本実施例の論理アドレスから物理アドレスへの変換ルールは、図３２に示されるように、固定値領域２９０１のビット数が、図４の例における固定値領域４０１のビット数より１ビット少なくなるように右に１ビットシフトさせたものと同様である。このため、通常用アドレス変換と救済用アドレス変換部のハードウエア資源を多く共用することが可能である。
　＜考察＞
　第５変形集積回路は、メモリデータ用マイクロバンプ群の中に、１２８個以上の接続不良マイクロバンプが存在している場合であっても、その数が２５６個以下であれば、メモリチップ１０２を利用することができる。
＜実施の形態７＞
　＜概要＞
　本発明に係るメモリアクセス制御装置の一例として、実施の形態１における集積回路１００をそれぞれ内蔵する、タブレット端末とスマートフォン端末との製造方法について説明する。
　＜構成＞
　タブレット端末は、３８４０画素×２１６０画素からなる、いわゆる４Ｋ２Ｋ型液晶ディスプレイを含むタッチパネルを備える携帯用薄型パソコンである。
　このタブレット端末は、いわゆる４Ｋ２Ｋ型液晶ディスプレイに、所定のフレームレートで映像を表示する機能を有している。そして、この機能を実現するために、内蔵する集積回路１００において、システムＬＳＩチップ１０１がメモリチップ１０２を８ＧＢ／ｓの帯域幅で利用できることが動作条件となっている。このため、タブレット端末は、高機能向け良品として選定された集積回路１００（すなわち、帯域幅が１０ＧＢ／ｓとなるもの）を内蔵する場合には正常動作するが、普及機能向け良品として選定された集積回路１００（すなわち、帯域幅が７ＧＢ／ｓとなるもの）を内蔵する場合には正常動作しない。
　スマートフォン端末は、６４０画素×４８０画素からなる、いわゆるＶＧＡ（Video Graphics Array）型液晶ディスプレイを含むタッチパネルを備る携帯電話機である。
　このスマートフォン端末は、いわゆるＶＧＡ型液晶ディスプレイに、所定のフレームレートで映像を表示する機能を有している。そして、この機能を実現するために、内蔵する集積回路１００において、システムＬＳＩチップ１０１がメモリチップ１０２を０．５ＧＢ／ｓの帯域幅で利用できることが動作条件となっている。このため、スマートフォン端末は、高機能向け良品として選定された集積回路１００を内蔵する場合と、普及機能向け良品として選定された集積回路１００を内蔵する場合との双方の場合において正常動作する。
　以下、集積回路１００を製造する製造者が、さらに、製造する集積回路１００を用いて、上記タブレット端末とスマートフォン端末とを製造する製造方法について、図面を用いて説明する。
　＜製造方法＞
　図３３は、タブレット端末とスマートフォン端末とを製造する製品製造処理のフローチャートである。
　製品製造処理は、製造された集積回路１００の数が所定数（例えば、１０００個）に達することでその処理が開始される。なお、集積回路１００の製造方法については、実施の形態１の＜製造方法＞の項目の部分で詳細に説明している。
　製品製造処理が開始されると、集積回路１００を選択する選択者は、製造された集積回路１００のうちの１つを選択して（ステップＳ３３００）、その選択した集積回路１００が、実施の形態１における製造方法による製造過程で不良品に選定（図１７の、ステップＳ１７００～ステップＳ１７７０の処理等参照）されなかったものであるか否か、すなわち、良品に選定されたものであるか否かを調べる（ステップＳ３３１０）。
　ステップＳ３３１０の処理において、選択した集積回路１００が良品に選定されたものであった場合に（ステップＳ３３１０：Ｙｅｓ）、選択者は、さらに、その集積回路１００が、実施の形態１における製造方法による製造過程で高機能向け良品に選定（図１７の、ステップＳ１７００、ステップＳ１７１０、ステップＳ１７６０、ステップＳ１７７０の処理等参照）されたものであるか否かを調べる（ステップＳ３３２０）。
　ステップＳ３３２０の処理において、集積回路１００が高機能向け良品に選定されたものであった場合に（ステップＳ３３２０：Ｙｅｓ）、選択者は、その集積回路１００を、タブレット端末を製造するタブレット端末製造ラインを運用する製造ライン運用者へ引き渡す。そして、製造ライン運用者は、タブレット端末製造ラインを運用して、引き渡された集積回路１００を内蔵するタブレット端末を製造する（ステップＳ３３３０）。
　ステップＳ３３２０の処理において、集積回路１００が高機能向け良品に選定されたものでなかった場合（ステップＳ３３２０：Ｎｏ）、すなわち、集積回路１００が普及機能向け良品に選定されたものであった場合に、選択者は、その集積回路１００を、スマートフォン端末を製造するスマートフォン端末製造ラインを運用する製造ライン運用者へ引き渡す。そして、製造ライン運用者は、スマートフォン端末製造ラインを運用して、引き渡された集積回路１００を内蔵するスマートフォン端末を製造する（ステップＳ３３４０）。
　ステップＳ３３１０の処理において、選択した集積回路１００が良品に選定されたものでなかった場合（ステップＳ３３１０：Ｎｏ）、すなわち、集積回路１００が不良品に選定されたものであった場合に、選択者は、その集積回路１００を破棄する（ステップＳ３３５０）。従って、不良品に選定された集積回路１００は、タブレット端末に内蔵されること、及びスマートフォン端末に内蔵されることがない。
　ステップＳ３３３０の処理が終了した場合、ステップＳ３３４０の処理が終了した場合、又は、ステップＳ３３５０の処理が終了した場合に、選択者は、製造された集積回路１００のうちに未だ選択されていないものが存在するか否かを調べる（ステップＳ３３６０）。
　ステップＳ３３６０の処理において、未だ選択されていない集積回路１００が存在する場合に（ステップＳ３３６０：Ｙｅｓ）、選択者は、未だ選択されていない集積回路１００のうちの１つを選択して（ステップＳ３３７０）、再びステップＳ３３１０の処理を行う。
　ステップＳ３３６０の処理において、未だ選択されていない集積回路１００が存在しない場合に（ステップＳ３３６０：Ｎｏ）、製品製造処理は終了する。
　＜考察＞
　タブレット端末とスマートフォン端末とを製造する製造者は、集積回路１００の製造過程においてメモリデータ用マイクロバンプの中に接続不良が存在していても、接続不良の数が最大救済ビット数以下であれば、その集積回路１００を内蔵するスマートフォン端末を製造して販売することができる。このことにより、製造者は、メモリデータ用マイクロバンプの中に接続不良が存在している集積回路１００の全てを不良品として廃棄する場合に比べて、より多くの製品を製造して販売することとなる。
＜補足＞
　以上、本発明に係るメモリアクセス制御装置の一実施形態として、実施の形態１～実施の形態６において、６つの集積回路の例について説明したが、以下のように変形することも可能であり、本発明は上述した実施の形態で示した通りのメモリアクセス制御装置に限られないことはもちろんである。
（１）実施の形態１において、システムＬＳＩチップ１０１とメモリチップ１０２とが、マイクロバンプを介して接続されている構成の例について説明した。これは、マイクロバンプを介して接続することで、配線経路における寄生容量、寄生インダクタンス等を比較的小さくすることができるためである。
　しかしながら、配線経路における寄生容量、寄生インダクタンス等を小さくする必要性が低い場合であれば、システムＬＳＩチップ１０１とメモリチップ１０２との接続は、必ずしもマイクロバンプを介して接続される必要はなく、例えば、いわゆるＣ４（Controlled Collapse Chip Connection）と呼ばれる方式のバンプやTSVで接続されている構成であっても構わない。さらには、システムＬＳＩチップ１０１とメモリチップ１０２とが互いに積層されずにリードフレーム１０３上に配置され、ボンディングワイヤを介して接続されている構成であっても構わないし、システムＬＳＩ１０１とメモリチップ１０２とが、それぞれ互いに異なるパッケージにパッケージングされていて、回路基板上の配線を介して接続されている構成であっても構わない。
（２）実施の形態１において、集積回路１００は、メモリデータ用マイクロバンプ群の中に、接続不良マイクロバンプが含まれていても、その数が所定数以下であれば、普及向け良品に選定される例について説明したが、メモリデータ用マイクロバンプ群の中の接続不良マイクロバンプの数が所定数以下の集積回路１００が良品に選定される構成であれば、必ずしも、メモリデータ用マイクロバンプ群の中の接続不良マイクロバンプの数が所定数以下の集積回路１００の全てが普及向け良品に選定される必要はない。
　一例として、メモリデータ用マイクロバンプ群の中の接続不良マイクロバンプの数が、第１所定数（所定数よりも少ない数）未満であれば、中機能向け良品（高機能向け良品よりは低機能であるが、普及向け良品よりは高機能であるもの）に選定され、第１所定数以上所定数以下であれば、普及向け良品に選定されるという例等が考えられる。これは、例えば、外部メモリ制御回路５１９が、高機能向け良品用のアドレス変換を行う通常用アドレス変換部６０１と、普及向け良品用のアドレス変換を行う救済用アドレス変換部６０２とに加えて、中機能向け良品用のアドレス変換を行う第２救済用アドレス変換部を備えること等によって実現される。
（３）実施の形態１において、集積回路１００が、接続不良マイクロバンプがない場合に、高機能向け良品に選定され、メモリデータ用マイクロバンプ群の中に所定数以下の接続不良マイクロバンプが含まれている場合に、普及向け良品に選定される例ついて説明した。
　これに対して、さらなる変形例として、メモリデータ用マイクロバンプ群の中に第１所定数未満の接続不良マイクロバンプが含まれる場合に、高機能向け良品に選定され、メモリデータ用マイクロバンプ群の中に第１所定数以上で、第１所定数より大きい第２所定数以下の接続不良マイクロバンプが含まれる場合に、普及向け良品に選定される構成としても構わない。これは、例えば、通常用アドレス変換部６０１が、メモリデータ用マイクロバンプ群の中に第１所定数未満の接続不良マイクロバンプが含まれる場合に対応するアドレス変換を行い、救済用アドレス変換部６０２が、メモリデータ用マイクロバンプ群の中に第１所定数以上第２所定数以下の接続不良マイクロバンプが含まれる場合に対応するアドレス変換を行うこと等によって実現される。
（４）実施の形態１において、メモリチップ１０２のデータ読み出しとデータ書き込みとの単位が５１２ビットで、メモリデータ用マイクロバンプ群が５１２個のマイクロバンプから構成される例について説明したが、システムＬＳＩチップ１０１に含まれるマスタが、メモリチップ１０２の記憶領域を利用することができれば、必ずしもメモリチップ１０２のデータ読み出しとデータ書き込みとの単位は５１２ビットに限られる必要はなく、また、メモリデータ用マイクロバンプ群の数は５１２個に限られる必要はない。
　一例として、メモリチップ１０２のデータ読み出しとデータ書き込みとの単位が６４ビットで、メモリデータ用マイクロバンプ群の数が６４個である構成等が考えられる。
（５）実施の形態１において、冗長救済回路５２０は、接続不良のマイクロバンプを特定するマイクロバンプＩＤを記憶するためのイーヒューズ回路５２１を含む構成の例について説明したが、電力が供給されない状態であっても、接続不良のマイクロバンプを特定するマイクロバンプＩＤを記憶することができれば、必ずしもイーヒューズ回路５２１を含む構成に限られず、例えば、フラッシュメモリといった不揮発性メモリを含む構成であっても構わない。
（６）実施の形態１において、メモリチップ１０２は、４つのバンクを有する構成の例について説明したが、システムＬＳＩチップ１０１に含まれるマスタが、メモリチップ１０２の記憶領域を利用することができれば、必ずしも、４つのバンクを有する構成に限られる必要はなく、例えば、８つのバンクを有する構成であっても構わないし、バンク構造を有さない構成であっても構わない。
（７）実施の形態７において、集積回路１００を内蔵する装置として、高機能向け良品として選定された集積回路１００を内蔵するタブレット端末と、普及機能向け良品として選定された集積回路１００を内蔵するスマートフォン端末とを製造する場合の例における製造方法について説明した。しかしながら、内蔵する集積回路１００において、システムＬＳＩチップ１０１がメモリチップ１０２を所定の帯域幅（ここでは、７ＧＢ／ｓよりも大きく、１０ＧＢ／ｓ以下となる特定の帯域幅）で利用できることが動作条件となっている第１装置と、内蔵する集積回路１００において、システムＬＳＩチップ１０１がメモリチップ１０２を所定の帯域幅（ここでは、前述の特定の帯域幅）で利用できることが動作条件となっていない第２装置とを製造する場合の例は、上記例に限られない。一例として、第１装置が、高機能向け良品として選定された集積回路１００を内蔵する、デジタルテレビ放送番組を２番組同時デコードする機能を有する高機能版テレビであって、第２装置が、普及機能向け良品として選定された集積回路１００を内蔵する、デジタルテレビ放送を１番組デコードする機能を有する普及機能板テレビである場合の例等が考えられる。
（８）実施の形態１において、メモリアクセスコントローラ５１０は、通常用アドレス変換部６０１と救済用アドレス変換部６０２とセレクタ６０３とを備える構成の例であった。しかしながら、各マスタ（第１マスタ５０１～第ｎマスタ５０３）とメモリチップ１０２との信号伝達経路のいずれかの部分に、通常用アドレス変換部６０１と救済用アドレス変換部６０２とセレクタ６０３とからなるブロックと同等の機能を有するブロックを備えていれば、必ずしも、メモリアクセスコントローラ５１０が、通常用アドレス変換部６０１と救済用アドレス変換部６０２とセレクタ６０３とを備える構成でなくても構わない。一例として、各マスタとメモリアクセスコントローラ５１０とがバスによって接続され、そのバスが、通常用アドレス変換部６０１と救済用アドレス変換部６０２とセレクタ６０３とからなるブロックと同等の機能を有するブロックを備える構成の例等が考えられる。
　また、実施の形態１において、メモリアクセスコントローラ５１０は、Ｒデータアラインメントバッファ６１４とＷデータアラインメントバッファ６１６とを備える構成の例であった。しかしながら、各マスタ（第１マスタ５０１～第ｎマスタ５０３）とメモリチップ１０２との信号伝達経路のいずれかの部分に、Ｒデータアラインメントバッファ６１４とＷデータアラインメントバッファ６１６とからなるブロックと同等の機能を有するブロックを備えていれば、必ずしも、メモリアクセスコントローラ５１０が、Ｒデータアラインメントバッファ６１４とＷデータアラインメントバッファ６１６とを備える構成でなくても構わない。一例として、各マスタとメモリアクセスコントローラ５１０とがバスによって接続され、そのバスが、Ｒデータアラインメントバッファ６１４とＷデータアラインメントバッファ６１６とからなるブロックと同等の機能を有するブロックを備える構成の例等が考えられる。
（９）以下、さらに本発明の一実施形態に係るメモリアクセス制御装置の構成及びその変形例と各効果について説明する。
　（ａ）本発明の一実施形態に係るメモリアクセス制御装置は、外部のメモリにおける記憶領域の範囲を指定する論理アドレスを受け付ける論理アドレス受付部と、所定長のビット列における１以上のビット位置を示すビット位置情報を記憶するためのビット位置情報記憶部と、前記論理アドレス受付部によって受け付けられた論理アドレスに基づいて、当該論理アドレスによって指定される記憶領域の範囲のビット数よりも多いビット数のビット列を、前記所定長単位で前記メモリから読み出す試みを行う読出部と、前記読出部の行う前記読み出しの試みによって前記メモリから取り出されたビット列から、前記所定長単位で、前記ビット位置情報記憶部に記憶されるビット位置情報によって示されるビット位置のビットを抽出するビット列抽出部と、前記ビット列抽出部によって抽出された１以上のビット列から、前記論理アドレス受付部によって受け付けられた論理アドレスによって指定される記憶領域の範囲のビット数からなるビット列を生成して出力する出力部とを備えることを特徴とする。
　上述の構成を備える本実施の形態に係るメモリアクセス制御装置によると、ロジックチップとメモリチップとの間の接続不良等に起因して、ロジックチップが、メモリチップから送信されるビット列のうちの一部のビット列しか受信できないときであっても、その受信できるビット列のビット位置を示すビット位置情報をビット位置情報記憶部に記憶させておき、メモリチップの記憶領域のうちの、接続不良等の影響を受けずに受信することができるビット列によって読み出すことができる記憶領域にマスタが利用するデータを記憶させておくことで、マスタは、メモリチップを利用することができる。
　図３４は、上記変形例におけるメモリアクセス制御装置３４００の機能構成を示す機能構成図である。
　同図に示されるように、メモリアクセス制御装置３４００は、論理アドレス受付部３４１０とビット位置情報記憶部３４２０と読出部３４３０とビット列抽出部３４４０と出力部３４５０とから構成される。
　論理アドレス受付部３４１０は、読出部３４３０に接続され、外部のメモリにおける記憶領域の範囲を指定する論理アドレスを受け付ける機能を有する。一例として、実施の形態１における、（１）第１マスタインターフェース５１１のうちの、第１マスタ５０１から送り出されたマスタからのメモリコマンドを受け付けて、コマンドバッファに一時的に記憶し、記憶しているマスタからのメモリコマンドをコマンドアービタ５１６に出力する機能を実現する部分と、（２）コマンドアービタ５１６とからなる機能ブロックとして実現される。
　ビット位置情報記憶部３４２０は、ビット列抽出部３４４０に接続され、所定長のビット列における１以上のビット位置を示すビット位置情報を記憶する機能を有する。一例として、冗長救済回路５２０として実現される。
　読出部３４３０は、論理アドレス受付部３４１０とビット列抽出部３４４０とに接続され、論理アドレス受付部３４１０によって受け付けられた論理アドレスに基づいて、当該論理アドレスによって指定される記憶領域の範囲のビット数よりも多いビット数のビット列を、前記所定長単位で外部のメモリから読み出す試みを行う。一例として、実施の形態１における、救済用アドレス変換部６０２と、セレクタ６０３と、コマンドキュー６０４と、コマンド発行制御部６０５と、タイミング管理部６０６とからなる機能ブロックとして実現される。
　ビット列抽出部３４４０は、ビット位置情報記憶部３４２０と読出部３４３０と出力部３４５０とに接続され、読出部３４３０の行う読み出しの試みによって外部のメモリから取り出されたビット列から、前記所定長単位で、ビット位置情報記憶部３４２０に記憶されるビット位置情報によって示されるビット位置のビットを抽出する機能を有する。一例として、実施の形態１におけるデータ線冗長救済部６１１として実現される。
　出力部３４５０は、ビット列抽出部３４４０に接続され、ビット列抽出部３４４０によって抽出された１以上のビット列から、論理アドレス受付部３４１０によって受け付けられた論理アドレスによって指定される記憶領域の範囲のビット数からなるビット列を生成して出力する機能を有する。一例として、実施の形態１における、（１）データ並べ替え部６１２と、（２）属性付与部６１３と、（３）Ｒデータアラインメントバッファ６１４と、（４）データバッファ５１７と、（５）第１マスタインターフェース５１１のうちの、データバッファ５１７から送り出された、メモリチップ１０２の記憶領域から読み出されたデータを受け付けて、第１マスタ５０１に出力する機能を実現する部分とからなる機能ブロックとして実現される。
　（ｂ）また、前記メモリに書き込むためのビット列を受け付けるビット列受付部と、前記ビット列受付部によって受け付けられたビット列から、前記所定長よりも短いビット長からなる１以上の補正ビット列を生成する生成部と、前記生成部によって生成された補正ビット列それぞれを、前記ビット位置情報記憶部に記憶されるビット位置情報によって示されるビット位置にダミービットを挿入することで、前記所定長のビット列に拡張するビット列拡張部と、前記ビット列拡張部によって拡張された１以上のビット列からなるビット列を、前記論理アドレス受付部によって受け付けられた論理アドレスに基づいて、前記所定長単位で前記メモリに書き込む試みを行う書込部とを備えるとしてもよい。
　このような構成にすることで、ロジックチップとメモリチップとの間の接続不良等に起因して、メモリチップが、ロジックチップから送信されるビット列のうちの一部のビット列しか記憶できないときであっても、マスタは、利用するデータを、メモリチップを構成するメモリに記憶させることができる。
（ｃ）また、前記論理アドレス受付部によって受け付けられた論理アドレスを、当該論理アドレスによって指定される記憶領域の範囲のビット数よりも多いビット数の前記メモリにおける記憶領域の範囲を指定する物理アドレスに変換するアドレス変換部を備え、前記読出部は、前記アドレス変換部によって変換された物理アドレスによって指定される記憶領域の範囲に対して、前記読み出しの試みを行い前記書込部は、前記アドレス変換部によって変換された物理アドレスによって指定される記憶領域の範囲に対して、前記書き込みの試みを行うとしてもよい。
　このような構成にすることで、メモリアクセス制御装置は、アドレス変換部によって変換された物理アドレスを用いて、その物理アドレスによって指定される記憶領域の範囲へアクセスすることができる。
（ｄ）また、前記ビット位置情報記憶部が記憶するビット位置情報は、前記メモリアクセス制御装置と前記メモリとの通信に係る不具合に係る情報であり、前記メモリアクセス制御装置と前記メモリとの通信に係る処理を行うことで、前記メモリアクセス制御装置と前記メモリとの通信に係る不具合を検出する不具合検出部と、前記不具合検出部が前記不具合を検出した場合に、当該検出された不具合に応じて、前記ビット位置情報記憶部に記憶されている前記ビット位置情報を更新するビット位置情報更新部とを備えるとしてもよい。
　このような構成にすることで、メモリアクセス制御装置は、不具合検出部が検出したメモリとの通信に係る不具合に基づいて、内蔵するビット位置記憶情報記憶部が記憶するビット位置情報を更新できるようになる。
（ｅ）また、前記メモリは、複数のバンク記憶領域を有し、前記アドレス変換部は、前記物理アドレスへの変換を、物理アドレスによって指定される記憶領域が、前記複数のバンク記憶領域のうちの、少なくとも２つのバンク記憶領域に跨るように行うとしてもよい。
　このような構成にすることで、マスタは、少なくとも２つのバンク記憶領域を跨るように、メモリにおける記憶領域を利用するようになる。
（ｆ）また、前記アドレス変換部は、救済用アドレス変換部であり、前記メモリアクセス制御装置は、前記論理アドレス受付部によって受け付けられた論理アドレスを、当該論理アドレスによって指定される記憶領域の範囲のビット数と同じビット数の前記メモリにおける記憶領域の範囲を指定する物理アドレスに変換する通常用アドレス変換部と、前記救済用アドレス変換部によって変換された物理アドレスと前記通常用アドレス変換部によって変換された物理アドレスとのいずれかを選択するセレクタとを備え、前記読出部は、前記読み出しの試みを、前記セレクタが前記救済用アドレス変換部によって変換された物理アドレスを選択している場合に限って行い、さらに、前記セレクタが前記通常用アドレス変換部によって変換された物理アドレスを選択している場合に、当該物理アドレスによって指定される前記メモリにおける記憶領域の範囲に記憶されているビット列を、前記所定長単位で前記メモリから読み出し、前記出力部は、前記生成したビット列の出力を、前記セレクタが前記救済用アドレス変換部によって変換された物理アドレスを選択している場合に限って行い、さらに、前記セレクタが前記通常用アドレス変換部によって変換された物理アドレスを選択している場合に、前記読出部によって読み出されたビット列からなるビット列を出力し、前記書込部は、前記書き込みの試みを、前記セレクタが前記救済用アドレス変換部によって変換された物理アドレスを選択している場合に限って行い、さらに、前記セレクタが前記通常用アドレス変換部によって変換された物理アドレスを選択している場合に、前記ビット列受付部によって受け付けられたビット列を、当該物理アドレスによって指定される前記メモリにおける記憶領域の範囲に前記所定長単位で書き込む、としてもよい。
　このような構成にすることで、メモリアクセス制御装置は、選択部の選択状態に応じて、前記救済用アドレス変換部によって変換された物理アドレスと前記通常用アドレス変換部によって変換された物理アドレスとのいずれかを用いて、変換された物理アドレスによって指定される記憶領域の範囲へアクセスすることができるようになる。
（ｇ）また、前記読出部は、前記読み出しの試みにおける前記メモリへのアクセス回数の方が、前記論理アドレス受付部によって受け付けられた論理アドレスによって指定される記憶領域の範囲を前記所定長単位で読み出す試みを行う場合における前記メモリへのアクセス回数よりも多くなるように、前記試みを行うとしてもよい。
　このような構成にすることで、メモリアクセス制御装置は、読み出しの試みにおけるメモリへのアクセス回数を多くすることで、読み出しの試みの対象となるビット列のビット数を多くすることができるようになる。
（ｈ）本発明の一実施形態に係る製造方法は、メモリを有する第１チップと当該メモリにアクセスするマスタを含む第２チップとを備え、当該第１チップと当該第２チップとが１つのパッケージに封入されてなる集積回路を内蔵する第１又は第２の装置を製造する製造方法であって、前記第１の装置は、前記マスタによる前記メモリへのアクセスにおけるビットレートが所定のビットレート以上確保されていることを動作条件とする装置であり、前記第２の装置は、前記マスタによる前記メモリへのアクセスにおけるビットレートが前記所定のビットレート以上確保されていることを動作条件としない装置であり、前記集積回路を対象として、前記マスタによる前記メモリへのアクセスに係る検査を行うことで、前記マスタによる前記メモリへのアクセスにおけるビットレートが前記所定のビットレート以上確保することが可能であるか否かを評価する評価ステップと、前記評価ステップによって、評価対象となった集積回路が肯定的な評価をされた場合に、当該集積回路を内蔵して前記第１の装置を製造する第１製造ステップと、前記評価ステップによって、評価対象となった集積回路が否定的な評価をされた場合に、当該集積回路を内蔵して前記第２の装置を製造する第２製造ステップとを含むことを特徴とする。
　上述の構成を備える本実施の形態に係る製造方法によると、マスタによるメモリへのアクセスにおけるビットレートが所定のビットレート以上確保されていないことが原因で第１の装置に内蔵されて利用されることができない集積回路であっても、第２の装置に内蔵されて利用されるようになる。
（ｉ）また、前記集積回路は、前記第１チップと前記第２チップとが複数のバンプを介して電気的に接続されて構成され、前記マスタは、前記複数のバンプのうちの少なくとも１つのアクセス用バンプを介して前記メモリへのアクセスに係るデータ通信を行い、前記検査は、前記アクセス用バンプについての電気的接続不良に係る検査を含むとしてもよい。
　このような構成にすることで、アクセス用バンプの接続不良によって、マスタによるメモリへのアクセスにおけるビットレートが所定のビットレート以上確保されない集積回路であっても、第２の装置に内蔵されて利用されるようになる。
　本発明は、メモリを利用する装置に広く利用することができる。
　１００　集積回路
　１０１　システムＬＳＩチップ
　１０２　メモリチップ
　５１０　メモリアクセスコントローラ
　５１１　第１マスタインターフェース
　５１２　第２マスタインターフェース
　５１３　第ｎマスタインターフェース
　５１６　コマンドアービタ
　５１７　データバッファ
　５１９　外部メモリ制御回路
　５２０　冗長救済回路
　５２１　イーヒューズ回路
　６０１　通常用アドレス変換部
　６０２　救済用アドレス変換部
　６０３　セレクタ
　６０４　コマンドキュー
　６０５　コマンド発行制御部
　６０６　タイミング管理部
　６１１　データ線冗長救済部
　６１２　データ並べ替え部
　６１３　属性付与部
　６１４　Ｒデータアラインメントバッファ
　６１５　データ並べ替え部
　６１６　Ｗデータアラインメントバッファ

Claims (9)

  1. 　外部のメモリにおける記憶領域の範囲を指定する論理アドレスを受け付ける論理アドレス受付部と、
    　所定長のビット列における１以上のビット位置を示すビット位置情報を記憶するためのビット位置情報記憶部と、
    　前記論理アドレス受付部によって受け付けられた論理アドレスに基づいて、当該論理アドレスによって指定される記憶領域の範囲のビット数よりも多いビット数のビット列を、前記所定長単位で前記メモリから読み出す試みを行う読出部と、
    　前記読出部の行う前記読み出しの試みによって前記メモリから取り出されたビット列から、前記所定長単位で、前記ビット位置情報記憶部に記憶されるビット位置情報によって示されるビット位置のビットを抽出するビット列抽出部と、
    　前記ビット列抽出部によって抽出された１以上のビット列から、前記論理アドレス受付部によって受け付けられた論理アドレスによって指定される記憶領域の範囲のビット数からなるビット列を生成して出力する出力部とを備える
    　ことを特徴とするメモリアクセス制御装置。
  2. 　前記メモリに書き込むためのビット列を受け付けるビット列受付部と、
    　前記ビット列受付部によって受け付けられたビット列から、前記所定長よりも短いビット長からなる１以上の補正ビット列を生成する生成部と、
    　前記生成部によって生成された補正ビット列それぞれを、前記ビット位置情報記憶部に記憶されるビット位置情報によって示されるビット位置にダミービットを挿入することで、前記所定長のビット列に拡張するビット列拡張部と、
    　前記ビット列拡張部によって拡張された１以上のビット列からなるビット列を、前記論理アドレス受付部によって受け付けられた論理アドレスに基づいて、前記所定長単位で前記メモリに書き込む試みを行う書込部とを備える
    　ことを特徴とする請求項１記載のメモリアクセス制御装置。
  3. 　前記論理アドレス受付部によって受け付けられた論理アドレスを、当該論理アドレスによって指定される記憶領域の範囲のビット数よりも多いビット数の前記メモリにおける記憶領域の範囲を指定する物理アドレスに変換するアドレス変換部を備え、
    　前記読出部は、前記アドレス変換部によって変換された物理アドレスによって指定される記憶領域の範囲に対して、前記読み出しの試みを行い
    　前記書込部は、前記アドレス変換部によって変換された物理アドレスによって指定される記憶領域の範囲に対して、前記書き込みの試みを行う
    　ことを特徴とする請求項２記載のメモリアクセス制御装置。
  4. 　前記ビット位置情報記憶部が記憶するビット位置情報は、前記メモリアクセス制御装置と前記メモリとの通信に係る不具合に係る情報であり、
    　前記メモリアクセス制御装置と前記メモリとの通信に係る処理を行うことで、前記メモリアクセス制御装置と前記メモリとの通信に係る不具合を検出する不具合検出部と、
    　前記不具合検出部が前記不具合を検出した場合に、当該検出された不具合に応じて、前記ビット位置情報記憶部に記憶されている前記ビット位置情報を更新するビット位置情報更新部とを備える
    　ことを特徴とする請求項３記載のメモリアクセス制御装置。
  5. 　前記メモリは、複数のバンク記憶領域を有し、
    　前記アドレス変換部は、前記物理アドレスへの変換を、物理アドレスによって指定される記憶領域が、前記複数のバンク記憶領域のうちの、少なくとも２つのバンク記憶領域に跨るように行う
    　ことを特徴とする請求項３記載のメモリアクセス制御装置。
  6. 　前記アドレス変換部は、救済用アドレス変換部であり、
    　前記メモリアクセス制御装置は、
    　前記論理アドレス受付部によって受け付けられた論理アドレスを、当該論理アドレスによって指定される記憶領域の範囲のビット数と同じビット数の前記メモリにおける記憶領域の範囲を指定する物理アドレスに変換する通常用アドレス変換部と、
    　前記救済用アドレス変換部によって変換された物理アドレスと前記通常用アドレス変換部によって変換された物理アドレスとのいずれかを選択するセレクタとを備え、
    　前記読出部は、前記読み出しの試みを、前記セレクタが前記救済用アドレス変換部によって変換された物理アドレスを選択している場合に限って行い、さらに、前記セレクタが前記通常用アドレス変換部によって変換された物理アドレスを選択している場合に、当該物理アドレスによって指定される前記メモリにおける記憶領域の範囲に記憶されているビット列を、前記所定長単位で前記メモリから読み出し、
    　前記出力部は、前記生成したビット列の出力を、前記セレクタが前記救済用アドレス変換部によって変換された物理アドレスを選択している場合に限って行い、さらに、前記セレクタが前記通常用アドレス変換部によって変換された物理アドレスを選択している場合に、前記読出部によって読み出されたビット列からなるビット列を出力し、
    　前記書込部は、前記書き込みの試みを、前記セレクタが前記救済用アドレス変換部によって変換された物理アドレスを選択している場合に限って行い、さらに、前記セレクタが前記通常用アドレス変換部によって変換された物理アドレスを選択している場合に、前記ビット列受付部によって受け付けられたビット列を、当該物理アドレスによって指定される前記メモリにおける記憶領域の範囲に前記所定長単位で書き込む、
    　ことを特徴とする請求項３記載のメモリアクセス制御装置。
  7. 　前記読出部は、前記読み出しの試みにおける前記メモリへのアクセス回数の方が、前記論理アドレス受付部によって受け付けられた論理アドレスによって指定される記憶領域の範囲を前記所定長単位で読み出す試みを行う場合における前記メモリへのアクセス回数よりも多くなるように、前記試みを行う
    　ことを特徴とする請求項１記載のメモリアクセス制御装置。
  8. 　メモリを有する第１チップと当該メモリにアクセスするマスタを含む第２チップとを備え、当該第１チップと当該第２チップとが１つのパッケージに封入されてなる集積回路を内蔵する第１又は第２の装置を製造する製造方法であって、
    　前記第１の装置は、前記マスタによる前記メモリへのアクセスにおけるビットレートが所定のビットレート以上確保されていることを動作条件とする装置であり、
    　前記第２の装置は、前記マスタによる前記メモリへのアクセスにおけるビットレートが前記所定のビットレート以上確保されていることを動作条件としない装置であり、
    　前記集積回路を対象として、前記マスタによる前記メモリへのアクセスに係る検査を行うことで、前記マスタによる前記メモリへのアクセスにおけるビットレートが前記所定のビットレート以上確保することが可能であるか否かを評価する評価ステップと、
    　前記評価ステップによって、評価対象となった集積回路が肯定的な評価をされた場合に、当該集積回路を内蔵して前記第１の装置を製造する第１製造ステップと、
    　前記評価ステップによって、評価対象となった集積回路が否定的な評価をされた場合に、当該集積回路を内蔵して前記第２の装置を製造する第２製造ステップとを含む
    　ことを特徴とする製造方法。
  9. 　前記集積回路は、前記第１チップと前記第２チップとが複数のバンプを介して電気的に接続されて構成され、
    　前記マスタは、前記複数のバンプのうちの少なくとも１つのアクセス用バンプを介して前記メモリへのアクセスに係るデータ通信を行い、
    　前記検査は、前記アクセス用バンプについての電気的接続不良に係る検査を含む
    　ことを特徴とする請求項８記載の製造方法。
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