JPS5837899A - メモリへのアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は各メモリカード等の累積欠陥情報単位数の和及
び欠陥情報に応答して実際にアクセスすべきアドレスを
シフトさせ、任意のアドレスからの書込み胱出しを行い
うるようにしたメモリへのアクセス方式に関する。

今ｔ〒に如られているメジャーマイナループ構成の磁気
バブルメモリではその素子の構造上の歩留りｔ向上させ
るための手段として、情報マイナループの外に予備マイ
ナループを設けてその予備マイナルーゾ１許容しうる限
度内において上記情報マイナループの欠陥を許容する方
式、又は予備バブルメモリ素子を設置して情報バブルメ
モリ素子の異常発生時には予備バブルメモリ素子に゛切
替えて使用する方式が知られ、一般には上記２つの方式
管部合わせて使用されて−る。

第１図の（１−１）ｉｆ予備マイナループ金有・丁るバ
ブルメモリの基本的な構成を示す。このメモリは８個の
情報素子と１個の予備素子とから成り。

これらの素子は一枚のカード又はモジュールに搭載され
て−る。このメ毫りの内容を図式化して示し友のがｆｌ
Ｘ１図の（１−２）である、また、カード又はモジュー
ルには、予備ビットへの切替指示（欠陥ビット表示）及
び欠陥バイトのスキップ指示（バイトシフト）を予め書
込ん１！ある読出し専用メモリ（ＲＯＭ）が搭載されて
いる。

このメモリカードへのアクセス線上記例示（第１図の（
１−２））によれば、Ｉ１１番目のバイトは無欠陥ｆあ
りそのまま読出されるが、第２番目及び第３番目のバイ
トには１ビツト欠陥（例えばその表示を（ＲＯＭ）内の
、バイトに対応する記憶位置に＝１”及び＠８°として
示しである（ｊ１１１図の（１−３１゜）があり、これ
らを予備ビットに切替え（第１図の（１−２）−？は、
それぞれの欠陥ビットが何ビット目のものであるかを１
０１及び＠７１で示しである）、そして、第４番目のバ
イトの中には２つのｅット欠陥があり（ＲＯＭにはその
対応する位置に＠Ｆ＝が記憶されている）、このループ
はスキップされて図示例の枦〈欠陥の表い次のループが
第３バイトの九めに使用される如き処理方式１以下同様
にそれぞれや欠陥バイシ位置はＲＯＭの累積欠陥バイト
数を使用しつ＼後方へずらされて−き、そしてずらされ
たバイトの各々のために後尾の予備マイナルーゾが使用
される如くして行なわれる。

このようなアクセス方式をとるバブルメモリ素子からの
情報転送レートはその駆動周波数に依存するのであるが
、バブルメモリ素子からの情報転送レートを高くとりた
いとりう要求に対しては。

上述のようなバブルメモリカード（モジュール）を同時
に複数個動作させる必要がある。

こＯような動作を行なわせたい場合に、単に上述した如
裏アクセス方式ｔその中に採シ入れただけでは、そのア
クセス方式の性質上、バブルメモリカード間に互いに独
立性がなく、これがため欠陥バイトシフト用ＲＯＭべの
書込み内容が組合わせられるバブルメモリカードによっ
て変わってしまうという大きな欠点を有する。このこと
は組合わせられているカードの内のいずれかの障害発生
時にこのカードを交換する際に、再度欠陥バイトシフト
用ＲＯＭの内容を新しく組合わせられるカード群の欠陥
状況に従って書き改めなければならないことを意味する
。

本発明は上述した如き従来方式の有する欠点を解決すべ
く創案されたもの１４ｔｂＬその目的は欠陥を有する記
憶位置へのアクセス制ａがそのような記憶位置を有する
メそす構成要素の組合わせを考慮することなく行なえて
、カード交換の容易化等を図つ九メモリへのアクセス方
式を提供することＫある。

本発明は各メモリ構成要素の累積欠陥情報単位数の和及
び各メモリ構成要素の欠陥情報音適切に考慮に入れれば
、メモリ構成要素へのアクセス制御にメモリ構成要素の
組合りせを考慮しなく゛ても済むことを見出して完成す
るに至ったものである。

以下、添付図面を参照しながら０本発明の一実施例を説
明する。

第２ＷＪ管用いて本発明の詳細な説明すると、七〇（２
−１）及び（２−２）は第１図忙ついて説明したとはソ
同じ構成のメモリカード（Ａ、＠″ｅＴ。

少、これらメモリカードの上欄がバイト（ループ）ムｔ
１中欄−欠陥情報メモリ、例えば読出し専用メモリに予
め記憶されるバイトシフトの有無を、下欄−累積欠陥情
報単位用メモリ例えば読出し専用メ４啼に予め記憶され
る累積欠陥情報単位数例えば累積欠陥バイト数會表わし
ている。これらメモリカード（２）、＠から成る１ワー
ド冨２バイトの記憶装置を示す。

また、總３図の＜２−３＞は上記メモリカード（Ａ、＠
から成る記憶装置のワード及びそのバイトの構成、並び
Ｋ１１ｉカードＯ累積欠陥バイト数の和會示す。

こｔ）８２図に示す記憶装置管アクセスする場合の例示
−下表に示しである。

但し、上表において、■は累積欠陥ノくイト数Ｏ和によ
るバイトシフト１示し、Ｘはシフト表示用欠陥情報によ
るバイトシフ）を示す。この表及び＃Ｉ２図の（２−３
）Ｋよ〕、バイト（ループ）ムがＯである、即ちアドレ
ス０−１！Ｉある場合には、累積バイト数の和が０でＴ
ｏ〕、バイトシフト指示もな−から、メモリカード（４
）へ００ワード００ノ（イト（以下　６Ｗ、６ｍと略記
しく但し、第２図の（２−３）Ｋは０−Ｏｆ示す）、以
下同様の表記法を用いる。）のアクセスまたはメモリカ
ード（至）へＯｇＷ　、、　１ｍのアクセスを可能にし
てこれらノくイトに関する読み書きｔなし侵る。

アドレス１にお−ては、累積欠陥パイ１薮の和−〇であ
るがメモリカード（４）の６該ループについてはバイト
シフト指示があるので、メモリカード（６）の蟲該ルー
プに対しＩｆ　＋　６１のためのアクセス管、ｔた。メ
モリカード（４）のループＡ（以下、単にループと−う
。）（匂に対し１’−１１のためのアクセスをなさしめ
る。

アドレス２にお−ては、累積欠陥バイト数の和が１であ
るから、メモリカード（８）のループ２からアクセス−
始まるが、該ループにはバイトシフト指示−ＩＩＴｏる
ため、メモリカード（４）のループ３に対し！’　−０
１Ｏためのアクセスが、そしてメモリカード（６）のル
ープ３に対し２１Ｆ−１１のためのアクセスが許容され
る。

アドレス３にお−では、累積欠陥バイト数の和が２１あ
るから、メモリカード囚のループ４ｔＣ対しａＷ−０１
のためのアクセスが許容されるが、メモリカード＠０ル
ープ４にはバイトシフト指示があるためメモリカード囚
のループ５　Ｋ対し３Ｗ−１”のためのアクセスが許容
される。

アドレス４においては、累積欠陥バイト数の和が２であ
り、その値だけのバイトシフト中に遭遇するメモリカー
ド（３）のループ４にバイトシフト指示があるの１．バ
イトシフトが１つ先へ延ばされる結果、実効的にバイト
シフト値は３となる。従って、メモリカード（至）のル
ープ５に対し４Ｗ、−０１のためのアクセスが許容され
、そして４Ｗ、、、１ｍのためのアクセスをメモリカー
ド（２）のループ６に対してなさんとして（該ループに
はバイトシフ）指示があるからバイトシフト指示のなく
なるメモリカード■のループ６に対し４ｗ　−ｔｌ−ｏ
ためのアクセスが許容される。

上述のようなアクセス処理がいずれのアドレスにつφて
も同様にして行なわれる。

このようなアクセス態様を具体化゛し九構成の一例一第
３図に示されている。

纂３図において、（１）は第２図に示す如く構成される
配憶装置のうちのメモリカード（Ａｔ示し、（匂はその
メモリカード（腸ヲ示す。　（ａ）　、　（４）　、　
（５）はそれぞれ、メモリカード（Ａ＜＊ａされた累積
欠陥情報単位数メモリ、欠陥情報メモリ、切替回路であ
り。

（６）　、　（７）　、　（８）　ｔｊそれぞれ、メモ
リカード（８）のための累積欠陥情報単位数メモリ、欠
陥情報メモリ、切替回路である。メモリ（３）、（４）
、（６）、（ηは例えば。

読出し専用メモリ（ＲＯＭ）で、以下これにりいて説明
する。欠陥情報ＲＯＭ（４）、（７）は上述したバイト
シフト指示１示す°Ｆ”（具体的には、４ピツＦ構成″
？ある。）管記憶する外、第１図において説明したビッ
トシフト情報も記憶する。切替回路（５）。

（菊は累積欠陥情報単位数ＲＯＭ（初、（６）からの累
積欠陥情報単位（例えば、累積欠陥バイト）数と欠陥情
報ＲＯＭ（４）＃　（ηからのバイトシフト指示及びビ
ットシフト情報を切替えて出力する。

（＠はメモリカード（２）、＠へのアクセスのための共
通制御＠路で、　（１０）はそのロムアドレスカウンタ
′？ある。このロムアドレスカウンタ（ｌＯ）へは。

配憶装置のアクセス七制御する制御部から線（１１）を
経てアクセスの先頭アドレスが送られて来てそこにセッ
トされる。Ｅｆムアドレスカウンタ（１０）の出力はＲ
ＯＭ（３）、　（４）、　（６）、（７）０７ドＶ　ッ
シｙ　／　ｔｊＡ路へ接続されている。

（１２）は切換回路（５）　、　（８）から累積欠陥バ
イト数が送られて来る場合にそれらの和を出方する加算
回路１あり、その出力はバイトシフトカウンタ（１３）
へ接続されている。バイトシフトカウンタ（１３）はバ
イトの転送周期毎に１だけ減計数されるが、切換回路（
５）、（８）からのバイトシフト指示があると上記減計
数動作は阻止される。

（１４）はロムデータ切換回路１．その入力としてバイ
トシフトカウンタ（１３）の出力、切換回路（５）。

（８）の出力を受けてバイトシフトカウンタ（１３）　
０出カー１５１′″０”Ｋなるまで欠陥処理用データ″
１６る１Ｆ１即ちバイトシフトデータが送出され続ける
。また。

バイトシフトカウンタ出力が＠０１になった後はビット
シフト情報も切換えられて出力される。

（１５）は上述した制御部からＩＩ（１６）を経てアク
セス指示信号を受け、上述し象各ＲＯＭ、各回路、カウ
ンタの動作ｔｍ御する制御回路である。

次に、第３図に示す本発明回路の動作ｔ、　［４図の一
イムチャートと上述した本発明概念の説明とを参照しつ
＼、説明する。

一例としてアドレス４からのアクセスの場合を説明する
。

、ＩＩ　（１＠）　を経てアクセス指示信号が制御回路
（１５）へ供給されて（第４図の（４−１３）以下に説
明する各動作を生ぜしめて−く各種制御信号が制御回路
（１５）から発生される。これと同時に、ロムアドレス
カウンタ（１０）に先頭アドレスとして。アトＶＸ４１
−に’ｌトされＡＣ第４ｒ！ｌＪ＋２）（４−２））。

このカウンタ（１０）のアドレス１．メモリカード（２
）、＠Ｏ累積欠陥バイト数ＲＯＭ（３）、　Ｃ＠が先ず
アクセｘｇれて（第４１５！５ｔ２）　（４−３）　）
　、　ＲＯＭ（３）カらも、ｔたＲＯＭ（−から４．第
２図の（２−３）及び表について説明し九ように、累積
欠陥バイト数１１＃−出力され（第４図の（４−４）　
、　（４−５）’）。

これらの値はそれでれ、切替回路（５）　、　（８）ｔ
−経て加算回路（１２）へ入力暮れる。その加算値°２
″はバイトシフトカフｙり（１３）にセットされる（菖
４図の（４−８））。従って、カウンタ（１３）から出
力があり、ロムデータ切替回路（１４）からバイトシフ
トデータ＠Ｆ１が出力される（第４図の（４−７））か
ら、メモリカード（４）の対応するアドレスへのアクセ
ス（読出し又は書込み）は生ぜしめられな＾。

累積欠陥バイト数の読出しと加算が完了す−ると以後は
欠陥情報ＲＯＭＫ切替えて出方される。このメモリカー
ド（２）のループ′″４’（町）については欠陥情報が
″Ｆ”ではな−のでバイト転送周期の終了時にバイトシ
フトカウンタ（１３）の計数値が１だけ減計数される（
縛４図の（４−６））。次のバイト転送周期忙なってメ
モリカード（６）の欠陥情報ＲＯＭがアドレス４でアク
セスされると、そこからバイトシフト指示Ｓ　ｐ　ＩＩ
が出力されるから、これに応答するバイトシフトカウン
タ（１３）はそのバイト転送周期の終了時に上述のよう
な減計数動作は生ぜしめられず（第４図の（４−６）、
その値は′″１１のま＼に′ｈる。従って、ロムデータ
切替回路（１４）からバイトシフトデータ１Ｆ”が出力
されてｉるかも、メモリカード（６）のループ１４２へ
のアクセスは生ぜしめられなめ。

次−で、アドレスカウンタ（１３）が１だけ予め決めら
れた計数方向例えば増計数方向に変えられ、増計数方向
−１！する場合ＫＦｉＩアドレス値“５”とされる。

このアドレス値に従ってメモリカード（４）の欠陥情報
メ毫す（４）が読出されるが、そＣＫはバイトシ、アト
指示はない。しかしながら、バイトシフトカウンタ（１
３）　ｅ値は＠１２であるから、ロムデータ切替回路（
１４）からはバイトシフトデータ＠Ｆ”が出力される（
１１４図の（４−７））。従って、メモリカード（４）
の、ループ＠５’（＠、）についてのアクセスは生ぜさ
せない、そのバイト転送周期の終了時にバイトシフトカ
ウンタ（１３）は＠１１だけ減計数され、その値け＠０
＃となる。次のバイト転送周期になって、メモリカード
俤）の欠陥情報メモリ（７′）が読出され、そこＫはバ
イトシフト指示はない。仁れＫより、メモリカード（至
）のループ＠５“（ｈ＠）がアクセスされる。つｔ９、
こ−に至って始めて、ワード−Ｃの一方のバイト即ち４
Ｗ　＋　０１のためのアクセメが可能となる。

このアクセスが行なわれ、そのバイト転送周期の終了時
に１アドレスカウンタ（１０）の値が＠１２だけ増計数
され、°６”とされる。

この増計数されたアドレス＠６”（第４図のＣ４−３）
）Ｋより、メモリカード囚の欠陥情報ＲＯＭ（４）が続
出される。その内容はバイトシフト指示＠Ｆゝであり、
従ってロムデータ切替回路（１４）からバイトシフトデ
ータ′″Ｆ’が出力される（第４図の（４−７）故、メ
モリカード（４）のループ１６ｍはアクセスされない。

仁のループのためのバイト転送周期の経過後のバイト転
送周期に、メモリカード（６）の欠陥情報ＲＯＭ（７）
のループ１６＃が続出きれるが、その内容にバイトシフ
ト指示を有しなめ、従って、メモリカード＠−アト・レ
ス１６”についてアクセスされる。

これにより、ワード４の他方・のバイト即ち４Ｗ　−１
１のアクセスが許容されてワード４に′）％／％ての完
全なアクセスが整うことになる。

上述したよう表アクセス過程が先頭アドレスとして与え
られたアドレスにつめて行なわれる。従りて、複数のメ
モリカッドから成る配憶装置の任意のアドレスから順次
にアクセスが可能になる。

このようなアクセスは各メモリカードにそれ自身の累積
欠陥情報単位数とシフト表示用欠陥情報を各アドレスに
対応して持たせ、記憶装置の任意のアドレスにアクセス
せんとする際にそのアドレスにつ−ての全累積欠陥情報
単位数の和金求め、これにシフト表示用欠陥情報を考慮
に入れつ＼記憶装置への実際のアクセスをシフトさせる
ことによって可能にされている。このようにして、メモ
リカードの記憶位置に欠陥がある場合におけるアクセス
制御情報はメモリカード毎にそのカードについてのみの
情報を単独に用意しておけばよいことになった。従って
、従来のような他のメモリカードの欠陥情報の状況に考
慮全仏う必要性は全くなくなった。これにより、製造性
の向上、単体試験、障害修理、交換等の容易化が達成さ
れる。

上記実施例においては、磁気バブルメモリ忙ついて説明
したが、゛本発明の基本概念會逸脱することなく、他の
メモリにも適用しうる。

以上要するに、本発明によれば１次のような効゛果が得
られる。

■アクセス制御情報管メモリカードのよう表メモリ構成
要素毎に独立に設定しうる。

■従って、単体試験、障害修理、交換の容易化となり、 ■また。製造性の向上に４なる等−ｒ！ある。

【図面の簡単な説明】

ｔＩＸ１図は従来形式の磁気バブルメモリの構成１示す
図、第２図は本発明概念を説明するための図。 Ｉｓａ図は第２図概念を具体化した回路構成を示す図、
第４図はａ！３図回路の動作を説明するためのタイミン
グチャートである。 図中、　（３）　、　（６）は累積欠陥情報単位数メモ
リｓ　（４＠（７）は欠陥情報メモＩＪ　、　（１２）
″は加算回路、　（１３）はバイトシフトカウンタ、　
　（１４）はロムデータ切替回路″Ｉ４ある。

Claims (1)

1. 【特許請求の範囲】 １）情報単位記憶位置に欠陥を有するメモリ構成要素の
   各々に累積欠陥情報単位数メモリ及び欠陥情報メモリを
   搭載し、上記メモリ構成要素の所定のアドレスへのアク
   セスに、際してリアドレス！上記累積欠陥情報単位数メ
   モリ及び欠陥情報メモＩＪ　？アクセスして上記累積欠
   陥情報単位数メモリの各々から累積欠陥情報単位数を読
   出し、それらの和を求め、その和だけ上記メモリ構成要
   素のアクセスアドレスを予め決められたアドレス方向ヘ
   シフトさせつ＼上記欠陥情報メモリからシフト表示用欠
   陥情報が読出されるならば該シフト表示用欠陥情報毎に
   上記メモリ構成要素のアクセスアドレスを上記アドレス
   方向へ更に１アドレスシフトさせて上記メモリ構成要素
   へのアクセスを生ぜしめるようにしたことを特徴とする
   メモリへのアクセス方式。 ２）メモリ構成要素を磁気バブルメモリカードとしたこ
   とを特徴とする特許請求の範囲第１項記載のメモリへの
   アクセス方式。