JPH08287699A - 高い訂正能力付きの順次アクセス可能なメモリ装置 - Google Patents
高い訂正能力付きの順次アクセス可能なメモリ装置Info
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- JPH08287699A JPH08287699A JP8084133A JP8413396A JPH08287699A JP H08287699 A JPH08287699 A JP H08287699A JP 8084133 A JP8084133 A JP 8084133A JP 8413396 A JP8413396 A JP 8413396A JP H08287699 A JPH08287699 A JP H08287699A
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
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Abstract
(57)【要約】
【目的】 行又は列の障害欠陥、誤りエラー状態のある
場合、良好に補正可能な障害欠陥、誤りエラーしか生じ
ないような高い訂正能力付きの順次アクセス可能なメモ
リ装置を提供すること。 【構成】 メモリマトリクス（ＳＭ）、行選択装置（Ｚ
ＰＴＲ）及び列選択装置（ＳＰＴＲ，ＳＣＨ）を有し、
当該装置要素は、次のように接続構成されており、即
ち、行又は列の障害欠陥、誤りエラーの状態のもとで、
補正可能な個別障害欠陥、誤りエラー又は少数の順次連
続するビットの生起するような高い訂正能力付きの順次
アクセス可能なメモリ装置を実現できるように接続構成
されていること。
場合、良好に補正可能な障害欠陥、誤りエラーしか生じ
ないような高い訂正能力付きの順次アクセス可能なメモ
リ装置を提供すること。 【構成】 メモリマトリクス（ＳＭ）、行選択装置（Ｚ
ＰＴＲ）及び列選択装置（ＳＰＴＲ，ＳＣＨ）を有し、
当該装置要素は、次のように接続構成されており、即
ち、行又は列の障害欠陥、誤りエラーの状態のもとで、
補正可能な個別障害欠陥、誤りエラー又は少数の順次連
続するビットの生起するような高い訂正能力付きの順次
アクセス可能なメモリ装置を実現できるように接続構成
されていること。
Description
【０００１】
【発明が属する分野】本発明は高い訂正能力付きの順次
アクセス可能なメモリ装置に関する。
アクセス可能なメモリ装置に関する。
【０００２】
【従来の技術】マトリクス状に配置されたメモリフィー
ルド領域を有する順次（シリアル）式メモリの場合、今
日通常、先ず、そのつど１つの行が選択され、それに引
き続いて各の個々のビット線路が順次（シリアルに）投
入（作動接続）される。それにより、１つの行のメモリ
内容が読出され、ないしオーバーライトされる。全く欠
除する（異常の起こる）行及び／又は列の形態の障害エ
ラー（これはセルフィールド領域全体に亘ってランダム
に分布される障害エラー（誤り）より遥かに頻繁に起こ
る）の場合、誤り補正は不可能か、又は劣悪にしか行わ
れ得ない。全く欠除する（欠陥、異常の起こる）行及び
／又は列の形態の場合における誤り補正可能性（可否）
の問題は既に読み取り専用メモリ（ＲＯＭ）に関連して
生じている、それというのはそれのメモリ内容は作製の
際既に設定されており、従って予備行又は予備列を設け
ること（このことは例えばリードライトメモリにおいて
は可能である）は可能でない。
ルド領域を有する順次（シリアル）式メモリの場合、今
日通常、先ず、そのつど１つの行が選択され、それに引
き続いて各の個々のビット線路が順次（シリアルに）投
入（作動接続）される。それにより、１つの行のメモリ
内容が読出され、ないしオーバーライトされる。全く欠
除する（異常の起こる）行及び／又は列の形態の障害エ
ラー（これはセルフィールド領域全体に亘ってランダム
に分布される障害エラー（誤り）より遥かに頻繁に起こ
る）の場合、誤り補正は不可能か、又は劣悪にしか行わ
れ得ない。全く欠除する（欠陥、異常の起こる）行及び
／又は列の形態の場合における誤り補正可能性（可否）
の問題は既に読み取り専用メモリ（ＲＯＭ）に関連して
生じている、それというのはそれのメモリ内容は作製の
際既に設定されており、従って予備行又は予備列を設け
ること（このことは例えばリードライトメモリにおいて
は可能である）は可能でない。
【０００３】ヨーロッパ特許出願ＥＰ０ ２９０ ０４
２Ａ２からは順次（シリアル）アクセス式メモリ記憶装
置が公知であり、該装置は、下記装置要素を有し、即
ち、 −メモリマトリクスを有し、該メモリマトリクスのメモ
リセルはＺの行とＳの列にて配置されており、且つ行線
及び列線に接続されており、 −クロック結合ユニットを有し、該クロック結合ユニッ
トは外部クロック信号から行クロック信号及び列クロッ
ク信号を形成するものであり、 −列選択装置を有し、該装置は列線路に接続されてお
り、かつ各クロック信号毎に列選択にて１つの列だけシ
フトするものであり −行選択装置を有し、該装置は行線路に接続されてお
り、かつクロック信号により行選択にて１つの行だけシ
フトするものである。
２Ａ２からは順次（シリアル）アクセス式メモリ記憶装
置が公知であり、該装置は、下記装置要素を有し、即
ち、 −メモリマトリクスを有し、該メモリマトリクスのメモ
リセルはＺの行とＳの列にて配置されており、且つ行線
及び列線に接続されており、 −クロック結合ユニットを有し、該クロック結合ユニッ
トは外部クロック信号から行クロック信号及び列クロッ
ク信号を形成するものであり、 −列選択装置を有し、該装置は列線路に接続されてお
り、かつ各クロック信号毎に列選択にて１つの列だけシ
フトするものであり −行選択装置を有し、該装置は行線路に接続されてお
り、かつクロック信号により行選択にて１つの行だけシ
フトするものである。
【０００４】ここにおいて、列選択装置におけるゲート
回路装置により当該列選択装置におけるシフトレジスタ
段の数が低下される。
回路装置により当該列選択装置におけるシフトレジスタ
段の数が低下される。
【０００５】ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌ
ｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、Ａｕｇｕｓｔ １９６
４ 第１７５６および１７５７頁から公知のデータ語の
ビットアドレッシング変更は冗長性（リダンタンシイ）
のあるコードを用いて列ないし行誤り、誤差（エラー）
の補正の際の問題に対処するためになされる。
ｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、Ａｕｇｕｓｔ １９６
４ 第１７５６および１７５７頁から公知のデータ語の
ビットアドレッシング変更は冗長性（リダンタンシイ）
のあるコードを用いて列ないし行誤り、誤差（エラー）
の補正の際の問題に対処するためになされる。
【０００６】米国特許明細書ＵＳ４７０３４５３から公
知の技術事項によればメモリ（記憶）語はメモリ（記憶
装置）セルから合成され、該メモリ（記憶装置）セルは
メモリ（記憶装置）中で隣接して位置しているのではな
く、メモリ（記憶装置）内に分布して配置されており、
それにより多重誤り、誤差（エラー）の補正の際の問題
を解決しようとするものである。
知の技術事項によればメモリ（記憶）語はメモリ（記憶
装置）セルから合成され、該メモリ（記憶装置）セルは
メモリ（記憶装置）中で隣接して位置しているのではな
く、メモリ（記憶装置）内に分布して配置されており、
それにより多重誤り、誤差（エラー）の補正の際の問題
を解決しようとするものである。
【０００７】
【発明が解決しようとする課題】本発明の目的ないし課
題とするところは、行又は列の障害欠陥、誤りエラー状
態のある場合例えば冗長性（リダンタンシイ）コードで
良好に補正可能な障害欠陥、誤りエラーしか生じないよ
うな高い訂正能力付きの順次アクセス可能なメモリ装置
を提供することにある。
題とするところは、行又は列の障害欠陥、誤りエラー状
態のある場合例えば冗長性（リダンタンシイ）コードで
良好に補正可能な障害欠陥、誤りエラーしか生じないよ
うな高い訂正能力付きの順次アクセス可能なメモリ装置
を提供することにある。
【０００８】
【改題を解決するための手段】上記課題は請求項１に規
定された構成要件により解決される請求項２及び５は本
発明の有利な構成を示す。
定された構成要件により解決される請求項２及び５は本
発明の有利な構成を示す。
【０００９】
【実施例】以下本発明を図を用いて説明する。
【００１０】図１には本発明の高い訂正能力付きの順次
アクセス可能なメモリ装置が示してあり、該装置に設け
られているメモリマトリクスＳＭのメモリセル１１・…
ＺＳはＺの行及びＳＭの列にて配置されており、上記メ
モリセルはそれぞれ行線路ＺＬ及び列線路ＳＬに接続さ
れている。更に本発明のメモリ装置は行選択装置ＺＰＴ
Ｒを有し、該行選択装置は行クロック信号ＣＬＫＺによ
り制御され、そして、上記行選択装置の出力側は行線路
に接続されている。更に行選択装置ＺＰＴＲでは信号フ
ィードバックが示してあり、該フィードバックは行線路
ＺＬのサイクリックな選択の様子を示す。更に、本発明
のメモリ装置は列選択装置を有し、該列選択装置はスイ
ッチＳＣＨ及び列アドレッシングユニットＳＰＴＲから
成る。ここで、メモリマトリクスＳＭの各列に対して１
つのスイッチが設けられており、各スイッチは列アドレ
ッシングユニットＳＰＴＲのそれぞれの出力側と接続さ
れている。列アドレッシングユニットＳＰＴＲは列クロ
ック信号ＣＬＫＳにより制御され、そして、記入された
信号フィールドバックはサイクリックなアドレッシング
を示す。スイッチＳＣＨはその都度アドレッシングされ
た列線路を共通のデータ線路と接続する役割を有する。
存在する入力側アンプＡ１によっては外部入力データＤ
１が増幅され、共通のデータ線路ＧＤ上へ導かれ、そし
て、外部データＤＯとして取り出される（現れる）前に
増幅される。行クロック信号ＣＬＫＺ及び列クロック信
号ＣＬＫＳはクロック結合回路ＣＬＫＶにおいて、外部
クロック信号ＣＬＫから形成される。列結合回路ＣＬＫ
Ｗは例えばＦＦ（フリップフロップ）を基礎とする２つ
の分周回路から成る。最も簡単な場合には行クロック信
号及び列クロック信号及び列クロックの双方が外部クロ
ックＣＬＫに等しく、そして、上記結合回路ＣＬＫＶは
図１中破線で示すように外部クロック信号に対する接続
路から成る。
アクセス可能なメモリ装置が示してあり、該装置に設け
られているメモリマトリクスＳＭのメモリセル１１・…
ＺＳはＺの行及びＳＭの列にて配置されており、上記メ
モリセルはそれぞれ行線路ＺＬ及び列線路ＳＬに接続さ
れている。更に本発明のメモリ装置は行選択装置ＺＰＴ
Ｒを有し、該行選択装置は行クロック信号ＣＬＫＺによ
り制御され、そして、上記行選択装置の出力側は行線路
に接続されている。更に行選択装置ＺＰＴＲでは信号フ
ィードバックが示してあり、該フィードバックは行線路
ＺＬのサイクリックな選択の様子を示す。更に、本発明
のメモリ装置は列選択装置を有し、該列選択装置はスイ
ッチＳＣＨ及び列アドレッシングユニットＳＰＴＲから
成る。ここで、メモリマトリクスＳＭの各列に対して１
つのスイッチが設けられており、各スイッチは列アドレ
ッシングユニットＳＰＴＲのそれぞれの出力側と接続さ
れている。列アドレッシングユニットＳＰＴＲは列クロ
ック信号ＣＬＫＳにより制御され、そして、記入された
信号フィールドバックはサイクリックなアドレッシング
を示す。スイッチＳＣＨはその都度アドレッシングされ
た列線路を共通のデータ線路と接続する役割を有する。
存在する入力側アンプＡ１によっては外部入力データＤ
１が増幅され、共通のデータ線路ＧＤ上へ導かれ、そし
て、外部データＤＯとして取り出される（現れる）前に
増幅される。行クロック信号ＣＬＫＺ及び列クロック信
号ＣＬＫＳはクロック結合回路ＣＬＫＶにおいて、外部
クロック信号ＣＬＫから形成される。列結合回路ＣＬＫ
Ｗは例えばＦＦ（フリップフロップ）を基礎とする２つ
の分周回路から成る。最も簡単な場合には行クロック信
号及び列クロック信号及び列クロックの双方が外部クロ
ックＣＬＫに等しく、そして、上記結合回路ＣＬＫＶは
図１中破線で示すように外部クロック信号に対する接続
路から成る。
【００１１】図２中にはＺ＝７行及びＳ＝６列並びメモ
リセル１１…７６を有するメモリマトリクスＳＭを簡単
化して示すことでメモリセル７１は開始行Ａとして選定
され、そして、メモリセル１６は終端セルＥを成す。亦
ここで、マトリクス表現指示形態のメモリは公知であ
る。その際その都度ＦＢ＝２の順次連続する列の後ごと
に列入れ替わり、ないし、遷移移行のほかに行入れ替わ
り、ないし、遷移移行も行われる。ここにおいて、第６
列から第１列へ再び戻る入れ替わり、ないし、遷移移行
が行われる。メモリマトリクスＳＭのセルフィールドの
物理的限界内アクセス順序は実線で示してあり、そし
て、セルフィールドの物理的限界を越える移行部は破線
で示す。
リセル１１…７６を有するメモリマトリクスＳＭを簡単
化して示すことでメモリセル７１は開始行Ａとして選定
され、そして、メモリセル１６は終端セルＥを成す。亦
ここで、マトリクス表現指示形態のメモリは公知であ
る。その際その都度ＦＢ＝２の順次連続する列の後ごと
に列入れ替わり、ないし、遷移移行のほかに行入れ替わ
り、ないし、遷移移行も行われる。ここにおいて、第６
列から第１列へ再び戻る入れ替わり、ないし、遷移移行
が行われる。メモリマトリクスＳＭのセルフィールドの
物理的限界内アクセス順序は実線で示してあり、そし
て、セルフィールドの物理的限界を越える移行部は破線
で示す。
【００１２】さらなるもう１つのメモリセルへの各々の
移行部ごとに直ぐ次の（最も近い）行及び列へのみシフ
トするか；又はしないか、換言すれば、行スキップ（ジ
ャンプ）幅ＺＳＷと列スキップ（ジャンプ）幅ＳＳＷと
の双方がここではそれぞれ１である。
移行部ごとに直ぐ次の（最も近い）行及び列へのみシフ
トするか；又はしないか、換言すれば、行スキップ（ジ
ャンプ）幅ＺＳＷと列スキップ（ジャンプ）幅ＳＳＷと
の双方がここではそれぞれ１である。
【００１３】図２に示すアクセス順序によっては１つの
行の最大限すべてのセルが欠陥状態におかれる場合各Ｚ
＊ＦＢ＝１４のセルを有するＳ／ＦＢ＝３の読み取られ
たブロックの各々にて最大限２つの誤ったビットのみが
生じる。ここで第１の読み取られるべきブロックはここ
でセル７１，７２，６３，６４，５５，５６，４１，４
２，３３，２５，２６、１１、１２から成る。
行の最大限すべてのセルが欠陥状態におかれる場合各Ｚ
＊ＦＢ＝１４のセルを有するＳ／ＦＢ＝３の読み取られ
たブロックの各々にて最大限２つの誤ったビットのみが
生じる。ここで第１の読み取られるべきブロックはここ
でセル７１，７２，６３，６４，５５，５６，４１，４
２，３３，２５，２６、１１、１２から成る。
【００１４】ＦＢ＝２のアクセス順序は次のようにして
図１の装置構成により達成可能である、即ち、行選択装
置及び列選択装置としてサイクリックなシフトレジスタ
が使用されクロック（タイミング）比ＣＬＫＺ／ＣＬＫ
Ｓ＝０・５であり、そしてメモリ設計仕様に関して条件
Ｓ ＭＯＤ ＦＢ＝０及びＧＧＴ（Ｚ，Ｓ／ＦＢ）＝１
が維持されるようにするのである。ここにおいて、ＧＧ
Ｔは最大公約数を意味し、ＭＯＤはモジュロ関数を意味
する。
図１の装置構成により達成可能である、即ち、行選択装
置及び列選択装置としてサイクリックなシフトレジスタ
が使用されクロック（タイミング）比ＣＬＫＺ／ＣＬＫ
Ｓ＝０・５であり、そしてメモリ設計仕様に関して条件
Ｓ ＭＯＤ ＦＢ＝０及びＧＧＴ（Ｚ，Ｓ／ＦＢ）＝１
が維持されるようにするのである。ここにおいて、ＧＧ
Ｔは最大公約数を意味し、ＭＯＤはモジュロ関数を意味
する。
【００１５】条件が充足されない場合、行ー及び列選択
装置における付加的切換装置が必要であり、上記選択装
置はそれ自体すべてのメモリ設計仕様に対して簡単には
一般的に仕様化され得ないものの、具体的な個々の場
合、事例に対して容易に開発され得る。
装置における付加的切換装置が必要であり、上記選択装
置はそれ自体すべてのメモリ設計仕様に対して簡単には
一般的に仕様化され得ないものの、具体的な個々の場
合、事例に対して容易に開発され得る。
【００１６】図３には例えばＺ＝４の行及びＳ＝５の列
並びにメモりセル１１…４５を有するメモリマトリクス
ＳＭを簡単化に示してあり、ここで、メモリセル４１は
開始セルＡとして選定され、以て、メモリセル１５は終
端セルＥを形成し、ここでマトリクス表現形態（インジ
ケーション）によりメモリセルが指定ないし指称されて
いる。ここでＦＢ＝１の順次連続する列の後ごとに１つ
の列入れ替わり、ないし、遷移移行のほかに付加的に行
入れ替わり、ないし、遷移移行も行われ、その際第５の
列から第１の列への戻りの移行（入れ替わり、ないし、
遷移移行）が行われる。メモリマトリクスＳＭのセルフ
ィールドの物理的限界内のアクセス順序は実線で示さ
れ、そしてセルのフィールドの物理的限界を越えての入
れ替わり、ないし、遷移移行部は破線で示されている。
並びにメモりセル１１…４５を有するメモリマトリクス
ＳＭを簡単化に示してあり、ここで、メモリセル４１は
開始セルＡとして選定され、以て、メモリセル１５は終
端セルＥを形成し、ここでマトリクス表現形態（インジ
ケーション）によりメモリセルが指定ないし指称されて
いる。ここでＦＢ＝１の順次連続する列の後ごとに１つ
の列入れ替わり、ないし、遷移移行のほかに付加的に行
入れ替わり、ないし、遷移移行も行われ、その際第５の
列から第１の列への戻りの移行（入れ替わり、ないし、
遷移移行）が行われる。メモリマトリクスＳＭのセルフ
ィールドの物理的限界内のアクセス順序は実線で示さ
れ、そしてセルのフィールドの物理的限界を越えての入
れ替わり、ないし、遷移移行部は破線で示されている。
【００１７】さらなるもう１つのメモリセルへの入れ替
わり、ないし、遷移移行部ごとに直ぐ最も近い行及び列
へシフトされる、換言すれば行スキップ（ジャンプ）幅
ＺＳＷと列スキップ（ジャンプ）幅ＳＳＷの双方はここ
ではそれぞれ１である。
わり、ないし、遷移移行部ごとに直ぐ最も近い行及び列
へシフトされる、換言すれば行スキップ（ジャンプ）幅
ＺＳＷと列スキップ（ジャンプ）幅ＳＳＷの双方はここ
ではそれぞれ１である。
【００１８】図３に示すアクセス順序によっては１つの
行の最大限すべてのセルが欠陥状態におかれる場合各Ｚ
＊ＦＢ＝４のセルを有するＳ／ＦＢ＝５の読み取られた
ブロックの各々にて単に最大限２つの誤ったビットのみ
が生じる。ここで第１の読み取られるべきブロックはこ
こでセル４１、３２、２３、１４から成る。
行の最大限すべてのセルが欠陥状態におかれる場合各Ｚ
＊ＦＢ＝４のセルを有するＳ／ＦＢ＝５の読み取られた
ブロックの各々にて単に最大限２つの誤ったビットのみ
が生じる。ここで第１の読み取られるべきブロックはこ
こでセル４１、３２、２３、１４から成る。
【００１９】ＦＢ＝１のアクセス順序は次のようにして
図１の装置構成により達成可能である、即ち、行選択装
置及び列選択装置としてサイクリックなシフトレジスタ
が使用され、且つ、クロック（タイミング）比ＣＬＫＺ
／ＣＬＫＳ＝１であり、そしてメモリ設計仕様に関して
条件ＧＧＴ（Ｚ，Ｓ）＝１が維持されるようにするので
ある。
図１の装置構成により達成可能である、即ち、行選択装
置及び列選択装置としてサイクリックなシフトレジスタ
が使用され、且つ、クロック（タイミング）比ＣＬＫＺ
／ＣＬＫＳ＝１であり、そしてメモリ設計仕様に関して
条件ＧＧＴ（Ｚ，Ｓ）＝１が維持されるようにするので
ある。
【００２０】障害、誤りエラーの場合には屡々、１つの
行及び／又は列内にて集中されるのみならず、隣接行及
び／又は列にまたがって及ぶので、行及び／又は列スキ
ップ（ジャンプ）幅を１とは異なって選定すると場合に
より有利である。
行及び／又は列内にて集中されるのみならず、隣接行及
び／又は列にまたがって及ぶので、行及び／又は列スキ
ップ（ジャンプ）幅を１とは異なって選定すると場合に
より有利である。
【００２１】図４には例えば８つの行及び７つの列を有
するメモリセル１１…８７を備えたメモリマトリクスを
示す。ここで、セル８１は開始セルＡとして選ばれ、も
ってセル３６は終端セルＥを成し、亦メモリセルは通常
のマトリクス表現形態（インジケーション）におけるよ
うに指定子、指称を付されている。この場合において、
行スキップ（ジャンプ）（ギャップ）幅ＺＳＷは３であ
り、列スキップ（ジャンプ）幅ＳＳＷは２である。メモ
リセルはＡから始まり、Ｅで終端して、アクセスの順序
で、グラフを介して相互に連結（接続）されている。こ
こで、物理的周辺を介する入れ替わり、ないし、遷移移
行部は破線で示され、他のすべての入れ替わり、ない
し、遷移移行部は実線で示されている。その際メモりセ
ルは以下の順序でアドレッシングされる。
するメモリセル１１…８７を備えたメモリマトリクスを
示す。ここで、セル８１は開始セルＡとして選ばれ、も
ってセル３６は終端セルＥを成し、亦メモリセルは通常
のマトリクス表現形態（インジケーション）におけるよ
うに指定子、指称を付されている。この場合において、
行スキップ（ジャンプ）（ギャップ）幅ＺＳＷは３であ
り、列スキップ（ジャンプ）幅ＳＳＷは２である。メモ
リセルはＡから始まり、Ｅで終端して、アクセスの順序
で、グラフを介して相互に連結（接続）されている。こ
こで、物理的周辺を介する入れ替わり、ないし、遷移移
行部は破線で示され、他のすべての入れ替わり、ない
し、遷移移行部は実線で示されている。その際メモりセ
ルは以下の順序でアドレッシングされる。
【００２２】 ８１，５３，２５，７７，４２，１４，６６ ３１，８３，５５，２７，７２，４４，１６ ６１，３３，８５，５７，２２，２４，４６ １１，６３，３５，８７，５２，２４，７６ ４１，１３，６５，３７，８２，５４，２６ ７１，４３，１５，６７，３２，８４，５６ ２１，７３，４５，１７，６２，３４，８６ ５１，２３，７５，４７，１２，６４，３６ メモリマトリクスのすべてのメモリセルがＺ＊Ｓのアク
セスでアドレッシングされるようにするため、行ー及び
列選択回路において付加的予防措置を講じなければなら
ず、上記選択回路は最終列又は最終行にその都度達する
と行ー又は列切換と、行ー又は列切換を行うことを要す
るか、又はＦＢ＝１の場合には有利には単にメモリマト
リクスＳＭの行数Ｚ及び列数Ｓ並びに亦行数Ｚ及び列Ｓ
並びに亦、行（ジャンプ）幅ＺＳＷ及び列スキップ（ジ
ャンプ）幅は下記条件が充足されるように設定しさえす
ればよい、即ち、前記の下記の充足条件は次の通りであ
る、即ち、ＧＧＴ（Ｓ，ＳＳＷ）＝１及びＧＧＴ（Ｚ，
Ｓ＊ＺＳＷ）ＭＯＤ Ｚ）＝ＧＧＴ（Ｚ、Ｓ＊ＺＳ
Ｗ）＝１ が充足されるように設定しさえすればよい。ここで、Ｇ
ＧＴ（）は最大公約数を意味し、ＭＯＤはモジュロ演算
を意味する。
セスでアドレッシングされるようにするため、行ー及び
列選択回路において付加的予防措置を講じなければなら
ず、上記選択回路は最終列又は最終行にその都度達する
と行ー又は列切換と、行ー又は列切換を行うことを要す
るか、又はＦＢ＝１の場合には有利には単にメモリマト
リクスＳＭの行数Ｚ及び列数Ｓ並びに亦行数Ｚ及び列Ｓ
並びに亦、行（ジャンプ）幅ＺＳＷ及び列スキップ（ジ
ャンプ）幅は下記条件が充足されるように設定しさえす
ればよい、即ち、前記の下記の充足条件は次の通りであ
る、即ち、ＧＧＴ（Ｓ，ＳＳＷ）＝１及びＧＧＴ（Ｚ，
Ｓ＊ＺＳＷ）ＭＯＤ Ｚ）＝ＧＧＴ（Ｚ、Ｓ＊ＺＳ
Ｗ）＝１ が充足されるように設定しさえすればよい。ここで、Ｇ
ＧＴ（）は最大公約数を意味し、ＭＯＤはモジュロ演算
を意味する。
【００２３】図３の例にて示すメモリマトリクス及びそ
れぞれの入れ替わり、ないし、遷移移行部幅に対して、
次の関係が成り立つ。
れぞれの入れ替わり、ないし、遷移移行部幅に対して、
次の関係が成り立つ。
【００２４】ＧＧＴ（５、１）＝１及びＧＧＴ（４、
（５＊１）ＭＯＤ４）＝１ 図４に示す例に対して、下記条件が充足される。
（５＊１）ＭＯＤ４）＝１ 図４に示す例に対して、下記条件が充足される。
【００２５】ＧＧＴ（７、２）＝１及びＧＧＴ（８、
（７＊３）ＭＯＤ８）＝ＧＧＴ（８（２１，ＭＯＤ
８））＝ＧＧＴ（８、５）＝１ 図４に示す例に対して図５中には８つの行及び行スキッ
プ（ジャンプ）幅 ＺＳＷ＝３に対する行選択装置ＺＰ
ＴＲのブロック回路を示す。上記選択装置はレジスタ段
ＰＺ１…ＰＺ８を有するサイクリックに作動されるシフ
トレジスタの形態である。シフトレジスタＰＺ１…ＰＺ
８は順序に従って行１〜８に対する行線路ＺＬに対応つ
けられている。ＰＺ８＝１及びＰＺ…ＰＺ＝０ないし状
態ＰＺ８＝０及びＰＺ７…ＰＺ１＝１を出発状態（基
礎）として、クロック信号に同期して、セルＰＺ８の内
容がセルＰＺ５内に転送される。それにつづいて、その
都度クロック信号ＣＬＫと同期して、順次記載の順序
で、セルＰＺ２，セルＰＺ７，セルＰＺ４，セルＰＺ
１，セルＰＺ６，セルＰＺ８内へ転送（キャリィ）が行
われる（出発力セルＰＺ８内への転送（キャリィ）が行
われる前に）。当該の転送（キャリィ）は図５中矢印と
して示されている。
（７＊３）ＭＯＤ８）＝ＧＧＴ（８（２１，ＭＯＤ
８））＝ＧＧＴ（８、５）＝１ 図４に示す例に対して図５中には８つの行及び行スキッ
プ（ジャンプ）幅 ＺＳＷ＝３に対する行選択装置ＺＰ
ＴＲのブロック回路を示す。上記選択装置はレジスタ段
ＰＺ１…ＰＺ８を有するサイクリックに作動されるシフ
トレジスタの形態である。シフトレジスタＰＺ１…ＰＺ
８は順序に従って行１〜８に対する行線路ＺＬに対応つ
けられている。ＰＺ８＝１及びＰＺ…ＰＺ＝０ないし状
態ＰＺ８＝０及びＰＺ７…ＰＺ１＝１を出発状態（基
礎）として、クロック信号に同期して、セルＰＺ８の内
容がセルＰＺ５内に転送される。それにつづいて、その
都度クロック信号ＣＬＫと同期して、順次記載の順序
で、セルＰＺ２，セルＰＺ７，セルＰＺ４，セルＰＺ
１，セルＰＺ６，セルＰＺ８内へ転送（キャリィ）が行
われる（出発力セルＰＺ８内への転送（キャリィ）が行
われる前に）。当該の転送（キャリィ）は図５中矢印と
して示されている。
【００２６】図６中にはそれぞれの列線路に地するスイ
ッチを制御する相応の列アドレッシングユニットＳＰＴ
Ｒが示してある。図４におけるように、列アドレッシン
グユニットは例えば７つの列及び列スキップ（ジャン
プ）幅ＳＳＷ＝２に対して設計されている。列アドレッ
シングユニットは７つのサイクリックに作動されるシフ
トレジスタ段ＰＳ１…ＰＳ７を有するシフトレジスタか
ら成る。出発状態ＰＳ１＝１及びＰＳ２…ＰＳ７＝０な
いし出発状態ＰＳ１＝０及びＰＳ２…ＰＳ７＝１から開
始してクロック信号ＣＬＫに依存して、シフトレジスタ
ＰＳ１からＰＳ３への第１の情報転送（キャリィ）が行
われ、次いで、順序通りにソフトレジスタ段ＰＳ５，Ｐ
Ｓ７，ＰＳ２，ＰＳ４及びＰＳ６への転送（キャリィ）
が行われる（シフトレジスタ段ＰＳ１への戻りの転送
（キャリィ）が行われる前に）。レジスタ段ＰＳ１…Ｐ
Ｓ７の出力側は順序に従って、列１…７にに対する列線
路ＳＬに対応つけられている。
ッチを制御する相応の列アドレッシングユニットＳＰＴ
Ｒが示してある。図４におけるように、列アドレッシン
グユニットは例えば７つの列及び列スキップ（ジャン
プ）幅ＳＳＷ＝２に対して設計されている。列アドレッ
シングユニットは７つのサイクリックに作動されるシフ
トレジスタ段ＰＳ１…ＰＳ７を有するシフトレジスタか
ら成る。出発状態ＰＳ１＝１及びＰＳ２…ＰＳ７＝０な
いし出発状態ＰＳ１＝０及びＰＳ２…ＰＳ７＝１から開
始してクロック信号ＣＬＫに依存して、シフトレジスタ
ＰＳ１からＰＳ３への第１の情報転送（キャリィ）が行
われ、次いで、順序通りにソフトレジスタ段ＰＳ５，Ｐ
Ｓ７，ＰＳ２，ＰＳ４及びＰＳ６への転送（キャリィ）
が行われる（シフトレジスタ段ＰＳ１への戻りの転送
（キャリィ）が行われる前に）。レジスタ段ＰＳ１…Ｐ
Ｓ７の出力側は順序に従って、列１…７にに対する列線
路ＳＬに対応つけられている。
【００２７】メモリ装置全体はここで９０°回転されて
もよく、換言すれば行及び列並び行スキップ（ジャン
プ）幅及び列スキップ幅は相互に入れ替わる。
もよく、換言すれば行及び列並び行スキップ（ジャン
プ）幅及び列スキップ幅は相互に入れ替わる。
【００２８】
【発明の効果】本発明によれば、行又は列の障害欠陥、
誤りエラー状態のある場合例えば冗長性（リダンタンシ
イ）のあるコードで良好に補正可能な障害欠陥、誤りエ
ラーしか生じないような高い訂正能力付きの順次アクセ
ス可能なメモリ装置を実現でき、そして、行又は列の障
害欠陥、誤りエラーの状態のもとで、補正可能な個別障
害欠陥、誤りエラー又は少数の順次連続するビットの生
起するような高い訂正能力付きの順次アクセス可能なメ
モリ装置を実現できるという効果が奏される。
誤りエラー状態のある場合例えば冗長性（リダンタンシ
イ）のあるコードで良好に補正可能な障害欠陥、誤りエ
ラーしか生じないような高い訂正能力付きの順次アクセ
ス可能なメモリ装置を実現でき、そして、行又は列の障
害欠陥、誤りエラーの状態のもとで、補正可能な個別障
害欠陥、誤りエラー又は少数の順次連続するビットの生
起するような高い訂正能力付きの順次アクセス可能なメ
モリ装置を実現できるという効果が奏される。
【図１】本発明による高い訂正能力付きの順次アクセス
可能なメモリ装置のブロック接続図である。
可能なメモリ装置のブロック接続図である。
【図２】同一の行中でそれぞれ２つの順次連続するセル
を有するアクセス順序の説明のための概念図である。
を有するアクセス順序の説明のための概念図である。
【図３】各セルが同一の行中で直ぐ連続するセルを有し
ないアクセス順序の説明のための概念図である。
ないアクセス順序の説明のための概念図である。
【図４】同一の行中で順次連続するセルを有さず、且
つ、１より大のスキップ（ジャンプ）幅を有するアクセ
ス順序の説明のための概念図である。
つ、１より大のスキップ（ジャンプ）幅を有するアクセ
ス順序の説明のための概念図である。
【図５】図４のアクセス順序の場合に図１の行選択装置
のブロック接続図である。
のブロック接続図である。
【図６】図４のアクセス順序の場合に図１の列選択装置
のブロック接続図である。
のブロック接続図である。
ＳＭ メモリマトリクス ＺＬ 行線路 ＳＬ 列線路 ＣＬＫＺ 行クロック信号 ＺＰＴＦ 行選択装置 ＳＰＴＲ 列アドレッシングユニット ＺＰＴＲ 行アドレッシングユニット ＣＬＫＶ 列結合回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ローラント テーヴェス ドイツ連邦共和国 プーフハイム ビルケ ンシュトラーセ 15 (72)発明者 ドリス シュミット−ラントズィーデル ドイツ連邦共和国 オットーブルン モー ツァルトシュトラーセ 125ベー
Claims (5)
- 【請求項１】 高い訂正能力付きの順次アクセス可能な
メモリ装置において、 ーメモリマトリクス（ＳＭ）を有し、該メモリマトリク
スのメモリセル（１１…ＺＳ）はＺの行とＳの列にて配
置されており、且つ行線（ＺＬ）及び列線（ＳＬ）に接
続されており、 ークロック結合ユニット（ＣＬＫＶ）を有し、該クロッ
ク結合ユニットは外部クロック信号（ＣＬＫ）から行ク
ロック信号（ＣＬＫＺ）及び列クロック信号を形成する
ものであり、 ー行選択装置（ＺＰＴＲ）を有し、該装置は行線路に接
続されており、かつ各行クロック信号（ＣＬＫＺ）ごと
にサイクリックに行選択において１つの所定の行スキッ
プ（ジャンプ）幅だけシフトするものであり ー列選択装置（ＳＰＴＲ，ＳＣＨ）を有し、該列選択装
置は列線路に接続されており、かつ各列クロック信号
（ＣＬＫＺ）ごとにサイクリックに列選択において１つ
の所定の行スキップ（ジャンプ）幅だけシフトするもの
であり ー前記の行選択装置及び列選択装置は次のように構成さ
れており、即ち、ｎの列の選択のされた後既にその都度
各１つの新たな行が選択され、及び／又はｍの行が選択
された後、その都度１つの新たな列が選択されるように
構成されており、、ここで、ｎはＳより小であり、ｍは
Ｚより小であり、前記の２つの数ｎ及びｍのうち比較的
大の数は１つの記憶語内における、なおコードにより補
正可能なビットの数を表すものであることを特徴とする
高い訂正能力付きの順次アクセス可能なメモリ装置。 - 【請求項２】 行選択装置（ＺＰＴＲ）及び列選択装置
（ＳＰＴＲ，ＳＵＨ）の双方が１つのリンク体に構成さ
れたシフトレジスタ（例えばＰＺ１…ＰＺ８ないしＰＳ
１…ＰＳ７）を有し、前記シフトレジスタにおいては唯
一のロジック１又はロジック０がサイクリックにシフト
され、 ー行クロック信号及び列クロック信号の生成は次のよう
になされるものであり、即ち、行クロックと列クロック
（タイミング）比は１／Ｓより大であり、及び／又はＺ
より小であるように当該の行クロック信号及び列クロッ
ク信号の生成はなされるものであり、 ー行選択装置（ＺＰＴＲ）は行クロック信号（ＣＬＫ
Ｚ）と同期してシフトされ、 ー列選択装置（ＳＰＴＲ）は列クロック信号（ＣＬＫ
Ｓ）と同期してシフトされるように構成されている請求
項１記載の装置。 - 【請求項３】 行クロック信号（ＣＬＫＺ）と列クロッ
ク信号（ＣＬＫＳ）は外部クロック信号（ＣＬＫ）に等
しい請求項２記載の装置。 - 【請求項４】 行選択装置（ＺＰＴＲ）及び列選択装
置（ＳＰＴＲ、ＳＣＨ）は次のように構成されており、
即ち各列入れ替わりないし遷移移行ごとにいつも同時に
行入れ替わりないし遷移移行も行われるように構成され
ており、 ーメモリマトリクス（ＳＭ）の行数Ｚ及び列マトリクス
数Ｓ、行スキップ（ジャンプ）幅ＺＳＷ及び列スキップ
（ジャンプ）幅ＳＳＷは下記の条件を充足するものであ
り、即ち、ＧＨＴ（Ｓ，ＳＳＷ）＝１及びＧＧＴ（Ｚ、
Ｓ＊・ＺＳＷ）ＭＯＤ Ｚ）＝１を充足するものであ
り、ここで、ＧＧＴは最大公約数、ＭＣＤはモジュロ演
算を意味するものである請求項３記載の装置。 - 【請求項５】 個々のシフトレジスタは行線路及び列線
路に次のように対応つけられており、即ち、行及び列選
択において所望の行スキップ（ジャンプ）幅ＺＳＷ及び
所望の列スキップ（ジャンプ）幅ＳＳＷが生ぜしめられ
るように対応つけられている請求項１から４までのうち
１項記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| DE19512791 | 1995-04-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08287699A true JPH08287699A (ja) | 1996-11-01 |
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ID=7758876
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08413396A Expired - Fee Related JP3850484B2 (ja) | 1995-04-05 | 1996-04-05 | 高い訂正能力付きの順次アクセス可能なメモリ装置 |
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| Country | Link |
|---|---|
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| DE (1) | DE59609221D1 (ja) |
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|---|---|---|---|---|
| KR100417450B1 (ko) * | 1995-09-13 | 2004-03-19 | 지멘스 악티엔게젤샤프트 | 연속적으로동작하는디지털메모리의특정라인에대한점프형어드레싱장치 |
| TW399219B (en) * | 1997-09-26 | 2000-07-21 | Siemens Ag | Pointer-circuit with small space requirement, higher speed and smaller power loss |
| WO2004105045A1 (en) * | 2003-05-22 | 2004-12-02 | Koninklijke Philips Electronics N.V. | Test of ram address decoder for resistive open defects |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
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| US4903242A (en) * | 1987-05-06 | 1990-02-20 | Nec Corporation | Serial access memory circuit with improved serial addressing circuit composed of a shift register |
| JP2816512B2 (ja) * | 1992-07-27 | 1998-10-27 | 三菱電機株式会社 | 半導体記憶装置 |
-
1996
- 1996-02-29 TW TW085102428A patent/TW312763B/zh active
- 1996-03-15 AT AT96104260T patent/ATE217987T1/de not_active IP Right Cessation
- 1996-03-15 EP EP96104260A patent/EP0738974B1/de not_active Expired - Lifetime
- 1996-03-15 DE DE59609221T patent/DE59609221D1/de not_active Expired - Fee Related
- 1996-04-02 US US08/626,512 patent/US5751742A/en not_active Expired - Lifetime
- 1996-04-04 KR KR1019960010103A patent/KR100409113B1/ko not_active IP Right Cessation
- 1996-04-05 JP JP08413396A patent/JP3850484B2/ja not_active Expired - Fee Related
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| EP0738974B1 (de) | 2002-05-22 |
| EP0738974A3 (de) | 1999-06-02 |
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