JP2629485B2

JP2629485B2 - 半導体メモリ装置

Info

Publication number: JP2629485B2
Application number: JP3119650A
Authority: JP
Inventors: 一樹大野; 靖陽星野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-01
Filing date: 1991-05-24
Publication date: 1997-07-09
Anticipated expiration: 2012-07-09
Also published as: JPH04228198A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に画像処理等において、ビットシリアルに入力さ
れたデータを一時記憶した後、これをビットシリアルに
読出すように構成され、かつリダンダンシ回路を備えた
半導体メモリ装置に関する。

【０００２】

【従来の技術】画像処理等においては、処理対象のデー
タをＤＲＡＭ等の半導体メモリ装置に一時記憶し、これ
を所定のタイミングで読出して使用する技術が多く用い
られる。

【０００３】このような技術で取扱うデータは、ビット
シリアルでありしかも所定の単位、例えば画面１ライン
ごとに同期させる構成となっているので、使用される半
導体メモリ装置の入力段回路には、順次入力される１ラ
イン分のデータを保持するに必要な段数をもつシフトレ
ジスタが設けられている。

【０００４】またこの半導体メモリ装置から出力される
データは、１ラインずつビットシリアルに出力されるた
め、その出力段回路には、１ライン分のデータを保持す
るに必要な段数をもつデータレジスタ又はシフトレジス
タが設けられている。

【０００５】そして入力段回路のシフトレジスタ（以
下、書込用シフトレジスタという）と出力段回路のデー
タレジスタ（以下、読出用データレジスタという）又は
シフトレジスタ（以下、読出用シフトレジスタという）
との間には、１ライン分のデータを記憶するメモリセル
群を１単位としてこれを複数ライン分備えたメモリセル
アレイが設けられている。各ラインのメモリセル群はワ
ード線によって選択される。

【０００６】次に、この半導体メモリ装置の動作を、出
力段回路がデータレジスタ４で構成されている場合につ
いて説明する。

【０００７】処理対象のデータは、まず書込用シフトレ
ジスタにビットシリアルに順次入力され、１ライン分の
データがこの書込用シフトレジスタの各段に保持される
と、この１ライン分のデータが同時にメモリセルアレイ
に転送される。メモリセルアレイはこの１ライン分のデ
ータをワード線で選択されたメモリセル群に記憶する。
メモリセルアレイに記憶されたデータは、ワード線で選
択された１ライン分が同時に、所定のタイミングで読出
用データレジスタに転送され、この読出用データレジス
タの各段に保持される。この読出用データレジスタの各
段に保持されたデータは、出力制御回路からの制御信号
により、順次ビットシリアルに出力バスに転送され外部
に出力される。

【０００８】出力段回路がシフトレジスタで構成されて
いる場合は、メモリセルアレイからの１ライン分のデー
タが読出用シフトレジスタの各段が転送されて保持さ
れ、この読出用シフトレジスタの最後段から順次ビット
シリアルに出力バスへ出力される。

【０００９】この半導体メモリ装置にあっては、通常、
上述のメモリセルアレイに不良のメモリセルが混在した
場合に、この不良のメモリセルを、別に設けられた正常
なメモリセルに置換えてこのメモリチップを救済するリ
ダンダンシ回路が設けられている。

【００１０】このリダンダンシ回路は、各部回路の段数
は別として上述した回路構成と同様の回路構成となって
いる。すなわち、上述した書込用シフトレジスタ，メモ
リセルアレイ，読出用データレジスタとその出力制御回
路又は読出用シフトレジスタ（以下、正規の書込用シフ
トレジスタ等という）とそれぞれ対応するリダンダンシ
・書込用シフトレジスタ，リダンダンシ・メモリセルア
レイ，リダンダンシ・読出用データレジスタとその出力
制御回路又はリダンダンシ・読出用シフトレジスタを備
えている。従来の半導体メモリ装置のリダンダンシ・回
路の例を図９，図１０に示す。

【００１１】なお、リダンダンシ回路の各部回路の段数
は、正規のメモリセルアレイに発生する不良のメモリセ
ルの数を予測し、メモリチップのサイズや経済性等を勘
案して決定され、図９，図１０では４段となっている。

【００１２】次に、このリダンダンシ回路の動作を、出
力段回路がデータレジスタで構成されている図９の場合
について説明する。

【００１３】まず、処理対象のデータは、正規の書込用
シフトレジスタにビットシリアルに順次入力され、その
各段に保持される。このとき、正規のメモリセルアレイ
に不良のメモリセルが存在すると、この不良のメモリセ
ルに書込まれるデータＤＴＩが同時にリダンダンシ・書
込用シフトレジスタ１にも入力され保持される。１ライ
ン中に複数の不良のメモリセルが存在する場合は、リダ
ンダンシ・書込用シフトレジスタ１は、すでに保持して
いるデータを順次後段側へシフトして新たに入力された
データを最前段に保持する。

【００１４】１ライン分のデータが全て正規の書込用シ
フトレジスタに保持されると、この１ライン分のデータ
が正規のメモリセルアレイへ転送され記憶される。これ
と同期してリダンダンシ・書込用シフトレジスタ１のデ
ータもリダンダンシ・メモリセルアレイ３へ転送され記
憶される。

【００１５】読出し動作時には、まず正規のメモリセル
アレイ及びリダンダンシ・メモリセルアレイ３から１ラ
イン分のデータが同時に正規の読出用データレジスタ及
びリダンダンシ・読出用データレジスタ（５）へ転送さ
れ保持される。そして正規の読出用データレジスタの各
段に保持されているデータは、正規の出力制御回路から
の出力制御信号によって順次出力バスへ転送される。転
送順は最後段から順次前段側へと移って行く。正規の読
出用データレジスタから出力バスへのデータの転送が、
不良のメモリセルと対応する段に来たときは、正規の読
出用データレジスタからのデータの転送を停止し、リダ
ンダンシ・読出用データレジスタ（５）から出力バス７
へデータの転送を行う。このリダンダンシ・読出用デー
タレジスタ（５）からのデータの転送は、リダンダンシ
・出力制御信号発生回路（８）からの出力制御信号ＯＣ
１〜ＯＣ４により、入力順に出力される。こうして、正
規のメモリセルアレイに不良のメモリセルが存在して
も、入力された全てのデータに対し、正常に書込み，記
憶，読出しが行なわれ出力される。

【００１６】不良のメモリセルと対応するデータは、リ
ダンダンシ・書込用シフトレジスタ１の前段側に保持さ
れるので、リダンダンシ・メモリセルアレイ３に転送さ
れ、記憶された後読出されたときも、リダンダンシ・読
出用データレジスタ（５）の前段側に保持される。

【００１７】不良のメモリセルの数はメモリチップによ
り異なり、しかもこれらデータがリダンダンシ回路の各
段を全てうめることはまずないので、読出し動作時、リ
ダンダンシ・読出用データレジスタ（５）から最初に読
出されるデータの段の位置がメモリチップごとに異な
る。このリダンダンシ・読出用データレジスタ（５）か
らデータを読出す段の位置は、リダンダンシ・読出用デ
ータレジスタ（５）の各段をそれぞれ対応して設けられ
たリダンダンシ・出力制御信号発生回路（８）内の複数
のデコーダ８１〜８４の内容によって決定される。従っ
て、メモリチップごとにリダンダンシ・出力制御信号発
生回路（８）内の各デコーダ８１〜８４の内容を変更す
る必要があるが、この変更作業は複雑であり、しかもこ
れらデコーダの内容の変更間違いが発生しやすい。

【００１８】一方、出力段回路がシフトレジスタで構成
されている図１０の場合は、リダンダンシ・メモリセル
アレイ３からのデータは上述の場合と同様にリダンダン
シ・読出用シフトレジスタ９の前段側に保持され、最後
段（９４）から出力される。従って、正規の読出用シフ
トレジスタデータの読出し位置が不良のメモリセルと対
応する位置に来たとき直ちにリダンダンシ・読出用シフ
トレジスタ９のデータが読出される必要があるので、そ
のデータはリダンダンシ・読出用シフトレジスタ９の最
後段（９４）までシフトされていなければならない。１
ライン中の不良のメモリセルの位置は特定できないの
で、このシフト動作は、データの出力開始前に予め行っ
ておく必要がある。すなわち、この場合、デコーダの内
容変更という煩雑な作業はなくなるが、データの出力開
始前にデータのシフトという動作が入り、データの読出
し速度が低下する。

【００１９】

【発明が解決しようとする課題】上述した従来の半導体
メモリ装置は、出力段回路がデータレジスタとその制御
回路で構成されている図９の例では、メモリチップごと
にリダンダンシ・出力制御信号発生回路（８）内のデコ
ーダ８１〜８４の内容を変更するという複雑な切換作業
が必要となるので、その切換作業において作業ミスが発
生しやすいという欠点があり、また、出力段回路がシフ
トレジスタで構成されている図１０の例では、複雑な切
換作業はなくなるが、データの読出し速度が低下すると
いう欠点があった。また、これらの例は、不良のメモリ
セルが１つのラインにのみ発生した場合、又は複数のラ
インに発生しているが各ラインの不良のメモリセルの数
が等しい場合について適用可能である。しかし複数のラ
インに不良のメモリセルが存在ししかもその数が異なる
場合には、出力段回路がデータレジスタの例では、出力
制御回路のデコーダの数が増加する上、これらの内容を
変える必要があるので間違いは更に増加する。また、出
力段回路がシフトレジスタの例では、前述のデータの読
出し速度の低下に加え、データの出力開始前に予めデー
タをシフトする段数をラインごとに切換える必要があ
り、このシフト用の信号を発生する回路が複雑になる。

【００２０】本発明の第１の目的は、不良メモリセルに
対応したリダンダンシ回路の修正を単純化することがで
きる半導体メモリ装置を提供することである。

【００２１】本発明の第２の目的は、データの読出し速
度を速くすることができるリダンダンシ回路付きの半導
体メモリ装置を提供することである。

【００２２】本発明の第３の目的は、正規のメモリセル
アレイの複数の行に異なる数の不良のメモリセルが存在
する場合でも、これら不良のメモリセルに対応したリダ
ンダンシ回路の修正を容易に行うことができる半導体メ
モリ装置を提供することである。

【００２３】

【課題を解決するための手段】本発明の半導体メモリ装
置は、そのリダンダンシ回路に、複数のメモリセル列を
備えたリダンダンシ・メモリセルアレイが設けられ、こ
のリダンダンシ・メモリセルアレイの入力側（書込側）
には、入力端に供給されたデータを順次取込み後段側へ
シフトする、メモリセル列と同数の段数をもつリダンダ
ンシ・書込用シフトレジスタと、このリダンダンシ・書
込用シフトレジスタの各段からのデータをリダンダンシ
・メモリセルアレイの対応するメモリセル列へ転送する
書込用データ転送回路が設けられている。リダンダンシ
・メモリセルアレイの出力側には、このリダンダンシ・
メモリセルアレイの各メモリセル列からのデータをそれ
ぞれ対応する段に取込み順次ビットシリアルに出力する
リダンダンシ・データ出力回路と、リダンダンシ・メモ
リセルアレイからのデータをリダンダンシ・データ出力
回路へ転送する読出用データ転送回路とが設けられてい
る。そして、リダンダンシ・書込用シフトレジスタとリ
ダンダンシ・メモリセルアレイとの間、又はリダンダン
シ・メモリセルアレイとリダンダンシ・データ出力回路
との間に、リダンダンシ・書込用シフトレジスタの各段
からのデータがリダンダンシ・データ出力回路の各段に
伝達されるまでの径路を径路切換信号により切換えて、
これらデータが転送されるリダンダンシ・データ出力回
路の段の位置を切換えるデータ転送径路変更手段が設け
られている。また、径路切換信号発生回路が設けられて
いる。

【００２４】好ましくは、リダンダンシ・データ出力回
路が、リダンダンシ・メモリセルアレイの各メモリセル
列からのデータをそれぞれ対応する各段に同時に取込
み、順次シフトしてビットシリアルに出力するリダンダ
ンシ・読出用シフトレジスタで構成される。好ましく
は、リダンダンシ・データ出力回路が、リダンダンシ・
メモリセルアレイの各メモリセル列からのデータをそれ
ぞれ対応するレジスタに取込み保持する読出用データレ
ジスタと、出力バスと、出力制御信号に従って読出用デ
ータレジスタの各レジスタのデータを順次出力バスへ転
送するデータ転送回路と、出力信号を発生する出力制御
信号発生回路とを含んで構成される。

【００２５】好ましくは、データ転送径路変更手段は、
各入力端及び各出力端に一方の端から順次増加するｊ
（１からＮまでの整数）なる番号を付し、径路切換信号
にｋ（１からＮまでの整数でかつｋ≧ｊ）なる番号を付
したとき、ｊ番の入力端と〔ｊ＋（Ｎ−ｋ）〕番の出力
端との間に、ｋ番の径路切換信号がアクティブレベルの
ときオンとなるスイッチ素子を設けた回路であり、径路
切換信号発生回路は、リダンダンシ・書込用シフトレジ
スタに入力されるデータの数がｋであるときｋ番の径路
切換信号をアクティブレベルとする回路である。

【００２６】好ましくは、径路切換信号発生回路は、各
径路切換信号とそれぞれ対応するヒューズ素子を備えこ
れらヒューズ素子を切断して対応する径路切換信号をア
クセスレベルにする回路である。

【００２７】好ましくは、データ転送径路変更手段の第
１の入力端と第１の出力端とが導電体で接続される。

【００２８】好ましくは、リダンダンシ・書込用シフト
レジスタとリダンダンシ・メモリセルアレイとの間、又
はリダンダンシ・メモリセルアレイとリダンダンシ・デ
ータ出力回路との間はデータ転送径路変更手段のみで構
成され、径路切換信号発生回路は、書込データ転送信号
又は読出しデータ転送信号がアクティブレベルのときの
みアクティブレベルの径路切換信号を発生する回路であ
る。

【００２９】好ましくは、径路切換信号発生回路とデー
タ転送径路変更手段との間に、リダンダンシ・メモリセ
ルアレイのメモリセルを選択するワード線により、径路
切換信号発生回路からの複数の径路切換信号のうちの１
つを選択してデータ転送径路変更手段へ供給する径路切
換信号選択回路が設けられる。データ転送径路変更手段
を、リダンダンシ・データ転送回路内の出力制御信号発
生回路と出力データ転送回路との間に設けて、出力制御
信号の径路を切換信号により切換えて出力データ転送回
路へ供給するようにしてもよい。

【００３０】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００３１】まず図１を参照して本発明の第１の実施例
による半導体メモリ装置のリダンダンシ回路について説
明する。

【００３２】リダンダンシ・書込用シフトレジスタ１
は、レジスタ１１〜１４を備えた４段構成となってお
り、正規の書込用データレジスタの不良のメモリセルと
対応する段にデータを入力するタイミングになったと
き、入力端にそのデータＤＴＩを受け、このデータＤＴ
Ｉと同期して入力される書込クロック信号ＷＣＫに従っ
てこのデータＤＴＩを最前段のレジスタ１１に取込み保
持する。すでにデータが取込まれているときは、その段
のデータを後段側へシフトした後前段側（最前段の場合
は入力端）のデータを取込み保持する。保持されたデー
タは各段のレジスタ１１〜１４の出力端から出力され
る。

【００３３】書込用データ転送回路２は、書込データ転
送信号ＷＤＴがアクティブレベルになると導通するトラ
ンジスタＱ２１〜Ｑ２４によって、リダンダンシ・書込
用シフトレジスタ１の各レジスタ１１〜１４の出力端か
らのデータをそれぞれリダンダンシ・メモリセルアレイ
３の対応するメモリセル列３１〜３４へ同時に転送す
る。

【００３４】リダンダンシ・メモリセルアレイ３は、正
規のメモリセルアレイ（図示せず）と共通のｎ本のワー
ド線ＷＬ１〜ＷＬｎによってそれぞれ行が選択されるメ
モリセルを配列したｎ行４列のメモリセルである。この
リダンダンシ・メモリセルアレイ３の各列３１〜３４に
は各行につき１個、合計ｎ個のリダンダンシ・メモリセ
ルが含まれている。ワード線ＷＬ１〜ＷＬｎのうちの１
本により選択された各メモリセル列３１〜３４のメモリ
セルに、リダンダンシ・書込用シフトレジスタ１の対応
する出力端からのデータをそれぞれ書込み記憶する。読
出しの際には、ワード線ＷＬ１〜ＷＬｎのうちの１本に
より選択された各メモリセル列３１〜３４のメモリセル
に記憶されている合計４ビットのデータが読出される。
読み出されたデータは後に述べる本発明による転送径路
変更回路２００に入力される。転送径路変更回路２００
から出力された４ビットのデータは読出用データ転送回
路４に入力される。この読出用データ転送回路４は、読
出データ転送信号ＲＤＴがアクティブレベルになると導
通するトランジスタＱ４１〜Ｑ４４によって、入力され
たデータをそれぞれリダンダンシ・データ出力回路の読
出用データレジスタ５の対応する段へ転送する。リダン
ダンシ・データ出力回路は、読出用データレジスタ５，
出力データ転送回路６，出力バス７，出力制御信号発生
回路８で構成される。読出用データレジスタ５は、レジ
スタ５１〜５４を備えた４段構成となっており、読出用
データ転送回路４のトランジスタＱ４１〜Ｑ４４からの
データをそれぞれ対応するレジスタ５１〜５４に取込み
保持する。出力データ転送回路６は、対応する出力制御
信号ＯＣ１〜ＯＣ４がアクティブレベルのときそれぞれ
導通するトランジスタＱ６１〜Ｑ６４を備え、出力制御
信号ＯＣ１〜ＯＣ４に従って読出用データレジスタ５の
各レジスタに保持されているデータを順次出力バス７へ
転送し、出力データＤＴＯとして出力する。出力制御信
号発生回路８は、デコーダ８１〜８４を備え、正規のメ
モリセルアレイの不良のメモリセルの読出しタイミング
に同期した読出クロック信号ＲＣＫに従って順次アクテ
ィブレベルとなる出力制御信号ＯＣ１〜ＯＣ４を出力す
る。

【００３５】本実施例においては、リダンダンシ・メモ
リセルアレイ３と読出用データ転送回路４との間に、リ
ダンダンシ・メモリセルアレイ３の各メモリセル列３１
〜３４からのデータが読出用データ転送回路４の各トラ
ンジスタＱ４１〜Ｑ４４に伝達されるまでの径路を、径
路切換信号ＲＣ１〜ＲＣ４により切換えるデータ転送径
路変更回路２００を設け、径路切換信号ＲＣ１〜ＲＣ４
を発生する径路切換信号発生回路１００を設けた構成と
なっている。

【００３６】データ転送径路変更回路２００は、その４
入力端と４出力端との間にスイッチングトランジスタＱ
１〜Ｑ１０のソース・ドレイン路が接続された構成を有
している。これら４入力端及び４出力端に、リダンダン
シ・メモリセルアレイ３のメモリセル列３１及び読出用
データ転送回路４のトランジスタＱ４１と対応する入力
端及び出力端から順次増加するｊ（ｊは１からＮ＝４ま
での整数）なる番号を付し、径路切換信号にｋ（ｋは１
からＮ＝４までの整数でかつｋ≧ｊ）なる番号を付して
ＲＣｋとしたとき、スイッチ素子のトランジスタＱ１〜
Ｑ１０はｊ番の入力端（ｊ＝１，２，３，４）と〔ｊ＋
（４−ｋ）〕番の出力端（ｋ＝１，２，３，４）との間
に接続され、径路切換信号ＲＣｋがアクティブレベルの
ときオンとなる。すなわち、ｊ＝１（１番）の入力端と
ｊ＝１（１番）の出力端との間にはｋ＝４の径路切換信
号ＲＣ４によりオン，オフするトランジスタＱ７が、ｊ
＝１の入力端とｊ＝２の出力端との間にはｋ＝３の径路
切換信号ＲＣ３によりオン，オフするトランジスタＱ４
が、ｊ＝１の入力端とｊ＝３の出力端との間にはｋ＝２
の径路切換信号ＲＣ２によりオン，オフするトランジス
タＱ２が、ｊ＝１の入力端とｊ＝４の出力端との間には
ｋ＝１の径路切換信号ＲＣ１によりオン，オフするトラ
ンジスタＱ１がそれぞれ接続される。ｊ＝２の入力端と
ｊ＝２の出力端との間にはｋ＝４の径路切換信号ＲＣ４
によりオン，オフするトランジスタＱ８が、ｊ＝２の入
力端とｊ＝３の出力端との間にはｋ＝３の径路切換信号
ＲＣ３によりオン，オフするトランジスタＱ５が、ｊ＝
２の入力端とｊ＝４の出力端ての間にはｋ＝２の径路切
換信号ＲＣ２によりオン，オフするトランジスタＱ３が
それぞれ接続される。ｊ＝２の入力端とｊ＝１の出力端
の間にはトランジスタ４は接続されない。ｊ＝３の入力
端とｊ＝３の出力端との間にはｋ＝４の径路切換信号Ｒ
Ｃ４によりオン，オフするトランジスタＱ９が、ｊ＝３
の入力端とｊ＝４の出力端との間にはｋ＝３の径路切換
信号ＲＣ３によりオン，オフするトランジスタＱ６が接
続される。ｊ＝４の入力端とｊ＝４の出力端との間には
ｋ＝４の径路切換信号ＲＣ４によりオン，オフするトラ
ンジスタＱ１０がそれぞれ接続されている。ｊ＝３，ｊ
＝４の入力端とｊ＜３，ｊ＜４の出力端との間にはトラ
ンジスタが接続されない。

【００３７】径路切換信号発生回路１００は、一端にそ
れぞれ電源電圧Ｖｃｃが印加された抵抗Ｒ１〜Ｒ４と、
一端をそれぞれ対応する抵抗Ｒ１〜Ｒ４の他端に接続し
他端を共に接地電位点と接続するヒューズ素子Ｆ１〜Ｆ
４とを含んで構成され、これら抵抗及びヒューズ素子の
各接続点から径路切換信号ＲＣ１〜ＲＣ４を発生する構
成となっている。

【００３８】次に、この半導体メモリ装置の正規のメモ
リセルアレイ（図示せず）の１つのワードライン（行）
に２つの不良のメモリセル（図示せず）が存在するとき
の、このリダンダンシ回路の動作について説明する。

【００３９】まず書込み動作時には、正規のメモリセル
アレイの最初の不良のメモリセルと対応する正規の書込
用シフトレジスタ（図示せず）の段にデータを入力する
タイミングになると、リダンダンシ・書込用シフトレジ
スタ１に最初の書込み用のデータＤＴＩ（ＤＴＩ−１と
する）と書込クロック信号ＷＣＫとが入力され、最初の
書込み用のデータＤＴＩ−１が最前段のレジスタ１１に
取込まれ保持される。

【００４０】次に、２番目の不良のメモリセルと対応す
る正規の書込用シフトレジスタの段へのデータの入力タ
イミングになると、リダンダンシ・書込用シフトレジス
タ１に２番目の書込み用のデータＤＴＩ（ＤＴＩ−２と
する）と書込クロック信号ＷＣＫとが入力される。この
とき、最初のデータＤＴＩ−１は２段目のレジスタ１２
にシフトされて保持され、最前段のレジスタ１１に２番
目のデータＤＴＩ−２が取込まれ保持される。

【００４１】正規の書込用シフトレジスタに１ライン分
のデータが保持されると、書込データ転送信号ＷＤＴが
アクティブレベルになり、レジスタ１１，１２のデータ
ＤＴＩ−２，ＤＴＩ−１がメモリセル列３１，３２に転
送され、ワード線ＷＬ１〜ＷＬｎの１本で選択された行
のメモリセルに記憶される。

【００４２】読出し動作時には、例えば前述のデータＤ
ＴＩ−１，ＤＴＩ−２が読出されるものとすると、書込
み動作時と同一のワード線によりメモリセル列３１，３
２のメモリセルが選択され、これらメモリセルに記憶さ
れているデータＤＴＩ−２，ＤＴＩ−１が読出される。

【００４３】本例の場合のように、正規のメモリセルア
レイの１つの行に２つの不良のメモリセルが存在するこ
とがメモリ装置造後の検査で判明したときは、外部から
の公知の操作でメモリ装置内のヒューズ素子Ｆ２を切断
する。すると径路切換信号ＲＣ２によりトランジスタＱ
２，Ｑ３が導通し、リダンダンシ・メモリセルアレイ３
のメモリセル列３２のデータが読出用データレジスタ５
の最終段のレジスタ５４に、メモリセル列３１のデータ
がレジスタ５３にそれぞれ転送される。

【００４４】なお、正規のメモリセルアレイの１つの行
に１つの不良のメモリセルが存在する場合には、径路切
換信号発生回路１００のヒューズ素子Ｆ１を切断する。
すると径路切換信号ＲＣ１は電源電圧Ｖｃｃレベルとな
り、トランジスタＱ１が導通（オン）してリダンダンシ
・メモリセルアレイ３のメモリセル列３１のデータが読
出用データ転送回路４のトランジスタＱ４４を介して読
出用データレジスタ５の最後段のレジスタ５４に転送さ
れるようになる。他の径路切換信号ＲＣ２〜ＲＣ４はヒ
ューズ素子Ｆ２〜Ｆ４により接地されているので接地電
位レベルであり、従ってトランジスタＱ２〜Ｑ１０は非
導通（オフ）のままである。同様にして、１つの行中に
３つの不良のメモリセルが存在する場合は、ヒューズ素
子Ｆ３を切断することにより、メモリセル列３３のデー
タがレジスタ５４に、メモリセル列３２のデータがレジ
スタ５３に、メモリセル列３１のデータがレジスタ５２
にそれぞれ転送される。また４つの不良のメモリセルが
存在する場合は、ヒューズ素子Ｆ４を切断することによ
り、メモリセル列３４のデータがレジスタ５４に、メモ
リセル列３３のデータがレジスタ５３に、メモリセル列
３２のデータがレジスタ５２に、メモリセル列３１のデ
ータがレジスタ５１にそれぞれ転送される。

【００４５】すなわち、１番最初に読出されるデータが
常に読出用データレジスタ５の最後段のレジスタ５４に
転送され保持され、以下読出し順に順次前段側へと配置
される。従って、出力制御信号発生回路８は、常に出力
制御信号ＯＣ４からＯＣ３，ＯＣ２，ＯＣ１と順次アク
ティブレベルとなるようにデコーダ８４，８３，８２，
８１を設定すればよい。すなわち、不良のメモリセルの
数に応じてデコーダ８１〜８４の内容を切換えるという
煩雑な作業がなくなる。しかも不良のメモリセルの数に
応じて行う切換作業は、この数と対応した番号のヒュー
ズ素子を切断するという極めて単純な作業で済むので、
切換作業における作業ミスを回避することができる。

【００４６】上記のように、出力制御信号発生回路８
は、データＤＴＩ−１を読出すタイミング、すなわち、
正規のメモリセルアレイの最初の不良のメモリセルのデ
ータを読出すタイミングになると、読出クロック信号Ｒ
ＣＫに従ってデコーダ８４からアクティブレベルの出力
制御信号ＯＣ４を発生し、この出力制御信号ＯＣ４によ
り出力データ転送回路６のトランジスタＱ６４が導通し
読出用データレジスタ５のレジスタ５４に保持されてい
るデータＤＴＩ−１が出力バス７に転送され出力データ
ＤＴＯとして出力される。

【００４７】データＤＴＩ−２を読出すタイミングにな
ると、同様にしてデコーダ８３からアクティブレベルの
出力制御信号ＯＣ３が出力されてトランジスタＱ６３が
導通し、レジスタ５３に保持されているデータＤＴＩ−
２が出力バス７に転送される。

【００４８】図２は本発明の第２の実施例のリダンダン
シ回路の回路図である。この第２の実施例が図１に示さ
れた第１の実施例と相違する点は、データ転送径路変更
回路２００のｊ＝１の入力端とｊ＝１の出力端とを導電
体で直結し、トランジスタＱ７を不要にした点にある。

【００４９】この第２の実施例においては、リダンダン
シ・メモリセルアレイ３のメモリセル列３１のデータが
常に読出用データレジスタ５のレジスタ５１に転送され
る。従って、不良のメモリセルの数が１つの場合には、
メモリセル列３１のデータがレジスタ５４とレジスタ５
１とに転送され保持される。しかしながら、読出クロッ
ク信号ＲＣＫによって読出されるデータは１個だけであ
るので、レジスタ５４に保持されたデータのみが読出さ
れ、レジスタ５１に保持されているデータは読出されな
い。同様に、不良のメモリセルの数が２つの場合はレジ
スタ５４，５３に保持されたデータのみが読出され、３
つの場合はレジスタ５４，５３，５２に保持されたデー
タのみが読出され、共にレジスタ５１に保持されている
データは読出されない。また、不良のメモリセルの数が
４つの場合にはメモリセル列３１，３２，３３，３４の
それぞれのデータが対応するレジスタ５１，５２，５
３，５４に転送され、これら４つのデータがレジスタ５
４からレジスタ５１まで順次出力される。このように、
この第２の実施例は、データ転送径路変更回路２００ａ
のｊ＝１の入力端とｊ＝１の出力端とが導電体で直結さ
れているために、不良のメモリセルの数が１〜３の場
合、余分なデータがレジスタ５１にも転送，保持され
る、という点を除き、動作上第１の実施例と同様であ
る。また効果上は、第１の実施例と同様の効果を有する
ほか、トランジスタの数が１個少なくなるという利点が
ある。

【００５０】図３は本発明の第３の実施例のリダンダン
シ回路の回路図である。

【００５１】この第３の実施例が図１に示された第１の
実施例と相違する点は、径路切換信号発生回路１００ａ
の各抵抗Ｒ１ｔｏＲ４の一端に、電源電圧Ｖｃｃに代え
て読出データ転送信号ＲＤＴを印加して径路切換信号Ｒ
Ｃ１〜ＲＣ４のアクティブレベルになるタイミングを読
出データ転送信号ＲＤＴにより制御することにより、デ
ータ転送径路変更回路２００に読出用データ転送回路５
の機能を持たせ、読出用データ転送回路（図１の４）を
なくした点にある。

【００５２】例えば、不良のメモリセルの数が１つの場
合、ヒューズ素子Ｆ１が切断される。ここで、第１の実
施例においては、径路切換信号ＲＣ１が常時電源電圧Ｖ
ｃｃレベルとなるためトランジスタＱ１は常時導通状態
となっている。そして読出データ転送信号ＲＤＴがアク
ティブレベルとなったときメモリセル列３１のデータト
ランジスタＱ１，Ｑ４４を介してレジスタ５４に転送さ
れる。これに対し第３の実施例では、読出データ転送信
号ＲＤＴがアクティブレベルとなったとき径路切換信号
ＲＣ１がアクティブレベル（電源電圧Ｖｃｃレベル）と
なり、このときトランジスタＱ１が導通状態となり、メ
モリセル列３１のデータがトランジスタＱ１を介してレ
ジスタ５４に転送される。

【００５３】この第３の実施例においては、第１の実施
例と同様の効果を有するほか、トランジスタの数が４個
少なくなるという利点がある。

【００５４】図４は本発明の第４の実施例のリダンダン
シ回路の回路図である。

【００５５】この第４の実施例は、データ転送径路変更
回路２００をリダンダンシ・書込用シフトレジスタ１と
リダンダンシ・メモリセルアレイ３との間に設けたもの
で、基本的な動作及び効果は第１の実施例と同様である
ので詳しい説明は省略する。

【００５６】なお、データ転送径路変更回路２００をリ
ダンダンシ・書込用シフトレジスタ１とリダンダンシ・
メモリセルアレイ３との間に設けた場合にも、第２実施
例と同様にデータ転送径路変更回路２００のｊ＝１の入
力端とｊ＝１の出力端とを導電体で直結することができ
るし、また、第３の実施例と同様にデータ転送径路変更
回路２００に書込用データ転送回路２の機能を持たせる
ことができる。

【００５７】図５は本発明の第５の実施例のリダンダン
シ回路の回路図である。

【００５８】第５の実施例のリダンダンシ回路は、その
出力段回路がリダンダンシ・読出用シフトレジスタ９に
より構成されている。出力段回路以外は図１と同様の構
成であるので、この出力段回路を中心に説明する。

【００５９】リダンダンシ・読出用シフトレジスタ９
は、レジスタ９１〜９４を備えた４段構成となってお
り、読出データ転送信号ＲＤＴがアクティブレベルにな
ると読出用データ転送回路４により転送されたリダンダ
ンシ・メモリセルアレイ３の各メモリセル列３１〜３４
からのデータをデータ転送径路変更回路２００を介して
それぞれ対応するレジスタ９１〜９４に取込み保持す
る。そして読出クロック信号ＲＣＫがアクティブレベル
になるごとに、これらレジスタ９１〜９４に保持してい
るデータを順次後段側へシフトし、最後段のレジスタ９
４の出力端から順次ビットシリアルに出力データＤＴＯ
として出力する構成となっている。この第５の実施例に
おいても、リダンダンシ・読出用シフトレジスタ９の最
後段のレジスタ９４に最初に出力されるデータが転送さ
れ保持される。以下出力順に、入力されたデータの数に
応じて、レジスタ９３，９２，９１にデータが転送され
保持される。

【００６０】正規のメモリセルアレイからのデータの出
力が開始され、不良のメモリセルと対応するデータを出
力するタイミングになると読出クロック信号ＲＣＫがア
クティブレベルになり、リダンダンシ・読出用シフトレ
ジスタ９の最後段のレジスタ９４からこのレジスタ９４
に保持されていたデータが出力される。このレジスタ９
４のデータが出力されると同時にレジスタ９３，９２，
９１に保持されていたデータが順次後段側へシフトしレ
ジスタ９４には２番目に出するデータが保持される。こ
うしてレジスタ９４から順次ビットシリアルにデータＤ
ＴＯが出力される。

【００６１】この第５の実施例においては、データを入
出力する前に径路切換信号発生回路１００の所定のヒュ
ーズ素子が切断され、データ転送径路変更回路２００に
よってリダンダンシ・メモリセルアレイ３からリダンダ
ンシ・読出用シフトレジスタ９までのデータの転送径路
が決定され、最初に出力されるデータがレジスタ９４
に、以下出力順にレジスタ９３，９２，９１に保持され
る。

【００６２】従って、リダンダンシ回路に入力されるデ
ータの数（正規のメモリセルアレイの１つの行中の不良
のメモリセルの数）が、各部の段数より小さい場合で
も、従来例で行っていたようなデータを外部へ出力する
前にリダンダンシ・読出用シフトレジスタ９のデータを
予め最後段のレジスタ９４までシフトさせておく、とい
う動作がなくなり、外部へのデータの読出し速度を早く
することができる。この第５の実施例は、リダンダンシ
・データ出力回路がリダンダンシ・読出用シフトレジス
タ９で構成された場合の例であるが、この場合にも、図
２及び図３に示されたものを同様の各実施態様、並びに
データ転送径路変更回路２００，２００ａをリダンダン
シ・書込用シフトレジスタ１とリダンダンシ・メモリセ
ルアレイ３との間に設けた図４と同様の各実施態様があ
ることは言うまでもない。

【００６３】次に、本発明の第６の実施例のリダンダン
シ回路について図６を参照して説明する。

【００６４】図６を参照すると、このリダンダンシ回路
は、図１に示されたリダンダンシ回路の出力制御信号発
生回路８と出力データ転送回路６との間に、出力制御信
号発生回路８からの出力制御信号ＯＣ１〜ＯＣ４の伝達
径路を径路切換信号ＲＣ１〜ＲＣ４により切換えて出力
データ転送回路６の各トランジスタＱ６１〜Ｑ６４に供
給する出力制御信号径路変更回路４００を設け、径路切
換信号ＲＣ１〜ＲＣ４を発生する径路切換信号発生回路
３００を設けた構成となっている。その代り、リダンダ
ンシ・メモリセルアレイ３と読出用データ転送回路４と
の間にはデータ転送径路変更回路は設けず、直接接続し
ている。出力制御信号径路変更回路４００は、入力端と
出力端とが入換っているほかは第１の実施例のデータ転
送径路変更回路２００と全く同一の回路となっている。
また径路切換信号変更回路３００も径路切換信号発生回
路１００と全く同一の回路となっている。出力制御信号
発生回路８は、常に出力制御信号ＯＣ４からＯＣ３，Ｏ
Ｃ２，ＯＣ１の順に順次アクティブレベルとなるよう
に、デコーダ８４，８３，８２，８１の内容が固定され
ている。正規のメモリセルアレイの１行の不良のメモリ
セルの数に応じてヒューズ素子Ｆ１〜Ｆ４を切断し、出
力制御信号ＯＣ１〜Ｃ４の径路を設定する方法は第１の
実施例等と同様である。

【００６５】第１の実施例がリダンダンシ・書込用シフ
トレジスタ１からリダンダンシ・データ出力回路までの
データの転送径路を変更しているのに対し、この実施例
は、データの転送径路は従来のままとし、リダンダンシ
・データ出力回路が読出用データレジスタ５等で構成さ
れている場合に、出力データ転送回路６の最初にオンと
なるトランジスタに供給される出力制御信号がＯＣ４と
なるように出力制御信号ＯＣ１〜ＯＣ４の径路を切換え
ている。

【００６６】この際、出力制御信号発生回路８の各デコ
ーダ８１〜８４の内容は固定しておき、出力制御信号Ｏ
Ｃ１〜ＯＣ４の径路を、ヒューズ素子を切断するという
極めて単純な作業で切換えるので、この切換作業での作
業ミスをなくすことができる。

【００６７】図１〜図６に示された各実施例は、正規の
メモリセルアレイに１つの行にのみ不良のメモリセルが
存在する場合、及び複数行に不良のメモリセルが存在し
ていてもその各行の不良のメモリセルの数が等しい場合
にはこのまま適用できる。しかし複数行に異なる数の不
良のメモリセルが存在する場合には、このままこれを適
用するのは困難となる。また、従来例においてもこの場
合の切換回路が複雑であった。そこでこれら問題を解決
するために考えられたものが、図７に示された第７の実
施例と図８に示された第８の実施例である。

【００６８】図７を参照すると、本発明の第７の実施例
のリダンダンシ回路は、径路切換信号発生回路１００と
データ転送径路変更回路２００との間に、ワード線ＷＬ
１〜ＷＬｎが選択レベルのとき径路切換信号ＲＣ１〜Ｒ
Ｃ４のうちの１つを選択してデータ転送径路変更回路２
００へ供給する径路切換信号選択回路５００を設けた構
成となっている。

【００６９】径路切換信号選択回路５００は、径路切換
信号ＲＣ１〜ＲＣ４をそれぞれデータ転送径路変更回路
２００の対応するトランジスタへ伝達制御するプラグラ
マブルスイッチ素子を備えており、これらスイッチ素子
をワード線ＷＬ１〜ＷＬｎのレベルでオン，オフ制御す
る構成となっている。

【００７０】例えば、ワード線ＷＬｊと対応する行に１
つの不良のメモリセルが存在し、ワード線ＷＬｋと対応
する行には３つの不良のメモリセルが存在する場合に
は、ワード線ＷＬｊのアクティブレベルにより径路切換
信号ＲＣ１をトランジスタＱ１へ伝達制御するスイッチ
素子がオンになるようにプログラムし、ワード線ＷＬｋ
のアクティブレベルにより径路切換信号ＲＣ３をトラン
ジスタＱ４〜Ｑ６へ伝達制御するスイッチ素子がオンに
なるようにプログラムする。

【００７１】また、図８を参照すると、本発明の第８の
実施例のリダンダンシ回路は、図６のリダンダンシ回路
の径路切換信号発生回路３００と出力制御信号径路変更
回路４００との間に、ワード線ＷＬ１〜ＷＬｎのレベル
に応じて径路切換信号ＲＣ１〜ＲＣ４のうちの１つを選
択して出力制御信号径路変更回路４００へ供給する径路
切換信号選択回路５００を設けた構成となっている。こ
の径路切換信号選択回路５００は図７のものと同一であ
る。

【００７２】このように、径路切換信号発生回路１００
とデータ転送径路変更回路２００との間、径路切換信号
発生回路３００と出力制御信号径路変更回路４００との
間にそれぞれ簡単な回路構成の径路切換信号選択回路５
００を設けることにより、複数の行に異なる数の不良の
メモリセルが存在する場合でも容易に適用できる。

【００７３】これら実施例において、径路切換信号発生
回路１００，３００を抵抗Ｒ１〜Ｒ４及びヒューズ素子
Ｆ１〜Ｆ４から成る構成としたが、データ転送径路変更
回路２００，２００ａ及び出力制御信号径路変更回路４
００のアクティブレベルのとき対応するトランジスタＱ
１〜Ｑ１０を導通させる径路切換信号ＲＣ１〜ＲＣ４を
発生する回路であれば、上述した回路構成に限定される
ものではない。

【００７４】

【発明の効果】以上説明したように本発明は、リダンダ
ンシ・書込用シフトレジスタの各段からのデータがリダ
ンダンシ・データ出力回路の各段に転送されるまでの径
路、又は出力制御信号の径路を径路切換信号により変更
する手段と径路切換信号発生回路とを設けた構成とする
ことにより、入力されるデータの数に対する切換作業
が、この数と対応したヒューズ素子の切断等という極め
て単純な作業だけで済むので、リダンダンシ・データ出
力回路がデータレジスタで構成されている場合にはその
切換作業時の作業ミスがなくなり、また、シフトレジス
タで構成されている場合には、シフトレジスタの最後段
に最初に読出すデータが保持されるので、読出し開始前
に予めデータをシフトするという動作がなくなり、読出
し速度が速くなるという効果がある。

【００７５】また、複数のラインに異なる数の不良のメ
モリセルが存在する場合でも、不良のメモリセルが存在
するワード線により複数の径路切換信号又は切換信号の
うちの１つを選択する回路が付加されるだけで済むの
で、切換え回路が簡単となるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例の半導体メモリ装置のリ
ダンダンシ回路の回路図である。

【図２】本発明の第２の実施例の半導体メモリ装置のリ
ダンダンシ回路の回路図である。

【図３】本発明の第３の実施例の半導体メモリ装置のリ
ダンダンシ回路の回路図である。

【図４】本発明の第４の実施例の半導体メモリ装置のリ
ダンダンシ回路の回路図である。

【図５】本発明の第５の実施例の半導体メモリ装置のリ
ダンダンシ回路の回路図である。

【図６】本発明の第６の実施例の半導体メモリ装置のリ
ダンダンシ回路の回路図である。

【図７】本発明の第７の実施例の半導体メモリ装置のリ
ダンダンシ回路の回路図である。

【図８】本発明の第８の実施例の半導体メモリ装置のリ
ダンダンシ回路の回路図である。

【図９】従来の半導体メモリ装置のリダンダンシ回路の
第１の例の回路図である。

【図１０】従来の半導体メモリ装置のリダンダンシ回路
の第２の例の回路図である。

【符号の説明】

１リダンダンシ・書込用シフトレジスタ２書込用データ転送回路３リダンダンシ・メモリセルアレイ４読出用データ転送回路５読出用データレジスタ６出力データ転送回路７出力バス８出力制御信号発生回路９リダンダンシ・読出用シフトレジスタ１１〜１４レジスタ３１〜３４メモリセル列５１〜５４レジスタ８１〜８４デコーダ９１〜９４レジスタ１００，１００ａ径路切換信号発生回路２００，２００ａデータ転送径路変更回路３００径路切換信号発生回路４００出力制御信号径路変更回路５００径路切換信号選択回路Ｆ１〜Ｆ４ヒューズ素子Ｑ１〜Ｑ１０，Ｑ２１〜Ｑ２４，Ｑ４１〜Ｑ４４，Ｑ６
１〜Ｑ６４トランジスタＷＬ１〜ＷＬｎワード線

Claims

(57)【特許請求の範囲】

【請求項１】入力端に供給されるデータを順次取込み
後段側へシフトし各段の出力端から出力する複数段構成
のリダンダンシ・書込用シフトレジスタと、書込データ
転送信号に従って前記リダンダンシ・書込用シフトレジ
スタの各段からのデータをそれぞれ対応する出力端へ同
時に転送する書込用データ転送回路と、前記リダンダン
シ・書込用シフトレジスタの各段とそれぞれ対応する複
数のメモリセル列を備えこれらメモリセル列の選択され
たメモリセルに前記書込用データ転送回路の対応する出
力端からのデータを同時に書込み記憶し、前記メモリセ
ル列の選択されたメモリセルから記憶しているデータを
同時に読出すリダンダンシ・メモリセルアレイと、読出
データ転送信号に従って前記リダンダンシ・メモリセル
アレイの各メモリセル列から読出されたデータをそれぞ
れ対応する出力端へ同時に転送する読出用データ転送回
路と、この読出用データ転送回路の各出力端からのデー
タをそれぞれ対応する各段に同時に取込み順次ビットシ
リアルに出力するリダンダンシ・データ出力回路と、前
記リダンダンシ・書込用シフトレジスタの各段からのデ
ータが前記リダンダンシ・データ出力回路の各段に伝達
されるまでの径路を径路切換信号により切換えてこれら
データが転送される前記リダンダンシ・データ出力回路
の位置を切換えるデータ転送径路変更手段と、前記径路
切換信号を発生する径路切換信号発生回路とを有するこ
とを特徴とする半導体メモリ装置。
【請求項２】前記データ転送径路変更手段が、前記リ
ダンダンシ・書込用シフトレジスタと前記リダンダンシ
・メモリセルアレイとの間に設けられた請求項１記載の
半導体メモリ装置。
【請求項３】前記データ転送径路変更手段が、前記リ
ダンダンシ・メモリセルアレイと前記リダンダンシ・デ
ータ出力回路との間に設けられた請求項１記載の半導体
メモリ装置。
【請求項４】前記リダンダンシ・データ出力回路が、
前記リダンダンシ・メモリセルアレイの各メモリセル列
とそれぞれ対応するレジスタを備え前記読出用データ転
送回路の各出力端からのデータを取込み保持する読出用
データレジスタと、出力バスと、出力制御信号に従って
前記読出用データレジスタの各レジスタに保持されてい
るデータを順次前記出力バスへ転送するデータ転送回路
と、前記出力制御信号を発生する出力制御信号発生回路
とを含む請求項１記載の半導体メモリ装置。
【請求項５】前記リダンダンシ・データ出力回路が、
前記読出用データ転送回路の各出力段からのデータを同
時に取込み順次後段側へシフトして最後段からビットシ
リアルに出力するリダンダンシ・読出用シフトレジスタ
を含む請求項１記載の半導体メモリ装置。
【請求項６】前記データ転送径路変更手段の各入力端
及び各出力端に一方の端から順次増加するｊ（ｊは１か
らＮまでの整数）なる番号を付し、前記径路切換信号に
ｋ（ｋは１からＮまでの整数でかつｋ≧ｊ）なる番号は
付したとき、前記データ転送径路変更手段が、ｊ番の入
力端と〔ｊ＋（Ｎ−ｋ）〕番の出力端との間にｋ番の前
記径路切換信号がアクティブレベルのときオンとなるス
イッチ素子を設けた回路であり、前記径路切換信号発生
回路が、前記リダンダンシ・書込用シフトレジスタに入
力されるデータの数がｋであるときｋ番の前記径路切換
信号をアクティブレベルとする回路である請求項１記載
の半導体メモリ装置。
【請求項７】前記データ転送径路変更手段のスイッチ
素子がトランジスタで形成され、前記径路切換信号発生
回路が、一端をそれぞれ第１の電位点と接続するＮ個の
抵抗と、一端をそれぞれ対応する前記抵抗の他端と接続
し他端を第２の電位点と接続するＮ個のヒューズ素子と
を備え、これら抵抗及びヒューズ素子の接続点からそれ
ぞれ対応する径路切換信号を出力する回路である請求項
６記載の半導体メモリ装置。
【請求項８】前記データ転送径路変更手段の第１の入
力端と第１の出力端との間が、導電体で接続された請求
項６記載の半導体メモリ装置。
【請求項９】前記リダンダンシ・書込用シフトレジス
タの各出力端及び前記リダンダンシ・メモリセルアレイ
の各メモリセル列の入力端に一方の端から順次増加する
ｊ（ｊは１からＮまでの整数）なる番号を付し、前記径
路切換信号にｋ（ｋは１からＮまでの整数でかつｋ≧
ｊ）なる番号を付したとき、前記データ転送径路変更手
段及び書込用データ転送回路が、前記リダンダンシ・書
込用シフトレジスタのｊ番の出力端と前記リダンダンシ
・メモリセルアレイの〔ｊ＋（Ｎ−ｋ）〕番のメモリセ
ル列の入力端との間にｋ番の前記径路切換信号がアクテ
ィブレベルのときオンとなるスイッチ素子を設けた回路
であり、前記径路切換信号発生回路が、一端からそれぞ
れ前記書込データ転送信号を入力するＮ個の抵抗と、一
端をそれぞれ対応する前記抵抗の他端と接続し他端を前
記第２の電位点と接続するＮ個のヒューズ素子とを備
え、これら抵抗及びヒューズ素子の接続点からそれぞれ
対応する径路切換信号を出力する回路である請求項２記
載の半導体メモリ装置。
【請求項１０】前記リダンダンシ・メモリセルアレイ
の各メモリセル列の出力端及び前記リダンダンシ・デー
タ出力回路の各入力端に一方の端から順次増加するｊ
（ｊは１からＮまでの整数）なる番号を付し、前記径路
切換信号にｋ（ｋは１からＮまでの整数でかつｋ≧ｊ）
なる番号を付したとき、前記データ転送径路変更手段及
び読出用データ転送回路が、前記リダンダンシ・メモリ
セルアレイのｊ番のメモリセル列の出力端と前記読出用
データ転送回路の〔ｊ＋（Ｎ−ｋ）〕番の入力端との間
にｋ番の前記径路切換信号がアクティブレベルのときオ
ンとなるスイッチ素子を設けた回路であり、前記径路切
換信号発生回路が、一端からそれぞれ前記読出データ転
送信号を入力するＮ個の抵抗と、一端をそれぞれ対応す
る前記抵抗の他端と接続し他端を前記第２の電位点と接
続するＮ個のヒューズ素子とを備え、これら抵抗及びヒ
ューズ素子の接続点からそれぞれ対応する径路切換信号
を出力する回路である請求項３記載の半導体メモリ装
置。
【請求項１１】入力端に供給されるデータを順次取込
み後段側へシフトし各段の出力他から出力する複数段構
成のリダンダンシ・書込用シフトレジスタと、書込用デ
ータ転送信号に従って前記リダンダンシ・書込用シフト
レジスタの各段からのデータをそれぞれ対応する出力端
へ同時に転送する書込用データ転送回路と、前記リダン
ダンシ・書込用シフトレジスタの各段とそれぞれ対応す
る複数のメモリセル列を備えこれらメモリセル列の選択
されたメモリセルに前記書込用データ転送回路の対応す
る出力端からのデータを同時に書込み記憶し、前記メモ
リセル列の選択されたメモリセルから記憶しているデー
タを同時に読出すリダンダンシ・メモリセルアレイと、
読出データ転送信号に従って前記リダンダンシ・メモリ
セルアレイの各メモリセル列から読出されたデータをそ
れぞれ対応する出力端へ同時に転送する読出用データ転
送回路と、前記リダンダンシ・メモリセルアレイの各メ
モリセル列とそれぞれ対応するレジスタを備え前記読出
用データ転送回路の各出力端からのデータを取込み保持
する読出用データレジスタと、出力バスと、供給された
出力制御信号に従って前記読出用データレジスタの各レ
ジスタに保持されているデータを順次前記出力バスへ転
送する複数のデータ転送素子を備えた出力データ転送回
路と、前記出力制御信号を発生する出力制御信号発生回
路と、この出力制御信号発生回路からの出力制御信号の
径路を切換信号により切換えて前記出力データ転送回路
の各データ転送素子に供給する出力制御信号径路変更回
路と、前記切換信号を発生する切換信号発生回路とを有
することを特徴とする半導体メモリ装置。
【請求項１２】前記出力制御信号径路変更回路の各出
力制御信号の各入力端置及び各出力端に一方の端から順
次増加するｊ（ｊは１からＮまでの整数）なる番号を付
し、前記切換信号にｋ（ｋは１からＮまでの整数でかつ
ｋ≧ｊ）なる番号を付したとき、前記出力制御信号径路
変更回路が、ｊ番の入力端と〔ｊ＋（Ｎ−ｋ）〕番の出
力端との間にｋ番の径路切換信号がアクティブレベルの
ときオンとなるスイッチ素子を設けた回路であり、前記
切換信号発生回路が一端をそれぞれ前記第１の電位点と
接続するＮ個の抵抗と、一端をそれぞれ対応する前記抵
抗の他端と接続し他端を前記第２の電位点と接続するＮ
個のヒューズ素子とを備え、これら抵抗及びヒューズ素
子の接続点からそれぞれ対応する切換信号を出力する回
路である請求項１１記載の半導体メモリ装置。
【請求項１３】前記リダンダンシ・メモリセルアレイ
のメモリセルが複数のワード線のうち１つで選択され、
前記データ転送径路変更手段と前記径路切換信号発生回
路との間に、前記複数のワード線のうちの特定のワード
線により、前記径路切換信号発生回路から出力される複
数の径路切換信号のうちの１つを選択して前記データ転
送径路変更手段へ供給する径路切換信号選択回路を設け
た請求項１記載の半導体メモリ装置。
【請求項１４】前記リダンダンシ・メモリセルアレイ
のメモリセルが複数のワード線のうちの１つで選択さ
れ、前記出力制御信号径路変更回路と前記切換信号発生
回路との間に、前記複数のワード線のうちの特定のワー
ド線により、前記切換信号発生回路から出力される複数
の切換信号のうちの１つを選択して前記出力制御信号径
路変更回路へ供給する切換信号選択回路を設けた請求項
１２記載の半導体メモリ装置。