JP3850484B2 - 高い訂正能力付きの順次アクセス可能なメモリ装置 - Google Patents

Description

【０００１】
【発明が属する分野】
本発明は高い訂正能力付きの順次アクセス可能なメモリ装置に関する。
【０００２】
【従来の技術】
マトリクス状に配置されたメモリフィールド領域を有する順次（シリアル）式メモリの場合、今日通常、先ず、そのつど１つの行が選択され、それに引き続いて各の個々のビット線路が順次投入接続される。それにより、１つの行のメモリ内容が読出され、ないしオーバーライトされる。全く欠除する行及び／又は列の形態のエラーは、セルフィールド領域全体に亘ってランダムに分布されるエラーより遥かに頻繁に起こり、このようなエラーの場合、誤り補正は不可能か、又は劣悪にしか行われ得ない。全く欠除する行及び／又は列の形態の場合における誤り補正の可否の問題は、特に読み取り専用メモリ（ＲＯＭ）に関連して生じる。それというのはそれのメモリ内容は作製の際に既に固定化されているので、たとえばリードライトメモリで行われるような予備行又は予備列を設けることはできない。
【０００３】
ヨーロッパ特許出願ＥＰ０ ２９０ ０４２Ａ２からは順次（シリアル）アクセス式メモリ記憶装置が公知であり、該装置は、下記装置要素を有し、即ち、
−メモリマトリクスを有し、該メモリマトリクスのメモリセルはＺ個の行とＳ個の列にて配置されており、且つ行線及び列線に接続されており、
−クロック結合ユニットを有し、該クロック結合ユニットは外部クロック信号から行クロック信号及び列クロック信号を形成するものであり、
−列選択装置を有し、該装置は列線路に接続されており、かつ各クロック信号毎に列選択にて１つの列だけシフトするものであり
−行選択装置を有し、該装置は行線路に接続されており、かつクロック信号により行選択にて１つの行だけシフトするものである。
【０００４】
ここにおいて、列選択装置におけるゲート回路装置により当該列選択装置におけるシフトレジスタ段の数が低下される。
【０００５】
ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、Ａｕｇｕｓｔ １９６４ 第１７５６および１７５７頁から公知のデータ語のビットアドレッシング変更は冗長的なコードを用いて列ないし行誤り、誤差（エラー）の補正の際の問題に対処するためになされる。
【０００６】
ＵＳ４７０３４５３から公知の技術事項によれば、記憶語は次のようなメモリセルから合成され、すなわち、メモリ中で隣接して位置しているのではなく、メモリ内に分布して配置されているメモリセルから合成され、それにより多重エラーの補正の際の問題を解決しようとするものである。
【０００７】
【発明が解決しようとする課題】
本発明の目的ないし課題とするところは、行又は列のエラーが発生した場合、例えば冗長的なコードで良好に補正可能なエラーしか生じないような高い訂正能力付きの順次アクセス可能なメモリ装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題は請求項１に規定された構成要件により解決される。
【０００９】
請求項２及び５は本発明の有利な構成を示す。
【００１０】
【実施例】
以下で本発明を、図を用いて説明する。
【００１１】
図１には、本発明の高い訂正能力付きの順次アクセス可能なメモリ装置が示されている。ここでは、該装置に設けられているメモリマトリクスＳＭのメモリセル１１…ＺＳはＺ個の行及びＳ個の列にて配置されており、上記メモリセルはそれぞれ行線路ＺＬ及び列線路ＳＬに接続されている。更に本発明のメモリ装置は行選択装置ＺＰＴＲを有し、該行選択装置は行クロック信号ＣＬＫＺにより制御され、上記行選択装置の出力側は行線路に接続されている。更に行選択装置ＺＰＴＲでは信号フィードバックが示してあり、該フィードバックは行線路ＺＬのサイクリックな選択の様子を示す。更に、本発明のメモリ装置は列選択装置を有し、該列選択装置はスイッチＳＣＨ及び列アドレッシングユニットＳＰＴＲから成る。ここで、メモリマトリクスＳＭの各列に対して１つのスイッチが設けられており、各スイッチは列アドレッシングユニットＳＰＴＲのそれぞれの出力側と接続されている。列アドレッシングユニットＳＰＴＲは列クロック信号ＣＬＫＳにより制御され、そして、記入された信号フィールドバックはサイクリックなアドレッシングを示す。スイッチＳＣＨはその都度アドレッシングされた列線路を共通のデータ線路ＧＤと接続する役割を有する。存在する入力側アンプＡ１によっては外部入力データＤ１が増幅され、共通のデータ線路ＧＤ上へ導かれ、そして、外部データＤＯとして取り出される前に増幅される。行クロック信号ＣＬＫＺ及び列クロック信号ＣＬＫＳはクロック結合回路ＣＬＫＶにおいて、外部クロック信号ＣＬＫから形成される。列結合回路ＣＬＫＷは例えばフリップフロップを基礎とする２つの分周回路から成る。最も簡単な場合には、行クロック信号及び列クロック信号及び列クロックの双方が外部クロックＣＬＫに等しく、上記結合回路ＣＬＫＶは、図１中破線で示すように、外部クロック信号に対する接続路から成る。
【００１２】
図２には、Ｚ＝７行及びＳ＝６列並びにメモリセル１１…７６を有するメモリマトリクスＳＭを簡単化して示されている。メモリセル７１は開始行Ａとして選定されており、メモリセル１６は終端セルＥを成す。さらにここでは、マトリクス表現指示形態にしたがってメモリセルは記号付与されている。ここでは、ＦＢ＝２の順次連続する列の後にその都度、列遷移移行のほかに行遷移移行も行われる。ここにおいて、第６列から第１列へ戻って、遷移移行が行われる。メモリマトリクスＳＭのセルフィールドの物理的限界内アクセス順序は実線で示してあり、そして、セルフィールドの物理的限界を越える移行部は破線で示す。
【００１３】
別のメモリセルへの各々の移行部では、直ぐ次の（最も近い）行及び列へのみシフトするか；又はしない。換言すれば、行スキップ（ジャンプ）幅ＺＳＷと列スキップ（ジャンプ）幅ＳＳＷとの双方がここではそれぞれ１である。
【００１４】
図２に示すアクセス順序によって、１つの行の最大ですべてのセルが欠陥状態にある場合、各Ｚ＊ＦＢ＝１４のセルを有するＳ／ＦＢ＝３の読み取られたブロックの各々にて最大限２つの誤ったビットのみが生じる。ここで第１の読み取られるべきブロックはここでは、セル７１，７２，６３，６４，５５，５６，４１，４２，３３，２５，２６，１１，１２から成る。
【００１５】
ＦＢ＝２のアクセス順序を図１の装置構成によって達成するためには、行選択装置及び列選択装置としてサイクリックなシフトレジスタを使用し、クロック比ＣＬＫＺ／ＣＬＫＳ＝０．５とし、メモリ設計仕様に関して条件Ｓ ＭＯＤ ＦＢ＝０及びＧＧＴ（Ｚ，Ｓ／ＦＢ）＝１が維持されるようにする。ここでは、ＧＧＴは最大公約数を意味し、ＭＯＤはモジュロ関数を意味する。
【００１６】
条件が充足されない場合、行選択装置及び列選択装置における付加的切換装置が必要である。上記選択装置はそれ自体すべてのメモリ設計仕様に対して簡単には一般的に仕様化され得ないものの、具体的な個々の事例に対して容易に開発され得る。
【００１７】
図３には例えばＺ＝４個の行及びＳ＝５個の列並びにメモリセル１１…４５を有するメモリマトリクスＳＭが簡単に示されている。ここでは、メモリセル４１が開始セルＡとして選定され、メモリセル１５が終端セルＥを形成する。ここではマトリクス表現形態により、メモリセルが指定ないし指称されている。ここでは、ＦＢ＝１の順次連続する列の後にその都度、１つの列遷移移行のほかに付加的に、行遷移移行も行われる。その際、第５の列から第１の列への戻りの遷移移行が行われる。メモリマトリクスＳＭのセルフィールドの物理的限界内のアクセス順序は実線で示され、セルのフィールドの物理的限界を越えての遷移移行部は破線で示されている。
【００１８】
さらなるもう１つのメモリセルへの遷移移行部ごとに直ぐ最も近い行及び列へシフトされる。換言すれば、行スキップ幅ＺＳＷと列スキップ幅ＳＳＷの双方は、ここではそれぞれ１である。
【００１９】
図３に示すアクセス順序によって、１つの行の最大限すべてのセルが欠陥状態にある場合、各Ｚ＊ＦＢ＝４のセルを有するＳ／ＦＢ＝５の読み取られたブロックの各々にて単に最大２つの誤ったビットのみが生じる。ここで第１の読み取られるべきブロックは、セル４１，３２，２３，１４から成る。
【００２０】
ＦＢ＝１のアクセス順序を図１の装置構成によって達成するためには、行選択装置及び列選択装置としてサイクリックなシフトレジスタを使用し、且つ、クロック（タイミング）比ＣＬＫＺ／ＣＬＫＳ＝１とし、メモリ設計仕様に関して条件ＧＧＴ（Ｚ，Ｓ）＝１が維持されるようにする。
【００２１】
エラーの場合には屡々、エラーを有するセルは１つの行及び／又は列内にて集中されるのみならず、隣接行及び／又は列にまたがって及ぶので、行及び／又は列スキップ（ジャンプ）幅を１とは異なって選定すると場合により有利である。
【００２２】
図４には例として、８つの行及び７つの列を有するメモリセル１１…８７を備えたメモリマトリクスが示されている。ここでは、セル８１が開始セルＡとして選ばれ、セル３６が終端セルＥを成し、亦メモリセルは通常のマトリクス表現形態におけるように指称を付されている。この場合において、行スキップ幅ＺＳＷは３であり、列スキップ幅ＳＳＷは２である。メモリセルはＡから始まり、Ｅで終端して、アクセスの順序で、グラフを介して相互に連結されている。ここで、物理的な縁部を超える遷移移行部は破線で示され、他のすべての遷移移行部は実線で示されている。ここでは、メモリセルは以下の順序でアドレッシングされる。
【００２３】
８１，５３，２５，７７，４２，１４，６６
３１，８３，５５，２７，７２，４４，１６
６１，３３，８５，５７，２２，２４，４６
１１，６３，３５，８７，５２，２４，７６
４１，１３，６５，３７，８２，５４，２６
７１，４３，１５，６７，３２，８４，５６
２１，７３，４５，１７，６２，３４，８６
５１，２３，７５，４７，１２，６４，３６
メモリマトリクスのすべてのメモリセルがＺ＊Ｓのアクセスでアドレッシングされるようにするためには、最後の列または最後の行にその都度到達した場合に、行切換または列切換を行う行選択回路または列選択回路において付加的な措置を実施しなければならないか、又はＦＢ＝１の場合には有利には、単にメモリマトリクスＳＭの行数Ｚ及び列数、さらに行（ジャンプ）幅ＺＳＷ及び列スキップ（ジャンプ）幅を、下記条件が充足されるように設定しさえすればよい。すなわち、
ＧＧＴ（Ｓ，ＳＳＷ）＝１及び
ＧＧＴ（Ｚ， Ｓ＊ＺＳＷ）ＭＯＤ Ｚ）＝ＧＧＴ（Ｚ、Ｓ＊ＺＳＷ）＝１
が充足されるように設定しさえすればよい。ここで、ＧＧＴ（）は最大公約数を意味し、ＭＯＤはモジュロ演算を意味する。
【００２４】
図３の例にて示すメモリマトリクス及びそれぞれの遷移移行部幅に対して、次の関係が成り立つ。
【００２５】
ＧＧＴ（５、１）＝１及びＧＧＴ（４、（５＊１）ＭＯＤ４）＝１
図４に示す例に対して、下記条件が充足される。
【００２６】
ＧＧＴ（７、２）＝１及びＧＧＴ（８、（７＊３）ＭＯＤ８）＝ＧＧＴ（８（２１，ＭＯＤ ８））＝ＧＧＴ（８、５）＝１
図４に示す例に対して図５中に、８つの行及び行スキップ（ジャンプ）幅 ＺＳＷ＝３に対する行選択装置ＺＰＴＲのブロック回路を示す。上記選択装置は、レジスタ段ＰＺ１…ＰＺ８を有するサイクリックに作動されるシフトレジスタの形態である。シフトレジスタＰＺ１…ＰＺ８は順序に従って行１〜８に対する行線路ＺＬに対応付けられている。ＰＺ８＝１及びＰＺ…ＰＺ＝０ないし状態ＰＺ８＝０及びＰＺ７…ＰＺ１＝１を出発状態として、クロック信号に同期して、セルＰＺ８の内容がセルＰＺ５内に転送される。それにつづいて、その都度クロック信号ＣＬＫと同期して、順次記載の順序で、セルＰＺ２，セルＰＺ７，セルＰＺ４，セルＰＺ１，セルＰＺ６，セルＰＺ３内へ転送（キャリィ）が行われた後、出発力セルＰＺ８内への転送が行われる。当該の転送は図５中矢印として示されている。
【００２７】
図６中にはそれぞれの列線路に対するスイッチを制御する相応の列アドレッシングユニットＳＰＴＲが示してある。図４におけるように、列アドレッシングユニットは例えば７つの列及び列スキップ幅ＳＳＷ＝２に対して設計されている。列アドレッシングユニットは７つのサイクリックに作動されるシフトレジスタ段ＰＳ１…ＰＳ７を有するシフトレジスタから成る。初期状態ＰＳ１＝１及びＰＳ２…ＰＳ７＝０ないし出発状態ＰＳ１＝０及びＰＳ２…ＰＳ７＝１から開始してクロック信号ＣＬＫに依存して、シフトレジスタＰＳ１からＰＳ３への第１の情報転送が行われ、次いで、順序通りにソフトレジスタ段ＰＳ５，ＰＳ７，ＰＳ２，ＰＳ４及びＰＳ６への転送が行われた後、シフトレジスタ段ＰＳ１への戻りの転送が行われる。レジスタ段ＰＳ１…ＰＳ７の出力側は順序に従って、列１…７に対する列線路ＳＬに対応つけられている。
【００２８】
メモリ装置全体はここで９０°回転されてもよい。換言すれば、行及び列並び行スキップ幅及び列スキップ幅は相互に入れ替わってもよい。
【００２９】
【発明の効果】
本発明によれば、行又は列のエラー状態のある場合、例えば冗長的なコードで良好に補正可能なエラーしか生じないような高い訂正能力付きの順次アクセス可能なメモリ装置を実現でき、行又は列がエラーの状態にある場合、補正可能な個別のエラー又は少数の順次連続するビットが生起するような高い訂正能力付きの順次アクセス可能なメモリ装置を実現できるという効果が奏される。
【図面の簡単な説明】
【図１】 本発明による高い訂正能力付きの順次アクセス可能なメモリ装置のブロック接続図である。
【図２】 同一の行中でそれぞれ２つの順次連続するセルを有するアクセス順序の説明のための概念図である。
【図３】 各セルが同一の行中で直ぐ連続するセルを有しないアクセス順序の説明のための概念図である。
【図４】 同一の行中で順次連続するセルを有さず、且つ、１より大のスキップ（ジャンプ）幅を有するアクセス順序の説明のための概念図である。
【図５】 図４のアクセス順序の場合に図１の行選択装置のブロック接続図である。
【図６】 図４のアクセス順序の場合に図１の列選択装置のブロック接続図である。
【符号の説明】
ＳＭ メモリマトリクス
ＺＬ 行線路
ＳＬ 列線路
ＣＬＫＺ 行クロック信号
ＺＰＴＦ 行選択装置
ＳＰＴＲ 列アドレッシングユニット
ＺＰＴＲ 行アドレッシングユニット
ＣＬＫＶ 列結合回路

Claims (5)

1. 高い訂正能力付きの順次アクセス可能なメモリ装置において、
   ‐メモリマトリクス（ＳＭ）を有し、該メモリマトリクスのメモリセル（１１…ＺＳ）はＺ個の行とＳ個の列にて配置されており、且つ行線（ＺＬ）及び列線（ＳＬ）に接続されており、
   ‐クロック結合ユニット（ＣＬＫＶ）を有し、該クロック結合ユニットは外部クロック信号（ＣＬＫ）から行クロック信号（ＣＬＫＺ）及び列クロック信号（ＣＬＫＳ）を形成するものであり、
   ‐行選択装置（ＺＰＴＲ）を有し、該行選択装置は行線路に接続されており、かつ各行クロック信号（ＣＬＫＺ）ごとにサイクリックに行選択において１つの所定の行スキップ（ジャンプ）幅だけシフトするものであり
   ‐列選択装置（ＳＰＴＲ，ＳＣＨ）を有し、該列選択装置は列線路に接続されており、かつ各列クロック信号（ＣＬＫＺ）ごとにサイクリックに列選択において１つの所定の行スキップ（ジャンプ）幅だけシフトするものであり
   ‐前記の行選択装置及び列選択装置は次のように構成されており、即ち、ｎ個の列の選択のされた後既にその都度各１つの新たな行が選択され、及び／又はｍ個の行が選択された後、その都度１つの新たな列が選択されるように構成されており、ここで、ｎはＳより小であり、ｍはＺより小であり、前記の２つの数ｎ及びｍのうち大きい方の数は、１つの記憶語内における未だコードによって補正可能なビットの数を表すものであることを特徴とする高い訂正能力付きの順次アクセス可能なメモリ装置。
2. 行選択装置（ＺＰＴＲ）及び列選択装置（ＳＰＴＲ，ＳＵＨ）の双方が１つのリンク体に構成されたシフトレジスタ（例えばＰＺ１…ＰＺ８ないしＰＳ１…ＰＳ７）を有し、前記シフトレジスタにおいては唯一のロジック１又はロジック０がサイクリックにシフトされ、
   ‐行クロック信号及び列クロック信号の生成は次のように行われ、即ち、行クロックと列クロックとのクロック比は１／Ｓより大であり、及び／又はＺより小であるように行われ、
   ‐行選択装置（ＺＰＴＲ）は行クロック信号（ＣＬＫＺ）と同期してシフトされ、
   ‐列選択装置（ＳＰＴＲ）は列クロック信号（ＣＬＫＳ）と同期してシフトされるように構成されている請求項１記載の装置。
3. 行クロック信号（ＣＬＫＺ）と列クロック信号（ＣＬＫＳ）は外部クロック信号（ＣＬＫ）に等しい請求項２記載の装置。
4. 行選択装置（ＺＰＴＲ）及び列選択装置（ＳＰＴＲ、ＳＣＨ）は次のように構成されており、即ち各列遷移移行ごとにいつも同時に行遷移移行も行われるように構成されており、
   ‐メモリマトリクス（ＳＭ）の行数Ｚ及び列マトリクス数Ｓ、行スキップ（ジャンプ）幅ＺＳＷ及び列スキップ（ジャンプ）幅ＳＳＷは下記の条件を充足するものであり、即ち、
   ＧＨＴ（Ｓ，ＳＳＷ）＝１及び
   ＧＧＴ（Ｚ、Ｓ＊・ＺＳＷ）ＭＯＤ Ｚ）＝１を充足するものであり、
   ここで、ＧＧＴは最大公約数、ＭＣＤはモジュロ演算を意味するものである請求項３記載の装置。
5. 個々のシフトレジスタは行線路及び列線路に次のように対応つけられており、即ち、行及び列選択において所望の行スキップ（ジャンプ）幅ＺＳＷ及び所望の列スキップ（ジャンプ）幅ＳＳＷが生ぜしめられるように対応つけられている請求項１から４までのうち１項記載の装置。

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