JPH08235872A - 強誘電体記憶装置 - Google Patents
強誘電体記憶装置Info
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- JPH08235872A JPH08235872A JP7034081A JP3408195A JPH08235872A JP H08235872 A JPH08235872 A JP H08235872A JP 7034081 A JP7034081 A JP 7034081A JP 3408195 A JP3408195 A JP 3408195A JP H08235872 A JPH08235872 A JP H08235872A
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- 239000003990 capacitor Substances 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 14
- 230000010287 polarization Effects 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 239000000126 substance Substances 0.000 claims description 7
- 101710114762 50S ribosomal protein L11, chloroplastic Proteins 0.000 description 13
- 239000010410 layer Substances 0.000 description 13
- 101710082414 50S ribosomal protein L12, chloroplastic Proteins 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 101710087140 50S ribosomal protein L22, chloroplastic Proteins 0.000 description 7
- 230000005684 electric field Effects 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 101710156159 50S ribosomal protein L21, chloroplastic Proteins 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 101001073740 Homo sapiens 60S ribosomal protein L11 Proteins 0.000 description 1
- 101001050282 Homo sapiens Jupiter microtubule associated homolog 2 Proteins 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
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Abstract
(57)【要約】
【目的】書き込み電圧に高電圧を必要とせず、また、ワ
ード線毎の一括データ書き換えができる強誘電体記憶装
置を実現する。 【構成】メモリトランジスタＭＴの下部電極とビット線
ＢＬとの間に、ゲート電圧に応じて下部電極５とビット
線とを作動的に接続する書き込みトランジスタＷＴを設
ける。これにより、書き込み電圧はＶCC程度で良く、高
電圧を必要とせず、また他セルへのディスターブの問題
がなく、また、ワード線毎の一括データ書き換えができ
る。
ード線毎の一括データ書き換えができる強誘電体記憶装
置を実現する。 【構成】メモリトランジスタＭＴの下部電極とビット線
ＢＬとの間に、ゲート電圧に応じて下部電極５とビット
線とを作動的に接続する書き込みトランジスタＷＴを設
ける。これにより、書き込み電圧はＶCC程度で良く、高
電圧を必要とせず、また他セルへのディスターブの問題
がなく、また、ワード線毎の一括データ書き換えができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、強誘電体の分極を利用
してデータの記憶を行う強誘電体記憶装置に関するもの
である。
してデータの記憶を行う強誘電体記憶装置に関するもの
である。
【０００２】
【従来の技術】強誘電体の分極反転を利用した不揮発性
メモリは、現在さまざまな方式が提案されているが、そ
の中でＥＰＲＯＭのようなスタックゲート型トランジス
タのポリシリコンからなるフローティングゲートとコン
トロールゲートとの間の中間絶縁膜を強誘電体で置き換
えたＭＦＭＩＳ(Metal Ferroelectoric Metal Insulato
r Semiconductor)と呼ばれる方式のものがある。
メモリは、現在さまざまな方式が提案されているが、そ
の中でＥＰＲＯＭのようなスタックゲート型トランジス
タのポリシリコンからなるフローティングゲートとコン
トロールゲートとの間の中間絶縁膜を強誘電体で置き換
えたＭＦＭＩＳ(Metal Ferroelectoric Metal Insulato
r Semiconductor)と呼ばれる方式のものがある。
【０００３】図３は、ＭＦＭＩＳ方式を採用した不揮発
性メモリのセル構造を示す断面図である。このＭＦＭＩ
Ｓ方式を採用したメモリセルは、図３に示すように、た
とえばｐ型の半導体基板１のＮ+ のソース拡散層２およ
びドレイン拡散層３が形成され、ソース拡散層２および
ドレイン拡散層３間の基板領域上の、ゲート絶縁膜４、
下部電極（フローティングゲート）５、強誘電体膜６、
および上部電極（コントロールゲート）７が形成されて
構成されている。本メモリセルは、強誘電体の自発分極
の向きによって、トランジスタのしきい値電圧を制御す
るものである。
性メモリのセル構造を示す断面図である。このＭＦＭＩ
Ｓ方式を採用したメモリセルは、図３に示すように、た
とえばｐ型の半導体基板１のＮ+ のソース拡散層２およ
びドレイン拡散層３が形成され、ソース拡散層２および
ドレイン拡散層３間の基板領域上の、ゲート絶縁膜４、
下部電極（フローティングゲート）５、強誘電体膜６、
および上部電極（コントロールゲート）７が形成されて
構成されている。本メモリセルは、強誘電体の自発分極
の向きによって、トランジスタのしきい値電圧を制御す
るものである。
【０００４】また、図４は、図３に示す構造を有する１
ビット相当のメモリセルを２×２のマトリクス状に配列
したメモリアレイの等価回路図である。このメモリセル
アレイにおける１ビット相当のメモリセルＣＬ１１，Ｃ
Ｌ１２の上部電極７がワード線ＷＬ１に接続され、メモ
リセルＣＬ２１，ＣＬ２２の上部電極７がワード線ＷＬ
２に接続されている。そして、メモリセルＣＬ１１，Ｃ
Ｌ２１のドレインがビット線ＢＬ１に接続され、メモリ
セルＣＬ１２，ＣＬ２２のドレインがビット線ＢＬ２に
接続され、メモリセルＣＬ１１，ＣＬ２１のソースがソ
ース線ＳＬ１に接続され、メモリセルＣＬ１２，ＣＬ２
２のソースがソース線ＳＬ２に接続されて構成されてい
る。
ビット相当のメモリセルを２×２のマトリクス状に配列
したメモリアレイの等価回路図である。このメモリセル
アレイにおける１ビット相当のメモリセルＣＬ１１，Ｃ
Ｌ１２の上部電極７がワード線ＷＬ１に接続され、メモ
リセルＣＬ２１，ＣＬ２２の上部電極７がワード線ＷＬ
２に接続されている。そして、メモリセルＣＬ１１，Ｃ
Ｌ２１のドレインがビット線ＢＬ１に接続され、メモリ
セルＣＬ１２，ＣＬ２２のドレインがビット線ＢＬ２に
接続され、メモリセルＣＬ１１，ＣＬ２１のソースがソ
ース線ＳＬ１に接続され、メモリセルＣＬ１２，ＣＬ２
２のソースがソース線ＳＬ２に接続されて構成されてい
る。
【０００５】図５は、メモリセルデータと分極反転の方
向との関係を示しており、同図（ａ）は外部電界が下部
電極５から上部電極７方向に印加される消去状態を示
し、同図（ｂ）は上部電極７に高電圧を印加し外部電界
が上部電極７から下部電極５方向に印加される書き込み
状態を示している。
向との関係を示しており、同図（ａ）は外部電界が下部
電極５から上部電極７方向に印加される消去状態を示
し、同図（ｂ）は上部電極７に高電圧を印加し外部電界
が上部電極７から下部電極５方向に印加される書き込み
状態を示している。
【０００６】メモリセルデータを書き換える時には、図
５（ｂ）に示すように、上部電極７に電圧ＶW を加え
る。このとき、下部電極５はフローティングとなってお
り、電圧ＶW は、図６に示すように、強誘電体キャパシ
タＣF とゲート絶縁膜キャパシタＣOXで分配される。
今、図４において、すべてのメモリセルＣＬ１１〜ＣＬ
２２が消去状態にある時に、メモリセルＣＬ１１のみに
データを書き込む、すなわち分極を反転させる場合を考
える。
５（ｂ）に示すように、上部電極７に電圧ＶW を加え
る。このとき、下部電極５はフローティングとなってお
り、電圧ＶW は、図６に示すように、強誘電体キャパシ
タＣF とゲート絶縁膜キャパシタＣOXで分配される。
今、図４において、すべてのメモリセルＣＬ１１〜ＣＬ
２２が消去状態にある時に、メモリセルＣＬ１１のみに
データを書き込む、すなわち分極を反転させる場合を考
える。
【０００７】メモリセルＣＬ１１のデータを書き換える
ときには、図４に示すように、メモリセルＣＬ１１が接
続されたワード線ＷＬ１に電圧Ｖw を印加し、ワード線
ＷＬ２、ビット線ＢＬ１に０Ｖを印加し、さらにビット
線ＢＬ２にたとえば電圧Ｖｄを印加し、ソース線ＳＬ
１，ＳＬ２をフローティング状態とする。これにより、
メモリセルＣＬ１１の強誘電体キャパシタにはＶW ｛Ｃ
OX／（ＣOX＋ＣF ）｝、ＣＬ12には（ＶW −Ｖd ）｛Ｃ
OX／（ＣOX＋ＣF ）｝の電圧が印加される。ここでメモ
リセルＣＬ１１は分極反転することが、メモリセルＣＬ
１２は分極反転しないことが求められているわけである
から、 ＶW ｛ＣOX／( ＣOX＋ＣF ）｝＞ＶP …(1) ＶUP＞（ＶW −Ｖd ）｛ＣOX／( ＣOX＋ＣF ）｝ …(2) である。ここで、ＶP は分極反転の最低電圧、ＶUPは非
反転の最高電圧であり、抗電圧ＶC とは、ＶP ＞ＶC ＞
ＶUPの関係がある。これら各電圧の関係をヒステリシス
特性を表す図７に示す。
ときには、図４に示すように、メモリセルＣＬ１１が接
続されたワード線ＷＬ１に電圧Ｖw を印加し、ワード線
ＷＬ２、ビット線ＢＬ１に０Ｖを印加し、さらにビット
線ＢＬ２にたとえば電圧Ｖｄを印加し、ソース線ＳＬ
１，ＳＬ２をフローティング状態とする。これにより、
メモリセルＣＬ１１の強誘電体キャパシタにはＶW ｛Ｃ
OX／（ＣOX＋ＣF ）｝、ＣＬ12には（ＶW −Ｖd ）｛Ｃ
OX／（ＣOX＋ＣF ）｝の電圧が印加される。ここでメモ
リセルＣＬ１１は分極反転することが、メモリセルＣＬ
１２は分極反転しないことが求められているわけである
から、 ＶW ｛ＣOX／( ＣOX＋ＣF ）｝＞ＶP …(1) ＶUP＞（ＶW −Ｖd ）｛ＣOX／( ＣOX＋ＣF ）｝ …(2) である。ここで、ＶP は分極反転の最低電圧、ＶUPは非
反転の最高電圧であり、抗電圧ＶC とは、ＶP ＞ＶC ＞
ＶUPの関係がある。これら各電圧の関係をヒステリシス
特性を表す図７に示す。
【０００８】上記式から書き込み電圧ＶW は次の範囲で
なければならない。 ＶUP｛（ＣOX＋ＣF ）／ＣOX｝＋Ｖd ＞ＶW ＞ＶP
｛（ＣOX＋ＣF ）／ＣOX｝ この式には、強誘電体キャパシタから決まる特性ＣF 、
ＶP 、ＶUPおよびオペレーションから決まる電圧Ｖd
（メモリセルＣＬ１２が接続されるビット線ＢＬ２の電
圧）が含まれている。
なければならない。 ＶUP｛（ＣOX＋ＣF ）／ＣOX｝＋Ｖd ＞ＶW ＞ＶP
｛（ＣOX＋ＣF ）／ＣOX｝ この式には、強誘電体キャパシタから決まる特性ＣF 、
ＶP 、ＶUPおよびオペレーションから決まる電圧Ｖd
（メモリセルＣＬ１２が接続されるビット線ＢＬ２の電
圧）が含まれている。
【０００９】
【発明が解決しようとする課題】ところが、現在得られ
ている強誘電体材料ではＶW の電圧範囲が狭いものしか
得られておらず、またＶW 》ＶCCであり、書き込みに高
電圧が必要となっている。書き込み電圧が高電圧である
と、上述したようにゲート酸化膜４に高電圧が印加さ
れ、ゲート酸化膜破壊や信頼性上の問題が生じてくる。
また、データ消去はビット毎には不可能であり、消去す
るセルが接続されているワード線に−ＶP 以上の電圧が
加えられた時に、そのワード線のセルすべてが消去され
る。
ている強誘電体材料ではＶW の電圧範囲が狭いものしか
得られておらず、またＶW 》ＶCCであり、書き込みに高
電圧が必要となっている。書き込み電圧が高電圧である
と、上述したようにゲート酸化膜４に高電圧が印加さ
れ、ゲート酸化膜破壊や信頼性上の問題が生じてくる。
また、データ消去はビット毎には不可能であり、消去す
るセルが接続されているワード線に−ＶP 以上の電圧が
加えられた時に、そのワード線のセルすべてが消去され
る。
【００１０】本発明は、かかる事情に鑑みてなされたも
のであり、その目的、書き込み電圧に高電圧を必要とせ
ず、また、ワード線毎の一括データ書き換えができる強
誘電体記憶装置を提供することにある。
のであり、その目的、書き込み電圧に高電圧を必要とせ
ず、また、ワード線毎の一括データ書き換えができる強
誘電体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明の強誘電体記憶装置は、半導体基板上にゲー
ト絶縁膜を介して第１の導体、強誘電体および第２の導
体が順に形成されてなる強誘電体キャパシタを有し、当
該第２の導体への印加電圧に応じた強誘電体の分極方向
によりデータを記憶する強誘電体記憶装置であって、書
き込み時に、上記第１の導体を所定の電位に保持させる
書き込み用回路を有する。
め、本発明の強誘電体記憶装置は、半導体基板上にゲー
ト絶縁膜を介して第１の導体、強誘電体および第２の導
体が順に形成されてなる強誘電体キャパシタを有し、当
該第２の導体への印加電圧に応じた強誘電体の分極方向
によりデータを記憶する強誘電体記憶装置であって、書
き込み時に、上記第１の導体を所定の電位に保持させる
書き込み用回路を有する。
【００１２】また、上記書き込み用回路は、上記第１の
導体と所定の電位線との間に接続され、ゲートへの印加
電圧に応じて当該第１の導体と電位線とを作動的に接続
するトランジスタにより構成されている。また、上記ト
ランジスタは、上記強誘電体キャパシタと上下方向の積
層関係をもって半導体基板上に形成されている。
導体と所定の電位線との間に接続され、ゲートへの印加
電圧に応じて当該第１の導体と電位線とを作動的に接続
するトランジスタにより構成されている。また、上記ト
ランジスタは、上記強誘電体キャパシタと上下方向の積
層関係をもって半導体基板上に形成されている。
【００１３】
【作用】本発明の強誘電体記憶装置によれば、書き込み
時には、たとえば書き込み用回路がオン状態に保持され
る。その結果、第１の導体は、フローティング状態では
なく、所定電位、たとえば０Ｖに保持される。したがっ
て、第２の導体に印加される書き込み電圧は、強誘電体
キャパシタにすべて印加される。
時には、たとえば書き込み用回路がオン状態に保持され
る。その結果、第１の導体は、フローティング状態では
なく、所定電位、たとえば０Ｖに保持される。したがっ
て、第２の導体に印加される書き込み電圧は、強誘電体
キャパシタにすべて印加される。
【００１４】
【実施例】図１は、本発明に係る強誘電体記憶装置のメ
モリアレイの一実施例を示す等価回路図である。図１で
は、２×２のメモリアレイ構造例を示している。
モリアレイの一実施例を示す等価回路図である。図１で
は、２×２のメモリアレイ構造例を示している。
【００１５】本メモリセルアレイにおける１ビット相当
のメモリセルＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２
は、それぞれ、強誘電体キャパシタＦＣ１１，ＦＣ１
２，ＦＣ２１，ＦＣ２２を備えた図３のセル構造と同様
の構造を有するメモリトランジスタＭＴ１１，ＭＴ１
２，ＭＴ２１，ＭＴ２２と、各メモリトランジスタＭＴ
１１，ＭＴ１２，ＭＴ２１，ＭＴ２２の下部電極とビッ
ト線との間に接続され、ゲート電極がメモリトランジス
タ用ワード線ＷＲ１，ＷＲ２と異なるワード線ＷＲ１，
ＷＲ２に接続された書き込みトランジスタＷＴ１１，Ｗ
Ｔ１２，ＷＴ２１，ＷＴ２２により構成されている。
のメモリセルＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２
は、それぞれ、強誘電体キャパシタＦＣ１１，ＦＣ１
２，ＦＣ２１，ＦＣ２２を備えた図３のセル構造と同様
の構造を有するメモリトランジスタＭＴ１１，ＭＴ１
２，ＭＴ２１，ＭＴ２２と、各メモリトランジスタＭＴ
１１，ＭＴ１２，ＭＴ２１，ＭＴ２２の下部電極とビッ
ト線との間に接続され、ゲート電極がメモリトランジス
タ用ワード線ＷＲ１，ＷＲ２と異なるワード線ＷＲ１，
ＷＲ２に接続された書き込みトランジスタＷＴ１１，Ｗ
Ｔ１２，ＷＴ２１，ＷＴ２２により構成されている。
【００１６】具体的な接続は以下のようになされてい
る。メモリセルＣＬ１１のメモリトランジスタＭＴ１１
の下部電極と書き込みトランジスタＷＴ１１のソース／
ドレイン電極が接続され、メモリセルＣＬ１２のメモリ
トランジスタＭＴ１２の下部電極と書き込みトランジス
タＷＴ１２のソース／ドレイン電極が接続され、メモリ
セルＣＬ２１のメモリトランジスタＭＴ２１の下部電極
と書き込みトランジスタＷＴ２１のソース／ドレイン電
極が接続され、メモリセルＣＬ２２のメモリトランジス
タＭＴ２２の下部電極と書き込みトランジスタＷＴ２２
のソース／ドレイン電極が接続されている。メモリセル
ＣＬ１１，ＣＬ１２のメモリトランジスタＭＴ１１，Ｍ
Ｔ１２のゲート電極がワード線ＷＲ１に接続され、書き
込みトランジスタＷＴ１１，ＷＴ１２のゲート電極がワ
ード線ＷＷ１に接続されている。同様に、メモリセルＣ
Ｌ２１，ＣＬ２２のメモリトランジスタＭＴ２１，ＭＴ
２２のゲート電極がワード線ＷＲ２に接続され、書き込
みトランジスタＷＴ２１，ＷＴ２２のゲート電極がワー
ド線ＷＷ２に接続されている。さらに、メモリトランジ
スタＭＴ１１，ＭＴ２１、書き込みトランジスタＷＴ１
１，ＷＴ２１のドレイン電極がビット線ＢＬ１に接続さ
れ、メモリトランジスタＭＴ１１，ＭＴ２１のソース電
極がソース線ＳＬ１に接続されている。また、メモリト
ランジスタＭＴ１２，ＭＴ２２、書き込みトランジスタ
ＷＴ１２，ＷＴ２２のドレイン電極がビット線ＢＬ２に
接続され、メモリトランジスタＭＴ１２，ＭＴ２２のソ
ース電極がソース線ＳＬ２に接続されている。
る。メモリセルＣＬ１１のメモリトランジスタＭＴ１１
の下部電極と書き込みトランジスタＷＴ１１のソース／
ドレイン電極が接続され、メモリセルＣＬ１２のメモリ
トランジスタＭＴ１２の下部電極と書き込みトランジス
タＷＴ１２のソース／ドレイン電極が接続され、メモリ
セルＣＬ２１のメモリトランジスタＭＴ２１の下部電極
と書き込みトランジスタＷＴ２１のソース／ドレイン電
極が接続され、メモリセルＣＬ２２のメモリトランジス
タＭＴ２２の下部電極と書き込みトランジスタＷＴ２２
のソース／ドレイン電極が接続されている。メモリセル
ＣＬ１１，ＣＬ１２のメモリトランジスタＭＴ１１，Ｍ
Ｔ１２のゲート電極がワード線ＷＲ１に接続され、書き
込みトランジスタＷＴ１１，ＷＴ１２のゲート電極がワ
ード線ＷＷ１に接続されている。同様に、メモリセルＣ
Ｌ２１，ＣＬ２２のメモリトランジスタＭＴ２１，ＭＴ
２２のゲート電極がワード線ＷＲ２に接続され、書き込
みトランジスタＷＴ２１，ＷＴ２２のゲート電極がワー
ド線ＷＷ２に接続されている。さらに、メモリトランジ
スタＭＴ１１，ＭＴ２１、書き込みトランジスタＷＴ１
１，ＷＴ２１のドレイン電極がビット線ＢＬ１に接続さ
れ、メモリトランジスタＭＴ１１，ＭＴ２１のソース電
極がソース線ＳＬ１に接続されている。また、メモリト
ランジスタＭＴ１２，ＭＴ２２、書き込みトランジスタ
ＷＴ１２，ＷＴ２２のドレイン電極がビット線ＢＬ２に
接続され、メモリトランジスタＭＴ１２，ＭＴ２２のソ
ース電極がソース線ＳＬ２に接続されている。
【００１７】このように、本実施例に係るメモリセルＣ
Ｌ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２は、書き込み時
においてメモリトランジスタＭＴ１１，ＭＴ１２，ＭＴ
２１，ＭＴ２２のゲート絶縁膜上の下部電極は、従来の
ようにフローティングではなく、書き込みトランジスタ
ＷＴ１１，ＷＴ１２，ＷＴ２１，ＷＴ２２を通してビッ
ト線に接続されており、強誘電体キャパシタの分極反転
は、ワード線ＷＲ１，ＷＲ２とビット線ＢＬ１，ＢＬ２
の電圧差で行われる。すなわち、書き込み電圧ＶW が、
強誘電体キャパシタにすべて印加される。
Ｌ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２は、書き込み時
においてメモリトランジスタＭＴ１１，ＭＴ１２，ＭＴ
２１，ＭＴ２２のゲート絶縁膜上の下部電極は、従来の
ようにフローティングではなく、書き込みトランジスタ
ＷＴ１１，ＷＴ１２，ＷＴ２１，ＷＴ２２を通してビッ
ト線に接続されており、強誘電体キャパシタの分極反転
は、ワード線ＷＲ１，ＷＲ２とビット線ＢＬ１，ＢＬ２
の電圧差で行われる。すなわち、書き込み電圧ＶW が、
強誘電体キャパシタにすべて印加される。
【００１８】また、図２は、本発明に係るメモリセルの
構造例を示す断面図であって、従来構造を示す図３と同
一構成部分は同一符号をもって表している。すなわち、
図２において、１はｐ型半導体基板、２はソース拡散
層、３はドレイン拡散層、４はゲート絶縁膜４、５ａは
下部電極、６は強誘電体膜、７は上部電極、８は素子分
離膜、９，１１は層間絶縁膜、１０は書き込みトランジ
スタＷＴ用ポリシリコン層、１２は書き込みトランジス
タＷＴのゲート電極となるポリシリコン層、１３はビッ
ト線としてのアルミニウム配線、１４はポリシリコンプ
ラグをそれぞれ示している。
構造例を示す断面図であって、従来構造を示す図３と同
一構成部分は同一符号をもって表している。すなわち、
図２において、１はｐ型半導体基板、２はソース拡散
層、３はドレイン拡散層、４はゲート絶縁膜４、５ａは
下部電極、６は強誘電体膜、７は上部電極、８は素子分
離膜、９，１１は層間絶縁膜、１０は書き込みトランジ
スタＷＴ用ポリシリコン層、１２は書き込みトランジス
タＷＴのゲート電極となるポリシリコン層、１３はビッ
ト線としてのアルミニウム配線、１４はポリシリコンプ
ラグをそれぞれ示している。
【００１９】図２に示すように、このメモリセルは、書
き込みトランジスタＷＴをＴＦＴで作製し、かつ書き込
みトランジスタＷＴをメモリトランジスタＭＴの真上に
位置するように配置している。そして、メモリトランジ
スタＭＴの下部電極５ａをソース拡散層３の上部にまで
延在させ、ＴＦＴのソースドレインとポリシリコン層１
０により接続している。このような構造の場合、従来メ
モリセルに比べて、下部電極の延在領域がメモリセルサ
イズの増加となるだけである。
き込みトランジスタＷＴをＴＦＴで作製し、かつ書き込
みトランジスタＷＴをメモリトランジスタＭＴの真上に
位置するように配置している。そして、メモリトランジ
スタＭＴの下部電極５ａをソース拡散層３の上部にまで
延在させ、ＴＦＴのソースドレインとポリシリコン層１
０により接続している。このような構造の場合、従来メ
モリセルに比べて、下部電極の延在領域がメモリセルサ
イズの増加となるだけである。
【００２０】次に、上記構成によるデータ書き込み動作
について説明する。データ書き込みは、ワード線ＷＲ、
ＷＷに接続されている全セルに一括して行われる。その
手順を以下に示す。まず、ワード線ＷＷのレベルをＶCC
レベルに設定し、書き込みトランジスタＷＴをオン状態
とする。このとき、ワード線ＷＲに０Ｖに印加し、強誘
電体キャパシタＦＣに、図５（ａ）に示すような上向き
の電界を印加すべきメモリセルが接続されたビット線電
圧ＶB をＶCCレベルに設定する。そして、ワード線ＷＲ
のレベルをＶCCレベルに設定し、強誘電体キャパシタＦ
Ｃに図５（ｂ）に示すような、下向き電界を印加すべき
メモリセルが接続されたメモリセルのビット線の電圧Ｖ
B ’を０Ｖとする。このとき、書き込んだセルの分極が
反転しないように、書き込んだセルのビット線電圧ＶB
はＶCCに保っておく。なお、この書き込み動作時は、ソ
ース線Ｓはフローティング状態に保持する。
について説明する。データ書き込みは、ワード線ＷＲ、
ＷＷに接続されている全セルに一括して行われる。その
手順を以下に示す。まず、ワード線ＷＷのレベルをＶCC
レベルに設定し、書き込みトランジスタＷＴをオン状態
とする。このとき、ワード線ＷＲに０Ｖに印加し、強誘
電体キャパシタＦＣに、図５（ａ）に示すような上向き
の電界を印加すべきメモリセルが接続されたビット線電
圧ＶB をＶCCレベルに設定する。そして、ワード線ＷＲ
のレベルをＶCCレベルに設定し、強誘電体キャパシタＦ
Ｃに図５（ｂ）に示すような、下向き電界を印加すべき
メモリセルが接続されたメモリセルのビット線の電圧Ｖ
B ’を０Ｖとする。このとき、書き込んだセルの分極が
反転しないように、書き込んだセルのビット線電圧ＶB
はＶCCに保っておく。なお、この書き込み動作時は、ソ
ース線Ｓはフローティング状態に保持する。
【００２１】また、読み出し動作時は、ワード線ＷＷの
レベルを０Ｖレベルに設定し、書き込みトランジスタＷ
Ｔをオフ状態として、従来と同様に行われる。
レベルを０Ｖレベルに設定し、書き込みトランジスタＷ
Ｔをオフ状態として、従来と同様に行われる。
【００２２】以上のように、本実施例によれば、下部電
極５とビット線との間に、ゲート電圧に応じて下部電極
５とビット線とを作動的に接続する書き込みトランジス
タＷＴを設けたので、書き込み電圧はＶCC程度で良く、
高電圧を必要とせず、また他セルへのディスターブの問
題がなく、また、ワード線毎の一括データ書き換えがで
きる。
極５とビット線との間に、ゲート電圧に応じて下部電極
５とビット線とを作動的に接続する書き込みトランジス
タＷＴを設けたので、書き込み電圧はＶCC程度で良く、
高電圧を必要とせず、また他セルへのディスターブの問
題がなく、また、ワード線毎の一括データ書き換えがで
きる。
【００２３】なお、本実施例においては、各メモリセル
のメモリトランジスタと書き込みトランジスタのドレイ
ン電極を同一のビット線に接続する場合を説明したが、
それぞれ異なるビット線に接続するように構成しても勿
論良い。また、書き込みトランジスタＷＴのゲート電極
を、上部電極７で共用するように構成することも可能で
ある。
のメモリトランジスタと書き込みトランジスタのドレイ
ン電極を同一のビット線に接続する場合を説明したが、
それぞれ異なるビット線に接続するように構成しても勿
論良い。また、書き込みトランジスタＷＴのゲート電極
を、上部電極７で共用するように構成することも可能で
ある。
【００２４】
【発明の効果】以上説明したように、本発明の強誘電体
記憶装置によれば、書き込み電圧に高電圧を必要としな
い。すなわち、高耐圧系トランジスタを同一チップ上に
作り込む必要がなく、工程数を減らせる。また、書き込
み時の他セルへのディスターブの問題が全くない。さら
に、ワード線毎の一括データ書き換えができる利点があ
る。
記憶装置によれば、書き込み電圧に高電圧を必要としな
い。すなわち、高耐圧系トランジスタを同一チップ上に
作り込む必要がなく、工程数を減らせる。また、書き込
み時の他セルへのディスターブの問題が全くない。さら
に、ワード線毎の一括データ書き換えができる利点があ
る。
【図１】本発明に係る強誘電体記憶装置のメモリアレイ
の一実施例を示す等価回路図である。
の一実施例を示す等価回路図である。
【図２】本発明に係るメモリセルの構造例を示す断面図
である。
である。
【図３】ＭＦＭＩＳ方式を採用した不揮発性メモリのセ
ル構造を示す断面図である。
ル構造を示す断面図である。
【図４】図３に示す構造を有する１ビット相当のメモリ
セルを２×２のマトリクス状に配列したメモリアレイの
等価回路図である。
セルを２×２のマトリクス状に配列したメモリアレイの
等価回路図である。
【図５】メモリセルデータと分極反転の方向との関係を
示す図であって、（ａ）は外部電界が下部電極から上部
電極方向に印加される消去状態を示し、（ｂ）は上部電
極に高電圧を印加し外部電界が上部電極から下部電極方
向に印加される書き込み状態を示す図である。
示す図であって、（ａ）は外部電界が下部電極から上部
電極方向に印加される消去状態を示し、（ｂ）は上部電
極に高電圧を印加し外部電界が上部電極から下部電極方
向に印加される書き込み状態を示す図である。
【図６】印加電圧が強誘電体キャパシタとゲート絶縁膜
とで分配される様子を説明するための図である。
とで分配される様子を説明するための図である。
【図７】強誘電体のヒステリシス特性を示す図である。
ＣＬ１１，ＣＬ１２，ＣＬ２１，ＣＬ２２…メモリセル ＭＴ１１，ＭＴ１２，ＭＴ２１，ＭＴ２２…メモリトラ
ンジスタ ＷＴ１１，ＷＴ１２，ＷＴ２１，ＷＴ２２…書き込みト
ランジスタ ＷＷ１，ＷＷ２、ＷＲ１，ＷＲ２…ワード線 ＢＬ１，ＢＬ２…ビット線 ＳＬ１，ＳＬ２…ソース線 １…ｐ型半導体基板 ２…ソース拡散層 ３…ドレイン拡散層 ４…ゲート絶縁膜４ ５ａ…下部電極 ６…強誘電体膜 ７…上部電極 ８…素子分離膜 ９，１１…層間絶縁膜 １０，１２…書き込みトランジスタ用ポリシリコン層 １３…アルミニウム配線 １４…ポリシリコンプラグ
ンジスタ ＷＴ１１，ＷＴ１２，ＷＴ２１，ＷＴ２２…書き込みト
ランジスタ ＷＷ１，ＷＷ２、ＷＲ１，ＷＲ２…ワード線 ＢＬ１，ＢＬ２…ビット線 ＳＬ１，ＳＬ２…ソース線 １…ｐ型半導体基板 ２…ソース拡散層 ３…ドレイン拡散層 ４…ゲート絶縁膜４ ５ａ…下部電極 ６…強誘電体膜 ７…上部電極 ８…素子分離膜 ９，１１…層間絶縁膜 １０，１２…書き込みトランジスタ用ポリシリコン層 １３…アルミニウム配線 １４…ポリシリコンプラグ
Claims (3)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して第
１の導体、強誘電体および第２の導体が順に形成されて
なる強誘電体キャパシタを有し、当該第２の導体への印
加電圧に応じた強誘電体の分極方向によりデータを記憶
する強誘電体記憶装置であって、 書き込み時に、上記第１の導体を所定の電位に保持させ
る書き込み用回路を有する強誘電体記憶装置。 - 【請求項２】 上記書き込み用回路は、上記第１の導体
と所定の電位線との間に接続され、ゲートへの印加電圧
に応じて当該第１の導体と電位線とを作動的に接続する
トランジスタにより構成されている請求項１記載の強誘
電体記憶装置。 - 【請求項３】 上記トランジスタは、上記強誘電体キャ
パシタと上下方向の積層関係をもって半導体基板上に形
成されている請求項２記載の強誘電体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7034081A JPH08235872A (ja) | 1995-02-22 | 1995-02-22 | 強誘電体記憶装置 |
| US08/598,600 US5753946A (en) | 1995-02-22 | 1996-02-12 | Ferroelectric memory |
| KR1019960003902A KR960032485A (ko) | 1995-02-22 | 1996-02-16 | 강유전체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7034081A JPH08235872A (ja) | 1995-02-22 | 1995-02-22 | 強誘電体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08235872A true JPH08235872A (ja) | 1996-09-13 |
Family
ID=12404320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7034081A Pending JPH08235872A (ja) | 1995-02-22 | 1995-02-22 | 強誘電体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08235872A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0811981A3 (en) * | 1996-06-06 | 1999-11-17 | Nec Corporation | Method of controlling non-volatile ferroelectric memory cell for inducing a large amount of electric charge representative of data bit |
-
1995
- 1995-02-22 JP JP7034081A patent/JPH08235872A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0811981A3 (en) * | 1996-06-06 | 1999-11-17 | Nec Corporation | Method of controlling non-volatile ferroelectric memory cell for inducing a large amount of electric charge representative of data bit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040629 |