KR100629295B1 - 기억 수단을 갖는 메모리 - Google Patents

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KR100629295B1
KR100629295B1 KR1020030017086A KR20030017086A KR100629295B1 KR 100629295 B1 KR100629295 B1 KR 100629295B1 KR 1020030017086 A KR1020030017086 A KR 1020030017086A KR 20030017086 A KR20030017086 A KR 20030017086A KR 100629295 B1 KR100629295 B1 KR 100629295B1
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사까이나오후미
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산요덴키가부시키가이샤
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Abstract

비선택 셀에서의 디스터브 현상을 억제하는 것이 가능한 메모리를 제공한다. 이 메모리는 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선 사이에 접속된 제1 기억 수단을 구비한 메모리로서, 판독 동작 및 재기입 동작을 통해 비선택의 메모리 셀의 제1 기억 수단에 서로 역방향의 전압이 동일 회수씩 인가되든지, 또는 실질적으로 전압이 인가되지 않음과 동시에, 판독 동작에 의해 판독된 데이터가 제1 데이터의 경우와 제2 데이터의 경우에 재기입 동작 방법을 변경한다.
비트선, 워드선, 판독 동작, 재기입 동작, 메모리 셀, 선택 셀, 비선택 셀

Description

기억 수단을 갖는 메모리{MEMORY HAVING STORAGE MEANS}
도 1은 본 발명의 제1 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리의 전체 구성을 나타낸 블럭도.
도 2는 도 1에 나타낸 제1 실시 형태에 의한 강유전체 메모리의 1/3Vcc·2/3Vcc 생성 회로의 내부 구성을 나타낸 회로도.
도 3은 본 발명의 제1 실시 형태에 의한 메모리 셀 어레이의 선택 셀과 비선택 셀을 설명하기 위한 개략도.
도 4는 본 발명의 제1 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작을 설명하기 위한 전압 파형도.
도 5는 본 발명의 제1 실시 형태에서의 판독 및 재기입 동작에서 선택 셀에 데이터 「1」이 유지되어 있는 경우의 분극 상태의 변화를 나타낸 히스테리시스도.
도 6은 제1 실시 형태에서의 판독 및 재기입 동작에서 선택 셀에 데이터 「0」이 유지되어 있는 경우의 분극 상태의 변화를 나타낸 히스테리시스도.
도 7은 본 발명의 제2 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작을 설명하기 위한 전압 파형도.
도 8은 본 발명의 제3 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작을 설명하기 위한 전압 파형도.
도 9는 본 발명의 제5 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리의 메모리 셀 어레이 영역의 구성을 나타낸 개략도.
도 10은 본 발명의 제5 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작을 설명하기 위한 전체 구성을 나타낸 전압 파형도.
도 11은 본 발명의 제5 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리의 메모리 셀 어레이 영역을 나타낸 개략도.
도 12는 본 발명의 제6 실시 형태에 의한 데이터 「0」의 기입 동작을 설명하기 위한 전압 파형도.
도 13은 본 발명의 제6 실시 형태에 의한 데이터 「1」의 기입 동작을 설명하기 위한 전압 파형도.
도 14는 도 12 및 도 13에 나타낸 제6 실시 형태에 의한 기입 동작의 효과를 설명하기 위한 히스테리시스도.
도 15는 본 발명의 제7 실시 형태에 의한 강유전체 메모리의 동작 방법을 적용하는 메모리 셀 어레이의 구성을 나타낸 등가 회로도.
도 16은 본 발명의 제8 실시 형태에 의한 강유전체 메모리의 동작 방법을 적용하는 메모리 셀 어레이를 나타낸 등가 회로도.
도 17은 본 발명의 제8 실시 형태에 의한 강유전체 메모리의 동작 방법에서의 데이터 「0」의 상태를 나타낸 등가 회로도.
도 18은 본 발명의 제8 실시 형태에 의한 강유전체 메모리의 동작 방법에서 의 데이터 「1」의 상태를 나타낸 등가 회로도.
도 19는 본 발명의 제8 실시 형태에 의한 「0」의 기입 동작을 설명하기 위한 전압 파형도.
도 20은 본 발명의 제8 실시 형태에 의한 「1」의 기입 동작을 설명하기 위한 전압 파형도.
도 21은 본 발명의 제8 실시 형태에 의한 판독/재기입 동작을 설명하기 위한 전압 파형도.
도 22는 본 발명의 제9 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리의 전체 구성을 나타낸 블럭도.
도 23은 본 발명의 제9 실시 형태에 의한 메모리 셀 어레이의 선택 셀과 비선택 셀을 설명하기 위한 개략도.
도 24는 본 발명의 제9 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작을 설명하기 위한 전압 파형도.
도 25는 제9 실시 형태에 의한 판독 동작 및 재기입 동작의 T1의 기간에서 각 메모리 셀에 인가되는 전위차를 설명하기 위한 도면.
도 26은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 제2 셀에 데이터 「1」이 유지되어 있는 경우의 T1의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 27은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 제2 셀에 데이터 「0」이 유지되어 있는 경우의 T1의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.　
도 28은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 제1 셀에 데이터 「1」이 유지되어 있는 경우의 T1의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 29는 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 제1 셀에 데이터 「0」이 유지되어 있는 경우의 T1의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 30은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 선택 셀 (제4 셀)에 데이터 「1」이 유지되어 있는 경우의 T1의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 31은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 선택 셀 (제4 셀)에 데이터 「0」이 유지되어 있는 경우의 T1의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 32는 제9 실시 형태에 의한 판독 동작 및 기입 동작에서, T2의 기간에 각 메모리 셀에 인가되는 전위차를 설명하기 위한 도면.
도 33은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 비선택 셀인 제1 셀 및 제2 셀에 데이터 「1」이 유지되어 있는 경우의 T2의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 34는 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 비선택 셀인 제1 셀 및 제2 셀에 데이터 「0」이 유지되어 있는 경우의 T2의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 35는 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, T2의 기간에서의 선택 셀 (제4 셀)의 분극 상태의 변화를 나타낸 히스테리시스도.
도 36은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, T3의 기간에서의 각 메모리 셀에 인가되는 전위차를 설명하기 위한 도면.
도 37은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 비선택 셀인 제1 셀 및 제2 셀에 데이터 「1」이 유지되어 있는 경우의 T3의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 38은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 비선택 셀인 제1 셀 및 제2 셀에 데이터 「0」이 유지되어 있는 경우의 T3의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 39는 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, T3의 기간에서의 선택 셀(제4 셀)의 분극 상태의 변화를 나타내는 히스테리시스도.
도 40은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, T4의 기간에서의 각 메모리 셀에 인가되는 전위차를 설명하기 위한 도면.
도 41은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 비선택 셀인 제1 셀 및 제2 셀에 데이터 「1」이 유지되어 있는 경우의 T4의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 42는 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, 비선택 셀인 제1 셀 및 제2 셀에 데이터 「0」이 유지되어 있는 경우의 T4의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 43은 제9 실시 형태에 의한 판독 동작 및 재기입 동작에서, T4의 기간에서의 선택 셀(제4 셀)의 분극 상태의 변화를 나타낸 히스테리시스도.
도 44는 디스터브에 의한 분극 상태의 열화가 없는 초기 상태 (T0)에서, 제9 실시 형태에 의한 판독 및 재기입 동작을 행한 경우의 비선택 셀 (제1 셀 및 제2 셀)의 분극량의 변화를 나타내는 도면.
도 45는 디스터브에 의한 분극 상태의 열화가 1회 존재하는 초기 상태 (T0)에서, 제9 실시 형태에 의한 판독 및 재기입 동작을 행한 경우의 비선택 셀 (제1 셀 및 제2 셀)의 분극량의 변화를 나타낸 도면.
도 46은 본 발명의 제9 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리의 기입 동작을 설명하기 위한 전압 파형도.
도 47은 제9 실시 형태에 의한 기입 동작의 T1(T4)의 기간에서의 각 메모리 셀에 인가되는 전위차를 설명하기 위한 도면.
도 48은 제9 실시 형태에 의한 기입 동작에서, 비선택 셀인 제1 셀 및 제2 셀에서 데이터 「1」이 유지되어 있는 경우의 T1(T4)의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 49는 제9 실시 형태에 의한 기입 동작에서, 비선택 셀인 제1 셀 및 제2 셀에서 데이터 「0」이 유지되어 있는 경우의 T1(T4)의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 50은 제9 실시 형태에 의한 기입 동작에서, T1(T4)의 기간에서의 선택 셀(제4 셀)의 분극 상태의 변화를 나타낸 히스테리시스도.
도 51은 제9 실시 형태에 의한 기입 동작에서의 T2(T3)의 기간에서 각 메모리 셀에 인가되는 전위차를 설명하기 위한 도면.
도 52는 제9 실시 형태에 의한 기입 동작에서, 비선택 셀인 제1 셀 및 제2 셀에서 데이터 「1」이 유지되어 있는 경우의 T2(T3)의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 53은 제9 실시 형태에 의한 기입 동작에서, 비선택 셀인 제1 셀 및 제2 셀에서 데이터 「0」이 유지되어 있는 경우의 T2(T3)의 기간에서의 분극 상태의 변화를 나타낸 히스테리시스도.
도 54는 제9 실시 형태에 의한 기입 동작에서, T2(T3)의 기간에서의 선택 셀(제4 셀)의 분극 상태의 변화를 나타낸 히스테리시스도.
도 55는 본 발명의 제1 실시 형태의 제1 변형예에 의한 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작을 설명하기 위한 전압 파형도.
도 56은 본 발명의 제1 실시 형태의 제2 변형예에 의한 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작을 설명하기 위한 전압 파형도.
도 57은 본 발명의 제1 실시 형태의 제3 변형예에 의한 단순 매트릭스 방식의 강유전체 메모리의 판독 동작 및 재기입 동작을 설명하기 위한 전압 파형도.
도 58은 종래의 DRAM의 메모리 셀의 구성을 나타낸 등가 회로도.
도 59는 종래의 DRAM의 트렌치형 캐패시터의 구조를 나타낸 단면도.
도 60은 종래의 1트랜지스터 1캐패시터 방식의 강유전체 메모리의 메모리 셀 을 나타낸 등가 회로도.
도 61은 종래의 단순 매트릭스 방식의 강유전체 메모리의 메모리 셀 어레이를 나타낸 등가 회로도.
도 62는 종래의 단순 매트릭스 방식의 강유전체 메모리의 동작을 설명하기 위한 히스테리시스도.
도 63은 종래의 단순 매트릭스 방식의 강유전체 메모리에서의 디스터브 현상을 설명하기 위한 히스테리시스도.
도 64는 종래의 1트랜지스터 방식의 강유전체 메모리의 메모리 셀을 나타내는 등가 회로도.
도 65는 종래의 1트랜지스터 방식의 강유전체 메모리의 동작을 설명하기 위한 히스테리시스도.
도 66는 도 64에 나타낸 종래의 1트랜지스터 방식의 강유전체 메모리의 기입시의 전압 인가 상태를 설명하기 위한 등가 회로도.
도 67은 도 64에 나타낸 종래의 1트랜지스터 방식의 강유전체 메모리의 스탠바이시에서의 전압 인가 상태를 설명하기 위한 등가 회로도.
<도면의 주요 부분에 대한 간단한 설명>
1 : 메모리 셀 어레이
2 : 로우 디코더
3 : 컬럼 디코더
4 : 로우 어드레스 버퍼
5 : 컬럼 어드레스 버퍼
6 : 라이트 앰프
7 : 입력 버퍼
8 : 전압 센스 앰프
9 : 출력 버퍼
10 : 1/3Vcc·2/3Vcc 생성 회로
40a 및 40b : 1/2Vcc 생성 회로
50a(50b), 51a(51b) : 전압 입력 단자
52a(52b) : 전압 출력 단자
본 발명은 메모리에 관한 것으로, 특히 기억 수단을 갖는 메모리에 관한 것이다.
종래, 반도체 메모리로서, 휘발성 메모리와 불휘발성 메모리가 알려져 있다. 또, 휘발성 메모리로서는, DRAM (Dynamic Random Access Memory)가 알려져 있고, 불휘발성 메모리로서는 플래시 EEPROM (Electrically Erasable and Programmable Read Only Memory)가 알려져 있다. DRAM 및 플래시 EEPROM은 고집적화가 가능하기 때문에, 폭넓게 사용되고 있다.
도 58은 종래의 DRAM의 메모리 셀의 구성을 나타낸 등가 회로도이다. 또, 도 59는 종래의 DRAM에 이용되는 트렌치형 캐패시터의 구조를 나타낸 단면도이다. 먼저, 도 58를 참조하여, 종래의 휘발성 메모리로서의 DRAM의 메모리 셀(103)은 하나의 선택 트랜지스터(101)와, 하나의 캐패시터(102)로 구성되어 있다. 그리고, 메모리 셀의 정보는 전하로서 캐패시터(102)에 축적된다. 메모리 셀의 정보를 판독할 때는 워드선 WL이 상승하는 것에 의해, 선택 트랜지스터(101)가 온 상태가 된다. 이에 의해, 셀 용량 Ccell와 비트선 용량 Cb1이 용량 결합한다. 이에 의해, 메모리 셀에 축적되어 있는 전하량에 의해, 비트선 전위가 결정되기 때문에, 그 전위를 판독할 수가 있다.
상기와 같은 구성을 갖는 종래의 DRAM의 메모리 셀에서, 미세화된 경우에도 캐패시터(102)의 셀 용량 Ccell을 확보하기 위해서, 도 59에 나타낸 바와 같이, 캐패시터(102)를 구성하는 상부 전극(102a) 및 하부 전극(102c) 및 유전체막(102b)을 종방향으로 연장한 트렌치형 캐패시터가 이용되고 있다. 그러나, 미세화가 더욱 진전되면, 도 59에 나타낸 트렌치형 캐패시터를 이용해도 캐패시터(102)의 용량을 확보하는 것이 곤란하게 되어가고 있다. 즉, 디자인룰의 축소에 의한 DRAM의 고집적화는 한계에 근접해 가고 있다.
또, 불휘발성 메모리로서의 플래시 EERPOM (이하, 플래시 메모리라고 함)에서는, 스택형 및 스플리트 게이트형 등의 CHE (채널 핫 일렉트론) 기입 방식의 메모리 셀은 채널 길이의 미세화에 한계가 있다. 또, NAND형 등의 FN (파울러 노드하임) 기입 방식의 메모리 셀에서는, 미세화의 한계는 로직 트랜지스터와 동일하다. 그러나, 플래시 메모리의 동작에는 15V∼20V의 고전압이 필요하고, 로직 트랜 지스터의 저전원 전압화가 진행하면, 그 저전원 전압으로부터 15V∼20V의 고전압을 생성할 때의 생성 효율이 저하한다. 이 때문에, 전력 소비가 증대함과 동시에 챠지펌프부의 면적도 커지기 때문에, 미세화가 저해된다고 하는 문제가 있다.
한편, 근래 주목되고 있는 불휘발성 메모리의 하나로서, 강유전체 메모리가 알려져 있다. 이 강유전체 메모리는 강유전체의 분극 방향에 의한 의사 용량 변화를 메모리 소자로서 이용하는 메모리이다. 이 강유전체 메모리는 원리적으로 고속 또한 저전압에서 데이터 재기입이 가능하기 때문에, 고속 및 저전압이라고 하는 DRAM의 이점과, 불휘발성이라고 하는 플래시 메모리의 이점을 겸비한 이상적인 메모리로서 각광을 받고 있다.
강유전체 메모리의 메모리 셀 방식은 1트랜지스터 1캐패시터 방식, 단순 매트릭스 방식 및 1트랜지스터 방식의 3종류로 크게 분류된다. 도 60은 1트랜지스터 1캐패시터 방식의 강유전체 메모리의 메모리 셀을 나타낸 등가 회로도이다. 또 도 61은 단순 매트릭스 방식의 강유전체 메모리의 메모리 셀 어레이를 나타낸 등가 회로도이다. 도 62는 단순 매트릭스 방식의 강유전체 메모리의 동작을 설명하기 위한 히스테리시스도이고, 도 63은 단순 매트릭스 방식의 강유전체 메모리에서의 디스터브 현상을 설명하기 위한 히스테리시스도이다. 또, 도 64는 1트랜지스터 방식의 강유전체 메모리의 메모리 셀을 나타낸 등가 회로도이고, 도 65는 1트랜지스터 방식의 강유전체 메모리의 동작을 설명하기 위한 히스테리시스도이다. 또, 도 66은 도 64에 나타낸 1트랜지스터 방식의 강유전체 메모리의 기입시의 전압 인가 상태를 설명하기 위한 등가 회로도이고, 도 67은 도 64에 나타낸 1트랜지스터 방식의 강유전체 메모리의 스탠바이시의 전압 인가 상태를 설명하기 위한 등가 회로도이다.
먼저, 도 60에 나타낸 바와 같이, 1트랜지스터 1캐패시터 방식의 강유전체 메모리의 메모리 셀(113)은 DRAM와 동일하게, 하나의 선택 트랜지스터(111)와 하나의 강유전체 캐패시터(112)에 의해 구성되어 있다. DRAM과 다른 점은 캐패시터가 강유전체 캐패시터(112)인 점이다. 동작으로서는 워드선 WL이 상승하는 것에 의해 선택 트랜지스터(111)가 온 상태가 된다. 이에 의해, 강유전체 캐패시터(112)의 캐패시터 용량 Ccell와 비트선 용량 Cb1이 접속된다. 다음에, 플레이트선 PL이 펄스 구동됨으로써 강유전체 캐패시터(112)의 분극 방향에 의해 다른 전하량이 비트선 BL에 보내진다. 그리고, DRAM의 경우와 동일하게, 비트선 BL의 전압으로서 데이터가 판독된다.
이 1트랜지스터 1캐패시터 방식의 강유전체 메모리에서는 DRAM과 동일한 구성을 갖기 때문에, 강유전체 캐패시터(112)의 미세화에 한계가 있다. 이 때문에, DRAM와 동일하게 고집적화하는 데에는 한계가 있다.
다음에, 도 61∼도 63을 참조하여, 단순 매트릭스 방식의 강유전체 메모리에 대해 설명한다. 단순 매트릭스 방식의 강유전체 메모리의 메모리 셀(121)은 도 61에 나타낸 바와 같이, 서로 교차하는 방향으로 연장하도록 형성된 워드선 WL 및 비트선 BL와, 워드선 WL 및 비트선 BL 사이에 배치된 강유전체막 (도시하지 않음)으로 이루어진 강유전체 캐패시터(122)에 의해 구성되어 있다. 강유전체 캐패시터(122)의 일단은 워드선 WL에 접속되어 있고, 강유전체 캐패시터(122)의 타 단은 비트선 BL에 접속되어 있다. 이 단순 매트릭스 방식의 강유전체 메모리에서는 비트선 BL과 강유전체 캐패시터(122)의 용량 결합에 의한 전위를 판독하기 때문에, DRAM와 동일하게, 용량의 확보가 필요하다. 단, 이 단순 매트릭스 방식의 강유전체 메모리에서는 강유전체 캐패시터(122)만으로 메모리 셀(121)이 구성되어 있고, 선택 트랜지스터가 존재하지 않기 때문에, 1트랜지스터 1캐패시터 방식보다도 집적도가 높을 수가 있다.
여기에서, 이 단순 매트릭스 방식의 강유전체 메모리의 동작을 도 61 및 도 62를 참조하여 설명한다. 또, 판독/기입시에 각 셀에 인가되는 전압을 이하의 표 1에 나타낸다.
스탠바이 판독 기입 「1」 기입 「0」
선택 WL 1/2Vcc Vcc 0 Vcc
비선택 WL 1/2Vcc 1/3Vcc 2/3Vcc1 1/3Vcc
선택 BL 1/2Vcc 0 →플로팅 Vcc 0
비선택 BL 1/2Vcc 2/3Vcc 1/3Vcc 2/3Vcc
기입 동작으로서는, 스탠바이 상태에서는 강유전체 캐패시터(122)의 양단은 동일 전위가 되어 있다. 데이터 「0」을 기입할 때에는 워드선 WL에 Vcc를 인가함과 동시에, 비트선 BL에 0V을 인가한다. 이 때, 강유전체 캐패시터(122)에는 Vcc의 전압이 인가된다. 이에 의해, 도 62에 나타낸 A점으로 이동한다. 이 후, 강유전체 캐패시터(122)의 양단을 동일 전위로 하면, 도 62에 나타낸 「0」으로 이동한다. 데이터 「1」을 기입할 때에는 워드선 WL에 0V를 인가함과 동시에, 비트선 BL에 Vcc를 인가한다. 이 때, 강유전체 캐패시터(122)에는 -Vcc의 전압이 인가된다. 이에 의해, 도 62의 B점으로 이동한다. 이 후, 강유전체 캐패시터(122)의 양단을 동일 전위로 하면, 도 62에 나타낸 「1」로 이동한다.
또, 판독 동작으로서는, 먼저 비트선 BL을 프리챠지한다. 다음에, 워드선 WL을 Vcc로 상승시킨다. 이 전압 Vcc는 강유전체 캐패시터(122)의 용량 CFE, 비트선 BL의 기생 용량을 CBL로 하면, CFE와 CBL로 용량 분할된다. 강유전체 캐패시터(122)의 용량 CFE는 유지되어 있는 데이터에 의해, C0 또는 C1로서 근사할 수 있다. 이 때문에, 비트선 BL의 전위는 이하의 수학식 1 및 수학식 2에 의해 나타낸다.
V0={C0/(C0+CBL)}×Vcc
V1={C1/(C1+CBL)}×Vcc
상기 수학식 1은 데이터 「0」이 유지되어 있을 때의 비트선 BL의 전위 V0을 나타내고 있고, 상기 수학식 2는 데이터 「1」이 유지되어 있을 때의 비트 BL의 전위 V1을 나타내고 있다.
상기 수학식 1의 비트선 전위 V0과 상기 수학식 2에 의한 비트선 전위 V1의 전위차를 리드 앰프에 의해 판별함으로써 데이터의 판독을 행한다. 이 데이터의 판독시에, 메모리 셀의 데이터는 파손되기 때문에, 데이터의 판독후에, 판독 데이터에 따른 기입 동작 (리스토어)을 행한다.
또, 단순 매트릭스 방식의 강유전체 메모리에는, 비선택 셀의 데이터가 사라지는 디스터브라고 하는 불합리한 점이 있다. 즉, 모든 비선택 메모리 셀에는 기 입시 및 판독시에 1/3Vcc의 전압이 인가되게 된다. 따라서, 도 63에 나타낸 바와 같이, 강유전체가 갖는 히스테리시스 특성에 의해, 분극량이 감소하여 가고, 그 결과 데이터가 사라져 버린다.
다음에, 도 64∼도 67을 참조하여, 1트랜지스터 방식의 강유전체 메모리에 대해 설명한다. 1트랜지스터 방식의 강유전체 메모리의 메모리 셀(131)은 도 64에 나타낸 바와 같이, MOS 트랜지스터(133)의 게이트에, 강유전체 캐패시터(132)을 접속한 구성을 갖는다. 또, 이 1트랜지스터 방식의 강유전체 메모리에서는, 강유전체 캐패시터(132)의 일단은 워드선 WL에 접속되어 있고, 강유전체 캐패시터(132)의 타단은 셀 트랜지스터를 구성하는 MOS 트랜지스터(133)의 게이트에 접속되어 있다. 이 1트랜지스터 방식의 강유전체 메모리에서는 강유전체 캐패시터(132)의 분극 방향에 의해 MOS 트랜지스터(133)의 임계치 전압이 변화하기 때문에, 메모리 셀 전류가 변화한다. 이 메모리 셀 전류의 변화를 판별함으로써, 데이터가 판독된다. 이 1트랜지스터 방식의 강유전체 메모리에서는, 메모리 셀 전류를 검출하는 것에 의해 데이터의 판독이 행해지기 때문에, 도 60에 나타낸 1트랜지스터 1캐패시터 방식의 강유전체 메모리와 같이, 비트선 용량을 고려하여 강유전체 캐패시터의 캐패시터 용량을 어느 정도 크게 할 필요가 없다. 이 때문에, 강유전체 캐패시터(132)를 작게 할 수 있기 때문에, 미세화에 적합하다.
이하, 1트랜지스터 방식의 강유전체 메모리의 동작에 대해 설명한다. 먼저, 스탠드바이 상태에서는, 모든 워드선 WL, 비트선 BL 및 소스선 SL은 0V가 되어 있다. 기입 동작으로서는, 데이터 「0」을 기입할 때에는, 워드선 WL에 Vpp (승압 전압)을 인가한다. 이 때, 강유전체 캐패시터(132)에는 MOS 트랜지스터(133)의 게이트 용량과 용량 분할된 전위 Vcc가 인가된다. 이에 의해, 초기 상태인 것에 상관없이, 도 65에 나타낸 점 A로 이동한다. 그 후, 워드선 WL을 0V로 돌리면, 도 65에 나타낸 데이터 「0」로 이동한다. 데이터 「1」을 기입할 때에는, 워드선 WL에 0V, 비트선 BL에 Vpp을 인가한다. 이 경우, 강유전체 캐패시터(132)에는 -Vcc의 전압이 인가된다. 이에 의해, 도 65에 나타낸 B점으로 이동한다. 그 후, 비트선 BL을 0V로 돌리면, 도 65에 나타낸 데이터 「1」로 이동한다.
1트랜지스터 방식의 강유전체 메모리의 판독 동작시에는, 워드선 WL을 분극 반전하지 않을 정도의 전압 Vr으로 상승시키는 것에 의해 행한다. 이에 의해, 셀 트랜지스터 (MOS 트랜지스터; 133)의 게이트 전압이 기입 상태에 의해 변화한다. 그리고, 셀 트랜지스터(133)의 게이트 전압의 변화에 의해 셀 트랜지스터(133)을 흐르는 전류가 다르기 때문에, 그 전류차를 비트선 BL을 통해 판독한다. 즉, 1트랜지스터 방식의 강유전체 메모리에서는, 강유전체 캐패시터와 비트선 용량의 용량 결합에 의한 전위차가 아니고, 셀 트랜지스터의 전류를 판독하면 되기 때문에, 판독시의 분극 반전은 필요없다. 이 때문에, 비파손 판독이 가능하다.
단, 이 1트랜지스터 방식의 강유전체 메모리에서는, 상기한 단순 매트릭스 방식의 강유전체 메모리와 동일하게, 비선택 셀의 디스터브의 문제가 있다. 또, 강유전체 캐패시터(132)의 역 바이어스 상태가 지속하는 것에 기인하여, 데이터가 변화하는 소위 역 바이어스 리텐션이라고 하는 문제도 있다. 즉, 데이터의 기입시에 도 66에 나타낸 바와 같이, 워드선 WL에 Vpp을 인가하는 것에 의해 데이터를 기 입한 후, 스탠드바이 상태로 돌아가면, 도 67에 나타낸 바와 같이 분극과는 역 방향의 전위가 계속 걸린다. 이 때문에, 데이터의 유지 시간이 짧아진다고 하는 문제가 있다.
상기와 같이, 종래의 DRAM 및 플래시 메모리의 미세화는 곤란하게 되기 때문에, 보다 고집적화가 가능한 메모리 셀 방식이 요구되고 있다. 한편, 강유전체 메모리의 1트랜지스터 방식 및 단순 매트릭스 방식은 고집적화가 가능한 반면, 상기와 같은 비선택 셀의 데이터가 사라지는 디스터브 현상이나 역 바이어스 상태가 지속하는 것에 기인하여 데이터가 변화하는 역 바이어스 리텐션 등의 문제가 있었다. 이 때문에, 종래의 1트랜지스터 방식 및 단순 매트릭스 방식의 강유전체 메모리의 실용화는 곤란하다고 하는 문제점이 있었다.
본 발명의 하나의 목적은 비선택 셀의 데이터가 사라지는 디스터브 현상을 억제하는 것이 가능한 메모리를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명의 일 형태에 의한 메모리는 비트선과, 비트선과 교차하도록 배치된 워드선과, 비트선과 워드선 사이에 접속된 제1 기억 수단을 포함하고, 판독 동작으로부터 판독한 데이터를 재기입 동작까지를 통해, 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 동시에, 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에 제1 기억 수단에 제1 전압 펄스 및 제2 전압 펄스를 인가하기 위한 수단을 변경한다.
이 일 형태에 의한 메모리에서는, 상기와 같이 판독 동작으로부터 판독된 데이터를 재기입하는 동작까지를 통해, 비선택의 제1 기억 수단에 서로 역방향인 제1 전압 펄스와 제2 전압 펄스를 동일 회수씩 인가함으로써, 비선택 셀의 제1 기억 수단에서 디스터브에 의한 분극 열화가 해소되기 때문에, 비선택 셀의 디스터브 현상을 억제할 수 있다. 또, 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에서, 제1 기억 수단에 제1 전압 펄스 및 제2 전압 펄스를 인가하기 위한 수단을 변경함으로써, 데이터가 제1 데이터인 경우와 제2 데이터인 경우에 각각 개별로 필요한 회수만큼 비선택의 제1 기억 수단에 서로 역방향인 전압을 동일한 회수씩 인가할 수 있다.
상기 일 형태에 의한 메모리에서, 바람직하게는 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우는, 서로 역방향의 제1 전압 펄스 및 제2 전압 펄스가 1회씩 인가되든지, 또는 실질적으로 전압이 인가되지 않고, 판독 동작에 의해 판독된 데이터가 제2 데이터인 경우는 서로 역방향의 제1 전압 펄스 및 제2 전압 펄스가 2회씩 인가되든지, 또는 실질적으로 전압이 인가되지 않는다. 이와 같이 구성하면, 제1 데이터가 판독된 경우 및 제2 데이터가 판독된 경우에, 용이하게 비선택의 제1 기억 수단에서 디스터브에 의한 분극 열화가 해소되기 때문에, 비선택의 제1 기억 수단의 디스터브 현상을 억제할 수 있다. 또, 2회씩 인가되는 전압 펄스는 모두 동일 형태의 전압 펄스를 2회씩 인가하여도 되고, 각각 형태가 다른 전압 펄스를 인가하여도 된다.
상기 일 형태에 의한 메모리에서, 바람직하게는 판독 동작에 의해 판독된 데 이터가 제1 데이터인 경우는, 판독 동작 및 제1 데이터의 재기입 동작을 행하고, 판독 동작에 의해 판독된 데이터가 제2 데이터인 경우는 판독 동작, 제1 데이터의 재기입 동작, 제2 데이터 재기입만을 위한 보상 동작 및 제2 데이터의 재기입 동작을 행한다. 이와 같이 구성하면, 용이하게 데이터가 제1 데이터인 경우와 제2 데이터인 경우에서 각각 개별로 필요한 회수분만큼 비선택의 제1 기억 수단에 서로 역방향인 전압 펄스를 동일 회수씩 인가할 수 있다.
상기 일 형태에 의한 메모리에서, 제1 기억 수단에 제1 전압 펄스 및 제2 전압 펄스를 인가하기 위한 수단을 변경하는 것은, 제1 기억 수단으로의 제1 전압 펄스 및 제2 전압 펄스의 인가 순서를 변경하는 것을 포함하고 있어도 좋다. 또, 인가 순서를 변경하는 것은 인가 시퀀스를 변경하는 것을 의미한다. 즉, 전압 펄스의 수나 방향을 변경하는 것을 의미한다. 또, 제1 전압 펄스 및 제2 전압 펄스가 인가되는 제1 기억 수단은, 선택된 비트선과 선택된 워드선에 연결되는 선택된 제1 기억 수단과, 선택된 제1 기억 수단 이외의 비선택 제1 기억 수단을 포함하고 있어도 좋다.
상기 일 형태에 의한 메모리에서 바람직하게는, 판독 동작에 의해 판독된 데이터가 제2 데이터인 경우는, 판독 동작, 2회의 제1 데이터를 기입하는 동작, 및 제2 데이터를 재기입하는 동작을 행한다. 이와 같이 구성하면, 판독 동작에 의해 판독된 데이터가 제2 데이터인 경우에, 용이하게 비선택의 제1 기억 수단에서 디스터브에 의한 분극 열화가 해소되기 때문에, 비선택의 제1 기억 수단의 디스터브 현상을 억제할 수 있다. 또, 별도 보상 동작을 발생시키는 회로가 불필요하게 된다.
상기 일 형태에 의한 메모리에서, 워드선과 비트선을 실질적으로 동일 전위로 한 후, 판독 동작을 개시하도록 해도 좋다.
상기 일 형태에 의한 메모리에서 바람직하게는, 비선택의 제1 기억 수단에는 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 전압이 인가된다. 이와 같이 구성하면, 선택된 제1 기억 수단에 인가되는 전압과 비선택의 제1 기억 수단에 인가되는 전압의 전압차를 최대로 크게 할 수 있기 때문에, 비선택의 제1 기억 수단의 디스터브 현상을 보다 저감시킬 수 있다. 또, 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/3라는 것은 선택된 제1 기억 수단에 인가되는 전압을 Vin로 한 경우, 1/3Vin×0.9 이상 1/3Vin×1.1 이하의 범위내에 포함되는 전압치를 의미한다.
상기 일 형태에 의한 메모리에서, 판독 동작에서는 비선택의 비트선에 연결되는 비선택의 제1 기억 수단에는 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 전압이 인가되고, 선택된 비트선에 연결되는 비선택의 제1 기억 수단에는 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/3 보다 작은 전압이 인가되어도 좋다. 일 형태에 의한 메모리에서 판독 동작에서는, 선택된 비트선에 연결되는 비선택의 제1 기억 수단에는 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 전압보다 작은 전압이 인가된 후, 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 전압이 인가되어도 좋다. 또, 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 전압보다도 작은 전압이라는 것은 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 전압보다도 작은 절대치를 갖는 정 및 부의 전압을 의미한다.
상기 일 형태에 의한 메모리에서, 비선택의 제1 기억 수단에는 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 전압이 인가되든지, 또는 전압이 인가되지 않도록 해도 좋다. 또, 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/2이라는 것은 선택된 제1 기억 수단에 인가되는 전압을 Vin로 한 경우, 1/2Vin×0.9 이상 1/2Vin×1.1 이하의 범위내에 포함되는 전압치를 의미한다. 또, 일 형태에 의한 메모리에서, 판독 동작에서는, 비선택의 비트선에 연결되는 비선택의 제1 기억 수단에는 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 전압이 인가되든지, 또는 전압이 인가되지 않고, 선택된 비트선에 연결되는 비선택의 제1 기억 수단에는 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/2 보다도 작은 전압이 인가되든지 또는 전압이 인가되지 않도록 해도 좋다. 또, 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 전압보다도 작은 전압이라는 것은 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 전압보다도 작은 절대치를 갖는 정 및 부의 전압을 의미한다.
또, 일 형태에 의한 메모리에서, 판독 동작에서는, 선택된 비트선에 연결되는 비선택의 제1 기억 수단에는 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 전압보다 작은 전압이 인가된 후, 데이터의 재기입 동작시에 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 전압이 인가되든지, 또는 판독 동작을 통해 비선택의 비트선에 연결되는 비선택의 제1 기억 수단에는 실질적으로 전압이 인가되지 않도록 해도 좋다.
상기 일 형태에 의한 메모리에서 바람직하게는, 판독 동작은 선택된 비트선의 전압을 검지함으로써 행한다. 이와 같이 구성하면, 데이터가 제1 데이터인 경우와 제2 데이터인 경우에 선택된 비트선의 전압치가 다르기 때문에, 용이하게 데이터의 판독을 행할 수 있다. 이 경우 바람직하게는 판독 동작에서는, 제1 기간에서 선택된 비트선의 전압을 검지한 후, 제2 기간에서 선택된 비트선을 실질적으로 0V로 돌리고, 제1 기간은 선택된 비트선에 연결되는 비선택의 제1 기억 수단이 제1 기간에 받은 분극량의 변화량이 선택된 비트선에 연결되는 비선택의 제1 기억 수단이 제2 기간에 받은 분극량의 변화량에 비해 충분히 작아지도록 한 길이로 설정되고, 제2 기간은 재기입 동작에서 선택된 비트선에 연결되는 비선택의 제1 기억 수단이 받은 분극량의 변화량과 동일한 변화량을 비트선에 연결되는 비선택의 제1 기억 수단이 받도록 하는 길이로 설정되어 있다. 이와 같이 구성하면, 선택된 비트선에 연결되는 비선택의 제1 기억 수단에서도, 분극 열화와 분극 개선이 교대로 동일 회수씩 반복되기 때문에, 선택된 비트선에 연결되는 비선택의 제1 기억 수단에 대해서도 디스터브 현상을 억제할 수 있다.
상기 일 형태에 의한 메모리에서 바람직하게는, 판독 동작은 선택된 워드선에 흐르는 전류를 검지함으로써 행한다. 이와 같이 구성하면, 데이터가 제1 데이터인 경우와 제2 데이터인 경우에 선택된 워드선에 흐르는 전류치가 다르기 때문 에, 용이하게 데이터의 판독을 행할 수 있다.
상기 일 형태에 의한 메모리에서 바람직하게는, 판독 동작은 선택된 워드선에 흐르는 전류치와 선택된 비트선에 흐르는 전류치를 비교함으로써 행한다. 이와 같이 구성하면, 데이터가 제1 데이터인 경우에는 선택된 워드선에 흐르는 전류치와 선택된 비트선에 흐르는 전류치가 동일함과 동시에, 데이터가 제2 데이터인 경우에는 선택된 워드선에 흐르는 전류치와 선택된 비트선에 흐르는 전류치가 다르기 때문에, 용이하게 데이터의 판독을 행할 수 있다.
상기 일 형태에 의한 메모리에서 바람직하게는, 판독 동작에 의해 판독된 데이터와 비교하기 위한 참조 데이터를 출력하는 제2 기억 수단을 포함하는 더미 셀을 더 포함하고, 더미 셀에서도 판독 동작으로부터 판독된 데이터를 재기입하는 동작까지를 통해, 제2 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스가 각각 동일 회수씩 인가되든지, 또는 실질적으로 전압이 인가되지 않는다. 이와 같이 구성하면, 더미 셀에서도 비선택의 제1 기억 수단의 디스터브 현상을 억제할 수 있기 때문에, 판독 동작에 의해 판독된 데이터와 참조 데이터를 비교할 때에, 정확한 판독을 행할 수 있다.
이 경우, 메모리 셀이 형성되는 영역과 더미 셀이 형성되는 영역은 워드선을 분할함으로써 분할되어 있어도 좋다. 메모리 셀이 형성되는 영역과 더미 셀이 형성되는 영역은 비트선을 분할함으로써 분할되어 있어도 좋다.
상기 일 형태에 의한 메모리에서 바람직하게는, 데이터의 기입 동작시에, 기 입해야 할 데이터와 역 데이터를 미리 기입한 후, 기입해야 할 데이터를 기입한다. 이와 같이 구성하면, 비선택의 제1 기억 수단에서 디스터브에 의한 분극 열화가 해소되기 때문에, 비선택의 제1 기억 수단의 디스터브 현상을 억제할 수 있다.
상기 일 형태에 의한 메모리에서 바람직하게는, 메모리 셀은 서로 교차하는 방향으로 연장하도록 형성된 워드선 및 비트선과, 워드선과 비트선 사이에 배치된 강유전체막으로 이루어지는 강유전체 캐패시터에 의해 구성된 메모리 셀을 포함한다. 이와 같이 구성하면, 단순 매트릭스 방식의 강유전체 메모리에서 용이하게 비선택 셀의 디스터브 현상을 억제할 수 있다.
상기 일 형태에 의한 메모리에서 바람직하게는, 메모리 셀은 강유전체 캐패시터와 부하 용량에 의해 구성된 메모리 셀을 포함한다. 이와 같이 구성하면, 강유전체 캐패시터와 부하 용량에 의해 구성된 메모리 셀을 포함하는 강유전체 메모리에서 용이하게 비선택 셀의 디스터브 현상을 억제할 수 있다. 이 경우, 부하 용량은 강유전체 캐패시터 및 상유전체 캐패시터 중 어느 하나이어도 좋다. 또, 강유전체 캐패시터의 용량을 Cf로 하고, 부하 용량을 Ce로 한 경우, 메모리 셀에는 메모리 셀이 강유전체 캐패시터만으로 구성되어 있는 경우에 인가되는 전압의 실질적으로 (Cf+Ce)/Ce배의 전압이 인가된다. 이와 같이 구성하면, 용이하게 강유전체 캐패시터와 부하 용량에 의해 구성된 메모리 셀을 포함하는 강유전체 메모리에 본 발명의 전압 배치를 적용할 수 있다.
상기 일 형태에 의한 메모리에서 바람직하게는, 메모리 셀은, 일단이 워드선에 접속됨과 동시에, 타단이 트랜지스터의 게이트 전극에 접속된 강유전체 캐패시 터를 갖는 메모리 셀을 포함한다. 이와 같이 구성하면, FET형 강유전체 메모리에서 용이하게 비선택 셀의 디스터브 현상을 억제할 수 있다. 이 경우, 데이터의 판독 동작은 트랜지스터의 드레인 전류를 측정함으로써 행한다. 이와 같이 구성하면, 데이터가 제1 데이터인 경우와 제2 데이터인 경우에 드레인 전류치가 다르기 때문에, 용이하게 데이터의 판독을 행할 수 있다. 또, 강유전체 캐패시터의 용량을 Cf로 하고, 게이트 전극의 용량을 Cg로 한 경우, 메모리 셀에는 메모리 셀이 강유전체 캐패시터만으로 구성되어 있는 경우에 인가되는 전압의 실질적으로 (Cf+Cg)/Cg배의 전압이 인가된다. 이와 같이 구성하면, 용이하게 FET형 강유전체 메모리에 본 발명의 전압 배치를 적용할 수 있다.
상기 일 형태에 의한 메모리에서 바람직하게는, 판독 동작으로부터 판독한 데이터를 재기입하는 동작까지를 통하여, 비선택의 제1 기억 수단 중 적어도 선택된 제1 기억 수단과 워드선 및 비트선을 공유하지 않는 비선택의 제1 기억 수단과, 선택된 제1 기억 수단과 워드선을 공유하는 비선택의 제1 기억 수단에 서로 역방향의 동일 크기의 제1 전압 펄스 및 제2 전압 펄스가 동일 회수씩 인가되든지, 또는 실질적으로 전압이 인가되지 않는 제1 구성을 갖는다. 이와 같이 구성하면, 비선택의 제1 기억 수단 중 적어도 선택된 제1 기억 수단과 워드선 및 비트선을 공유하지 않는 제1 기억 수단과, 선택된 제1 기억 수단과 워드선을 공유하는 제1 기억 수단의 디스터브 현상을 억제할 수 있다.
상기 일 형태에 의한 메모리에서 바람직하게는, 서로 역방향의 동일 크기의 제1 전압 펄스 및 제2 전압 펄스는 데이터의 기입시에 제1 기억 수단에 인가되는 전압의 실질적으로 1/3이고, 판독 동작으로부터 판독한 데이터를 재기입하는 동작까지를 통하여, 비선택의 제1 기억 수단 중 적어도 선택된 제1 기억 수단과 워드선 및 비트선을 공유하지 않는 비선택의 제1 기억 수단과, 선택된 제1 기억 수단과 워드선을 공유하는 비선택의 제1 기억 수단에, 데이터의 기입시에 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 서로 역방향인 제1 전압 펄스 및 제2 전압 펄스가 동일 회수씩 인가된다. 이와 같이 구성하면, 1/3Vcc법을 이용하는 경우에, 비선택의 제1 기억 수단 중 적어도 선택된 제1 기억 수단과 워드선 및 비트선을 공유하지 않는 제1 기억 수단과, 선택된 제1 기억 수단과 워드선을 공유하는 제1 기억 수단의 디스터브 현상을 억제할 수 있다.
이 경우, 바람직하게는 판독 동작으로부터 판독한 데이터를 재기입하는 동작까지를 통하여, 비선택의 제1 기억 수단 중 선택된 제1 기억 수단과 비트선을 공유하는 비선택의 제1 기억 수단에도, 데이터의 기입시에 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 서로 역방향인 제1 전압 펄스 및 제2 전압 펄스가 동일 회수씩 인가된다. 이와 같이 구성하면, 선택된 제1 기억 수단과 워드선 및 비트선을 공유하지 않는 제1 기억 수단과, 선택된 제1 기억 수단과 워드선을 공유하는 제1 기억 수단에 부가하여, 선택된 제1 기억 수단과 비트선을 공유하는 제1 기억 수단에 대해서도, 디스터브 현상을 억제할 수 있기 때문에, 모든 비선택의 제1 기억 수단의 디스터브 현상을 억제할 수 있다.
상기 제1 구성에서, 바람직하게는, 서로 역방향인 동일 크기의 제1 전압 펄스 및 제2 펄스는 데이터의 기입시에 제1 기억 수단에 인가되는 전압의 실질적으로 1/2이고, 판독 동작으로부터 판독한 데이터를 재기입하는 동작까지를 통하여, 비선택의 제1 기억 수단 중 적어도 선택된 제1 기억 수단과 워드선을 공유하는 비선택의 제1 기억 수단에 데이터의 기입시에 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 서로 역방향인 제1 전압 펄스 및 제2 전압 펄스가 동일 회수씩 인가됨과 동시에, 선택된 제1 기억 수단과 워드선 및 비트선을 공유하지 않는 비선택의 제1 기억 수단에 실질적으로 전압이 인가되지 않는다. 이와 같이 구성하면, 1/2Vcc법을 이용하는 경우, 비선택의 제1 기억 수단 중 적어도 선택된 제1 기억 수단과 워드선 및 비트선을 공유하지 않는 제1 기억 수단과, 선택된 제1 기억 수단과 워드선을 공유하는 제1 기억 수단의 디스터브 현상을 억제할 수 있다.
또, 상기 일 형태에 의한 메모리에서, 판독 동작 및 재기입 동작시에는, 선택된 제1 기억 수단에는 소정의 전압이 인가되고, 비선택의 제1 기억 수단에는 소정의 전압의 m/n (m,n은 양의 정수)의 전압이 인가되도록 해도 좋다. 이 경우, 바람직하게는 비선택의 제1 기억 수단에는 소정의 전압의 1/3의 전압이 인가된다. 이와 같이 구성하면, 선택된 제1 기억 수단에 인가되는 전압과 비선택의 제1 기억 수단에 인가되는 전압의 전압차를 최대 크게 할 수 있기 때문에, 비선택의 제1 기억 수단의 디스터브 현상을 보다 저감시킬 수 있다.
또, 상기 일 형태에 의한 메모리에서, 제1 기억 수단은 강유전체막을 포함하고 있어도 좋고, 제1 기억 수단은 저항 소자를 포함하고 있어도 좋다.
또, 상기 일 형태에 의한 메모리에서 비선택의 상기 제1 기억 수단에는 분극 반전하는 전압인 항전압 이하의 전압이 인가되어도 좋다. 이와 같이 구성하면, 최 종적으로 비선택 셀에 발생하는 분극 상태의 열화량을 작게 할 수 있다.
이하, 본 발명을 구체화한 실시 형태를 도면에 기초하여 설명한다.
(제1 실시 형태)
먼저, 도 1을 참조하여, 제1 실시 형태의 단순 매트릭스 방식의 강유전체 메모리의 전체 구성에 대해 설명한다. 제1 실시 형태의 강유전체 메모리는 메모리 셀 어레이(1)와, 로우 디코더(2)와, 컬럼 디코더(3)와, 로우 어드레스 버퍼(4)와, 컬럼 어드레스 버퍼(5)와, 라이트 앰프(6)와, 입력 버퍼(7)와, 전압 센스 앰프로 이루어진 리드 앰프(8)와, 출력 버퍼(9)와, 1/3Vcc·2/3Vcc 생성 회로(10)를 구비하고 있다.
메모리 셀 어레이(1)는 강유전체 캐패시터(도시하지 않음)만으로 이루어진 단순 매트릭스 방식의 메모리 셀을 복수개 포함하고 있다. 즉, 제1 실시 형태에 의한 단순 매트릭스 방식의 메모리 셀은 도 61에 나타낸 종래의 단순 매트릭스 방식의 메모리 셀과 동일하게, 서로 교차하는 방향으로 연장하도록 형성된 워드선 WL 및 비트선 BL와, 워드선 WL 및 비트선 BL 사이에 배치된 강유전체막 (도시하지 않음)으로 이루어진 강유전체 캐패시터 (도시하지 않음)에 의해 구성되어 있다. 이 강유전체 캐패시터는 본 발명의 「제1 기억 수단」의 일 예이다. 메모리 셀 어레이(1)의 워드선 WL에는 로우 디코더(2)가 접속되어 있고, 비트선 BL에는 컬럼 디코더(3)가 접속되어 있다. 로우 디코더(2) 및 컬럼 디코더(3)에는 1/3Vcc·2/3Vcc 생성 회로(10)가 접속되어 있다. 이에 의해, 비선택 워드선 WL (비선택 WL) 및 비 선택 비트선 BL (비선택 BL)에는, 1/3Vcc 및 2/3Vcc를 인가 가능하다. 또, 로우 디코더(2) 및 컬럼 디코더(3)는 선택 워드선 WL (선택 WL) 및 선택 비트선 BL (선택 BL)에, Vcc (전원 전압 또는 전원 전압에 기초하여 생성된 전압) 및 0V를 인가 가능하도록 구성되어 있다.
도 2에 나타낸 바와 같이, 1/3Vcc·2/3Vcc 생성 회로는 두 개의 1/2Vcc 생성 회로(40a 및 40b)를 조합시키는 것에 의해 구성되어 있다. 이 1/2Vcc 생성 회로(40a 및 40b)는 두 개의 전압 입력 단자(50a(50b)) 및 (51a(51b))와, 하나의 전압 출력 단자(52a(52b))를 갖고 있다. 또, 한쪽의 1/2Vcc 생성 회로(40a)의 전압 입력 단자(50a)에는 Vcc가 인가되고, 전압 입력 단자(51a)는 다른 쪽의 1/2Vcc 생성 회로(40b)의 전압 출력 단자(52b)와 접속되어 있다. 또, 한쪽의 1/2Vcc 생성 회로(40a)의 전압 출력 단자(52a)는 다른 쪽의 1/2Vcc 생성 회로(40b)의 전압 입력 단자(50b)와 접속되어 있다. 또한, 다른 쪽의 1/2Vcc 생성 회로(40b)의 전압 입력 단자(51b)에는 0V가 인가되어 있다.
이와 같이 구성함으로써, 1/3Vcc·2/3Vcc 생성 회로의 한쪽의 전압 출력 단자(62a) (한쪽의 1/2Vcc 생성 회로(40a)의 전압 출력 단자(52a))로부터는, Vcc와 1/3Vcc의 중간 전압인 2/3Vcc가 얻어진다. 또, 다른 쪽의 전압 출력 단자(62b) (다른 쪽의 1/2Vcc 생성 회로(40b)의 전압 출력 단자(52b))로부터는, 2/3Vcc와 0V의 중간 전압인 1/3Vcc가 얻어진다.
이하, 도 3∼도 6을 참조하여, 제1 실시 형태의 단순 매트릭스 방식의 강유전체 메모리에서의 판독 동작 및 재기입 동작에 대해 설명한다. 또, 이 동작 설명 에서는, 도 3에 나타낸 워드선 WL2와 비트선 BL2의 교점에 위치하는 제4 셀을 선택 셀로 설명한다.
도 4에는 워드선 WL 및 비트선 BL에 인가하는 전압 파형이 나타나 있다. 도 4에 나타내는 (1), (2), (3) 및 (4)의 각 동작의 시간은 각각 동일 시간 (T초)으로 한다. 또, (1)∼(4)의 각 동작은 (1)에서 (4)까지 연속하여 행해도 좋고, 각각 독립하여 행해도 좋다. 이하, (1)∼(4)에서의 각 동작에 대해 설명한다. 또, 스탠바이 상태에서는, 워드선 WL 및 비트선 BL은 0V로 한다.
(1) 판독 동작
도 4에 나타낸 (1)의 기간에서는, 판독 동작을 행한다. 먼저, 스탠바이 상태로부터 선택 BL을 플로팅 상태로 한다. 동일한 타이밍에서, 선택 WL을 Vcc, 비선택 WL을 1/3Vcc, 비선택 BL을 2/3Vcc로 한다. 이 상태에서, 선택 BL의 전압을 검지하는 것에, 데이터 「0」 또는 데이터 「1」의 판정을 행한다. 이 데이터 「0」 또는 「1」의 판정은 선택 BL의 전위와, 별도 생성된 참조 전위를 전압 센스 앰프인 리드 앰프(8) (도 1 참조)에 의해 비교하여 증폭하는 것에 의해 행한다. 이 (1)의 판독 동작에서, 제1 셀 ∼제4 셀 (도 3 참조)에는 이하의 전위차가 T초간 인가된다.
즉, (1)의 판독 동작에서는, 도 3에 나타낸 선택 WL과 비선택 BL의 교점에 위치하는 비선택 셀인 제1 셀에는 1/3Vcc의 전위차가 T초간 인가된다. 또, 비선택선 WL과 선택 BL의 교점에 위치하는 비선택 셀인 제2 셀에는 1/3Vcc-선택 BL의 전위 (플로팅 전위)가 T초간 인가된다. 또, 비선택 WL과 비선택 BL의 교점에 위치하는 비선택 셀인 제3 셀에는 -1/3Vcc의 전위차가 T초간 인가된다. 또, 선택 WL과 선택 BL의 교점에 위치하는 선택 셀인 제4 셀에는 Vcc-선택 BL의 전위 (플로팅 전위)의 전위차가 T초간 인가된다. 이 경우, 비선택 셀 (제1 셀∼제3 셀)에 다음 데이터가 유지되어 있는 경우, 분극 상태의 열화 및 개선이 생긴다. 여기에서, 분극 상태의 열화라는 것은 강유전체 캐패시터에 축적되어 있는 전하량이 감소되는 것을 말하며, 분극 상태의 개선은 감소한 전하량이 증가하는 것을 말한다.
비선택 셀인 제1 셀에, 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다. 또, 비선택 셀인 제2 셀에 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다. 또, 비선택 셀인 제3 셀에 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 개선이 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 열화가 생긴다. 또, 선택 셀인 제4 셀에 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 다시 데이터 「0」을 기입하고 있다.
(2) 재 「1」 기입 동작
상기한 (1)의 판독 동작 후에, 일단 스탠바이 상태로 돌아간다. 그 후, 선택 WL을 0V, 비선택 WL을 2/3Vcc, 선택 BL을 Vcc, 비선택 BL을 1/3Vcc로 한다. 이 경우, (2)의 동작 기간인 T초간에, 이하의 전위차가 제1 셀∼제4 셀에 인가된다. 즉, 비선택 셀인 제1 셀, 제2 셀 및 제3 셀에는 각각 -1/3Vcc, -1/3Vcc 및 1/3Vcc 가 T초간 인가된다. 이에 의해, 비선택 셀인 제1 셀에 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 개선이 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 열화가 생긴다. 또, 비선택 셀인 제2 셀에 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 개선이 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 열화가 생긴다. 또, 비선택 셀인 제3 셀에 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다.
또, 선택 셀인 제4 셀에서는, -Vcc의 전위차가 T초간 인가되기 때문에, (1)의 판독 동작에서, 데이터 「1」이 판독된 경우, 이 (2)의 동작에서 데이터 「1」의 재기입 동작이 완료하고 있다. 선택 셀인 제4 셀에서, 데이터 「1」이 유지되어 있는 경우의 (1)의 동작에서 (2)의 동작에 이르는 분극 상태의 변화가 도 5에 나타난다. 데이터 「1」이 선택 셀에서 판독된 경우에는 이 시점에서 판독 및 재기입 동작을 종료시킨다.
(3) 재「0」기입만을 위한 보상 동작
상기한 (2)의 재 「1」기입 동작 후, 일단 스탠바이 상태로 돌아간다. 그 후, 선택 WL을 0V, 비선택 WL을 2/3Vcc, 선택 BL을 Vcc, 비선택 BL을 1/3Vcc로 한다. 이 경우, 제1 셀∼제4 셀에는 다음 전위차가 T초간 인가된다. 구체적으로는, 비선택 셀인 제1 셀, 제2 및 제3 셀에는 각각 -1/3Vcc, -1/3Vcc 및 1/3Vcc의 전위차가 T초간 인가된다. 또, 선택 셀인 제4 셀에는 -Vcc의 전위차가 T초간 인가된다. 이 전위차의 인가에 의해, 비선택 셀인 제1 셀에서는 데이터 「1」이 유지되 어 있는 경우에는 분극 상태의 개선이 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 열화가 생긴다. 또, 비선택 셀인 제2 셀에서는 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 개선이 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 열화가 생긴다. 또, 비선택 셀인 제3 셀에 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다. 또, 선택 셀인 제4 셀에서는, 상기 (2)의 시점에서 유지하는 데이터는 「1」이 되어 있지만, 다시 데이터 「1」을 기입하는 상태가 된다.
(4) 재「0」기입 동작
상기 (3)의 재「0」기입만을 위한 보상 동작 후, 일단 스탠바이 상태로 돌아간다. 그 후, 선택 WL을 Vcc, 비선택 WL을 1/3Vcc, 선택 BL을 0V, 비선택 BL을 2/3Vcc로 한다. 이에 의해, 비선택 셀인 제1 셀, 제2 셀 및 제3 셀에는 각각 1/3Vcc, 1/3Vcc 및 -1/3Vcc의 전위차가 T초간 인가된다. 또, 선택 셀인 제4 셀에는 Vcc의 전위차가 T초간 인가된다. 이에 의해 비선택 셀인 1 셀에서는 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다. 또, 비선택 셀인 제2 셀에서는 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다. 또, 비선택 셀인 제3 셀에서는 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 개선이 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 열화가 생긴다. 또, 선택 셀인 제4 셀에서는, Vcc의 전위차가 인가되기 때문에, 데이터 「0」이 재기입된 상태가 되어 있다.
또, 선택 셀인 제4 셀에서, 「0」이 유지되어 있는 경우의 상기 (1)∼(4)의 동작에서의 분극 상태의 변화가 도 6에 나타난다. 이 (4)의 동작에 의해, 일련의 판독 및 재기입 동작을 종료한다. 상기한 (1)∼(4)의 동작에서의 분극 상태의 열화 및 개선 상황을 이하의 표 2에 나타낸다.
(1) (2) (3) (4)
「0」 「1」 「0」 「1」 「0」 「1」 「0」 「1」
선택 WL-비선택 BL (제1 셀) ○ × × ○ × ○ ○ ×
비선택 WL-선택 BL (제2 셀) ○ × × ○ × ○ ○ ×
비선택 WL-비선택 BL (제3 셀) × ○ ○ × ○ × × ○
×:분극 열화
○:분극 개선
이 제1 실시 형태에서는, 판독 및 재기입 동작에서, 데이터 「1」이 판독된 경우에는 (2)의 동작까지 진행하고, 데이터 「0」이 판독된 경우에는 (4)의 동작까지 진행한다. 그 후, 각각 다음회의 판독 및 재기입 동작으로 이동한다. 이 제1 실시 형태에서는, 데이터 「1」이 판독된 경우 및 데이터 「0」이 판독된 경우의 양쪽의 경우에, 분극 상태의 열화의 회수(回數)와 분극 상태의 개선의 회수는 동일하게 된다. 따라서, 판독 동작 및 재기입 동작을 반복하여 행한다고 해도, 비선택 셀에서 분극 상태의 열화가 축적되어 가는 일은 없기 때문에, 최종적으로 유지되어 있는 데이터가 파손되는 일은 없다.
즉, 상기 제1 실시 형태에서는, 판독 동작 및 재기입 동작을 통해, 비선택 셀의 디스터브에 의한 분극 상태의 열화를 해소하는 방향으로, 비선택 셀 중 제1 셀 및 제3 셀에는 ±1/3Vcc를 교대로 인가함과 동시에, 비선택 셀 중 제2 셀에는 1/3Vcc-선택 비트선의 전위, 및 1/3Vcc와, -1/3Vcc를 교대로 인가함으로써, 분극 상태의 열화에 의한 비선택 셀의 데이터 파손을 효과적으로 억제할 수 있다.
또, 상기 제1 실시 형태에서는, 비선택 셀에 인가되는 전압치인 1/3Vcc를 강유전체 메모리를 구성하는 메모리 셀이 갖는 히스테리시스 특성으로부터 고려한 항전압 (분극 반전하는 전압) 이하가 되도록, Vcc를 설정하고 있다. 이에 의해, 최종적으로 비선택 셀에 발생하는 분극 상태의 열화량을 적게 할 수가 있다. 또, 이 점은 이하에 설명하는 제2∼제8 실시 형태에서도 동일하다.
(제2 실시 형태)
도 7을 참조하여, 이 제2 실시 형태에서는, (2)∼(4)의 동작은 상기한 제1 실시 형태와 동일하고, (1)의 동작만이 제1 실시 형태와 다르다. 이하, 제2 실시 형태의 동작에 대해 설명한다. 또, 제2 실시 형태에서는, 상기 제1 실시 형태와 동일하게, (1)∼(4)의 각 동작의 시간은 각각 동일한 시간 (T초)으로 한다. 또, (1)∼(4)의 각 동작은 (1)에서 (4)까지 연속하여 행해도 좋고, 각각 독립하여 행해도 좋다. 또, 스탠바이 상태에서는, 워드선 WL 및 비트선 BL은 0V로 한다.
(1) 판독 동작
이 제2 실시 형태에서의 (1)의 판독 동작에서는 스탠바이 상태로부터, 선택 WL을 Vcc, 비선택 WL을 1/3Vcc, 선택 BL을 0V, 비선택 BL을 2/3Vcc로 한다. 이 상 태로부터 제2 실시 형태에서는, 선택 WL에 흐르는 전류를 검지함으로써, 데이터 「0」 또는 「1」의 판정을 행한다. 즉, 상기 제1 실시 형태에서는 선택 BL의 전압을 검지함으로써 데이터의 판별을 행했지만, 이 제2 실시 형태에서는 선택 WL에 흐르는 전류를 검지함으로써 데이터의 판별을 행한다. 구체적으로는, 데이터 「0」 또는 「1」의 판정은 선택 WL의 전류와, 별도 생성된 참조 전류를 비교하여 증폭함으로써 행한다. 이 경우, 제1 실시 형태의 전압 센스 앰프로 이루어지는 리드 앰프 (도 1 참조) 대신에, 전류 센스 앰프로 이루어진 리드 앰프 (도시하지 않음)를 이용한다. 여기에서, 선택 WL에 흐르는 전류치는 과도적으로 변화한다. 이 때문에, 선택 WL에 흐르는 전류치가 피크에 달할 때에, 참조 전류치와 비교 증폭함으로써, 데이터 「0」 또는 「1」의 판정을 행하는 것이 바람직하다.
또, 이 (1)의 판독 동작에서는, 비선택 셀인 제1 셀, 제2 셀 및 제3 셀에는 각각 1/3Vcc, 1/3Vcc 및 -1/3Vcc의 전위차가 T초간 인가된다. 또, 선택 셀인 제4 셀에는 Vcc의 전위차가 T초간 인가된다. 이에 의해 비선택 셀인 제1 셀에서는 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다. 또, 비선택 셀인 제2 셀에서는 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다. 또, 비선택 셀인 제3 셀에서는 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 개선이 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 열화가 생긴다. 또, 선택 셀인 제4 셀에서는, 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생 기고, 데이터 「0」이 유지되어 있는 경우에는 다시 데이터 「0」을 기입하고 있다.
이 제2 실시 형태에서의 (1)의 판독 동작에서는, 상기 제1 실시 형태와 다르게, 선택 BL의 전위를 0V로 고정하고 있기 때문에, 비선택 WL과 선택 BL의 교점에 위치하는 제2 셀에 인가되는 전위차는 확실하게 1/3Vcc가 된다. 즉, 제1 실시 형태에서는, 비선택 WL과 선택 BL의 교점에 위치하는 제2 셀의 전위차는 1/3Vcc-선택 BL 전위이기 때문에, 선택 BL 전위의 변화에 의해, 0V 부근 (또는 0V 이하)에서 1/3Vcc의 값을 취득한다. 이 때문에, 제1 실시 형태에서는 비선택 셀 중, 비선택 WL과 선택 BL의 교점에 위치하는 제2 셀에서, 데이터 「1」이 유지되어 있는 경우의 분극 상태의 열화 동작과, 데이터 「0」이 유지되어 있는 경우의 분극 상태의 개선 동작을 확실하게 행할 수 없을 가능성이 있다.
이에 비해, 이 제2 실시 형태에서는, 선택 BL의 전위를 0V로 고정하고 있기 때문에, 선택 BL에 관련되는 비선택 셀인 제2 셀에서, 데이터 「1」이 유지되어 있는 경우의 분극 상태의 열화 동작과 데이터 「0」이 유지되어 있는 경우의 분극 상태의 개선 동작을 확실하게 행할 수 있다. 이에 의해, 이 제2 실시 형태에서는 선택 BL에 관련되는 비선택 셀로서의 제2 셀에서도, 확실하게 분극 상태의 열화가 축적되어 가는 것을 억제할 수 있기 때문에, 제2 셀에서 최종적으로 유지하고 있는 데이터가 파손되는 것을 억제할 수 있다.
또, 이 제2 실시 형태에서의 (2)∼(4)의 동작은 상기한 제1 실시 형태와 동일하다.
(제3 실시 형태)
도 8을 참조하여, 이 제3 실시 형태에서는 (2)∼(4)의 동작은 상기한 제1 실시 형태와 동일하고, (1)의 동작만이 제1 실시 형태와 다르다. 이하, 제3 실시 형태의 동작에 대해 설명한다. 또, 이 제3 실시 형태에서도, 상기 제1 실시 형태와 동일하게, (1)∼(4)의 각 동작의 시간은 각각 동일한 시간 (T초)으로 한다. 또, (1)∼(4)의 각 동작은 (1)에서 (4)까지 연속하여 행해도 좋고, 각각 독립하여 행해도 좋다. 또, 스탠바이 상태에서는 워드선 WL 및 비트선 BL은 0V로 한다.
(1) 판독 동작
이 제3 실시 형태에서의 (1)의 판독 동작에서는 스탠바이 상태에서, 선택 BL을 플로팅으로 한다. 동일 타이밍에서 선택 WL을 Vcc, 비선택 WL을 1/3Vcc, 비선택 BL을 2/3Vcc로 한다. 이 상태에서, 선택 BL의 전압을 검지함으로써, 데이터 「0」 또는 「1」의 판정을 행한다. 이 데이터 「0」 또는 「1」의 판정은 선택 BL의 전위와, 별도 생성된 참조 전위를 전압 센스 앰프로 이루어진 리드 앰프(8) (도 1 참조)를 이용하여 비교하여 증폭함으로써 행한다. 게다가, 이 제3 실시 형태에서는, 데이터 「0」 또는 「1」의 판정 종료후, 선택 BL을 다시 0V로 돌린다. (1)의 동작 시간을 T초간으로 하고, 선택 BL이 플로팅 상태가 되어 있는 시간을 t1초로 한다.
이 경우, 비선택 셀인 제1 셀에는, 1/3Vcc의 전위차가 T초간 인가된다. 또, 비선택 WL과 선택 BL의 교점에 위치하는 비선택 셀인 제2 셀에는 1/3Vcc-선택 BL 전위가 t1초간 인가됨과 동시에, 1/3Vcc의 전위치가 T-t1초간 인가된다. 또, 비선 택 WL과 비선택 Bl의 교점에 위치하는 비선택 셀인 제3 셀에서는, -1/3Vcc의 전위차가 T초간 인가된다. 그 한편, 선택 셀인 제4 셀에는 Vcc-선택 BL 전위가 t1초간 인가된 후, Vcc의 전위차가 T-t1초간 인가된다.
또, 상기한 t1초는 비선택 WL과 선택 BL의 교점에 위치하는 비선택 셀인 제2 셀에서 t1간에 받는 1/3Vcc-선택 BL의 전위에 의한 분극량의 변화가 T1-t1간에 받는 1/3Vcc에 의한 분극량의 변화와 비교하여 충분히 작고, 또 1/3Vcc가 T-t1초간 인가됨으로서, (1)의 분극량의 변화가 (1) 후의 (2)∼(4)에서 발생하는 분극량의 변화와 거의 동일한 양이 되도록, 충분히 짧은 시간 t1에 설정되어 있는 것으로 한다. 이와 같이 하면, 이 (1)의 판독 동작에서 분극 상태를 이하와 같이 변화시킬 수 있다. 즉, 비선택 셀인 제1 셀에서는, 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다. 또, 비선택 셀인 제2 셀에서는 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다. 또, 비선택 셀인 제3 셀에서는 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 개선이 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 열화가 생긴다. 또, 선택 셀인 제4 셀에서는, 데이터 「1」이 유지되어 있는 경우에는 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다.
또, 이 제3 실시 형태에서의 (2)∼(4)의 동작은 제1 실시 형태와 동일하다.
제3 실시 형태에서는 상기와 같이 (1)의 판독 동작에서, 선택 BL의 전위를 검지한 후, 0V로 함으로써 비선택 WL과 선택 BL의 교점에 위치하는 제2 셀에서는 (1)의 판독 동작에서 1/3Vcc가 되는 기간이 생긴다. 이에 의해, 제3 실시 형태에서는 (1)의 판독 동작에서 선택 BL에 관련되는 비선택 셀인 제2 셀에서도, 데이터 「1」이 유지되어 있는 경우의 분극 상태의 열화 동작과 데이터 「0」이 유지되어 있는 경우의 분극 상태의 개선 동작을 확실하게 행할 수 있다.
(제4 실시 형태)
이 제4 실시 형태에서는 상기한 제2 실시 형태에서의 (1)의 판독 동작을 (1)과 (2)에 의해 행하도록 한다. 이하에, 제4 실시 형태의 (1) 및 (2)의 동작에 대해 설명한다. 또, 이 제4 실시 형태에서 워드선 WL 및 비트선 BL에 인가하는 전압 파형은 도 7에 나타낸 제2 실시 형태의 전압 파형도와 동일하다. 또, 제4 실시 형태의 (3) 및 (4)의 동작은 상기한 제1 실시 형태와 동일하다. 이하, 제4 실시 형태의 동작에 대해 설명한다.
(1) 선택 WL의 전류치 유지 동작
이 제4 실시 형태에서는 스탠바이 상태로부터, 선택 WL을 Vcc, 비선택 WL을 1/3Vcc, 선택 BL을 0V, 비선택 BL을 2/3Vcc로 한다. 이 상태에서 선택 WL에 흐르는 전류를 전류치 유지 회로 (도시하지 않음)에서 유지한다. 단, 선택 WL에 흐르는 전류는 과도적으로 변화하기 때문에, 흐르는 전류가 피크에 달하는 때의 값을 유지하는 것이 좋다. 이 (1)의 선택 WL의 전류치 유지 동작에서는, 비선택 셀인 제1 셀, 제2 셀 및 제3 셀에 각각 1/3Vcc, 1/3Vcc 및 -1/3Vcc의 전위차가 T초간 인가된다. 또, 선택 셀인 제4 셀에는 Vcc의 전위차가 T초간 인가된다.
이에 의해, 선택 WL에 관련되는 비선택 셀인 제1 셀에서는, 데이터 「1」이 유지되어 있는 경우에는, 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다. 또, 선택 BL에 관련되는 비선택 셀인 제2 셀에서는, 데이터 「1」이 유지되어 있는 경우에는, 분극 상태의 열화가 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 개선이 생긴다. 또, 비선택 WL 및 비선택 BL에 관련되는 비선택 셀인 제3 셀에서는, 데이터 「1」이 유지되어 있는 경우에는, 분극 상태의 개선이 생기고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태의 열화가 생긴다. 또, 선택 셀인 제4 셀에서는, 데이터 「0」이 기입되어 있다.
(2) 선택 BL의 전류치 유지, 판독, 재「1」 기입 동작
스탠바이 상태로부터, 선택 WL을 0V, 비선택 WL을 2/3Vcc, 선택 BL을 Vcc, 비선택 BL을 1/3Vcc로 한다. 이 상태에서, 선택 BL에 흐르는 전류치를 전류치 유지 회로 (도시하지 않음)에서 유지한다. 단, 선택 BL에 흐르는 전류는 과도적으로 변화하기 때문에, 흐르는 전류가 피크에 달할 때의 값을 유지하는 것이 바람직하다. 또한, 이 (2)의 동작에서 유지한 선택 BL의 전류치와, 상기한 (1)의 동작에서 유지한 선택 WL의 전류치를 비교함으로써, 데이터 「0」또는 「1」의 판정을 행한다. 이 경우, 제1 실시 형태의 전압 센스 앰프로 이루어진 리드 앰프(8) (도 1 참조) 대신에, 전류 센스 앰프로 이루어진 리드 앰프 (도시하지 않음)을 이용한다.
여기에서, 선택 셀인 제4 셀에 데이터 「1」이 유지되어 있는 경우, (1) 및 (2)의 동작에서 분극 상태가 반전하기 때문에, (1) 및 (2)의 동작에서 각각 동일한 전류가 선택 WL 및 선택 BL에 흐른다. 또, 선택 셀에 데이터 「0」이 유지되어 있는 경우에는 (2)의 동작에서만 분극 상태가 반전하기 때문에, (1) 및 (2)의 동작에서 선택 WL 및 선택 BL에 흐르는 전류치는 각각 다르다. 따라서, (1)의 동작에서 선택 WL에 흐르는 전류치와, (2)의 동작에서 선택 BL에 흐르는 전류치가 동일한 경우에는 데이터 「1」로 판별하고, (1)의 동작에서 선택 WL에 흐르는 전류치와, (2)의 동작에서 선택 BL에 흐르는 전류치가 다른 경우에는 데이터 「0」으로 판별한다.
이 (2)의 동작에서, 비선택 셀인 제1 셀, 제2 셀 및 제3 셀에는, 각각 -1/3Vcc, -1/3Vcc 및 1/3Vcc의 전위차가 T초간 인가된다. 또, 선택 셀인 제4 셀에는 -Vcc의 전위차가 T초간 인가된다. 이에 의해, 비선택 셀인 제1 셀에서는, 데이터 「1」이 유지되어 있는 경우에는, 분극 상태가 개선되고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태가 열화된다. 또, 비선택 셀인 제2 셀에서는, 데이터 「1」이 유지되어 있는 경우에는, 분극 상태가 개선되고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태가 열화된다. 또, 비선택 셀인 제3 셀에서는, 데이터 「1」이 유지되어 있는 경우에는, 분극 상태가 열화되고, 데이터 「0」이 유지되어 있는 경우에는 분극 상태가 개선된다.
또, 선택 셀인 제4 셀에서는, -Vcc의 전위차가 인가되기 때문에, 데이터 「1」 이 판독된 경우에는, 이 시점에서 데이터 「1」이 재기입된다. 그리고, 데이터 「1」이 판독된 경우에는 이 시점에서 판독 동작 및 재기입 동작을 종료시킨다.
또, 이 제4 실시 형태에서의 (3) 및 (4)의 동작은 상기 제1 실시 형태 (3) 및 (4)의 동작과 동일하다.
이 제4 실시 형태에서는 상기와 같이 전류치 유지 회로에 의해 전류치를 유지함으로써, 제2 실시 형태와 달리, 선택 WL의 전류치와 비교하기 위한 참조 전류를 생성하기 위한 참조 셀 등이 불필요하게 된다고 하는 이점이 있다.
(제5 실시 형태)
도 9를 참조하여, 이 제5 실시 형태에서는 메모리 셀 영역의 절반을 통상의 메모리 셀 영역으로 함과 동시에, 나머지 절반을 더미 셀 영역으로 한다. 도면중, 워드선 WLm과 비트선 BLn의 교점에 위치하는 메모리 셀에는 워드선 WLma와 비트선 BLna의 교점에 위치하는 더미 셀이 대응한다. 또, 메모리 셀 및 더미 셀은 강유전체 캐패시터 (도시하지 않음)만으로 이루어진다. 이 경우의 메모리 셀을 구성하는 강유전체 캐패시터는 본 발명의 「제1 기억 수단」의 일예이고, 더미 셀을 구성하는 강유전체 캐패시터는 본 발명의 「제2 기억 수단」의 일예이다.
기입 동작시에는 SW 신호에 의해, 트랜지스터 Trm을 오프 상태로 함으로써, 중앙에서 워드선을 워드선 WLm과 워드선 WLma으로 분할한다. 메모리 셀과 여기에 대응하는 더미 셀에는 각각 역 데이터를 기입하도록 한다.
판독시에는 SW 신호에 의해 트랜지스터 Trm을 온 상태로 한 상태에서, 선택 셀의 비트선 BLn의 전위와 여기에 대응하는 더미 셀의 비트선 BLna의 전위를 센스 앰프 SAn에 의해 비교하여 증폭한다. 이에 의해, 데이터 「0」또는 「1」의 판정을 행한다.
이하 표 3에는 기입시의 전압 배치가 나타난다.
메모리 셀
선택 WL 비선택 WL 선택 BL 비선택 BL
「0」기입 Vcc 1/3Vcc 0 2/3Vcc
「1」기입 0 2/3Vcc Vcc 1/3Vcc
더미 셀
선택 WLa 비선택 WLa 선택 BLa 비선택 BLa
「1」기입 0 2/3Vcc Vcc 1/3Vcc
「01」기입 Vcc 1/3Vcc 0 2/3Vcc
상기 표 3에 나타낸 바와 같이, 데이터 「1」을 기입하는 경우에는, 데이터 「0」을 기입한 후, 데이터 「1」의 기입을 행한다. 또, 데이터 「0」을 기입하는 경우에는 데이터 「1」을 기입한 후, 데이터 「0」의 기입을 행한다. 이와 같이, 사전에 역 데이터를 기입하여 둠으로써, 비선택 셀에는 ±1/3Vcc가 인가되기 때문에, 디스터브를 억제할 수 있다. 또, 기입 동작시에는 트랜지스터 Trm은 오프 상태이다.
도 10에는 판독 동작 및 재기입 동작시의 전압 파형이 나타나 있다. 이 도 10에 나타낸 메모리 셀 영역 및 더미 셀 영역에 인가되는 판독 동작 및 기입 동작 때의 전압 파형은 각각 도 8에 나타낸 제3 실시 형태와 동일하다. 이 제5 실시 형태의 판독 및 재기입 동작으로서는, 도 10에 나타낸 (1) 및 (2)의 동작시에는 도 9에 나타낸 트랜지스터 Trm이 온 상태이고, (3) 및 (4)의 동작시에는 트랜지스터 Trm은 오프 상태이다.
즉, 선택 셀과 선택 더미 셀에는 서로 역 데이터를 기입하고 있기 때문에, (3) 이후의 동작을 메모리 셀 영역과 더미 셀 영역으로 각각 독립하여 행할 필요가 있다. 구체적으로는, 선택 셀에 데이터 「0」이 유지되어 있고, 데이터 「0」이 판독된 경우에는 메모리 셀 영역에서는 (4)의 동작까지 행하여, 데이터 「0」을 기입함과 동시에, 더미 셀 영역에서는 (2)의 동작까지 행하고, 메모리 셀에 기입한 데이터와 역인 데이터인 참조 데이터 「1」을 기입한다. 또, 선택 셀에 데이터 「1」이 유지되어 있고 데이터 「1」이 판독된 경우에는 메모리 셀 영역에서는 (2)의 동작까지 행하여, 데이터 「1」을 기입함과 동시에, 더미 셀 영역에서는 (4)의 동작까지 행하여 메모리 셀에 기입한 데이터와 역인 데이터인 참조 데이터 「0」을 기입한다.
상기한 판독 동작 및 재기입 동작에서도, ±1/3Vcc의 전위차가 교대로 인가되기 때문에, 비선택 셀 및 비선택 더미 셀에서의 디스터브를 유효하게 억제할 수 있다. 이에 의해, 데이터의 정확한 판독을 행할 수 있다.
또, 상기 제5 실시 형태에서는, 워드선 WL을 중앙에서 분할함으로써 메모리 셀 영역과 더미 셀 영역으로 분할하는 구성을 나타냈지만, 본 발명은 이에 한하지 않고, 예를 들면 도 11에 나타낸 바와 같이, 비트선 BL을 중앙에서 분할함으로써, 메모리 셀 영역과 더미 셀 영역으로 분할하도록 한 구성이어도 좋다.
(제6 실시 형태)
도 12∼도 14를 참조하여, 이 제6 실시 형태에서는 상기 제1∼제4 실시 형태 중 어느 것의 판독/재기입 동작을 행하는 경우에, 또한 비선택 셀의 디스터브를 억제하기 위한 기입 동작에 대해 설명한다.
이 제6 실시 형태에서는 제1∼제4 실시 형태 중 어느 것의 판독/재기입 동작 을 행하는 경우, 또한 기입 동작시에 선택 셀에 대해 1/3Vcc법을 이용하여 임의의 데이터를 기입하기 전에, 그 임의의 데이터와는 역의 데이터를 미리 선택 셀에 기입하도록 한다. 이하, 상세하게 설명한다.
먼저, 데이터 「0」을 기입하는 경우에는, 도 12에 나타낸 바와 같이, (1)의 기간에서는 데이터 「0」의 역 데이터 「1」을 기입한다. 그 후, (2)의 기간에서는 데이터 「0」을 기입한다. 구체적인 전압 배치는 (1)의 기간에서는 선택 WL을 0V로 함과 동시에, 선택 BL을 Vcc로 한다. 또, 비선택 WL을 2/3Vcc로 함과 동시에, 비선택 BL을 1/3Vcc로 한다. 이에 의해, (1)의 기간에서는, 역 데이터 「1」가 비선택 셀에 기입된다. 이 때, 선택 WL과 비선택 BL에 관련되는 제1 비선택 셀에는 -1/3Vcc의 전위차가 인가된다. 또, 비선택 WL과 선택 BL에 관련되는 제2 비선택 셀에는 -1/3Vcc의 전위차가 인가된다. 또, 비선택 WL과 비선택 BL에 관련되는 제3 비선택 셀에는 1/3Vcc의 전위차가 인가된다.
(1)의 기간에 역 데이터 「1」를 기입한 후, (2)의 기간에서는 본래 기입해야 할 데이터 「0」을 기입한다. 이 (2)의 기간에서는 선택 WL을 Vcc로 함과 동시에, 선택 BL을 0으로 한다. 또, 비선택 WL을 1/3Vcc로 함과 동시에, 비선택 BL을 2/3Vcc로 한다. 이 경우에는 제1 비선택 셀 및 제2 비선택 셀에는 함께 1/3Vcc의 전위착 인가되고, 제3 비선택 셀에는 -1/3Vcc의 전위차가 인가된다.
또, 데이터 「1」를 기입하는 경우에는 도 13에 나타낸 바와 같은 전압 배치가 된다. 구체적으로는 (1)의 기간에서는 역 데이터 「0」을 기입한다. 그리고, (2)의 기간에 본래 기입해야 할 데이터 「1」을 기입한다. 따라서, 도 13에 나타 낸 (1)의 기간의 전압 배치는 도 12에 나타낸 (2)의 기간의 전압 배치와 동일하고, 도 13에 나타낸 (2)의 전압 배치는 도 12에 나타낸 (1)의 전압 배치와 동일하다. 도 13에 나타낸 전압 배치의 경우, (1)의 기간에는 제1 비선택 셀 및 제2 비선택 셀에는 1/3Vcc의 전위차가 인가되고, 제3 선택 셀에는 -1/3Vcc의 전위차가 인가된다. 또, (2)의 기간에는 제1 비선택 셀 및 제2 비선택 셀에는 -1/3Vcc의 전위차가 인가되고, 제3 비선택 셀에는 1/3Vcc의 전위차가 인가된다.
도 12 및 도 13에 나타낸 기입 동작에서는, 모든 비선택 셀 (제1 비선택 셀∼제3 비선택 셀)에, ±1/3Vcc가 각각 동일한 회수씩 인가된다. 즉, 이 제6 실시 형태에서는, 데이터 「0」을 기입하는 경우 및 데이터 「1」을 기입하는 경우 양쪽의 경우, 분극 상태의 열화의 회수와 분극 상태의 개선의 회수가 동일하게 된다. 따라서, 기입 동작을 반복하여 행한다고 해도, 비선택 셀에서 분극 상태의 열화가 축적되어 가는 것은 아니기 때문에, 최종적으로 유지하고 있는 데이터가 파손되는 일은 없다.
즉, 상기 제6 실시 형태에서는, 기입 동작에서 비선택 셀의 디스터브에 의한 분극 상태의 열화를 해소하는 방향으로, 도 13에 나타낸 바와 같이, 비선택 셀 (제1 비선택 셀∼제3 비선택 셀)에 ±1/3Vcc을 교대로 인가함으로써, 분극 상태의 열화에 의한 비선택 셀의 데이터 파손을 효과적으로 억제할 수 있다.
이 제6 실시 형태의 기입 동작에 부가하여, 상기한 제1 실시 형태∼제4 실시 형태 중 어느 것의 판독 동작 및 재기입 동작을 행하도록 하면, 보다 비선택 셀의 데이터 파손을 효과적으로 억제할 수 있다.
(제7 실시 형태)
도 15를 참조하여, 이 제7 실시 형태에서는 메모리 셀(20)이 강유전체 캐패시터(21)와, 강유전체 캐패시터 또는 상유전체 캐패시터로 이루어진 부하 용량(22)으로 구성되어 있는 경우의 동작 방법에 대해 설명한다.
즉, 이 제7 실시 형태에서는, 메모리 셀(20)에 인가되는 전위차를 Va로 하면, 메모리 셀(20) 내의 강유전체 캐패시터(21)에 인가되는 전위차 Vf는 다음 식 (3)에 의해 나타낸다.
Vf=CeVa/(Cf+Ce)
여기에서, Cf는 강유전체 캐패시터(21)의 용량이고, Ce는 부하 용량(22)이다.
상기 수학식 3에 나타낸 바와 같이, 메모리 셀(20)의 강유전체 캐패시터(21)에는 강유전체 캐패시터(21)의 용량과 부하 용량(22)의 비로 분할된 전위치가 걸린다. 따라서, 상기 제1∼제6 실시 형태에서의 메모리 셀이 제7 실시 형태의 강유전체 캐패시터(21)와 동일한 강유전체 캐패시터만으로 구성되어 있다고 가정하면, 이 제7 실시 형태에서는 제1∼제6 실시 형태에서 설명한 전압 배치를 모두 (Cf+Ce)/Ce배하여 도 15에 나타낸 메모리 셀(20)에 인가하면 된다. 이에 의해, 상기한 제1∼제6 실시 형태와 동일한 전위차를 강유전체 캐패시터(21)에 인가할 수 있다. 그 결과, 도 15에 나타낸 바와 같은 메모리 셀(20)을 갖는 구성에서도, 용이하게 상기 제1∼제6 실시 형태의 동작 방법을 적용할 수 있다. 이에 의해, 판독 및 재기입 동작이나, 기입 동작에서, 비선택 셀의 디스터브에 의한 분극 상태의 열화를 해소하는 방향으로, 비선택 셀에 ±1/3Vcc를 교대로 인가할 수 있기 때문에, 분극 상태의 열화에 의한 비선택 셀의 데이터 파손을 효과적으로 억제할 수 있다.
(제8 실시 형태)
먼저, 도 16을 참조하여, 제8 실시 형태에서 이용하는 FET형 강유전체 메모리에서는 메모리 셀(30)은 강유전체 캐패시터(31)와, 셀 트랜지스터(32)로 구성되어 있다. 강유전체 캐패시터(31)의 일단은 워드선 WL에 접속되어 있고, 강유전체 캐패시터(31)의 타단은 셀 트랜지스터(32)의 게이트 전극에 접속되어 있다. FET형 강유전체 메모리는 강유전체 캐패시터(31)과 반도체 기판 (도시하지 않음) 사이에 도전층과, 이산화 실리콘 (SiO2) 등의 반도체 사이에 계면 준위를 형성하기 어려운 상유전체 캐패시터를 삽입한 MFMIS (M:금속 또는 도체, F: 강유전체, I:상유전체, S:반도체) 구조를 갖는다.
도 16에 나탄낸 제8 실시 형태에 의한 FET형의 강유전체 메모리에서는, 제4 셀을 선택 셀로 하고, 제1∼제3 셀을 비선택 셀로서 설명한다. 이 경우, 선택된 워드선 WL1과 선택된 비트선 BL1 사이에 전위차 Vpp을 인가함으로써, 도 17에 나타낸 바와 같이, 강유전체 캐패시터(31)의 분극 방향이 하향이 된 상태를 데이터 「0」으로 한다. 또, 선택된 워드선 WL1과 선택된 비트선 BL1 사이에, 전위차 (-Vpp)을 인가함으로써, 도 18에 나타낸 바와 같이, 강유전체 캐패시터(31)의 분극 방향을 상향으로 한 상태를 데이터 「1」의 상태로 한다.
또, 강유전체 캐패시터(31)에는 게이트 용량과 용량 분할된 전압이 인가되기 때문에, Vpp는 강유전체 캐패시터(31)의 분극 상태를 충분히 반전할 수 있을 만큼 크게 설정하여 둘 필요가 있다.
다음에, 도 16에 나타낸 강유전체 메모리에서, 비선택 셀에 유지되는 데이터의 파손을 방지하는 동작 방법에 대해 설명한다. 또, 강유전체 캐패시터(31)에는 게이트 용량과 용량 분할된 전압이 인가되기 때문에, 이를 고려하여 고전압 Vpp를 이용하고 있다. 또, 이하의 설명에서는, 간단화를 위해, 셀 트랜지스터(2)의 공지층 용량은 고려하지 않는다. 공지층 용량을 고려하는 경우는 강유전체 캐패시터 용량, 게이트 용량 및 공지층 용량에 의한 전압의 용량 분할을 고려하여, 각 전압 배치를 조정하면 된다.
(기입 동작)
먼저, 도 19을 참조하여, 데이터 「0」을 기입하는 경우의 기입 동작에 대해 설명한다.
(1) 역 데이터 기입 동작
도 19에 나타낸 바와 같이, (1)의 기간에서는 선택 셀 (제4 셀)에서, 워드선 WL1 (선택 WL)은 0V이고, 비트선 BL1 (선택 BL) 및 소스선 SL1 (선택 SL)은 모두 Vpp가 되어 있다. 또, 기판과 비트선은 접속되어 있기 때문에, 셀 트랜지스터(32)의 기판 전위 및 반도체 표면 부근의 전위는 Vpp가 된다. 선택 셀 (제4 셀)의 강유전체 캐패시터(31)에는 게이트 용량과 용량 분할된 전압 -Vcc가 인가되어 역 데이터 「1」가 기입된다. 여기에서, 강유전체 캐패시터(31)에 인가되는 전압 Vcc는 게이트 용량 Cg, 강유전체 캐패시터 용량 Cf 및 전압 Vpp를 이용하여, 이하의 수학식 4에 의해 나타낸다.
Vcc={Cg/(Cf+Cg)}Vpp
따라서, 메모리 셀에는, Vcc의 (Cf+Cg)/Cg배의 전압 Vpp를 인가되면 된다. 또, 비선택 셀인 제1 셀에서는, 워드선 WL1 (선택 WL)에 0V, 비트선 BL2 (비선택 BL)에 1/3Vpp, 소스선 SL1 (선택 SL)에 Vpp가 인가된다. 이 제1 셀의 셀 트랜지스터(32)의 기판 전위 및 반도체 표면 부근의 전위는 1/3Vpp가 되고, 제1 셀의 강유전체 캐패시터(31)에는 -1/3Vcc의 전위차가 인가된다. 또, 도 16에 나타낸 셀 트랜지스터(32)에서는 워드선과 비트선 사이의 전위차가 1/3Vpp인 경우에는 채널이 형성되지 않도록 임계치 전압이 조정되어 있다.
또, 비선택 셀인 제2 셀에서는, 워드선 WL0 (비선택 WL)에 2/3Vpp, 비트선 BL2 (비선택 BL) 및 소스선 SL0 (비선택 SL)에 1/3Vpp의 전위차가 인가된다. 이 제2 셀의 기판 전위 및 반도체 표면 부근의 전위는 Vpp가 되고, 제2 셀의 강유전체 캐패시터(31)에는 -1/3Vcc의 전위차가 인가된다.
또, 비선택 셀인 제3 셀에서는, 워드선 WL0 (비선택 WL)에 2/3Vpp, 비트선 BL1 (선택 BL)에 Vpp, 소스선 SL0 (비선택 SL)에 1/3Vpp가 인가된다. 이 제3 셀의 기판 전위 및 반도체 표면 부근의 전위는 1/3Vpp가 되고, 제3 셀의 강유전체 캐패시터(31)에는 1/3Vcc의 전위차가 인가된다.
(2) 데이터 기입 동작
선택 셀인 제4 셀에서는, 워드선 WL1 (선택 WL)은 Vpp이고, 비트선 BL1 (선택 BL), 소스선 SL1 (선택 SL)은 함께 0V가 되어 있다. 또, 기판과 비트선은 접속되어 있기 때문에, 제4 셀 (선택 셀)의 셀 트랜지스터(32)의 기판 전위 및 반도체 표면 부근의 전위는 0V가 된다. 제4 셀 (선택 셀)의 강유전체 캐패시터(31)에는 게이트 용량과 용량 분할된 전압 Vcc (상기 수학식 4 참조)이 인가되어 데이터 「0」이 기입된다.
또, 비선택 셀인 제1 셀에서는, 워드선 WL1 (선택 WL)에 Vpp, 비트선 BL2 (비선택 BL)에 2/3Vpp, 소스선 SL1 (선택 SL)에 0V가 인가되어 있다. 이 제1 셀 셀 트랜지스터(32)의 기판 전위 및 반도체 표면 부근의 전위는 2/3Vpp가 되고, 제1 셀의 강유전체 캐패시터(31)는 1/3Vcc의 전위치가 인가된다.
또, 비선택 셀인 제2 셀에서는, 워드선 WL0 (비선택 WL)에 1/3Vpp, 비트선 BL1 (선택 BL)에 0V, 소스선 SL0 (비선택 SL)에 2/3Vpp가 인가되어 있다. 이 제2 셀의 기판 전위 및 반도체 표면 부근의 전위는 0V가 되고, 제2 셀의 강유전체 캐패시터(31)에는 1/3Vcc의 전위치가 인가된다. 또, 비선택 셀인 제3 셀에서는 워드선 WL0 (비선택 WL)에 1/3Vpp가 인가됨과 동시에, 비트선 BL2 (비선택 BL) 및 소스선 SL0 (비선택 SL)에 2/3Vpp가 인가된다. 이 제3 셀의 기판 전위 및 반도체 표면 부근의 전위는 2/3Vpp이 되고, 제3 셀의 강유전체 캐패시터(31)에는 -1/3Vcc 전위차가 인가된다.
도 19의 (1)의 역 데이터 기입 동작 및 (2)의 데이터 기입 동작을 통해, 비선택 셀 (제1 셀∼제3 셀)의 강유전체 캐패시터(31)에는 ±1/3Vcc이 인가된다. 따 라서, 도 19에 나타낸 전압 배치를 이용함으로써, 기입 동작시의 디스터브에 의한 비선택 셀의 데이터 파손을 억제할 수 있다.
또, 도 20에 나타낸 데이터 「1」을 기입하는 경우에는, 도 19에 나타낸 데이터 「0」을 기입하는 경우의 (1)의 기간의 동작과 (2)의 기간의 동작을 교체하는 것만으로, 그 외의 동작은 데이터 「0」을 기입하는 경우와 동일하다.
(판독/재기입 동작)
판독/재기입시의 전압 배치에서는 도 21에 나타낸 바와 같이, (1) 판독, (2) 「1」재기입, (3) 「1」기입, (4) 「0」재기입 (재판독)의 4가지 동작으로 분류된다. 또, 메모리 셀이 데이터 「1」을 유지하고 있는 경우, 동작은 (2)에서 종료시키고, 데이터 「0」을 유지하고 있는 경우에는 (4)까지 동작을 행한다.
(1) 판독 동작
먼저, 데이터의 판독은 선택된 워드선 WL1 (선택 WL)과 선택된 비트선 BL1 (선택 BL) 사이에 전위차 Vpp를 인가함과 동시에, 선택된 소스선 SL1 (선택 SL)에 적당한 전압을 인가함으로써, 셀 트랜지스터(32)의 드레인 전류를 측정함으로써 행한다. 드레인 전류를 측정함으로써 데이터의 판정이 가능한 이유는 다음과 같다. 즉, 선택 셀에 데이터 「1」이 유지되어 있는 경우, 판독시에 강유전체 캐패시터(31)의 분극 상태가 반전하기 때문에, 셀 트랜지스터(32)의 게이트 전극에 충분히 큰 전하량 Qg이 발생한다. 이에 수반하여, 셀 트랜지스터(32)의 게이트 바로 아래의 반도체 표면 부근에는 -Qg의 전하가 발생한다. 이에 의해, 소스·드레인 간이 반전 전자에 의해 도통하기 때문에, 드레인 전류가 흐른다.
한편, 데이터 「0」이 유지되어 있는 경우에는 판독시에 강유전체 캐패시터(31)의 분극 상태는 반전하지 않기 때문에, 선택 WL과 선택 BL 간의 전위차 Vpp이 충분히 큰 경우에도, 셀 트랜지스터(32)의 게이트 전극에는 거의 전하가 발생하지 않는다. 이 때문에, 게이트 바로 아래의 반도체 표면 부근에도 부전하는 거의 유기되지 않기 때문에, 셀 트랜지스터(32)의 소스·드레인 간이 도통하는 일도 없다. 이 때문에, 드레인 전류는 흐르지 않는다. 따라서, 드레인 전류를 측정함으로써 데이터의 판별이 가능하게 된다.
구체적으로는, 도 21에 나타낸 바와 같이, (1)의 판독 동작에서 선택 셀인 제4 셀에서는, 워드선 WL1 (선택 WL)에는 Vpp, 비트선 BL1 (선택 BL)에는 0V, 소스선 SL1 (선택 SL)에는 Vpp가 인가된다. 또, 기판과 비트선은 접속되어 있기 때문에, 제4 셀의 셀 트랜지스터(32)의 기판 전위는 0V가 된다. 데이터 「1」이 유지되어 있는 경우, 제4 셀 (선택 셀)의 강유전체 캐패시터(31)는 분극 상태가 반전된다. 이에 의해, 큰 부하가 게이트 전극 상에 발생하기 때문에, 채널이 형성된다. 이 때문에, 제4 셀 (선택 셀)의 셀 트랜지스터(32)에 드레인 전류가 흐른다. 한편, 데이터 「0」이 유지되어 있는 경우에는 제4 셀 (선택 셀)의 강유전체 캐패시터(31)의 분극 상태는 반전하지 않는다. 이 때문에, 제4 셀 (선택 셀)의셀 트랜지스터(32)에는 채널이 형성되지 않기 때문에, 드레인 전류가 흐르지 않는다. 이 드레인 전류를 측정함으로써, 데이터 「0」 또는 「1」의 판별을 행한다.
또, 비선택 셀인 제1 셀에서는, 워드선 WL1 (선택 WL)에 Vpp, 비트선 BL2 (비선택 BL)에 2/3Vpp, 소스선 SL1 (선택 SL)에 Vpp가 인가된다. 이 제1 셀의 셀 트랜지스터(32)의 기판 전위 및 반도체 표면 부근의 전위는 2/3Vpp가 되고, 제1 셀의 강유전체 캐패시터(31)에는 1/3Vcc의 전위차가 인가된다.
또, 비선택 셀인 제2 셀에서는, 워드선 WL0 (비선택 WL)에 1/3Vpp, 비트선 BL1 (비선택 SL)에 0V, 소스선 SL0 (비선택 SL)에 2/3Vpp가 인가된다. 제2 셀의 기판 전위 및 반도체 표면 부근의 전위는 0V가 되고, 제2 셀의 강유전체 캐패시터(31)에는 1/3Vcc의 전위차가 인가된다. 또, 비선택 셀인 제3 셀에서는, 워드선 WL0 (비선택 WL)에 1/3Vpp, 비트선 BL2 (비선택 BL) 및 소스선 SL (비선택 SL)에 2/3Vpp가 인가된다. 이 제3 셀의 기판 전위 및 반도체 표면 부근의 전위는 2/3Vpp가 되고, 제3 셀의 강유전체 캐패시터(31)에는 -1/3Vcc의 전위차가 인가된다.
(2) 데이터 「1」 재기입 동작
이 경우의 전압 배치는 도 19에 나타낸 데이터 「0」 기입 동작시의 (1)의 기간에 행하는 역 데이터 기입과 동일하다. 선택 셀인 제4 셀이 데이터 「1」을 유지하고 있는 경우, 판독/재기입의 동작은 여기에서 종료한다.
(3) 데이터 「1」기입 동작
이 경우의 전압 배치는 도 19에 나타낸 데이터 「0」기입 동작시의 (1)의 기간에 행하는 역 데이터 기입과 동일하다.
(4) 데이터 「0」재기입 (재판독) 동작
이 경우의 전압 배치는 도 21에 나타낸 판독/재기입 동작의 (1)의 기간에 행하는 판독과 동일하다. 즉, 선택 WL에는 Vpp, 선택 BL에는 0V, 선택 SL에는 Vpp를 인가한다.
또, 이 경우, 선택 SL에 Vpp가 아니고, 0V를 인가하도록 해도 좋다. 구체적으로는, 이 (4)의 데이터 「0」 재기입의 상태에서는, (3)의 데이터 「1」기입 동작에서 데이터 「1」이 기입된 상태이기 때문에, 선택 셀인 제4 셀의 강유전체 캐패시터(31)에는 반드시 분극 반전하는 방향으로 전압이 걸린다. 이 때문에, 셀 트랜지스터(32)의 게이트 바로 아래에 채널이 형성된다. 이 경우, 선택 SL에 상기와 같이 Vpp를 인가하면, 제4 셀의 게이트 바로 아래의 반도체 표면 부근의 전위는 반드시 선택 비트선 BL1과 동 전위 (0V)는 되지 않기 때문에, 강유전체 캐패시터(31)에 Vcc의 전위차가 인가되어 있다고 한정하지 않는다. 이에 비해, 선택 소스선 SL1을 0V로 하면, 채널이 형성되어 있어도 반도체 표면 부근의 전위는 0V가 되고, 확실하게 데이터 「0」을 기입할 수 있다. 선택 소스선 SL1을 0V로 한 경우의 비선택 셀인 제1∼제3 셀의 동작은 도 19에 나타낸 「0」데이터 기입 동작시의 (2)의 기간에 행하는 데이터 기입과 동일하다.
이 제8 실시 형태에서도 (1)∼(4)의 판독/재기입 동작을 통해, 비선택 셀 (제1 셀∼제3 셀)의 강유전체 캐패시터(31)에는 ±1/3Vcc가 각각 동일한 회수 인가되기 때문에, 기입 동작시의 디스터브에 의한 비선택 셀의 데이터 파손을 억제할 수 있다.
(제9 실시 형태)
도 22를 참조하여, 제9 실시 형태에서는 상기 제1∼제8 실시 형태와 달리, 비선택 셀에 1/2Vcc의 전압을 인가하는 경우에 대해 설명한다.
구체적으로는 제9 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리에서는, 도 1에 나타낸 제1 실시 형태에 의한 강유전체 메모리의 1/3Vcc·2/3Vcc 생성 회로(10)을 도 22에 나타낸 바와 같이, 1/2Vcc 생성 회로(10a)로 교체하고 있다. 그 외의 구성은 도 1에 나타낸 제1 실시 형태와 동일하다.
도 23 및 도 24을 참조하여, 제9 실시 형태에서는 도 23에 나타낸 워드선 WL3과 비트선 BL3의 교점에 위치하는 제4 셀을 선택 셀로서 설명한다. 도 24에는 워드선 WL 및 비트선 BL에 인가하는 전압 파형이 나타나 있다. 도 24에 나타난 T1(1), T2(2), T3(3) 및 T4(4)의 각 동작의 시간은 동일한 시간 (T초:동일한 펄스폭)으로 한다. 또, (1)∼(4)의 각 동작은 (1)에서 (4)까지 연속하여 행해도 좋고, 각각 독립하여 행해도 좋다. 이하, (1)∼(4)에서의 각 동작에 대해 설명한다. 또, 스탠바이 상태에서는, 워드선 WL 및 비트선 BL은 0V로 한다.
(1) 판독 동작 T1
도 24에 나타낸 T1의 기간에서는, 판독 동작을 행한다. 먼저, 스탠바이 상태에서 선택 BL을 플로팅 상태 (하이임피던스 상태)로 한다. 이와 동일한 타이밍, 또는 수 nsec∼수10nsec만 타이밍을 지연시켜, 선택 WL을 Vcc, 비선택 WL을 1/2Vcc로 한다. 그 후, 선택 BL을 0V로 한다. 선택 BL이 플로팅 상태일 때, 선택 BL의 전압을 검지함으로써, 데이터 「0」 또는 데이터 「1」의 판정을 행한다. 이 데이터 「0」 또는 「1」의 판정은 선택 BL의 전위와 별도 생성된 참조 전위를 전압 센스 앰프인 리드 앰프(8) (도 22 참조)에 의해 비교하여 증폭함으로써 행한다.
이 T1의 판독 동작에서, 선택 BL에 관련되는 비선택 셀인 제2 셀에서는, 도 25에 나타낸 바와 같이, 1/2Vcc-Vr의 전위차가 t1 (<T1)의 기간 인가되고, 그 후, 1/2Vcc의 전위차가 (T1-t1)의 기간 인가된다. 또, 선택 WL에 관련되는 비선택 셀인 제1 셀에는 1/2Vcc의 전위차가 T1의 기간 인가된다. 또, 선택 WL 및 선택 BL에 관련되지 않는 비선택 셀인 제3 셀에는 0V가 T1의 기간 인가된다. 한편, 선택 셀인 제4 셀에는 Vcc-Vr의 전위차가 t1의 기간 인가되고, 그 후 Vcc의 전압이 T1-t1의 기간 인가된다.
또, 제9 실시 형태에서는, 선택 BL에 관련되는 비선택 셀인 제2 셀에서, t1의 기간 받은 (1/2Vcc-Vr)에 의한 분극량의 변화 △Pra는 (T1-t1) 사이에 받은 1/2Vcc에 의한 분극량의 변화 △Pr와 비교하여 충분히 작고, 또 △Pr은 T1의 기간 후의 T2∼T4에서 각각 발생하는 분극량의 변화와 대략 동일한 양이 되도록, t1의 기간을 충분히 짧게 설정하고 있는 것으로 한다.
그 결과, 선택 BL에 관련되는 비선택 셀인 제2 셀 중, 데이터 「1」을 유지하는 메모리 셀에서는, 도 26에 나타낸 바와 같이, 분극 상태의 열화가 생기고, 데이터 「0」을 유지하는 메모리 셀에서는, 도 27에 나타낸 바와 같이, 분극 상태의 개선이 생긴다. 또, 선택 WL에 관련되는 비선택 셀 (제1 셀) 중, 데이터 「1」을 유지하는 메모리 셀에서는, 도 28에 나타낸 바와 같이, 분극 상태의 열화가 생기고, 데이터 「0」을 유지하는 메모리 셀에서는, 도 29에 나타낸 바와 같이, 분극 상태의 개선이 생긴다. 또, 비선택 WL과 비선택 BL에 관련되는 비선택 셀 (제3 셀)은 T1의 기간 중 전위차가 0V이기 때문에, 유지하고 있는 데이터에 상관 없이, 분극 상태는 변화하지 않는다 (도시하지 않음). 또, 선택 셀인 제4 셀에서는, 데이터 「1」을 유지하고 있는 경우에는, 도 30에 나타낸 바와 같이 데이터 「1」이 파손되어 데이터 「0」이 기입된 상태가 된다. 또, 선택 셀 (제4 셀)이 데이터 「0」을 유지하고 있는 경우에는 도 31에 나타낸 바와 같이 데이터는 파손되지 않는다.
(2) 재기입 동작 T2
상기한 (1)의 판독 동작후, 도 24에 나타낸 바와 같이, 일단 스탠바이 상태로 돌아간다. 그 후, 선택 WL을 0V, 비선택 Wl을 1/2Vcc, 선택 BL을 Vcc, 비선택 BL을 1/2Vcc로 한다. 판독 동작의 T1 기간에, 1/2Vcc이 인가되어 있는 비선택 셀인 제1 셀 및 제2 셀에는 이 재기입 동작의 T2 기간에, -1/2Vcc가 인가된다. 또, T1의 기간에 0V가 인가된 비선택 셀인 제3 셀에는 다시 0V가 인가된다.
그 결과, 비선택 셀인 제1 셀 및 제2 셀에서 데이터 「1」이 유지되어 있는 경우에는 도 33에 나타낸 바와 같이 분극 상태의 개선이 생긴다. 또, 제1 셀 및 제2 셀에서 데이터 「0」이 유지되어 있는 경우에는 도 34에 나타낸 바와 같이, 분극 상태의 열화가 생긴다. 또, 비선택 WL과 비선택 BL에 관련되는 비선택 셀 (제3 셀)은 T2 기간 중 전위차가 0V이기 때문에, 유지하고 있는 데이터에 상관 없이, 분극 상태는 변화하지 않는다 (도시하지 않음). 또, 선택 셀인 제4 셀에서는 도 35에 나타낸 바와 같이, 데이터 「1」이 기입된다. 또, (1)의 판독 동작 T1에서 데이터 「1」이 판독되어 있는 경우에는 제9 실시 형태의 판독 및 재기입 동작은 T2에서 종료한다.
(3) 보상 동작 T3
상기한 (2)의 재기입 동작 T2 후, 도 24에 나타낸 바와 같이, 일단 스탠바이 상태로 돌아간다. 그 후, 다시 선택 WL을 0V, 비선택 WL을 1/2Vcc, 선택 BL을 Vcc, 비선택 BL을 1/2Vcc로 한다. 재기입 동작 T2에서, -1/2Vcc가 인가되어 있는 비선택 셀 (제1 셀 및 제2 셀)에는 도 36에 나타낸 바와 같이, 다시 -1/2Vcc가 인가된다. 또, 재기입 동작 T2에서, 0V가 인가되어 있는 비선택 셀 (제3 셀)은 0V 그대로이다.
그 결과, 제1 셀 및 제2 셀에서 데이터 「1」을 유지하고 있는 경우에는, 도 37에 나타낸 바와 같이, 분극 상태의 개선이 생긴다. 또, 제1 셀 및 제2 셀에서 데이터 「0」을 유지하고 있는 경우에는 도 38에 나타낸 바와 같이, 분극 상태의 열화가 생긴다. 또, 도 38에서, △Pr2는 분극 상태가 2회 열화할 때의 분극량의 감소량을 나타내고 있다. 또, 비선택 셀인 제3 셀에서는 전위차가 0V이기 때문에, 분극 상태의 변화는 없다 (도시하지 않음). 또, 선택 셀인 제4 셀에서는, 도 39에 나타낸 바와 같이, 다시 데이터 「1」이 기입된다.
(4) 재기입 동작 T4
상기한 (3)의 보상 동작 T3 후, 도 24에 나타낸 바와 같이, 일단 스탠바이 상태로 돌아간다. 그 후, 선택 WL을 Vcc, 비선택 WL을 1/2Vcc, 선택 BL을 0V, 비선택 BL을 1/2Vcc로 한다. 보상 동작 T3에서, -1/2Vcc가 인가되어 있는 비선택 셀 (제1 셀 및 제2 셀)에는 이 재기입 동작 T4에서 도 40에 나타낸 바와 같이, 1/2Vcc가 인가된다. 한편, 보상 동작 T3에서, 0V가 인가되어 있는 비선택 셀 (제3 셀)은 0V 그대로이다.
그 결과, 제1 셀 및 제2 셀에서 데이터 「1」을 유지하고 있는 경우에는, 도 41에 나타낸 바와 같이, 분극 상태의 열화가 생긴다. 또, 제1 셀 및 제2 셀에서 데이터 「0」을 유지하고 있는 경우에는 도 42에 나타낸 바와 같이, 분극 상태의 개선이 생긴다. 한편, 비선택 셀인 제3 셀은 전위차가 0V이기 때문에, 분극 상태의 변화는 없다 (도시하지 않음). 또, 선택 셀인 제4 셀에서는, 도 43에 나타낸 바와 같이, 데이터 「0」이 기입된다.
여기에서, 제9 실시 형태에서는 도 32에 나타낸 재기입 동작 T2후의 스탠바이 상태 또는 도 40에 나타낸 재기입 동작 T4후의 스탠바이 상태에서의 메모리 셀의 분극 상태가 일련의 판독 및 재기입 동작 후의 각 메모리 셀의 분극 상태가 된다. 일부의 메모리 셀에서는 1회분의 디스터브에 의한 분극 상태의 열화가 생겨 있다. 그러나, 판독 및 재기입 동작을 반복하는 경우에도 이 분극 상태의 열화가 증가하는 일은 없다.
도 44에는 디스터브에 의한 분극 상태의 열화가 없는 초기 상태 (T0)로부터, 제9 실시 형태의 판독 및 재기입 동작을 행한 경우의 제1 셀 및 제2 셀의 분극량의 변화가 나타나 있다. 또, 도 45에는 디스터브에 의한 분극 상태의 열화가 1회 존재하는 초기 상태 (T0)로부터 제9 실시 형태의 판독 및 재기입 동작을 행한 경우의 제1 셀 및 제2 셀의 분극량의 변화가 나타나 있다. 또, 비선택 셀인 제3 셀은 일련의 판독 및 재기입 동작시에 전위차는 항상 0V이고, 분극 상태의 변화가 없기 (디스터브가 없음) 때문에, 도시하지 않는다. 도 44 및 도 45에 나타낸 바와 같이, 판독 및 재기입 동작을 반복한 경우에도, 분극 상태의 열화가 증가하는 일이 없다는 것을 알 수 있다.
제9 실시 형태에서는, 상기와 같이 판독 동작 및 재기입 동작을 통해, 비선택 셀 중 제1 셀 및 제2 셀에는 ±1/2Vcc을 교대로 인가함으로써, 분극 상태의 열화에 의한 비선택 셀 (제1 셀 및 제2 셀)의 데이터의 파손을 효과적으로 억제할 수 있다. 또, 비선택 셀 중, 제3 셀에 대해서는, 판독 동작 및 재기입 동작을 통해 항상 0V가 인가되고 있기 때문에, 분극 상태의 열화에 의한 비선택 셀의 데이터 파손은 생기지 않는다.
(기입 동작)
이하, 도 46∼도 54를 참조하여, 제9 실시 형태에 의한 단순 매트릭스 방식의 강유전체 메모리에서의 데이터 「1」의 기입 동작에 대해 설명한다.
(1) 보상 동작 T1
먼저, 도 46에 나타낸 바와 같이, 스탠바이 상태로부터 선택 WL을 Vcc, 비선택 WL을 1/2Vcc, 선택 BL을 0V, 비선택 BL을 1/2Vcc로 한다. 이 경우, 각 메모리 셀에 인가되는 전위차는 도 47에 나타낸 바와 같이 된다. 즉, 비선택 셀 중 제1 셀 및 제2 셀에는 1/2Vcc가 T1의 기간 인가되고, 비선택 셀 중 제3 셀에는 0V가 T1의 기간 인가된다. 한편, 선택 셀인 제4 셀에는 Vcc의 전위차가 T1 기간 인가된다.
그 결과, 제1 셀 및 제2 셀에서 데이터 「1」이 유지되어 있는 경우에는, 도 48에 나타낸 바와 같이, 분극 상태의 열화가 생긴다. 또, 비선택 셀인 제1 셀 및 제2 셀에서 데이터 「0」이 유지되어 있는 경우에는 도 49에 나타낸 바와 같이, 분극 상태의 개선이 생긴다. 한편, 비선택 셀인 제3 셀에서는 전위차가 0V이기 때문에, 분극 상태의 변화는 없다 (도시하지 않음). 또, 선택 셀인 제4 셀에서는, 도 50에 나타낸 바와 같이, 데이터 「0」이 기입된다.
(2) 기입 동작 T2
기입 동작 T2의 기간에서는, 도 46에 나타낸 바와 같이, 스탠바이 상태로부터 선택 WL을 0V, 비선택 WL을 1/2Vcc, 선택 BL을 Vcc, 비선택 BL을 1/2Vcc로 한다. 이 경우, 각 메모리 셀에 인가되는 전위차는 도 51에 나타낸 바와 같이 된다. 즉, 비선택 셀 중 제1 셀 및 제2 셀에는 -1/2Vcc가 T2의 기간 인가된다. 또, 비선택 셀 중 제3 셀에는 0V의 전위차가 T2의 기간 인가된다. 한편, 선택 셀인 제4 셀에는 -Vcc의 전위차가 T2의 기간 인가된다.
그 결과, 비선택 셀인 제1 셀 및 제2 셀에서 데이터 「1」이 유지되어 있는 경우에는 도 52에 나타낸 바와 같이, 분극 상태의 개선이 생긴다. 또, 비선택 셀 중 제1 셀 및 제2 셀에서 데이터 「0」이 유지되어 있는 경우에는, 분극 상태의 열화가 생긴다. 또, 비선택 셀 중 제3 셀에서는, 전위차가 0V이기 때문에, 분극 상태의 변화는 없다 (도시하지 않음). 또 선택 셀인 제4 셀에서는, 도 54에 나타낸 바와 같이, 데이터 「1」이 기입된다.
도 52∼도 54에 나타낸 T2후 스탠바이 상태에서의 각 메모리 셀의 분극 상태가 일련의 기입 동작 후의 각 메모리 셀의 분극 상태가 된다. 일부의 메모리 셀에서는 1회분의 디스터브에 의한 분극 상태의 열화가 생기고 있다. 그러나, 기입 동 작을 반복하는 경우에도 이 분극 상태의 열화가 증가하는 일은 없다. 제9 실시 형태에서는, 일련의 기입 동작 중에서 분극 상태의 열화와 개선이 각각 1회씩 일어나기 때문에, 1회분의 디스터브에 의한 분극 상태의 열화가 존재하는 초기 상태로부터, 일련의 기입 동작을 개시한 경우에도, 기입 동작 종료후에 열화량이 증대하는 일은 없다.
또, 데이터 「0」의 기입 동작에서도, 상기한 데이터 「1」의 기입 동작과 동일하게, 미리 역 데이터를 기입한 후에, 기입해야 할 데이터를 기입한다. 이 경우에도 얻어지는 효과는 데이터 「1」의 상기한 효과와 동일하다.
제9 실시 형태에서는, 상기와 같이, 워드선 WL 및 비트선 BL을 Vcc, 1/2Vcc 및 0V의 3종류의 전압에서 구동하기 때문에, 워드선 WL 및 비트선 BL을 Vcc, 2/3Vcc, 1/3Vcc 및 0V의 4종류의 전압에서 구동하는 상기한 제1∼제8 실시 형태에 비해, 전압의 종류를 감소시킬 수 있다. 이에 의해, 제9 실시 형태에서는 제1∼제8 실시 형태에 비해, 제어 회로를 간략화할 수 있음과 동시에, 소비 전력을 저감할 수 있고, 또 전압 생성 회로를 간단하게 할 수 있다.
또, 상기 제9 실시 형태에서는, 비선택 셀에 인가되는 전압치인 1/2Vcc를 강유전체 메모리를 구성하는 메모리 셀이 갖는 히스테리시스 특성으로부터 고려하는 항전압 (抗電壓; 분극 반전하는 전압) 이하가 되도록 Vcc를 설정하고 있다. 이에 의해, 최종적으로 비선택 셀에 발생하는 분극 상태의 열화량을 적게 할 수 있다.
또, 이번에 개시한 실시 형태는 모든 점에서 예시로서 제한적인 것이 아니라 고 생각해야 한다. 본 발명의 범위는 상기한 실시 형태의 설명에서가 아니라 특허청구의 범위에 의해 나타내며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 실시 형태에서는 각 동작 (1)∼(4) 사이에 스탠바이 상태를 배치하도록 했지만, 본 발명은 이에 한하지 않고, 각 동작 (1)∼(4) 사이에 스탠바이 상태를 놓지 않고, 연속하여 행하도록 해도 좋다.
상기 실시 형태에서는, 기억 수단으로서의 강유전체막을 포함하는 강유전체 메모리에 대해 설명했지만, 본 발명은 이에 한하지 않고, 비트선과 워드선 사이에 기억 수단이 접속되는 메모리이면 다른 메모리어도 좋다. 예를 들면, 기억 수단이 저항 소자에 의해 형성되는 메모리에 대해서도 동일하게 적용 가능하다.
또, 상기 제8 실시 형태에서는, MFMIS 구조를 갖는 FET형 강유전체 메모리에 대해 설명했지만, 본 발명은 이에 한하지 않고, MFIS 구조 및 MFS 구조를 갖는 FET형 강유전체 메모리에도 동일하게 적용 가능하다.
또, 상기 제8 실시 형태에서는, 판독/재기입 동작의 (1)의 기간에 행하는 판독 동작에서, 선택 셀인 제4 셀의 소스선 SL1 (선택 SL)에 Vpp의 전압을 인가하도록 했지만, 본 발명은 이에 한하지 않고, 선택 SL에는 예를 들면 비선택 BL과 동일하게 2/3Vpp 등의 전압을 인가하도록 해도 좋다.
또, 상기 실시 형태에서는, (1)∼(4)의 각 동작의 시간을 동일한 시간 (T초)으로 한 예를 나타냈지만, 본 발명은 이에 한하지 않고, 예를 들면 (1)의 기간을 T1초, (2)의 기간을 T2초로 하여, (1) 및 (2)를 반복한 경우, 비선택 셀에서 실질 적으로 분극 상태의 열화가 발생하면 T1≠T2이어도 좋다.
또, 상기 실시 형태에서는, 스탠바이 상태에서, 워드선 WL 및 비트선 BL을 0V로 한 예를 나타냈지만, 본 발명은 이에 한하지 않고, 스탠바이 상태에서 워드선 WL 및 비트선 BL을 0V 이외의 소정의 동일 전위로 해도 좋다. 단 예를 들면 WL=BL=1V을 스탠바이 상태의 전압으로 한 경우, 판독시에 선택 BL=1V→플로팅으로 하도록 선택 BL의 플로팅 전의 전위는 스탠바이 상태의 전위로 할 필요가 있다.
또, 상기 실시 형태에서는, 데이터의 판독시에, 스탠바이 상태로부터 선택 BL을 플로팅 상태로 하는 것과 동일 타이밍에서, 선택 WL, 비선택 WL 및 비선택 BL을 소정의 전압으로 설정했지만, 본 발명은 이에 한하지 않고, 스탠바이 상태로부터 선택 BL을 플로팅 상태로 하는 타이밍에서 수십 nsec 정도 지연시킨 타이밍에서 선택 WL, 비선택 WL 및 비선택 BL을 소정의 전압으로 설정해도 좋다.
또, 도 4에 나타낸 제1 실시 형태에서는, 스탠바이 상태에서의 전압을 WL=BL=0V로 한 예를 나타냈지만, 본 발명은 이에 한하지 않고, 도 55에 나타낸 제1 실시 형태의 제1 변형예와 같이, 스탠바이 상태에서의 전압을 WL=BL=Vcc로 해도 좋다. 이 경우의 전압 배치는 도 55에 나타낸 바와 같이 된다. 이 경우, (1)의 판독 동작에서 데이터 「0」이 판독된 경우에는, (2)의 동작에서 종료하고, (1)의 판독 동작에서 데이터 「1」이 판독된 경우에는 (4)의 동작까지 행한다. 이 제1 실시 형태의 제1 변형예에서도, 상기 제1 실시 형태와 동일하게, 데이터 「1」이 판독된 경우 및 데이터 「0」이 판독된 경우의 양쪽의 경우에서, 분극 상태의 열화의 회수와 분극 상태의 개선의 회수는 동일하게 된다. 따라서, 판독 동작 및 재기입 동작을 반복하여 행한다고 해도, 비선택 셀에서 분극 상태의 열화가 축적되어 가는 것은 아니기 때문에, 최종적으로 유지하고 있는 데이터가 파손되는 일은 없다. 또, 스탠바이 상태에서의 전압이 WL=BL≥1/2Vcc인 경우에는, 도 55에 나타낸 제1 실시 형태의 제1 변형예에 의한 시퀀스가 바람직하고, 스탠바이 상태에서의 전압이 WL=BL<1/2Vcc인 경우에는 도 4에 나타낸 제1 실시 형태의 시퀀스가 바람직하다.
또, 도 4에 나타낸 제1 실시 형태에서는 판독된 데이터가 「1」인 경우 (「1」 Read인 경우)에, (1) 및 (2)에서만 판독 동작 및 재기입 동작을 종료하도록 했지만, 본 발명은 이에 한하지 않고, 도 56 및 도 57에 나타낸 제1 실시 형태의 제2 변형예 및 제3 변형예와 같이, 판독된 데이터가 「1」인 경우 (「1」Read인 경우)에 (1)∼(4)의 시퀀스에서 판독 동작 및 재기입 동작을 행하도록 해도 좋다. 이 경우에는, 판독된 데이터가 「1」인 경우 (「1」Read인 경우), 도 56 또는 도 57에 나타낸 (1)∼(4)의 시퀀스에서 판독 동작 및 재기입 동작을 행하고, 판독된 데이터가 「0」인 경우 (「0」Read인 경우), 도 4에 나타낸 (1)∼(4)의 시퀀스에서 판독 동작 및 재기입 동작을 행한다.

Claims (58)

  1. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 제1 전압 펄스 및 상기 제2 전압 펄스가 인가되는 상기 제1 기억 수단은,
    선택된 상기 비트선과 선택된 상기 워드선에 연결되는 선택된 제1 기억 수단과, 상기 선택된 제1 기억 수단 이외의 비선택 제1 기억 수단을 포함하는 메모리.
  2. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 판독 동작에 의해 판독된 데이터가 상기 제1 데이터인 경우는, 서로 역방향의 상기 제1 전압 펄스 및 상기 제2 전압 펄스가 1회씩 인가되든지, 또는 실질적으로 전압이 인가되지 않으며,
    상기 판독 동작에 의해 판독된 데이터가 상기 제2 데이터인 경우는 서로 역방향의 제1 전압 펄스 및 제2 전압 펄스가 2회씩 인가되든지, 또는 실질적으로 전압이 인가되지 않는 메모리.
  3. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 판독 동작에 의해 판독된 데이터가 상기 제1 데이터인 경우는, 상기 판독 동작 및 상기 제1 데이터의 재기입 동작을 행하고,
    상기 판독 동작에 의해 판독된 데이터가 상기 제2 데이터인 경우는, 상기 판독 동작, 상기 제1 데이터의 재기입 동작, 상기 제2 데이터의 재기입만을 위한 보상 동작 및 상기 제2 데이터의 재기입 동작을 행하는 메모리.
  4. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하는 것은, 상기 제1 기억 수단으로의 상기 제1 전압 펄스 및 상기 제2 전압 펄스의 인가 순서를 변경하는 것을 포함하는 메모리.
  5. 삭제
  6. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 판독 동작에 의해 판독된 데이터가 상기 제2 데이터인 경우는, 상기 판독 동작, 2회의 상기 제1 데이터를 기입하는 동작, 및 상기 제2 데이터를 재기입하는 동작을 행하는 메모리.
  7. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 워드선과 상기 비트선을 실질적으로 동일 전위로 한 후, 상기 판독 동작을 개시하는 메모리.
  8. 제1항에 있어서,
    상기 비선택의 제1 기억 수단에는 상기 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 전압이 인가되는 메모리.
  9. 제1항에 있어서,
    상기 판독 동작에 있어서, 비선택의 상기 비트선에 연결되는 비선택의 상기 제1 기억 수단에는 상기 데이터의 재기입 동작시에 선택된 상기 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 전압이 인가되고, 선택된 상기 비트선에 연결되는 상기 비선택의 제1 기억 수단에는 상기 데이터의 재기입 동작시에 상기 선택된 상기 제1 기억 수단에 인가되는 전압의 실질적으로 1/3 보다도 작은 전압이 인가되는 메모리.
  10. 제1항에 있어서,
    상기 판독 동작에 있어서, 선택된 상기 비트선에 연결되는 상기 비선택의 상기 제1 기억 수단에는 상기 데이터의 재기입 동작시에 상기 선택된 상기 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 전압보다도 작은 전압이 인가된 후, 상기 데이터의 재기입 동작시에 상기 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 전압이 인가되는 메모리.
  11. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    비선택의 상기 제1 기억 수단에는 선택된 상기 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 전압이 인가되든지, 또는 전압이 인가되지 않는 메모리.
  12. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 판독 동작에 있어서, 비선택의 상기 비트선에 연결되는 비선택의 상기 제1 기억 수단에는 상기 데이터의 재기입 동작시에 선택된 상기 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 전압이 인가되든지, 또는 전압이 인가되지 않으며, 선택된 상기 비트선에 연결되는 상기 비선택의 제1 기억 수단에는 상기 데이터의 재기입 동작시에 상기 선택된 상기 제1 기억 수단에 인가되는 전압의 실질적으로 1/2 보다도 작은 전압이 인가되든지 또는 전압이 인가되지 않는 메모리.
  13. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 판독 동작에 있어서, 선택된 상기 비트선에 연결되는 상기 비선택의 상기 제1 기억 수단에는 상기 데이터의 재기입 동작시에 상기 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 전압보다도 작은 전압이 인가된 후, 상기 데이터의 재기입 동작시에 상기 선택된 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 전압이 인가되든지, 또는 상기 판독 동작을 통해 비선택의 상기 비트선에 연결되는 상기 비선택의 제1 기억 수단에는 실질적으로 전압이 인가되지 않는 메모리.
  14. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 판독 동작은 선택된 상기 비트선의 전압을 검지함으로써 행하는 메모리.
  15. 제14항에 있어서,
    상기 판독 동작에서는, 제1 기간에서 상기 선택된 비트선의 전압을 검지한 후, 제2 기간에서 상기 선택된 비트선을 실질적으로 0V로 돌리고,
    상기 제1 기간은, 상기 선택된 비트선에 연결되는 비선택의 제1 기억 수단이 상기 제1 기간에서 받은 분극량의 변화량이, 상기 선택된 비트선에 연결되는 비선택의 제1 기억 수단이 상기 제2 기간에서 받은 분극량의 변화량에 비해 충분히 작아지도록 한 길이로 설정되고,
    상기 제2 기간은, 상기 재기입 동작에서 상기 선택된 비트선에 연결되는 비선택의 상기 제1 기억 수단이 받은 분극량의 변화량과 동일한 변화량을 상기 비트선에 연결되는 비선택의 제1 기억 수단이 받도록 하는 길이로 설정되어 있는 메모리.
  16. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 판독 동작은 선택된 상기 워드선에 흐르는 전류를 검지함으로써 행하는 메모리.
  17. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 판독 동작은 선택된 상기 워드선에 흐르는 전류치와 선택된 비트선에 흐르는 전류치를 비교함으로써 행하는 메모리.
  18. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 판독 동작에 의해 판독된 데이터와 비교하기 위한 참조 데이터를 출력하는 제2 기억 수단을 포함하는 더미 셀을 더 포함하고,
    상기 더미 셀에서도 판독 동작으로부터 판독된 데이터를 재기입하는 동작까지를 통해, 상기 제2 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스가 각각 동일 회수씩 인가되든지, 또는 실질적으로 전압이 인가되지 않는 메모리.
  19. 제18항에 있어서,
    상기 제1 기억 수단이 형성되는 영역과 상기 더미 셀이 형성되는 영역은 상기 워드선을 분할함으로써 분할되어 있는 메모리.
  20. 제18항에 있어서,
    상기 제1 기억 수단이 형성되는 영역과 상기 더미 셀이 형성되는 영역은 상기 비트선을 분할함으로써 분할되어 있는 메모리.
  21. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    데이터의 기입 동작시에, 기입해야 할 데이터와 역 데이터를 미리 기입한 후, 상기 기입해야 할 데이터를 기입하는 메모리.
  22. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 제1 기억 수단은,
    강유전체막을 포함하는 강유전체 캐패시터에 의해 구성된 메모리 셀을 포함하는 메모리.
  23. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 제1 기억 수단은,
    강유전체막을 포함하는 강유전체 캐패시터와 상기 강유전체 캐패시터에 직렬로 연결된 부하 용량에 의해 구성된 메모리 셀을 포함하는 메모리.
  24. 제23항에 있어서,
    상기 부하 용량은 강유전체 캐패시터 및 상유전체 캐패시터 중 어느 하나인 메모리.
  25. 제23항에 있어서,
    상기 강유전체 캐패시터의 용량을 Cf로 하고, 상기 부하 용량을 Ce로 한 경우, 상기 제1 기억 수단에는 상기 메모리 셀이 강유전체 캐패시터만으로 구성되어 있는 경우에 인가되는 전압의 실질적으로 (Cf+Ce)/Ce배의 전압이 인가되는 메모리.
  26. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 제1 기억 수단은,
    일단이 상기 워드선에 접속됨과 동시에, 타단이 트랜지스터의 게이트 전극에 접속된 강유전체 캐패시터를 갖는 메모리 셀을 포함하는 메모리.
  27. 제26항에 있어서,
    상기 데이터의 판독 동작은 상기 트랜지스터의 드레인 전류를 측정함으로써 행하는 메모리.
  28. 제26항에 있어서,
    상기 강유전체 캐패시터의 용량을 Cf로 하고, 상기 게이트 전극의 용량을 Cg로 한 경우, 상기 제1 기억 수단에는 상기 메모리 셀이 강유전체 캐패시터만으로 구성되어 있는 경우에 인가되는 전압의 실질적으로 (Cf+Cg)/Cg배의 전압이 인가되는 메모리.
  29. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 판독 동작으로부터 판독한 데이터를 재기입하는 동작까지를 통하여, 비선택의 상기 제1 기억 수단 중 적어도 선택된 상기 제1 기억 수단과 상기 워드선 및 상기 비트선을 공유하지 않는 상기 비선택의 제1 기억 수단과, 선택된 상기 제1 기억 수단과 상기 워드선을 공유하는 상기 비선택의 제1 기억 수단에, 서로 역방향의 동일 크기의 상기 제1 전압 펄스 및 상기 제2 전압 펄스가 동일 회수씩 인가되든지, 또는 실질적으로 전압이 인가되지 않는 메모리.
  30. 제29항에 있어서,
    상기 서로 역방향의 동일 크기의 상기 제1 전압 펄스 및 상기 제2 전압 펄스는 데이터의 기입시에 상기 제1 기억 수단에 인가되는 전압의 실질적으로 1/3이고,
    상기 판독 동작으로부터 판독한 데이터를 재기입하는 동작까지를 통하여, 비선택의 상기 제1 기억 수단 중 적어도 선택된 상기 제1 기억 수단과 상기 워드선 및 상기 비트선을 공유하지 않는 상기 비선택의 제1 기억 수단과, 선택된 상기 제1 기억 수단과 상기 워드선을 공유하는 비선택의 제1 기억 수단에, 상기 데이터의 기입시에 상기 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 서로 역방향인 상기 제1 전압 펄스 및 상기 제2 전압 펄스가 동일 회수씩 인가되는 메모리.
  31. 제30항에 있어서,
    상기 판독 동작으로부터 판독한 데이터를 재기입하는 동작까지를 통하여, 비선택의 상기 제1 기억 수단 중 선택된 상기 제1 기억 수단과 상기 비트선을 공유하는 상기 비선택의 제1 기억 수단에도, 상기 데이터의 기입시에 상기 제1 기억 수단에 인가되는 전압의 실질적으로 1/3의 서로 역방향인 상기 제1 전압 펄스 및 상기 제2 전압 펄스가 동일 회수씩 인가되는 메모리.
  32. 제29항에 있어서,
    상기 서로 역방향인 동일 크기의 상기 제1 전압 펄스 및 상기 제2 펄스는 데이터의 기입시에 상기 제1 기억 수단에 인가되는 전압의 실질적으로 1/2이고,
    상기 판독 동작으로부터 판독한 데이터를 재기입하는 동작까지를 통하여, 비선택의 상기 제1 기억 수단 중 적어도 선택된 상기 제1 기억 수단과 상기 워드선을 공유하는 상기 비선택의 제1 기억 수단에, 상기 데이터의 기입시에 상기 제1 기억 수단에 인가되는 전압의 실질적으로 1/2의 서로 역방향인 상기 제1 전압 펄스 및 상기 제2 전압 펄스가 동일 회수씩 인가됨과 동시에, 선택된 상기 제1 기억 수단과 상기 워드선 및 상기 비트선을 공유하지 않는 상기 비선택의 제1 기억 수단에, 실질적으로 전압이 인가되지 않는 메모리.
  33. 제1항에 있어서,
    상기 판독 동작 및 상기 재기입 동작시, 선택된 상기 제1 기억 수단에는 소정의 전압이 인가되고, 비선택의 상기 제1 기억 수단에는 상기 소정의 전압의 m/n (m, n은 양의 정수)의 전압이 인가되는 메모리.
  34. 제33항에 있어서,
    상기 비선택의 제1 기억 수단에는 상기 소정의 전압의 1/3의 전압이 인가되는 메모리.
  35. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 제1 기억 수단은, 강유전체막을 포함하는 메모리.
  36. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 제1 기억 수단은 저항 소자를 포함하는 메모리.
  37. 메모리에 있어서,
    비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하고,
    상기 비선택의 상기 제1 기억 수단에는 분극 반전하는 전압인 항전압 이하의 전압이 인가되는 메모리.
  38. 비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 강유전체 캐패시터를 포함하는 제1 기억 수단
    을 포함하고,
    판독 동작으로부터 재기입 동작 사이에, 상기 제1 기억 수단에 기억되어 있는 기억 데이터를 반전시키지 않는 전압 펄스를 상기 제1 기억 수단에 인가하고,
    상기 인가 펄스는, 극성이 정반대인 펄스가 동일 회수 인가되고,
    상기 전압 펄스가 인가되는 상기 제1 기억 수단은,
    선택된 상기 비트선과 선택된 상기 워드선에 연결되는 선택된 제1 기억 수단과,
    상기 선택된 제1 기억 수단 이외의 비선택 제1 기억 수단을 포함하는 메모리.
  39. 비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 강유전체 캐패시터를 포함하는 제1 기억 수단
    을 포함하고,
    상기 제1 기억 수단은, 선택된 비트선과 선택된 워드선에 연결되는 선택된 제1 기억 수단과, 선택된 제1 기억 수단 이외의 비선택의 제1 기억 수단을 포함하며,
    판독 동작으로부터 재기입 동작 사이에, 상기 비선택의 제1 기억 수단에 기억된 데이터를 반전시키지 않는 펄스를 인가하고, 상기 펄스는 상기 비선택의 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스로 이루어지는 메모리.
  40. 비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 강유전체 캐패시터를 포함하는 제1 기억 수단
    을 포함하고,
    상기 제1 기억 수단은,
    선택된 비트선과 선택된 워드선에 연결되는 선택된 제1 기억 수단과, 선택된 제1 기억 수단 이외의 비선택의 제1 기억 수단을 포함하며,
    판독 동작으로부터 재기입 동작 사이에, 상기 비선택의 제1 기억 수단에, 상기 비선택의 제1 기억 수단의 기억 데이터를 열화시키는 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 비선택의 제1 기억 수단의 기억 데이터를 개선시키는 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 인가하는 메모리.
  41. 비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    상기 제1 기억 수단은,
    선택된 비트선과 선택된 워드선에 연결되는 선택된 제1 기억 수단과, 선택된 제1 기억 수단 이외의 비선택의 제1 기억 수단을 포함하며,
    판독 동작으로부터 재기입 동작 사이에, 상기 비선택의 제1 기억 수단에 기억된 데이터를 반전시키지 않는 펄스를 인가하고, 상기 펄스는 상기 비선택의 제1 기억 수단에 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스로 이루어지는 메모리.
  42. 비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단
    을 포함하고,
    상기 제1 기억 수단은,
    선택된 비트선과 선택된 워드선에 연결되는 선택된 제1 기억 수단과, 선택된 제1 기억 수단 이외의 비선택의 제1 기억 수단을 포함하고,
    판독 동작으로부터 재기입 동작 사이에, 상기 비선택의 제1 기억 수단에, 상기 비선택의 제1 기억 수단의 기억 데이터를 열화시키는 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 비선택의 제1 기억 수단의 기억 데이터를 개선시키는 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 인가하는 메모리.
  43. 제39항 내지 제42항 중 어느 한 항에 있어서,
    상기 제1 전압 펄스와 제2 전압 펄스를 각각 동일 회수씩 인가하는 메모리.
  44. 제39항 내지 제42항 중 어느 한 항에 있어서,
    상기 제1 전압 펄스와 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제1 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하는 메모리.
  45. 제1항에 있어서,
    상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 판독 동작으로부터 상기 재기입 동작까지의 상기 제1 기억 수단으로의 전압 펄스의 인가 순서를 변경하는 메모리.
  46. 제44항에 있어서,
    상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 판독 동작으로부터 상기 재기입 동작까지의 상기 제1 기억 수단으로의 전압 펄스의 인가 순서를 변경하는 메모리.
  47. 제38항 내지 제42항 중 어느 한 항에 있어서,
    상기 판독 동작에 의해 판독된 데이터가 제2 데이터인 경우, 상기 판독 동작, 2회의 제1 데이터의 재기입 동작 및 제2 데이터의 재기입 동작을 행하는 메모리.
  48. 제38항 내지 제42항 중 어느 한 항에 있어서,
    상기 워드선과 상기 비트선을 실질적으로 동일 전위로 한 후, 상기 판독 동작을 개시하는 메모리.
  49. 제1항 또는 제38항 내지 제42항 중 어느 한 항에 있어서,
    상기 판독 동작에 의해 판독된 데이터와 비교하기 위한 참조 데이터를 출력하는 제2 기억 수단을 더 포함하고,
    판독 동작으로부터 판독한 데이터의 재기입 동작까지를 통해, 상기 제2 기억 수단에, 제1 방향의 전계를 부여하는 제1 전압 펄스와, 상기 제1 방향과 역방향의 전계를 부여하는 제2 전압 펄스를 각각 동일 회수씩 인가함과 함께, 상기 판독 동작에 의해 판독된 데이터가 제1 데이터인 경우와 제2 데이터인 경우에, 상기 제2 기억 수단에 상기 제1 전압 펄스 및 상기 제2 전압 펄스를 인가하기 위한 수법을 변경하는 메모리.
  50. 제1항 또는 제38항 내지 제42항 중 어느 한 항에 있어서,
    상기 비선택의 상기 제1 기억 수단에는, 분극 반전하는 전압인 항전압 이하의 전압이 인가되는 메모리.
  51. 제1항 또는 제38항 내지 제42항 중 어느 한 항에 있어서,
    상기 제1 기억 수단은, 선택된 상기 비트선과 선택된 상기 워드선에 연결되는 선택된 제1 기억 수단과, 상기 선택된 제1 기억 수단 이외의 비선택의 제1 기억 수단을 포함하고,
    상기 판독 동작에서는, 적어도 1개의 상기 선택된 제1 기억 수단에 대해, 상기 제1 기억 수단의 기억 데이터를 열화시키는 제1 방향의 전계를 부여하는 제1 선택 전압 펄스와, 상기 제1 기억 수단의 기억 데이터를 개선시키는 상기 제1 방향과 역방향의 전계를 부여하는 제2 선택 전압 펄스 중 한쪽을 인가하고, 상기 비선택의 제1 기억 수단에 대해, 상기 제1 기억 수단의 기억 데이터를 열화시키는 제1 방향의 전계를 부여하는 제1 비선택 전압 펄스와, 상기 제1 기억 수단의 기억 데이터를 개선시키는 상기 제1 방향과 역방향의 전계를 부여하는 제2 비선택 전압 펄스 중 적어도 한쪽을 인가하며,
    상기 재기입 동작에 있어서는, 상기 비선택의 제1 기억 수단에 대해, 상기 제1 비선택 전압 펄스와 상기 제2 비선택 전압 펄스를 인가하는 메모리.
  52. 비트선과,
    상기 비트선과 교차하도록 배치된 워드선과,
    상기 비트선과 상기 워드선 사이에 접속된 제1 기억 수단과,
    상기 비트선 및 상기 워드선을 구동하기 위한 구동 회로를 포함하고,
    상기 제1 기억 수단은, 선택된 상기 비트선과 선택된 상기 워드선에 연결되는 선택된 제1 기억 수단과, 상기 선택된 제1 기억 수단 이외의 비선택의 제1 기억 수단을 포함하며,
    상기 구동 회로는, 상기 선택된 제1 기억 수단에 대해 판독 동작 후의 재기입 동작 시에, 상기 비선택의 제1 기억 수단에 대해 상기 제1 기억 수단의 기억 데이터를 반전시키지 않는 전압 펄스를 인가하는 메모리.
  53. 제52항에 있어서,
    인가 펄스는, 극성이 정반대인 펄스가 동일 회수 인가되는 메모리.
  54. 제52항에 있어서,
    상기 제1 기억 수단은, 강유전체막을 포함하는 메모리.
  55. 제52항 또는 제54항에 있어서,
    상기 구동 회로는,
    상기 판독 동작에서는, 적어도 1개의 상기 선택된 제1 기억 수단에 대해, 상기 제1 기억 수단의 기억 데이터를 열화시키는 제1 방향의 전계를 부여하는 제1 선택 전압 펄스와, 상기 제1 기억 수단의 기억 데이터를 개선시키는 상기 제1 방향과 역방향의 전계를 부여하는 제2 선택 전압 펄스 중 어느 한쪽을 인가하고, 상기 비선택의 제1 기억 수단에 대해, 상기 제1 기억 수단의 기억 데이터를 열화시키는 제1 방향의 전계를 부여하는 제1 비선택 전압 펄스와, 상기 제1 기억 수단의 기억 데이터를 개선시키는 상기 제1 방향과 역방향의 전계를 부여하는 제2 비선택 전압 펄스의 적어도 한쪽을 인가하며,
    상기 재기입 동작에서는, 상기 비선택의 제1 기억 수단에 대해, 상기 제1 비선택 전압 펄스와 상기 제2 비선택 전압 펄스를 인가하는 메모리.
  56. 제55항에 있어서,
    상기 판독 동작에서는, 상기 구동 회로는 상기 선택된 워드선에, 상기 제1 선택 전압 펄스 및 상기 제2 선택 전압 펄스 중 한쪽을 상기 제1 기억 수단에 인가하기 위한 제1 선택 워드선 전압을 인가하고, 상기 비선택의 워드선에, 상기 제1 비선택 전압 펄스 및 상기 제2 비선택 전압 펄스 중 한쪽을 상기 제1 기억 수단에 인가하기 위한 제1 비선택 워드선 전압을 인가하며, 상기 선택된 비트선에, 상기 제1 선택 전압 펄스 및 상기 제2 선택 전압 펄스 중 한쪽을 상기 제1 기억 수단에 인가하기 위한 제1 선택 비트선 전압을 인가하고, 상기 비선택의 비트선에, 상기 제1 비선택 전압 펄스 및 상기 제2 비선택 전압 펄스 중 한쪽을 상기 제1 기억 수단에 인가하기 위한 제1 비선택 비트선 전압을 인가하며,
    재기입 동작은 제1 구간 및 제2 구간으로 분할되고,
    상기 제1 구간에서는, 상기 구동 회로는, 상기 비선택의 워드선에 상기 제1 비선택 워드선 전압을 인가함과 함께, 상기 비선택의 비트선에 상기 제1 비선택 비트선 전압을 인가하고,
    상기 제2 구간에서는, 상기 구동 회로는, 상기 비선택의 워드선에 상기 제1 비선택 전압 펄스 및 상기 제2 비선택 전압 펄스 중 다른 한쪽을 상기 제1 기억 수단에 인가하기 위한 제2 비선택 워드선 전압을 인가함과 함께, 상기 비선택의 비트선에 상기 제1 비선택 전압 펄스 및 상기 제2 비선택 전압 펄스 중 다른 한쪽을 상기 제1 기억 수단에 인가하기 위한 제2 비선택 비트선 전압을 인가하는 메모리.
  57. 제56항에 있어서,
    상기 구동 회로는, 상기 제1 구간과 상기 제2 구간 사이의 구간에서, 상기 워드선 및 상기 비트선을 동일 전위로 설정하는 메모리.
  58. 제52항에 있어서,
    상기 구동 회로는, 상기 워드선을 구동하는 로우 디코더와, 상기 비트선을 구동하는 컬럼 디코더를 포함하고,
    상기 로우 디코더 및 상기 컬럼 디코더는, 적어도 1개의 상기 선택된 제1 기억 수단에 대해 판독 동작 또는 재기입 동작을 행함과 함께, 상기 판독 동작 후의 재기입 동작 시에, 상기 비선택의 제1 기억 수단에 대해 상기 제1 기억 수단의 기억 데이터를 반전시키지 않는 전압 펄스를 인가하는 메모리.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4024166B2 (ja) * 2002-03-20 2007-12-19 三洋電機株式会社 強誘電体メモリ
JP2004220705A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 強誘電体記憶装置
JP4285082B2 (ja) * 2003-05-27 2009-06-24 ソニー株式会社 記憶装置
JP4024196B2 (ja) * 2003-09-30 2007-12-19 三洋電機株式会社 強誘電体メモリ
JP4639049B2 (ja) * 2004-01-14 2011-02-23 パトレネラ キャピタル リミテッド， エルエルシー メモリ
NO320149B1 (no) * 2004-02-13 2005-10-31 Thin Film Electronics Asa Fremgangsmate for a drive en ferroelektrisk eller elektret minneinnretning
US7133304B2 (en) * 2004-03-22 2006-11-07 Texas Instruments Incorporated Method and apparatus to reduce storage node disturbance in ferroelectric memory
WO2006001212A1 (ja) * 2004-06-23 2006-01-05 Sanyo Electric Co., Ltd. メモリ
JP4427464B2 (ja) * 2005-02-02 2010-03-10 シャープ株式会社 不揮発性半導体記憶装置及びその動作方法
JP2007123528A (ja) * 2005-10-27 2007-05-17 Sanyo Electric Co Ltd メモリ
JP4714590B2 (ja) 2006-01-23 2011-06-29 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP4718354B2 (ja) * 2006-03-27 2011-07-06 パトレネラ キャピタル リミテッド， エルエルシー メモリ
JP4375572B2 (ja) * 2006-10-02 2009-12-02 セイコーエプソン株式会社 半導体記憶装置、データ記録装置、半導体記憶装置の制御方法
JP2008153479A (ja) * 2006-12-19 2008-07-03 Rohm Co Ltd 強誘電体電界効果トランジスタを備える半導体装置及びこれを用いた半導体集積回路装置
US8743591B2 (en) * 2011-04-26 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for driving the same
US10079062B2 (en) * 2014-08-14 2018-09-18 Renesas Electronics Corporation Semiconductor device
US9613676B1 (en) 2016-06-29 2017-04-04 Micron Technology, Inc. Writing to cross-point non-volatile memory
KR20180059208A (ko) 2016-11-25 2018-06-04 삼성전자주식회사 리클레임 제어부를 갖는 메모리 콘트롤러 및 그에 따른 동작 제어 방법
US10867653B2 (en) * 2018-04-20 2020-12-15 Micron Technology, Inc. Access schemes for protecting stored data in a memory device
US10622050B2 (en) 2018-05-09 2020-04-14 Micron Technology, Inc. Ferroelectric memory plate power reduction

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677434A (ja) 1992-08-27 1994-03-18 Hitachi Ltd 半導体記憶装置
JP3710507B2 (ja) * 1994-01-18 2005-10-26 ローム株式会社 不揮発性メモリ
JPH08218215A (ja) 1995-02-13 1996-08-27 Midori Anzen Co Ltd ヘルメットにおける耳紐の固定部
US5532953A (en) * 1995-03-29 1996-07-02 Ramtron International Corporation Ferroelectric memory sensing method using distinct read and write voltages
DE69630758T2 (de) 1995-09-08 2004-05-27 Fujitsu Ltd., Kawasaki Ferroelektrischer Speicher und Datenleseverfahren von diesem Speicher
JP3327071B2 (ja) 1995-10-16 2002-09-24 ソニー株式会社 強誘電体記憶装置
JP2838196B2 (ja) 1996-08-20 1998-12-16 東京工業大学長 単一トランジスタ型強誘電体メモリへのデータ書込み方法
JPH10162587A (ja) 1996-11-26 1998-06-19 Hitachi Ltd 強誘電体メモリ
KR100234877B1 (ko) * 1997-01-13 1999-12-15 윤종용 강유전체 랜덤 억세스 반도체 메모리 장치 및 그 동작 방법
US6473329B1 (en) 1997-11-14 2002-10-29 Rohm Co., Ltd. Semiconductor memory and method for accessing semiconductor memory
JP3805132B2 (ja) 1999-03-31 2006-08-02 株式会社東芝 マイコン搭載機器のマイコン待機状態時の消費電流削減回路
JP2002353419A (ja) 2000-12-27 2002-12-06 Seiko Epson Corp 強誘電体メモリ装置
JP4552070B2 (ja) 2001-03-27 2010-09-29 三菱化学株式会社 高吸水性樹脂の製造方法
JP4024166B2 (ja) * 2002-03-20 2007-12-19 三洋電機株式会社 強誘電体メモリ
JP4214708B2 (ja) 2002-03-27 2009-01-28 セイコーエプソン株式会社 強誘電体記憶装置及びその駆動方法
JP2004178734A (ja) 2002-11-28 2004-06-24 Sanyo Electric Co Ltd メモリ装置
JP2004220705A (ja) * 2003-01-15 2004-08-05 Seiko Epson Corp 強誘電体記憶装置
US7016217B2 (en) * 2003-03-07 2006-03-21 Sanyo Electric Co., Ltd. Memory
JP4639049B2 (ja) * 2004-01-14 2011-02-23 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US7133304B2 (en) * 2004-03-22 2006-11-07 Texas Instruments Incorporated Method and apparatus to reduce storage node disturbance in ferroelectric memory

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