KR920022095A - 연산 장치 및 이것을 사용한 비트 필드 조작 연산 방법 - Google Patents

Abstract

내용 없음

Description

연산 장치 및 이것을 사용한 비트 필드 조작 연산 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 적용된 프로세서의 1실시예의 칩 평면도.

제3도는 데이타 임의 영역을 다른 데이타의 임의 영역에 치환하는 오퍼레이션을 본 실시예의 비트 필드 조건 연산 장치를 사용해서 실행하는 경우와 그렇지 않는 경우를 비교한 명령 스텝의 설명도.

제5도는 비트 필드 조작 연산 장치의 1실시예의 블럭도.

Claims (15)

1. 반도체 기판에 형성되는 연산장치로서, 여러 비트의 입력 데이타를 소정량 시프트해서 출력하는 제1배럴시프터, 상기 제1배럴 시프터의 출력과 소정의 데이타를 제1마스크 데이타에 따라서 비트마다 선택해서 출력하는 선택 수단, 상기 제1배럴 시프터에서 출력되는 데이타에 대해서, 제2마스크데이타에 따라서 지정되는 영역을 부호 확장 또는 소정 논리값으로 확장하는 확장 수단과 상기 제1 및 제2마스크 데이타를 생성하는 마스크 데이타생성수단을 포함하며, 상기 마스크 데이타 생성 수단은 비트열에 있어서의 영역폭을 지정하는 정보에 따라서 상기 제2마스크 데이타를 생성하는 마스크 비트 생성 수단과 상기 마스크 비트 생성 수단의 출력을 상기 소정량에 대응한 양 시프트해서 상기 제1마스크 데이타를 생성하는 제2배럴 시프터를 포함하는 연산 장치.
2. 특허청구의 범위 제1항에 있어서, 또 여러개의 기억셀을 갖고, 정보를 기억하는 기억 수단을 포함하고, 상기 제1 및 제2배럴 시프터의 각각은 서로 병렬로 배치된 여러개의 출력 신호선, 상기 출력 신호선과 교차적으로 배치되고 시프트량 지시 신호를 전달하는 여러개의 제어선, 상기 출력 신호선과 상기 제어선과의 교점에 배치되고 대응하는 제어선에서의 시프트량 지시 신호에 응답해서 스위치 동작하는 여러개의 트랜지스터를 갖고, 상기 기억수단의 1비트분의 기억셀이 반도체 기판상에서 점유하는 1방향과 폭과 동일 폭의 영역에 제1배럴 시프터의 출력신호선 및 이것에 결합하는 트랜지스터열과 제1배럴 시프터의 출력 신호선 및 이것에 결합하는 트랜지스터열과 제2배럴 시프터의 출력 신호선 및 이것에 결합하는 트랜지스터열을 병존시키고, 또한 제1배럴시프터와 제2배럴시프터에 있어서의 제어선을 공통화하는 연산 장치.
3. 특허청구의 범위 제1항에 있어서, 상기 확장 회로는 상기 마스크 비트 생성 수단에서 출력되는 제2마스크데이타에 있어서의 서로 인접하는 2비트의 논리값을 각각 비교하고, 제2마스크 데이타의 비트열중에서 논리값이 변화되는 경계비트를 검출하는 논리 게이트 회로를 갖고, 상기 논리 게이트 회로의 출력은 부호 확장되어야할 영역의 위치를 나타내는 연산 장치.
4. 특허청구의 범위 제1항에 있어서, 또 상기 입력 데이타를 받고, 그 데이타의 소정 비트에 따라서 그전비트가 부호 확장된 데이타를 형성하고, 이것은 상기 선택 수단의 상기 소정의 데이타로서 출력 가능한 부호 확장 회로를 갖는 연산 장치.
5. 입력 데이타의 임의 영역을 추출하는 연산을 실행하는 비트필드 조작 연산 방법으로서, 입력 데이타의 추출하고자 하는 영역을 제1배럴 시프터에서 소정비트 시프트하는 처리와 이 처리에 병행해서 상기 입력 데이타의 소정 비트를 부호 확장한 부호 데이타를 형성하는 처리, 상기 시프트된 데이타에 있어서의 추출하고자 하는 영역을 특정하는 제1마스크 데이타를 제2배럴 시프터에 의해서 생성하는 처리, 상기 제1배럴 시프터의 출력과 상기 부호 데이타를 상기 제1마스크 데이타에 따라서 선택 수단으로 선택는 처리, 상기 선택 수단의 출력을 비트열에 있어서의 영역폭을 지정하는 제2마스크 데이타에 의해 확장 회로로 부호 확장하는 처리를 포함하는 비트 필드 조작 연산 방법.
6. 특허청구의 범위 제5항에 있어서, 또 상기 제1배럴 시프터를 사용해서 입력 데이타의 치환하는 영역을 치환하고자 하는 위치까지 소정 비트 시프트하는 처리, 상기 시프트된 입력 데이타에 있어서의 치환되는 영역을 특정하는 제1마스크 데이타를 상기 제2배럴 시프터에서 생성하는 처리, 제1배럴 시프터의 출력 데이타와 소정의 데이타를 제1마스크 데이타에 따라서 선택하는 처리를 포함하는 비트 필드 조작 연산 방법.
7. 반도체 기판에 형성된 디코더로서, 여러개의 비트를 갖고, 적어도 서로 인접하는 비트사이에서 서로 다른 논리값의 영역을 갖는 입력 데이타를 받고, 출력 데이타를 형성하는 논리 게이트 회로를 포함하고, 상기 논리 게이트 회로는 상기 입력 데이타에 있어서 서로 인접하는 비트사이에서 논리값을 비교하는 비교 수단을 포함하고, 상기 출력 데이타는 상기 입력 데이타에 대응한 여러개의 비트를 갖고, 상기 입력 데이타에 있어서 논리값이 서로 다른 경계 영역에 대응한 상기 출력 데이타에 있어서의 영역이 소정의 논리값으로 되어 있는 디코더.
8. n비트의 시프트 제어 데이타를 형성하는 제어 데이타 형성수단과 상기 시프트 제어 데이타에 따른 동작을 실행하는 배럴 시프터를 포함하며, 상기 배럴 시프트는 각각 2ⁱ(i=0,1,…,n-1) 비트의 데이타 시프트를 실행하는 n개의 시프트 회로를 포함하는 반도체 집적 회로 장치.
9. 특허청구의 범위 제8항에 있어서, 상기 n개의 시프트 회로의 각각은 상기 시프트 제어 데이타에 따라서 데이타 스루 상태와 데이타 시프트 상태를 전환하는 게이트 회로를 포함하는 반도체 집적 회로 장치.
10. n비트의 시프트 제어 데이타를 형성하는 제어 데이타 형성 수단, 제1의 입력 데이타을 상기 시프트 제어데이타에 따라서 제1의 방향으로의 시프트 동작을 실행하는 제1시프트 회로군과 제2의 입력 데이타를 상기 시프트 제어 데이타에 따라서 상기 제1의 방향과는 다른 제2의 방향으로의 시프트 동작을 실행하는 제2시프트 회로군을 포함하고, 상기 제1시프트 회로군 및 상기 제2시프트 회로군의 각각은 상기 시프트 제어 데이타에 따라서, 각각 2ⁱ(i=0,1,…,n-1) 비트의 데이타 시프트를 실행하는 n개의 시프트 회로를 포함하는 반도체 집적 회로 장치.
11. 특허청구의 범위 제10항에 있어서, 또 상기 제1시프트 회로군의 출력 데이타와 상기 제2시프트 회로군의 출력 데이타를 합성해서 출력하는 합성 수단을 포함하는 반도체 집적 회로 장치.
12. 특허청구의 범위 제11항에 있어서, 상기 제2시프트 회로군은 상기 시프트 제어 데이타의 반전 데이타에 따라서 시프트 동작을 실행하는 시프트 회로군과 정상적으로 상기 제2의 입력 데이타를 1비트 시프트하는 고정시프트 회로를 포함하는 반도체 집적 회로 장치.
13. 특허청구의 범위 제10항에 있어서, 상기 n개의 시프트 회로의 각각은 상기 시프트 제어 데이타에 호응해서 데이타 스루 상태와 데이타 시프트 상태를 전환하는 게이트 회로를 포함하는 반도체 집적 회로 장치.
14. 특허청구의 범위 제1항에 있어서, 상기 제1 및 제2배럴 시프터의 각각은 시프트 제어 데이타에 따라서 각각 다른 수의 시프트를 실행하는 여러개의 시프트 회로를 포함하는 연산 장치.
15. 특허청구의 범위 제1항에 있어서, 상기 영역폭을 지정하는 정보는 하나의 명령 필드에 포함되는 연산 장치.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.