KR100318424B1 - 모드 레지스터에 제어받는 반도체메모리장치의 데이터 출력버퍼 - Google Patents

Abstract

본 발명의 목적은 매우 용이하면서도 간단한 방법으로, 노이즈 마진 한도 내에서 최소한의 출력전류 변화폭을 갖도록 그 조절이 가능한 반도체메모리장치의 데이터 출력버퍼를 제공하고자 하는 것으로, 이를 위한 본 발명의 데이터 출력버퍼는, 입력신호에 응답된 출력신호를 출력하는 출력단; 상기 입력신호에 응답하여 상기 출력단을 풀업 구동하기 위한 풀업트랜지스터; 상기 입력신호에 게이트 제어받아 상기 출력단을 풀다운 구동하는 풀다운트랜지스터; 상기 풀다운트랜지스터와 병렬적으로 상기 출력단에 접속되어, 상기 출력단을 풀다운 구동하는 다수의 풀다운트랜지스터군; 상기 다수의 풀다운트랜지스터군중 적어도 어느하나 이상을 선택적으로 인에이블시키기 위하여, 제어신호를 선택신호로하여 응답하여 상기 입력신호를 상기 다수의 풀다운트랜지스터군중 어느한 풀다운트랜지스터군의 각 트랜지스터의 게이트로 전달하는 역다중화기를 구비하는 모드 레지스터를 포함하여 이루어진다.

Description

모드 레지스터에 제어받는 반도체메모리장치의 데이터 출력버퍼{Mode Register controlled Data Output Buffer of Semiconductor Memory Device}

본 발명은 반도체메모리장치에 관한 것으로, 특히 칩 내부신호를 칩 외부로 출력하기 위한 출력버퍼에 관한 것이다.

도1은 일반적인 데이터 출력버퍼의 회로를 나타내고 있다. 도1에 도시된 회로는 입력신호(Din)에 의해 게이트 제어받아 선택적으로 스위칭동작하므로서, 데이터 출력노드(13)를 풀업 및 풀다운 구동하는 풀업트랜지스터(11) 및 풀다운트랜지스터(12)로 이루어진 데이터출력버퍼의 출력단 구성만을 도시하고 있으며, 당 분야에서는 이를 '출력 드라이버'라 하기도 한다. 도1의 구성은 씨모스 구성으로 이루어진 예를 도시하고 있지만, 당 기술분야에서는 엔모스트랜지스터로 이루어진 구성도 많이 사용하고 있다. 또한, 도면에서는 하나의 입력신호(Din)로 표시하였으나 통상 풀업트랜지스터(11)를 제어하는 풀업신호와 풀다운트랜지스터(12)를 제어하는 풀다운신호가 따로 입력되는 구조를 가진다.

한편, 잘 알려진 바와 같이 데이터 출력버퍼를 설계할 때에는 풀다운(pull down)에서는 VOL(Output Low Voltage)를 그리고 풀업(pull up)에서는 VOH(output High Voltage)를 보장할 수 있도록 출력버퍼의 크기가 대체적으로 정해진다. 여기에서의 VOL은 최대(maximum) 값을 의미하며 출력 드라이브시, 어떠한 경우에도 출력되는 전압은 주어진 최대 VOL 보다는 적어야 하며, 반대로 VOH는 최소(minimum)값을 의미하므로 항상 이 값보다는 크게 출력 드라이브를 하여야 한다.

그 이유는 출력측에서 본 VOH 및 VOL의 크기는 결국 이 것을 전달받는 장치-예컨대 메모리 컨트롤러(memory controller)-의 입력으로 작용하므로 최소한의 VOH 및 VOL 크기를 보장하여야 이 것이 입력단의 VIH(Input High Voltage) 및 VIL(Input Low Voltage)을 보장할 수 있기 때문이다.

그러나, 출력버퍼의 경우에는 통상 크기가 고정되게 되므로, 실제 출력되는 VOH 및 VOL의 크기는 제작공정의 변화, 전원전압, 온도의 변화 등에 의해 차이가 나게 된다. 이러한 점을 고려하여 출력버퍼의 크기는 초기 설계시 가장 출력전류가 적게 나올 공정을 묘사하고 있는 모델, 가장 낮은 인가 전원전압 및 고온에서 VOH 및 VOL을 보장할 수 있도록 설계되어진다. 이 결과로 제조되어지는 칩의 실제 VOH - VOL의 폭은 상당히 넓게 분포되어 질 수밖에 없다. VOH와 VOL의 폭을 넓히게 되는 것은 결국 출력전류인 IOH(Output High Current)과 IOL(Output Low Current)의 크기가 커지게 됨을 의미하게 되고 이는 필연적으로 디바이스의 노이즈 특성-언더슈트(undershoot) 및 오버슈트(overshoot)-을 나쁘게 하는 요인이 되게 된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 출력전류 변화폭을 개선한 반도체메모리장치의 데이터 출력버퍼를 제공함에 그 목적이 있다.

본 발명의 다른 목적은 매우 용이하면서도 간단한 방법으로, 노이즈 마진 한도 내에서 최소한의 출력전류 변화폭을 갖도록 그 조절이 가능한 반도체메모리장치의 데이터 출력버퍼를 제공함에 있다.

도1은 종래기술에 의한 데이터 출력버퍼 회로도,

도2a 및 도2b는 출력버퍼의 출력전류 변화폭 특성을 보여주는 그래프도,

도3은 본 발명의 일실시예에 따른 데이터 출력버퍼 회로도.

상기 목적을 달성하기 위한 본 발명의 데이터 출력버퍼는, 반도체메모리장치의 데이터출력버퍼에 있어서, 입력신호에 응답된 출력신호를 출력하는 출력단; 상기 입력신호에 응답하여 상기 출력단을 풀업 구동하기 위한 풀업 드라이버; 상기 입력신호에 응답하여 상기 출력단을 풀다운 구동하며, 상기 출력단에 병렬 접속된 다수의 풀다운 드라이버; 및 상기 다수의 풀다운드라이버중 적어도 어느하나 이상을 선택적으로 인에이블시키기 위하여, 제어신호에 응답하여 상기 입력신호를 상기 다수의 풀다운 드라이버중 적어도 어느한 풀다운 드라이버로 전달하는 역다중화기를 구비하는 모드 레지스터를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

앞서 언급한 바와같이, 이러한 데이터 출력버퍼를 구성하는 드라이브 트랜지스터들은 공정 변화폭을 고려하여 가장 적은 전류가 흐르는 공정조건하에서도 최소한의 전류가 흐르도록 설계하게 되므로, 실제 드라이브 트랜지스터들의 크기는 노말(Normal) 혹은 최상의 공정을 감안 한다면 그 구동능력은 상당히 커질 수밖에 없다.

즉, 도2a에 도시된 바와 같이 통상의 경우 드라이브 트랜지스터의 포화전류 분포는 공정변화에 따라 그 폭이 결정되는 바, 출력버퍼를 설계할 때 기준은 최소의 전류가 흐르는 경우이며, 따라서 칩의 실제 출력전류 변화폭은 상당히 넓게 분포되어 질 수밖에 없다.

한편, 도2a와 대비하여 도2b와 같이 이 변화의 폭을 줄일 수 있다면 최소한의 전류 자체는 변화하지 않지만 근소값은 적어지므로 전체 드라이버를 적게 가져갈 수 있게 된다.

이러한 폭의 감소를 위해 본 발명에서는 출력버퍼를 여러개의 작은 드라이버로 나눈 후 일정한 레지스터(register)에 입력시킨 정보에 의해 상기 드라이버를 선택적으로 구동시키는 것이다.

도3은 본 발명에 의한 데이터 출력버퍼회로의 일실시예를 보여주는 회로도이다.

도3을 참조하면, 입력신호(Dout_en)에 게이트 제어받는 풀업트랜지스터(MP1)가 공급전압단과 출력신호(Dout)를 출력하는 출력단 사이에 접속되어 있고, 입력신호(Dout_en)에 게이트 제어받는 풀다운 드라이버(MN1, F1, F2, F3)들이 출력단과 접지전압단 사이에 병렬로 다수개 접속되어 있다. 그리고, 첫 번째단 풀다운 드라이버(MN1)를 제외한 다른 드라이버(F1, F2, F3)들은 모드 레지스터(100)로부터 출력된 제어신호 A, B, C에 의해 제어받는 바, 각 제어신호 A, B, C는 입력신호 (Dout_en)가 선택신호(Comp_sel)에 제어받아 역다중화(De-Multiplexer)된 신호이다. 한편 첫번째단 풀다운 드라이버(MN1)가 전체 풀다운 구동 능력의 대부분을 차지하도록 하고 소수의 변화되는 구동능력은 모드 레지스터로부터의 제어신호 A, B, C에 제어받는 핑거 트랜지스터(finger transistor)에 의해 세분화하여 조절될 수 있도록 하였다.

본 실시예에서는 86%의 풀다운 구동능력을 입력신호에 인가받는 첫번째단 풀다운 드라이버가 차지하도록 하였고, 각각이 2%의 구동능력을 갖는 총 7개의 핑거 트랜지스터를 구성하여 그 중 4개의 핑거 트랜지스터가 모드 레지스터(100)로 부터의 제어신호 A에 제어받도록 하고, 2개의 핑거트랜지스터가 제어신호 B에 제어받도록 하였으며, 1개의 핑거트랜지스터가 제어신호 C에 제어받도록 하였다.

따라서, 출력버퍼가 인에이블되어 입력신호(Dout_en)가 입력되면, 첫번째 풀다운드라이버가 인에이블됨과 동시에 선택신호(Comp_sel)에 의해 제어신호 A, B, C 중 어느하나가 선택되어 드라이버 F1 또는 F2 또는 F3가 인에이블된다. 모드 레지스터의 세팅은 반도체메모리장치의 제조 후 테스트결과에 따라 선택신호(Comp_sel)를 결정하는 것에 의해 이루어진다. 일차 세팅 이후에는 레지스터를 추가 억세스(access) 하지 않을 시에는 변경 불가능하도록 프로그램 되어진다.

이와 같은 도3의 구성을 갖는 본 발명의 데이터 출력버퍼는 칩 설계의 관점에서 풀다운드라이버의 구동능력을 조절가능함에 따라, 칩 제조시에 도2b와 같이 최적의 출력전류변화폭을 갖도록 한다.

한편, 도3에서는 입력신호가 역다중화된 제어신호를 3개만 사용하여 핑거 트랜지스터에 의한 풀다운 드라이버가 4가지 구동능력으로 조절가능하도록 실시 구성되어 있으나, 첫 번째단 드라이버를 제외한 각 핑거트랜지스터들 모두가 서로 다른 제어신호에 제어받도록 모드 레지스터를 구현하면서 역다중화기가 아닌 다른 선택장치를 사용하여 다수의 제어신호중 적어도 2개 이상의 제어신호가 동시에 인에이블되도록 구성 할 수도 있다. 그리고 상기 선택장치를 구현 함에 있어 각 제어신호중 앞단의 드라이버 제어신호보다 뒷단의 드라이버 제어신호가 약간의 지연값을 갖도록 구현할 수 있다.

그리고, 예컨대 앞서 설명한 모든 기술적 구성은 풀업 드라이버만 응용될 수도 있고, 풀업 및 풀다운 드라이버에 동시 응용이 가능할 것이다. 아울러 풀업 및 풀다운 드라이버에 동시 응용될 때 풀업 드라이버 및 풀다운드라이버를 제어하는 모드 레지스터를 별도로 구현하여 상황에 따라 풀업 및 풀다운드라이버의 제어가 각각 별도로 이루어지도록 할 수 있다.

그리고, 풀업 및 풀다운트랜지스터는 피모스트랜지스터 또는 엔모스트랜지스터 모두를 사용하는 것이 가능하고, 풀업 및 풀다운드라이버에 인가되는 입력신호가 출력버퍼 인에이블신호와 조합되어 입력될 수도 있다.

이렇듯, 본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 매우 용이하면서도 간단한 방법으로 적합한 출력전류변화폭을 선택가능하고, 노이즈 마진이 허용되는 한도에서 최적의 출력전류변화폭을 갖는 출력버퍼를 구성하는 것이 가능하다.

Claims (14)

1. 반도체메모리장치의 데이터출력버퍼에 있어서,

   입력신호에 응답된 출력신호를 출력하는 출력단;

   상기 입력신호에 응답하여 상기 출력단을 풀업 구동하기 위한 풀업 드라이버;

   상기 입력신호에 응답하여 상기 출력단을 풀다운 구동하며, 상기 출력단에 병렬 접속된 다수의 풀다운드라이버; 및

   상기 다수의 풀다운드라이버중 적어도 어느하나 이상을 선택적으로 인에이블시키기 위하여, 제어신호를 선택신호로하여 상기 입력신호를 상기 다수의 풀다운드라이버중 적어도 어느한 풀다운드라이버로 전달하는 역다중화기를 구비하는 모드 레지스터

   를 포함하여 이루어진 반도체메모리장치의 데이터출력버퍼.
2. 제1항에 있어서,

   상기 제어신호는 상기 반도체메모리장치의 제조 후 테스트결과에 따라 결정된 신호임을 특징으로 하는 반도체메모리장치의 데이터출력버퍼.
3. 반도체메모리장치의 데이터출력버퍼에 있어서,

   입력신호에 응답된 출력신호를 출력하는 출력단;

   상기 입력신호에 응답하여 상기 출력단을 풀업 구동하며, 상기 출력단에 병렬 접속된 다수의 풀업 드라이버;

   상기 입력신호에 응답하여 상기 출력단을 풀다운 구동하는 풀다운드라이버; 및

   상기 다수의 풀업 드라이버중 적어도 어느하나 이상을 선택적으로 인에이블시키기 위하여, 제어신호를 선택신호로하여 상기 입력신호를 상기 다수의 풀업 드라이버중 적어도 어느한 풀업 드라이버로 전달하는 역다중화기를 구비하는 모드 레지스터

   를 포함하여 이루어진 반도체메모리장치의 데이터출력버퍼.
4. 제4항에 있어서,

   상기 제어신호는 상기 반도체메모리장치의 제조 후 테스트결과에 따라 결정된 신호임을 특징으로 하는 반도체메모리장치의 데이터출력버퍼.
5. 반도체메모리장치의 데이터출력버퍼에 있어서,

   입력신호에 응답된 출력신호를 출력하는 출력단;

   상기 입력신호에 응답하여 상기 출력단을 풀업 구동하기 위한 풀업트랜지스터;

   상기 입력신호에 게이트 제어받아 상기 출력단을 풀다운 구동하는 풀다운트랜지스터;

   상기 풀다운트랜지스터와 병렬적으로 상기 출력단에 접속되어, 상기 출력단을 풀다운 구동하는 다수의 풀다운트랜지스터군;

   상기 다수의 풀다운트랜지스터군중 적어도 어느하나 이상을 선택적으로 인에이블시키기 위하여, 제어신호를 선택신호로하여 상기 입력신호를 상기 다수의 풀다운트랜지스터군중 어느한 풀다운트랜지스터군의 각 트랜지스터의 게이트로 전달하는 역다중화기를 구비하는 모드 레지스터

   를 포함하여 이루어진 반도체메모리장치의 데이터출력버퍼.
6. 제7항에 있어서,

   상기 제어신호는 상기 반도체메모리장치의 제조 후 테스트결과에 따라 결정된 신호임을 특징으로 하는 반도체메모리장치의 데이터출력버퍼.
7. 제7항에 있어서,

   상기 다수의 풀다운트랜지스터군은,

   하나의 트랜지스터로 이루어진 제1풀다운트랜지스터군;

   두개의 트랜지스터로 이루어진 제2풀다운트랜지스터군; 및

   네개의 트랜지스터로 이루어진 제3풀다운트랜지스터군을 포함하여 이루어진 반도체메모리장치의 데이터출력버퍼.
8. 제10항에 있어서,

   상기 풀다운트랜지스터는 전체 구동능력의 86%를 가지며, 상기 다수의 풀다운트랜지스터군의 각 트랜지스터들은 2%의 구동능력을 갖는 것을 특징으로 하는 반도체메모리장치의 데이터출력버퍼.
9. 제10항에 있어서,

   상기 선택수단은 1:3 역다중화기임을 특징으로 하는 반도체메모리장치의 데이터 출력버퍼.
10. 반도체메모리장치의 데이터출력버퍼에 있어서,

    입력신호에 응답된 출력신호를 출력하는 출력단;

    상기 입력신호에 응답하여 상기 출력단을 풀업 구동하기 위한 풀업트랜지스터;

    상기 입력신호에 게이트 제어받아 상기 출력단을 풀다운 구동하는 풀다운트랜지스터;

    상기 풀업트랜지스터와 병렬적으로 상기 출력단에 접속되어, 상기 출력단을 풀업 구동하는 다수의 풀업트랜지스터군;

    상기 다수의 풀업트랜지스터군중 적어도 어느하나를 선택적으로 인에이블시키기 위하여, 제어신호를 선택신호로하여 상기 입력신호를 상기 다수의 풀업트랜지스터군중 어느한 풀업트랜지스터군의 각 트랜지스터의 게이트로 전달하는 역다중화기를 구비하는 모드 레지스터

    를 포함하여 이루어진 반도체메모리장치의 데이터출력버퍼.
11. 제13항에 있어서,

    상기 제어신호는 상기 반도체메모리장치의 제조 후 테스트결과에 따라 결정된 신호임을 특징으로 하는 반도체메모리장치의 데이터출력버퍼.
12. 제13항에 있어서,

    상기 다수의 풀업트랜지스터군은,

    하나의 트랜지스터로 이루어진 제1풀업트랜지스터군;

    두개의 트랜지스터로 이루어진 제2풀업트랜지스터군; 및

    네개의 트랜지스터로 이루어진 제3풀업트랜지스터군을 포함하여 이루어진 반도체메모리장치의 데이터출력버퍼.
13. 제16항에 있어서,

    상기 풀업트랜지스터는 전체 구동능력의 86%를 가지며, 상기 다수의 풀업트랜지스터군의 각 트랜지스터들은 2%의 구동능력을 갖는 것을 특징으로 하는 반도체메모리장치의 데이터출력버퍼.
14. 제16항에 있어서,

    상기 선택수단은 1:3 역다중화기임을 특징으로 하는 반도체메모리장치의 데이터 출력버퍼.