KR20100042460A - 지연 동기 루프 회로의 동작을 제어하는 반도체 메모리 장치 - Google Patents

지연 동기 루프 회로의 동작을 제어하는 반도체 메모리 장치 Download PDF

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Abstract

지연 동기 루프 회로의 동작을 제어하는 반도체 메모리 장치가 개시된다. 상기 반도체 메모리 장치는 지연 동기 루프 회로 및 제어부를 구비할 수 있다. 상기 지연 동기 루프 회로는 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 내부 클럭 신호를 락킹(locking)할 수 있다. 상기 제어부는 오토 리프레시를 수행하도록 설정되어 있는 오토 리프레시 구간 중 전원 전압 또는 접지 전압이 변동하는 노이즈 구간을 제외한 업데이트 구간에서 상기 락킹 상태를 유지하도록 상기 지연 동기 루프 회로를 제어할 수 있다. 상기 반도체 메모리 장치는 전원 전압 또는 접지 전압이 안정된 상태에서 상기 지연 동기 루프 회로가 락킹 상태를 유지하기 위한 업데이트 동작을 수행하므로 데이터 유효 창(data valid window)을 종래보다 증가시킬 수 있고 전류 소모를 감소시킬 수 있는 장점이 있다.

Description

지연 동기 루프 회로의 동작을 제어하는 반도체 메모리 장치{Semiconductor memory device for controlling operation of delay locked loop circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 지연 동기 루프 회로(Delay Locked Loop)의 동작을 제어하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 집적도의 증가와 함께 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리 칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 동기식(synchronous) 메모리 장치가 등장하였다.
상기 동기식 메모리 장치의 경우, 데이터를 외부 클럭에 동기시켜 출력하면 데이터 유효 창(data valid window)이 줄어들어 고주파수(high frequency)로 동작 시 오류가 유발되는 문제가 있었다. 따라서, 데이터가 클럭의 상승에지와 하강에지에 정확하게 동기되어 출력될 수 있도록 지연 동기 루프 회로(Delay Locked Loop)를 사용하여 외부 클럭을 소정 구간 지연시킨다. 즉, 지연 동기 루프 회로는 외부 클럭에 대해 DRAM 내부의 지연요소를 보상한 내부 클럭을 생성하게 되는데 이 과정을 락킹(locking)이라고 한다.
본 발명이 해결하고자 하는 과제는 데이터 유효 창(data valid window)을 증가시키고 전류 소모를 감소할 수 있는 지연 동기 루프 회로(Delay Locked Loop)의 동작을 제어하는 반도체 메모리 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 지연 동기 루프 회로 및 제어부를 구비할 수 있다. 상기 지연 동기 루프 회로는 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 내부 클럭 신호를 락킹(locking)할 수 있다. 상기 제어부는 오토 리프레시를 수행하도록 설정되어 있는 오토 리프레시 구간 중 전원 전압 또는 접지 전압이 변동하는 노이즈 구간을 제외한 업데이트 구간에서 상기 락킹 상태를 유지하도록 상기 지연 동기 루프 회로를 제어할 수 있다.
상기 업데이트 구간은 상기 오토 프리차지 구간 중 모든 뱅크에서 실질적으로 상기 오토 리프레시 동작을 수행하지 않는 구간인 것이 바람직하다.
상기 제어부는 상기 오토 리프레시 구간을 나타내는 오토 리프레시 지시 신호 및 상기 노이즈 구간이 종료하였음을 나타내는 오토 리프레시 종료 신호에 응답하여 상기 지연 동기 루프 회로가 동작을 제어하는 제어 신호를 상기 지연 동기 루프 회로로 출력하는 것이 바람직하다.
상기 제어부는 상기 오토 리프레시 지시 신호 및 상기 오토 리프레시 종료 신호를 논리곱 연산하여 상기 제어 신호로서 출력하는 AND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
상기 제어부는 상기 반도체 메모리 장치가 복수의 뱅크를 포함하는 복수의 뱅크 그룹 별로 상기 오토 리프레시 동작을 수행하는 경우, 상기 각각의 뱅크 그룹의 모든 뱅크들이 상기 오토 리프레시 동작을 종료하였음을 나타내는 뱅크 그룹 종료 신호들을 논리곱 연산하여 상기 오토 리프레시 종료 신호로서 출력하는 AND 게이트를 구비하는 것이 바람직하다.
상기 과제를 달성하기 위한 본 발명의 다른 일 실시예에 따른 반도체 메모리 장치는 지연 동기 루프 회로 및 제어부를 구비할 수 있다. 상기 지연 동기 루프 회로는 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 내부 클럭 신호를 락킹(locking)할 수 있다. 상기 제어부는 오토 리프레시를 수행하도록 설정되어 있는 오토 리프레시 구간 중 실질적으로 상기 오토 리프레시를 수행하는 노이즈 구간을 제외한 업데이트 구간에서 상기 락킹 상태를 유지하도록 상기 지연 동기 루프 회로를 제어할 수 있다.
상기 업데이트 구간은 상기 오토 리프레시 구간 중 모든 뱅크에서 실질적으로 상기 오토 리프레시 동작을 수행하지 않는 구간인 것이 바람직하다.
상기 제어부는 상기 오토 리프레시 구간을 나타내는 오토 리프레시 지시 신호 및 상기 노이즈 구간이 종료하였음을 나타내는 오토 리프레시 종료 신호에 응답하여 상기 지연 동기 루프 회로가 동작을 제어하는 제어 신호를 상기 지연 동기 루프 회로로 출력하는 것이 바람직하다.
본 발명에 따른 지연 동기 루프 회로의 동작을 제어하는 반도체 메모리 장치는 전원 전압 또는 접지 전압이 안정된 상태에서 상기 지연 동기 루프 회로(Delay Locked Loop)가 락킹 상태를 유지하기 위한 업데이트 동작을 수행하므로 데이터 유효 창(data valid window)을 종래보다 증가시킬 수 있고 전류 소모를 감소시킬 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 지연 동기 루프 회로(Delay Locked Loop)(110) 및 제어부(150)를 구비할 수 있다.
지연 동기 루프 회로(110)는 외부 클럭 신호(CLK_EX)를 수신하고, 외부 클럭 신호(CLK_EX)가 데이터 출력단까지 전달되는 과정에서 발생하는 클럭 지연 성분을 보상한 내부 클럭 신호(CLK_DLL)를 생성하는데 이 과정을 락킹(locking)이라고 한다. 지연 동기 루프 회로(110)의 일반적인 구성에 대한 상세한 설명은 생략한다.
일반적으로, 반도체 메모리 장치(110)가 동작을 하는 경우 전원 전압 또는 접지 전압이 변동이 생기므로 내부 클럭 신호(CLK_DLL)가 외부 클럭 신호(CLK_EX)를 락킹하였다고 하여도 그 상태를 계속 유지하지 못한다. 따라서, 제어부(150)는 지연 동기 루프 회로(110)가 상기 락킹 동작을 완료한 후에도 상기 락킹 상태를 유지하도록 지연 동기 루프 회로(110)를 제어한다. 이하에서는 상기 락킹 상태를 유지하도록 지연 동기 루프 회로(110)가 동작하는 것을 업데이트 동작이라고 한다. 제어부(150)는 오토 리프레시 구간 중 노이즈 구간을 제외한 구간인 업데이트 구간에서 지연 동기 루프 회로(110)가 상기 업데이트 동작을 수행하도록 제어한다. 상기 오토 리프레시 구간은 오토 리프레시(auto-refresh)를 수행하도록 설정되어 있는 구간을 의미하는데, 상기 오토 리프레시 구간은 일반적으로 마진(margin)을 확보하기 위하여 실질적으로 상기 오토 리프레시 동작을 수행하는 구간보다 더 넓은 구간으로 한다. 즉, 상기 오토 리프레시 구간은 상기 노이즈 구간과 상기 업데이트 구간으로 나눌 수 있다. 상기 노이즈 구간은 모든 뱅크에서 실질적으로 상기 오토 리프레시 동작을 수행하여 상기 전원 전압 또는 상기 접지 전압의 전압 레벨이 변동함으로 노이즈가 발생하는 구간이다. 상기 업데이트 구간은 상기 모든 뱅크에서 실질적으로 상기 오토 리프레시 동작을 종료하여 상기 오토 리프레시 동작을 수행하지는 않으나 상기 오토 리프레시 구간에 해당하는 구간이라고 할 수 있다. 상기 업데이트 구간에서는 상기 전원 전압 또는 상기 접지 전압의 전압 레벨이 변동하지 않고 안정된 상태를 유지한다.
제어부(150)는 오토 리프레시 지시 신호(PRFH) 및 오토 리프레시 종료 신 호(PSDD)에 응답하여 제어 신호(CON)를 지연 동기 루프 회로(110)로 출력할 수 있다. 오토 리프레시 지시 신호(PRFH)는 상기 오토 리프레시 구간을 나타내는 신호이다. 오토 리프레시 종료 신호(PSDD)는 상기 모든 뱅크에서 실질적으로 상기 오토 리프레시 동작이 종료하였음을 나타내는 신호이다. 지연 동기 루프 회로(110)는 제어 신호(CON)에 응답하여 상기 업데이트 동작을 수행한다.
도 2는 도 1의 제어부(150)의 일 실시예를 도시한 도면이다.
도 1 및 도 2를 참조하면, 제어부(150)는 제 1 AND 게이트(210)를 구비할 수 있다. 제 1 AND 게이트(210)는 오토 리프레시 지시 신호(PRFH) 및 오토 리프레시 종료 신호(PSDD)를 입력으로 하고, 오토 리프레시 지시 신호(PRFH) 및 오토 리프레시 종료 신호(PSDD)를 논리곱 연산하여 제어 신호(CON)로서 출력한다. 즉, 제어 신호(CON)는 상기 오토 리프레시 구간 중 상기 모든 뱅크에서 실질적으로 상기 오토 리프레시 동작이 종료한 구간인 상기 업데이트 구간에서 인에이블되는 신호이다.
제어부(150)는 반도체 메모리 장치(100)가 복수의 뱅크를 포함하는 복수의 뱅크 그룹 별로 상기 오토 리프레시 동작을 수행하는 경우 제 2 AND 게이트(210)를 더 구비할 수 있다. 예를 들어, 반도체 메모리 장치(100)가 제 1 내지 제 8 뱅크를 구비하는 경우, 제 1 내지 제 4 뱅크는 제 1 뱅크 그룹에 포함되고 제 5 내지 제 8 뱅크는 제 2 뱅크 그룹에 포함되며, 상기 제 1 뱅크 그룹과 상기 제 2 뱅크 그룹은 동시에 상기 오토 리프레시 동작을 수행한다고 가정하자. 그리고, 상기 제 1 뱅크 그룹이 상기 오토 리프레시 동작을 수행하는 경우 제 1 뱅크, 제 2 뱅크, 제 3 뱅크 및 제 4 뱅크의 순서로 상기 오토 리프레시 동작을 수행하고, 상기 제 2 뱅크 그룹이 상기 오토 리프레시 동작을 수행하는 경우 제 5 뱅크, 제 6 뱅크, 제 7 뱅크 및 제 8 뱅크의 순서로 상기 오토 리프레시 동작을 수행한다고 가정하자.
이 경우 각각의 뱅크 그룹은 상기 오토 리프레시 동작을 종료하였음을 나타내는 뱅크 그룹 종료 신호(PSDD_1, PSDD_2)를 출력한다. 즉, 상기 제 1 뱅크부터 시작하여 상기 제 4 뱅크까지 상기 오토 리프레시 동작을 완료하면 제 1 뱅크 그룹 종료 신호(PSDD_1)가 인에이블되고, 상기 제 5 뱅크부터 시작하여 상기 제 8 뱅크까지 상기 오토 리프레시 동작을 완료하면 제 2 뱅크 그룹 종료 신호(PSDD_2)가 인에이블된다. 제 2 AND 게이트(210)는 제 1 뱅크 그룹 종료 신호(PSDD_1) 및 제 2 뱅크 그룹 종료 신호(PSDD_2)를 논리곱 연산하여 오토 프리차지 종료 신호(PSDD)로서 출력한다. 즉, 오토 프리차지 종료 신호(PSDD)는 상기 제 1 뱅크 그룹 및 상기 제 2 뱅크 그룹의 모든 뱅크들이 상기 오토 프리차지 동작을 종료하였음을 나타내는 신호라고 할 수 있다.
도 3은 본 발명의 일 실시예에 따른 각 신호의 파형도이다.
도 1 내지 도 3을 참조하여 반도체 메모리 장치(100)의 상기 업데이트 동작에 대하여 설명한다. 상기 오토 리프레시 구간은 오토 리프레시 지시 신호(PRFH)가 인에이블되어 제 1 논리 상태인 구간을 의미한다. 이하에서 상기 제 1 논리 상태는 논리 하이 상태를 의미한다. 오토 리프레시 지시 신호(PRFH)가 제 1 논리 상태인 구간 중 제 1 뱅크 그룹 종료 신호(PSDD_1), 제 2 뱅크 그룹 종료 신호(PSDD_2) 및 오토 프리차지 종료 신호(PSDD)가 제 2 논리 상태인 구간이 상기 오토 리프레시 동작을 수행하는 구간이고, 제 1 논리 상태인 구간이 상기 오토 리프레시 동작을 수 행하지 않는 구간이다. 이하에서 상기 제 2 논리 상태는 논리 로우 상태를 의미한다.
상기 복수의 뱅크 그룹 별로 상기 오토 리프레시 동작을 수행하지 않는 경우, 제어 신호(CON)는 오토 리프레시 지시 신호(PRFH) 및 오토 프리차지 종료 신호(PSDD)가 제 1 논리 상태인 (a) 구간에서 제 1 논리 상태로 인에이블된다. 그러므로, 지연 동기 루프 회로(110)는 상기 (a) 구간에서 상기 업데이트 동작을 수행한다.
상기 복수의 뱅크 그룹 별로 상기 오토 리프레시 동작을 수행하는 경우, 제 1 뱅크 그룹 종료 신호(PSDD_1)는 t1 시점에 제 2 논리 상태에서 제 1 논리 상태로 트랜지션되고, 제 2 뱅크 그룹 종료 신호(PSDD_2)는 t2 시점에서 제 2 논리 상태에서 제 1 논리 상태로 트랜지션된다. 즉, 상기 제 4 뱅크는 t1 시점에 상기 오토 프리차지 동작이 완료되고, 상기 제 8 뱅크는 t2 시점에 상기 오토 프리차지 동작이 완료된다. 그러므로, 오토 프리차지 종료 신호(PSDD)는 t2 시점부터 제 1 논리 상태가 된다. 따라서, 이 경우에도 제어 신호(CON)는 오토 리프레시 지시 신호(PRFH) 및 오토 프리차지 종료 신호(PSDD)가 제 1 논리 상태인 a 구간에서 제 1 논리 상태로 인에이블된다. 그러므로, 지연 동기 루프 회로(110)는 상기 (a) 구간에서 상기 업데이트 동작을 수행한다.
상기 뱅크들이 상기 오토 리프레시 동작을 수행하는 동안은 센싱 동작이 이루어지면서 상기 뱅크에 전류가 많이 유입되어 접지 전압(VSS)이 크게 변동함으로서 노이즈가 발생한다. 그러나, 상기 오토 리프레시 구간 중 상기 뱅크들이 실질적 으로 상기 오토 리프레시를 수행하지 않는 상기 업데이트 구간, 즉 (a) 구간에서는 접지 전압(VSS)의 전압 레벨의 거의 변동하지 않아 접지 전압(VSS)의 전압 레벨은 안정된 상태를 유지한다. 도 3에서는 접지 전압(VSS)에 대하여 도시하였으나, 전원 전압의 경우에도 접지 전압(VSS)과 같이 상기 노이즈 구간에서 전압 레벨이 변동되고, 상기 업데이트 구간에서 전압 레벨의 거의 변동하지 않는 안정된 상태를 유지한다.
종래의 경우 상기 업데이트 동작을 액티브 구간, 프리차지 구간, 리드 구간, 라이트 구간 및 오토 리프레시 구간 모두에서 수행하였다. 상기 구간들 중 특히 상기 오토 리프레시 구간에서 접지 전압(VSS)의 노이즈가 가장 심하고 상기 오토 리프레시 구간에서 데이터 유효 창(data valid window)이 감소하는 문제가 있었다. 그러나, 본 발명에서는 상기 오토 리프레시 구간 중 접지 전압(VSS)의 노이즈가 없는 구간에서 상기 업데이트 동작을 수행함으로서 데이터 유효 창이 감소하는 문제를 해결할 수 있다. 또한, 상기 오토 리프레시 구간 중 상기 업데이트 구간에서만 상기 업데이트 동작을 수행함으로서 전류 소모도 감소시킬 수 있다. 본 발명의 경우 액티브 구간, 프리차지 구간, 리드 구간 및 라이트 구간에서는 상기 업데이트 동작을 수행하지 않고, 상기 오토 리프레시 구간 중 상기 업데이트 구간에서만 상기 업데이트 동작을 수행할 수도 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1의 제어부의 일 실시예를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 각 신호의 파형도이다.

Claims (10)

  1. 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 내부 클럭 신호를 락킹(locking)하는 지연 동기 루프 회로; 및
    오토 리프레시를 수행하도록 설정되어 있는 오토 리프레시 구간 중 전원 전압 또는 접지 전압이 변동하는 노이즈 구간을 제외한 업데이트 구간에서 상기 락킹 상태를 유지하도록 상기 지연 동기 루프 회로를 제어하는 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 업데이트 구간은,
    상기 오토 프리차지 구간 중 모든 뱅크에서 실질적으로 상기 오토 리프레시 동작을 수행하지 않는 구간인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제어부는,
    상기 오토 리프레시 구간을 나타내는 오토 리프레시 지시 신호 및 상기 노이즈 구간이 종료하였음을 나타내는 오토 리프레시 종료 신호에 응답하여 상기 지연 동기 루프 회로가 동작을 제어하는 제어 신호를 상기 지연 동기 루프 회로로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제어부는,
    상기 오토 리프레시 지시 신호 및 상기 오토 리프레시 종료 신호를 논리곱 연산하여 상기 제어 신호로서 출력하는 AND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 제어부는,
    상기 반도체 메모리 장치가 복수의 뱅크를 포함하는 복수의 뱅크 그룹 별로 상기 오토 리프레시 동작을 수행하는 경우, 상기 각각의 뱅크 그룹의 모든 뱅크들이 상기 오토 리프레시 동작을 종료하였음을 나타내는 뱅크 그룹 종료 신호들을 논리곱 연산하여 상기 오토 리프레시 종료 신호로서 출력하는 AND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 외부 클럭 신호를 수신하여 상기 외부 클럭 신호와 내부 클럭 신호를 락킹(locking)하는 지연 동기 루프 회로; 및
    오토 리프레시를 수행하도록 설정되어 있는 오토 리프레시 구간 중 실질적으로 상기 오토 리프레시를 수행하는 노이즈 구간을 제외한 업데이트 구간에서 상기 락킹 상태를 유지하도록 상기 지연 동기 루프 회로를 제어하는 제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 업데이트 구간은,
    상기 오토 리프레시 구간 중 모든 뱅크에서 실질적으로 상기 오토 리프레시 동작을 수행하지 않는 구간인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 제어부는,
    상기 오토 리프레시 구간을 나타내는 오토 리프레시 지시 신호 및 상기 노이즈 구간이 종료하였음을 나타내는 오토 리프레시 종료 신호에 응답하여 상기 지연 동기 루프 회로가 동작을 제어하는 제어 신호를 상기 지연 동기 루프 회로로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제어부는,
    상기 오토 리프레시 지시 신호 및 상기 오토 리프레시 종료 신호를 논리곱 연산하여 상기 제어 신호로서 출력하는 AND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 제어부는,
    상기 반도체 메모리 장치가 복수의 뱅크를 포함하는 복수의 뱅크 그룹 별로 상기 오토 리프레시 동작을 수행하는 경우, 상기 각각의 뱅크 그룹의 모든 뱅크들이 상기 오토 리프레시 동작을 종료하였음을 나타내는 뱅크 그룹 종료 신호들을 논리곱 연산하여 상기 오토 리프레시 종료 신호로서 출력하는 AND 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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