KR20220005697A - 이미지 센싱 장치 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 각각이 제1 구간에서 생성된 광전하를 이동시키는 제1 전송 게이트와 제2 구간에서 생성된 광전하를 이동시키는 제2 전송 게이트를 포함하는 복수의 픽셀들을 포함하는 픽셀 어레이, 및 상기 제1 전송 게이트로 입력되는 제1 전송 신호와 상기 제2 전송 게이트로 입력되는 제2 전송 신호를 공급하는 전송 드라이버를 포함하며, 상기 픽셀 어레이의 제1 픽셀과 상기 전송 드라이버 간의 거리는 상기 픽셀 어레이의 제2 픽셀과 상기 전송 드라이버 간의 거리보다 작고, 상기 제1 픽셀의 상기 제1 전송 게이트의 구조와 상기 제2 픽셀의 상기 제1 전송 게이트의 구조는 서로 다르고, 상기 제1 픽셀의 상기 제2 전송 게이트의 구조와 상기 제2 픽셀의 상기 제2 전송 게이트의 구조는 서로 다를 수 있다.

Description

이미지 센싱 장치{Image Sensing Device}
본 개시는 대상 물체와의 거리를 감지하기 위한 이미지 센싱 장치에 관한 것이다.
이미지 센서는 빛에 반응하는 반도체의 성질을 이용하여 이미지를 캡쳐(capture)하는 장치이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 스마트폰, 디지털 카메라, 게임기기, 사물 인터넷(Internet of Things), 로봇, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
이미지 센서는 크게 CCD(Charge Coupled Device) 이미지 센서와, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 구분될 수 있다. CCD 이미지 센서는 CMOS 이미지 센서에 비해 잡음(noise)이 적고, 화질이 우수하다. 하지만, CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, CMOS 이미지 센서는 신호 처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화가 용이하고 전력 소모가 매우 낮으며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가가 낮다. 최근에는 모바일 기기에 보다 적합한 특성으로 인하여 CMOS 이미지 센싱 장치가 많이 이용되고 있다.
이미지 센서를 이용하여 depth를 측정하는 방식도 많은 연구를 통해 개발 되고 있으며, 보안, 의료기기, 자동차, 게임기, VR/AR, 모바일 기기 등에 수요가 급증하고 있는 추세이다. Depth를 측정하는 방식은 대표적으로 Triangulation, Time of flight, Interferometry 방식이 있으며, 이중 time of flight 방식이 활용 할 수 있는 범위가 넓고 처리속도가 빠르며 비용 면에서도 유리하기 때문에 중요도가 높아지고 있다. ToF (time of flight) 방식은 크게 direct 방식과 in-direct 방식으로 구분 할 수 있으며, 이는 조사된 빛과 반사되어 돌아오는 빛을 이용하여 거리를 구하는 공통적인 원리에서 왕복 시간을 계산하여 거리를 측정하는 direct 방식과 위상 차이를 이용하여 거리를 측정하는 in-direct 방식으로 나누어 지게 된다. Direct 방식의 경우 장거리에 유리하여 자동차등에 많이 사용되고 있으며, In-direct 방식의 경우 거리가 보다 가깝고, 빠른 처리속도가 요구되는 게임기나 모바일 카메라에 이용되고 있다. In-direct 방식의 경우 회로가 간단하고 메모리도 적게 필요하며 비용이 상대적으로 저렴하다는 장점이 있다.
본 발명의 기술적 사상은 균일한 특성을 가지는 픽셀들을 포함하는 이미지 센싱 장치를 제공할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 문서에 개시되는 본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 각각이 제1 구간에서 생성된 광전하를 이동시키는 제1 전송 게이트와 제2 구간에서 생성된 광전하를 이동시키는 제2 전송 게이트를 포함하는 복수의 픽셀들을 포함하는 픽셀 어레이, 및 상기 제1 전송 게이트로 입력되는 제1 전송 신호와 상기 제2 전송 게이트로 입력되는 제2 전송 신호를 공급하는 전송 드라이버를 포함하며, 상기 픽셀 어레이의 제1 픽셀과 상기 전송 드라이버 간의 거리는 상기 픽셀 어레이의 제2 픽셀과 상기 전송 드라이버 간의 거리보다 작고, 상기 제1 픽셀의 상기 제1 전송 게이트의 구조와 상기 제2 픽셀의 상기 제1 전송 게이트의 구조는 서로 다르고, 상기 제1 픽셀의 상기 제2 전송 게이트의 구조와 상기 제2 픽셀의 상기 제2 전송 게이트의 구조는 서로 다를 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는, 각각이 제1 구간에서 생성된 광전하를 이동시키는 제1 전송 게이트와 제2 구간에서 생성된 광전하를 이동시키는 제2 전송 게이트를 포함하는 복수의 픽셀들을 포함하는 픽셀 어레이, 및 상기 제1 전송 게이트로 입력되는 제1 전송 신호와 상기 제2 전송 게이트로 입력되는 제2 전송 신호를 공급하는 전송 드라이버를 포함하며, 상기 픽셀 어레이는 상기 전송 드라이버와의 거리가 순차적으로 증가하는 제1 내지 제3 픽셀을 포함하고, 상기 제1 픽셀의 상기 제1 전송 게이트와 상기 제2 픽셀의 상기 제1 전송 게이트는 서로 다른 구조를 갖고, 상기 서로 다른 구조는 상기 제1 전송 게이트의 깊이, 상기 제1 전송 게이트에 포함된 게이트 전극의 물질, 상기 제1 전송 게이트에 포함된 게이트 절연막의 두께, 상기 게이트 절연막의 물질 중 적어도 하나를 포함할 수 있다.
본 문서에 개시되는 실시 예들에 따르면, 전송 게이트의 구조를 픽셀의 위치에 따라 다르게 형성함으로써, 픽셀 신호로부터 IR drop으로 인한 노이즈를 제거할 수 있다.
이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 2a는 도 1에 도시된 픽셀의 일 실시예를 상세히 나타낸 도면이다.
도 2b는 도 1에 도시된 픽셀의 다른 실시예를 상세히 나타낸 도면이다.
도 3은 도 1에 도시된 픽셀 어레이(30)와 전송 드라이버(42)를 간략히 나타낸 도면이다.
도 4는 도 3에 도시된 각 노드에서의 전송 신호의 파형을 비교한 도면이다.
도 5는 본 발명의 비교예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
도 6은 본 발명의 일 실시예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
도 7은 본 발명의 비교예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
도 8은 본 발명의 다른 실시예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
도 9는 본 발명의 비교예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
도 10은 본 발명의 또 다른 실시예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 구성도이다.
도 1을 참조하면, 이미지 센싱 장치(ISD)는 TOF(time of flight) 방식을 이용하여 대상 물체(1)와의 거리를 측정할 수 있다. 이러한 이미지 센싱 장치(ISD)는 광원(10), 렌즈 모듈(20), 픽셀 어레이(30) 및 제어회로(40)를 포함할 수 있다.
광원(10)은 제어회로(40)로부터의 광 변조 신호(MLS)에 응답하여 대상 물체(1)에 광을 조사한다. 광원(10)은 특정 파장 대역의 광(예컨대, 근적외선, 적외선 또는 가시광)을 발광하는 레이저 다이오드(LD; Laser Diode)나 발광 다이오드(LED; Light Emitting Diode), 근적외선 레이저(NIR; Near Infrared Laser), 포인트 광원, 백색 램프 및 모노크로메이터(monochromator)가 조합된 단색(monochromatic) 조명원, 또는 다른 레이저 광원의 조합일 수 있다. 예를 들어, 광원(10)은 800㎚ 내지 1000㎚의 파장을 가지는 적외선을 발광할 수 있다. 광원(10)으로부터 조사되는 광은 미리 정해진 주파수로 변조된 변조광일 수 있다. 도 1에서는 설명의 편의를 위해 하나의 광원(10)만을 도시하였으나, 복수의 광원들이 렌즈 모듈(20)의 주변에 배열될 수도 있다.
렌즈 모듈(20)은 대상 물체(1)로부터 반사된 광을 수집하여 픽셀 어레이(30)의 픽셀들(PX)에 집중 시킬 수 있다. 예를 들어, 렌즈 모듈(20)은 유리 또는 플라스틱 표면의 집중 렌즈 또는 다른 원통형 광학 원소를 포함할 수 있다. 렌즈 모듈(20)은 광축을 중심으로 정렬된 복수의 렌즈들을 포함할 수 있다.
픽셀 어레이(30)는 2차원 매트릭스(matrix) 구조로 연속적으로 배열된(예를 들어, 컬럼(column) 방향 및 로우(row) 방향으로 연속적으로 배열된) 복수의 단위 픽셀들(PX)을 포함할 수 있다. 단위 픽셀들(PX)은 반도체 기판에 형성될 수 있으며, 각 단위 픽셀(PX)은 렌즈 모듈(20)을 통해 입사되는 광을 광의 세기에 대응하는 전기 신호로 변환하여 픽셀 신호를 출력할 수 있다. 이때, 픽셀 신호는 대상 물체(1)에 대한 색상을 나타내는 신호가 아닌 대상 물체(1)와의 거리를 나타내는 신호일 수 있다. 각 단위 픽셀(PX)의 보다 상세한 구조 및 동작에 대해서는 도 2a 이하를 참조하여 후술하기로 한다.
제어 회로(40)는 광원(10)을 제어하여 대상 물체(1)에 광을 조사하고, 픽셀 어레이(30)의 단위 픽셀들(PX)을 구동시켜 대상 물체(1)로부터 반사된 광에 대응되는 픽셀 신호들을 처리하여 대상 물체(1)의 표면에 대한 거리를 측정할 수 있다.
이러한 제어 회로(40)는 로우 드라이버(row driver, 41), 전송 드라이버(TX driver, 42), 광원 드라이버(light source driver, 43), 타이밍 컨트롤러(timing controller, 44), 및 리드아웃 회로(readout circuit, 45)를 포함할 수 있다.
로우 드라이버(41)와 전송 드라이버(42)는 제어 회로(control circuit)으로 통칭될 수 있다.
제어 회로는 타이밍 컨트롤러(44)로부터 출력된 타이밍 신호에 응답하여 픽셀 어레이(30)의 단위 픽셀들(PX)을 구동시킬 수 있다.
제어 회로는 픽셀 어레이(30)의 복수의 로우 라인들(row lines) 중에서 적어도 하나의 로우 라인을 선택 및 제어할 수 있는 제어 신호를 생성할 수 있다. 이러한 제어 신호는 리셋 트랜지스터를 제어하는 리셋 신호, 기판 내 광전 변환 소자에 축적된 광전하의 전달을 제어하는 전송 신호, 선택 트랜지스터를 제어하는 선택 신호 등을 포함할 수 있다.
여기서, 로우 드라이버(41)는 리셋 신호 및 선택 신호를 생성할 수 있고, 전송 드라이버(42)는 전송 신호를 생성할 수 있다.
광원 드라이버(43)는 타이밍 컨트롤러(44)의 제어에 따라 광원(10)을 구동시킬 수 있는 광 변조 신호(MLS)를 생성할 수 있다. 광 변조 신호(MLS)는 미리 정해진 주파수로 변조된 신호일 수 있다.
타이밍 컨트롤러(44)는 로우 드라이버(41), 전송 드라이버(42), 광원 드라이버(43) 및 리드아웃 회로(45)의 동작을 제어하기 위한 타이밍 신호를 생성할 수 있다.
리드아웃 회로(45)는 타이밍 컨트롤러(44)의 제어에 따라 픽셀 어레이(30)로부터 출력되는 픽셀 신호들을 처리하여 디지털 신호 형태의 픽셀 데이터를 생성할 수 있다. 이를 위해, 리드아웃 회로(45)는 픽셀 어레이(30)로부터 출력된 픽셀 신호들에 대해 상관 이중 샘플링(correlated double sampling)을 수행하기 위한 상관 이중 샘플러(CDS: correlated double sampler)를 포함할 수 있다. 또한, 리드아웃 회로(45)는 상관 이중 샘플러로부터의 출력 신호들을 디지털 신호들로 변환하기 위한 아날로그-디지털 컨버터를 포함할 수 있다. 아울러, 리드아웃 회로(45)는 아날로그-디지털 컨버터로부터 출력되는 픽셀 데이터를 임시 저장하고 타이밍 컨트롤러(44)의 제어에 따라 외부로 출력하기 위한 버퍼 회로를 포함할 수 있다. 한편, 픽셀 어레이(30)의 각 픽셀(PX)은 서로 다른 2개의 픽셀 신호를 생성할 수 있다. 따라서, 각 픽셀(PX)의 픽셀 신호를 리드아웃 회로(45)로 전달하기 위한 컬럼 라인은 픽셀 어레이(30)의 한 컬럼당 2개씩 구비될 수 있으며, 각 컬럼 라인으로부터 출력되는 픽셀 신호를 처리하기 위한 구성들 역시 각 컬럼 라인에 대응하여 구비될 수 있다.
광원(10)은 이미지 센싱 장치(ISD)가 촬영하는 장면을 향해 미리 정해진 주파수로 변조된 변조광을 방사하고, 이미지 센싱 장치(ISD)는 장면 내의 대상 물체들(1)로부터 반사된 변조광(즉, 입사광)을 감지하여 각 단위 픽셀(PX)마다 깊이 정보를 생성할 수 있다. 변조광과 입사광 사이에는 이미지 센싱 장치(ISD)와 대상 물체(1) 간의 거리에 따른 시간 지연(time delay)이 존재하게 되는데, 이러한 시간 지연은 이미지 센싱 장치(ISD)가 생성하는 신호와 광원(10)을 제어하는 광 변조 신호(MLS) 간의 위상차(phase difference)로 나타나게 된다. 이미지 프로세서(미도시)는 이미지 센싱 장치(ISD)로부터 출력되는 신호에 나타난 위상차를 연산하여 각 단위 픽셀(PX)마다의 깊이 정보를 포함하는 깊이 이미지를 생성할 수 있다.
도 2a는 도 1에 도시된 픽셀의 일 실시예를 상세히 나타낸 도면이다.
도 2a를 참조하면, 픽셀(100)은 도 1에 도시된 픽셀 어레이(30)의 픽셀들(PX) 중 어느 하나에 해당할 수 있다.
픽셀(100)은 하나의 광전 변환 소자(120)를 포함하되, 서로 다른 타이밍에서 생성된 광전하를 감지 및 증폭한 전기 신호를 대응되는 컬럼 라인으로 출력할 수 있는 2개의 감지 회로를 포함할 수 있다. 즉, 픽셀(100)은 제1 감지 회로 및 제2 감지 회로를 포함할 수 있으며, 제1 감지 회로는 제1 전송 트랜지스터, 제1 리셋 트랜지스터, 제1 소스 팔로워 및 제1 선택 트랜지스터를 포함할 수 있다. 마찬가지로, 제2 감지 회로는 제2 전송 트랜지스터, 제2 리셋 트랜지스터, 제2 소스 팔로워 및 제2 선택 트랜지스터를 포함할 수 있다.
픽셀(100)은 기판(110), 광전 변환 소자(120), 제1 및 제2 플로팅 디퓨전 노드(130, 140), 제1 및 제2 드레인 노드(150, 160), 광전 변환 소자 게이트(TD), 제1 및 제2 전송 게이트(TX1, TX2), 제1 및 제2 리셋 게이트(RST1, RST2), 제1 및 제2 소스 팔로워(SF1, SF2), 및 제1 및 제2 선택 트랜지스터(SX1, SX2)를 포함할 수 있다. 도 2a에 도시된 픽셀(100)의 구조는 예시적인 것이며, 필요에 따라 일부 구성이 생략되거나 일부 구성이 추가될 수 있다.
앞서 설명된 제1 감지 회로의 제1 전송 트랜지스터와 제1 리셋 트랜지스터는 각각 제1 전송 게이트(TX1)와 제1 리셋 게이트(RST1)에 의해 구성되며, 제1 소스 팔로워 및 제1 선택 트랜지스터는 각각 제1 소스 팔로워(SF1) 및 제1 선택 트랜지스터(SX1)에 해당할 수 있다. 아울러, 제2 감지 회로의 제2 전송 트랜지스터와 제2 리셋 트랜지스터는 각각 제2 전송 게이트(TX2)와 제2 리셋 게이트(RST2)에 의해 구성되며, 제2 소스 팔로워 및 제2 선택 트랜지스터는 각각 제2 소스 팔로워(SF2) 및 제2 선택 트랜지스터(SX2)에 해당할 수 있다.
기판(110)은 서로 대향하는 전면(frontside)과 후면(backside)을 가질 수 있으며, 도 2a에 도시된 기판(110)의 상부면은 전면을, 기판(110)의 하부면은 후면을 의미할 수 있다. 픽셀(100)은 후면을 통해 입사광을 수신하는 후면 조사(backside illumination) 방식의 구조를 가질 수도 있고, 전면을 통해 입사광을 수신하는 전면 조사(frontside illumination) 방식의 구조를 가질 수도 있다.
기판(110)은 p형 에피택셜층(p-epi)으로 이루어질 수 있고, 기판(110) 내에 도핑된 불순물층인 광전 변환 소자(120), 플로팅 디퓨전 노드들(130, 140) 및 드레인 노드들(150, 160)이 포함될 수 있다.
광전 변환 소자(120)는 입사 광을 흡수하여 입사 광의 광량에 대응하는 광전하를 생성 및 축적할 수 있다. 광전 변환 소자(120)는 핀드 포토 다이오드(pinned photodiode; PPD)로 구현될 수 있으며, 피닝층(pinning layer, 122) 및 광전 변환층(124)을 포함할 수 있다. 본 개시에서는 광전 변환 소자(120)가 핀드 포토 다이오드임을 가정하고 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다.
피닝층(122)는 기판(110)의 표면을 따라 p+형으로 도핑된 영역으로서, 암전류(dark current) 발생을 억제할 수 있다.
광전 변환층(124)은 피닝층(122)의 하부에 n-형으로 도핑된 영역으로서, 입사광의 광량에 대응하는 광전하를 생성하고 축적할 수 있다.
도 2a에 도시된 바와 같이, 광전 변환층(124)의 폭은 피닝층(122)의 폭보다 크도록 광전 변환층(124)이 좌우로 연장된 형태를 가질 수 있다. 광전 변환층(124) 일측의 적어도 일부는 제1 플로팅 디퓨전 노드(130)와 수직적으로 오버랩(overlap)되고, 광전 변환층(124) 타측의 적어도 일부는 제2 플로팅 디퓨전 노드(140)와 수직적으로 오버랩될 수 있다. 이는 광전 변환층(124)과, 플로팅 디퓨전 노드들(130, 140)이 서로 다른 높이에서 형성되기 때문이다. 이로 인해 광전 변환층(124)은 보다 넓은 면적에 걸쳐 형성될 수 있어 광전 변환층(124)에 축적될 수 있는 광전하의 용량이 충분히 확보될 수 있다. 또한, 광전 변환층(124)이 기판(110)의 후면(도 2a에서 하부면)에 가깝게 형성될 수 있어, 기판(110) 내로 입사되는 광을 효과적으로 받아들일 수 있으므로 광전 변환 효율이 향상될 수 있다.
제1 및 제2 플로팅 디퓨전 노드(130, 140) 각각은 n+로 도핑된 영역으로서, 광전 변환 소자(120)로부터 제1 및 제2 전송 트랜지스터 각각을 통해 전달되는 광전하를 축적할 수 있다. 제1 및 제2 플로팅 디퓨전 노드(130, 140) 각각은 광전 변환 소자(120)의 좌우로 광전 변환 소자(120)와 소정 거리만큼 이격되어 배치될 수 있다. 또한, 제1 플로팅 디퓨전 노드(130)는 제1 전송 게이트(TX1)의 일측에 배치되고, 제2 플로팅 디퓨전 노드(140)는 제2 전송 게이트(TX2)의 일측에 배치될 수 있다.
제1 및 제2 드레인 노드(150, 160) 각각은 n+로 도핑된 영역으로서, 제1 및 제2 플로팅 디퓨전 노드(130, 140) 각각으로부터 제1 및 제2 리셋 트랜지스터 각각을 통해 광전하를 전달받아 전원 전압(VDD)으로 드레인시킬 수 있다. 제1 및 제2 드레인 노드(150, 160) 각각은 제1 및 제2 플로팅 디퓨전 노드(130, 140) 각각과 소정 거리 이격되어 배치될 수 있고, 전원 전압(VDD)과 전기적으로 연결될 수 있다.
광전 변환 소자 게이트(TD)는 광전 변환 소자(120)의 중앙에 대응하는 영역의 상부에서 제1 전송 게이트(TX1)와 제2 전송 게이트(TX2)의 사이에 배치되어 광전 변환 신호를 인가받아 광전 변환 소자 게이트(TD) 하부의 전위를 제어할 수 있다. 이때, 광전 변환 소자 게이트(TD)는 광전 변환층(124)에서 생성 및 축적된 광전하가 제1 전송 게이트(TX1) 및 제2 전송 게이트(TX2)를 향해 효과적으로 이동할 수 있도록 포텐셜 구배를 제공할 수 있다.
제1 전송 게이트(TX1)는 기판(110)의 전면(도 2a에서 상부면)으로부터 기판(110)의 내부로 수직적으로 연장되는 리세스(recess) 게이트 형태를 가질 수 있다. 제1 전송 게이트(TX1)의 적어도 일부는 광전 변환층(124)의 내부로 삽입될 수 있다. 따라서, 제1 전송 게이트(TX1)의 상측은 제1 플로팅 디퓨전 노드(130)와 접하고, 제1 전송 게이트(TX1)의 하측은 광전 변환층(124)과 접할 수 있다. 제1 전송 게이트(TX1)와 제1 플로팅 디퓨전 노드(130)이 접하는 영역과, 제1 전송 게이트(TX1)와 광전 변환층(124)이 접하는 영역의 사이에 위치한 영역에는 광전 변환층(124)과 제1 플로팅 디퓨전 노드(130) 간의 광전하 전달을 위한 채널이 형성될 수 있다.
제1 전송 게이트(TX1)는 제1 전송 신호를 인가받아 제1 전송 트랜지스터의 턴온(turn-on) 및 턴오프(turn-off)를 제어할 수 있다. 제1 전송 트랜지스터가 턴온되면 광전 변환 소자(120) 및 제1 플로팅 디퓨전 노드(130)의 사이 영역에 채널이 형성되어 광전 변환 소자(120)에 축적된 광전하가 제1 플로팅 디퓨전 노드(130)로 전달될 수 있다. 반대로, 제1 전송 트랜지스터가 턴오프되면 광전 변환 소자(120) 및 제1 플로팅 디퓨전 노드(130)의 사이 영역에 채널이 형성되지 않아 광전 변환 소자(120)와 제1 플로팅 디퓨전 노드(130) 간에는 광전하 전달이 발생하지 않을 수 있다.
또한, 제1 전송 트랜지스터가 턴온되는 동안, 제1 전송 게이트(TX1)에 인가되는 제1 전송 신호의 전압 레벨은 제1 전송 게이트(TX1)의 광전하 포집 능력을 결정할 수 있다. 제1 전송 게이트(TX1)에 제1 전송 트랜지스터를 턴온시킬 수 있는 전압(이하 '활성화 전압'이라 함)이 인가되면, 제1 전송 게이트(TX1)는 광전 변환층(124)에 존재하는 광전하를 제1 전송 게이트(TX1)의 표면으로 끌어당겨 채널을 통해 제1 플로팅 디퓨전 노드(130)로 전달할 수 있는 광전하 포집 능력을 갖게 된다. 이러한 광전하 포집 능력은 제1 전송 신호의 전압 레벨이 높을수록 커질 수 있다.
제2 전송 게이트(TX2)는 기판(110)의 전면(도 2a에서 상부면)으로부터 기판(110)의 내부로 수직적으로 연장되는 리세스 게이트 형태를 가질 수 있다. 제2 전송 게이트(TX2)의 적어도 일부는 광전 변환층(124)의 내부로 삽입될 수 있다. 따라서, 제2 전송 게이트(TX2)의 상측은 제2 플로팅 디퓨전 노드(140)와 접하고, 제2 전송 게이트(TX2)의 하측은 광전 변환층(124)과 접할 수 있다. 제2 전송 게이트(TX2)와 제2 플로팅 디퓨전 노드(140)이 접하는 영역과, 제2 전송 게이트(TX2)와 광전 변환층(124)이 접하는 영역의 사이에 위치한 영역에는 광전 변환층(124)과 제2 플로팅 디퓨전 노드(140) 간의 광전하 전달을 위한 채널이 형성될 수 있다.
제2 전송 게이트(TX2)는 제2 전송 신호를 인가받아 제2 전송 트랜지스터의 턴온 및 턴오프를 제어할 수 있다. 제2 전송 트랜지스터가 턴온되면 광전 변환 소자(120) 및 제2 플로팅 디퓨전 노드(140)의 사이 영역에 채널이 형성되어 광전 변환 소자(120)에 축적된 광전하가 제2 플로팅 디퓨전 노드(140)로 전달될 수 있다. 반대로, 제1 전송 트랜지스터가 턴오프되면 광전 변환 소자(120) 및 제2 플로팅 디퓨전 노드(140)의 사이 영역에 채널이 형성되지 않아 광전 변환 소자(120)와 제2 플로팅 디퓨전 노드(140) 간에는 광전하 전달이 발생하지 않을 수 있다.
또한, 제2 전송 트랜지스터가 턴온되는 동안, 제2 전송 게이트(TX2)에 인가되는 제2 전송 신호의 전압 레벨은 제2 전송 게이트(TX2)의 광전하 포집 능력을 결정할 수 있다. 제2 전송 게이트(TX2)에 제2 전송 트랜지스터를 턴온시킬 수 있는 활성화 전압이 인가되면, 제2 전송 게이트(TX2)는 광전 변환층(124)에 존재하는 광전하를 제2 전송 게이트(TX2)의 표면으로 끌어당겨 채널을 통해 제2 플로팅 디퓨전 노드(140)로 전달할 수 있는 광전하 포집 능력을 갖게 된다. 이러한 광전하 포집 능력은 제2 전송 신호의 전압 레벨이 높을수록 커질 수 있다.
제1 리셋 게이트(RST1)는 적어도 일부가 제1 플로팅 디퓨전 노드(130) 및 제1 드레인 노드(150)와 오버랩되면서 제1 플로팅 디퓨전 노드(130) 및 제1 드레인 노드(150)의 사이 영역의 상부에 배치될 수 있다. 제1 리셋 게이트(RST1)는 제1 리셋 신호를 인가받아 제1 리셋 트랜지스터의 턴온 및 턴오프를 제어할 수 있다. 제1 리셋 트랜지스터가 턴온되면 제1 플로팅 디퓨전 노드(130) 및 제1 드레인 노드(150)의 사이 영역에 채널이 형성되어 제1 플로팅 디퓨전 노드(130)에 축적된 광전하가 제1 드레인 노드(150)로 전달될 수 있다. 반대로, 제1 리셋 트랜지스터가 턴오프되면 제1 플로팅 디퓨전 노드(130) 및 제1 드레인 노드(150)의 사이 영역에 채널이 형성되지 않아 제1 플로팅 디퓨전 노드(130) 및 제1 드레인 노드(150) 간에는 광전하 전달이 발생하지 않을 수 있다.
제2 리셋 게이트(RST2)는 적어도 일부가 제2 플로팅 디퓨전 노드(140) 및 제2 드레인 노드(160)와 오버랩되면서 제2 플로팅 디퓨전 노드(140) 및 제2 드레인 노드(160)의 사이 영역의 상부에 배치될 수 있다. 제2 리셋 게이트(RST2)는 제2 리셋 신호를 인가받아 제2 리셋 트랜지스터의 턴온 및 턴오프를 제어할 수 있다. 제2 리셋 트랜지스터가 턴온되면 제2 플로팅 디퓨전 노드(140) 및 제2 드레인 노드(160)의 사이 영역에 채널이 형성되어 제2 플로팅 디퓨전 노드(140)에 축적된 광전하가 제2 드레인 노드(160)로 전달될 수 있다. 반대로, 제2 리셋 트랜지스터가 턴오프되면 제2 플로팅 디퓨전 노드(140) 및 제2 드레인 노드(160)의 사이 영역에 채널이 형성되지 않아 제2 플로팅 디퓨전 노드(140) 및 제2 드레인 노드(160) 간에는 광전하 전달이 발생하지 않을 수 있다.
위에서 설명된 제1 전송 게이트(TX1), 제2 전송 게이트(TX2), 제1 리셋 게이트(RST1) 및 제2 리셋 게이트(RST2) 각각은 게이트 절연막과 게이트 전극을 포함하는 이중 구조를 가질 수 있다.
여기서, 게이트 절연막은 기판(110)과 게이트 전극의 사이에 배치되어 기판(110)과 게이트 전극을 전기적으로 분리할 수 있다. 게이트 절연막은 산화막(oxide)일 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
게이트 전극은 해당 게이트로 입력되는 신호(예컨대, 제1 전송 신호, 제2 전송 신호 등)를 수신하여 게이트 하부의 전위를 제어할 수 있다. 게이트 전극은 폴리실리콘(polysilicon)일 수 있으나, 본 발명의 범위는 이에 한정되지 않는다.
제1 소스 팔로워(SF1)는 게이트가 제1 플로팅 디퓨전 노드(130)에 연결되고 전원 전압(VDD)과 제1 선택 트랜지스터(SX1) 사이에 연결되어, 제1 플로팅 디퓨전 노드(130)의 전기적 포텐셜의 변화를 증폭하여 제1 선택 트랜지스터(SX1)로 전달할 수 있다.
제2 소스 팔로워(SF2)는 게이트가 제2 플로팅 디퓨전 노드(140)에 연결되고 전원 전압(VDD)과 제2 선택 트랜지스터(SX2) 사이에 연결되어, 제2 플로팅 디퓨전 노드(140)의 전기적 포텐셜의 변화를 증폭하여 제2 선택 트랜지스터(SX2)로 전달할 수 있다.
제1 선택 트랜지스터(SX1)는 게이트로 제1 선택 신호(SEL1)를 인가받고 제1 소스 팔로워(SF1)와 제1 컬럼 라인(SL1) 사이에 연결되어, 제1 선택 신호(SEL1)에 따라 턴온되어 제1 소스 팔로워(SF1)로부터 제공되는 제1 플로팅 디퓨전 노드(130)의 전기적 포텐셜 변화에 대응하는 신호를 제1 컬럼 라인(SL1)으로 출력할 수 있다.
제2 선택 트랜지스터(SX2)는 게이트로 제2 선택 신호(SEL2)를 인가받고 제2 소스 팔로워(SF2)와 제2 컬럼 라인(SL2) 사이에 연결되어, 제2 선택 신호(SEL2)에 따라 턴온되어 제2 소스 팔로워(SF2)로부터 제공되는 제2 플로팅 디퓨전 노드(140)의 전기적 포텐셜 변화에 대응하는 신호를 제2 컬럼 라인(SL2)으로 출력할 수 있다.
픽셀(100)은 제1 구간에서 생성되는 광전하를 제1 감지 회로를 통해 제1 컬럼 라인(SL1)을 통해 출력하고, 제2 구간에서 생성되는 광전하를 제2 감지 회로를 통해 제2 컬럼 라인(SL2)을 통해 출력할 수 있다. 여기서, 제1 구간과 제2 구간은 서로 연속적인 시간 구간일 수 있다. 이를 위해, 제1 전송 트랜지스터는 제1 구간에서 턴온되고 제2 구간에서 턴오프될 수 있고, 제2 전송 트랜지스터는 제1 구간에서 턴오프되고 제2 구간에서 턴온될 수 있다. 즉, 제1 전송 신호와 제2 전송 신호는 서로 반대 위상을 가지는 신호일 수 있다. 제1 전송 게이트(TX1)는 제1 전송 신호를 입력받아 제1 구간에서 생성된 광전하를 제1 플로팅 디퓨전 노드(130)로 이동시킬 수 있고, 제2 전송 게이트(TX2)는 제2 전송 신호를 입력받아 제2 구간에서 생성된 광전하를 제2 플로팅 디퓨전 노드(140)로 이동시킬 수 있다. 또한, 제1 전송 신호와 제2 전송 신호 각각은 광원(100)을 구동시키는 광 변조 신호(MLS)와 특정한 위상차(예컨대, 0도, 90도, 180도, 270도 등)를 가질 수 있다.
한편, 픽셀 어레이(300)에 포함된 모든 픽셀들은, 제1 구간에서 생성된 광전하를 동시에 제1 전송 트랜지스터를 통해 캡쳐하고, 제2 구간에서 생성된 광전하를 동시에 제2 전송 트랜지스터를 통해 캡쳐하였다가, 픽셀 어레이(300)의 로우 별로 순차적으로 제1 및 제2 컬럼 라인(SL1, SL2)을 통해 출력할 수 있는 글로벌 셔터(global shutter) 방식으로 동작할 수 있다.
도 2b는 도 1에 도시된 픽셀의 다른 실시예를 상세히 나타낸 도면이다.
도 2b를 참조하면, 픽셀(200)은 도 1에 도시된 픽셀 어레이(30)의 픽셀들(PX) 중 어느 하나에 해당할 수 있다.
픽셀(200)은 기판(210), 광전 변환 소자(220), 제3 및 제4 플로팅 디퓨전 노드(230, 240), 제3 및 제4 드레인 노드(250, 260), 광전 변환 소자 게이트(TD'), 제3 및 제4 전송 게이트(TX3, TX4), 제3 및 제4 리셋 게이트(RST3, RST4), 제3 및 제4 소스 팔로워(SF3, SF4), 및 제3 및 제4 선택 트랜지스터(SX3, SX4)를 포함할 수 있다. 일부 차이점을 제외하고는, 픽셀(200)에 포함된 각 구성의 재질, 구조 및 동작은 도 2a의 픽셀(100)에서 대응되는 각 구성의 재질, 구조 및 동작과 실질적으로 동일한 바, 이하에서는 일부 차이점을 중심으로 설명하기로 한다.
광전 변환 소자(220)의 광전 변환층(224)은 상부면이 기판(110)의 상부면과 이격되지 않고, 피닝층(222)을 둘러싸면서 기판(110)의 상부면을 따라 배치될 수 있다.
제3 전송 게이트(TX3)는 기판(210) 내부로 연장되지 않고 제3 리셋 게이트(RST3)와 마찬가지로 기판(210) 상에 배치될 수 있다. 제3 전송 게이트(TX3)는 적어도 일부가 광전 변환 소자(220) 및 제3 플로팅 디퓨전 노드(230)와 오버랩되면서 광전 변환 소자(220) 및 제3 플로팅 디퓨전 노드(230)의 사이 영역의 상부에 배치될 수 있다. 따라서, 제3 전송 게이트(TX3)와 제3 플로팅 디퓨전 노드(230)이 접하는 영역과, 제3 전송 게이트(TX3)와 광전 변환층(224)이 접하는 영역의 사이에 위치한 영역에는 광전 변환층(224)과 제3 플로팅 디퓨전 노드(230) 간의 광전하 전달을 위한 채널이 형성될 수 있다.
제4 전송 게이트(TX4)는 기판(210) 내부로 연장되지 않고 제4 리셋 게이트(RST4)와 마찬가지로 기판(210) 상에 배치될 수 있다. 제4 전송 게이트(TX4)는 적어도 일부가 광전 변환 소자(220) 및 제4 플로팅 디퓨전 노드(240)와 오버랩되면서 광전 변환 소자(220) 및 제4 플로팅 디퓨전 노드(240)의 사이 영역의 상부에 배치될 수 있다. 따라서, 제4 전송 게이트(TX4)와 제4 플로팅 디퓨전 노드(240)이 접하는 영역과, 제4 전송 게이트(TX4)와 광전 변환층(224)이 접하는 영역의 사이에 위치한 영역에는 광전 변환층(224)과 제4 플로팅 디퓨전 노드(240) 간의 광전하 전달을 위한 채널이 형성될 수 있다.
즉, 제3 전송 게이트(TX3)와 제4 전송 게이트(TX4)는 각각 기판(210)의 상면(또는 전면)을 따라 연장되어 배치되는 평면(planar) 타입의 게이트로 형성되어 제1 전송 트랜지스터와 제2 전송 트랜지스터를 구성할 수 있다. 필요에 따라, 제3 전송 게이트(TX3)와 제4 전송 게이트(TX4)는 제1 전송 게이트와 제2 전송 게이트로 불릴 수 있다.
도 3은 도 1에 도시된 픽셀 어레이(30)와 전송 드라이버(42)를 간략히 나타낸 도면이다.
도 3을 참조하면, 픽셀 어레이(30)는 n(n은 2 이상의 정수)개의 로우들(ROW1~ROWn) 및 m(m은 2 이상의 정수)개의 컬럼들(COL1~COLm)을 포함하는 매트릭스 형태로 배열되는 픽셀들을 포함할 수 있다.
전송 드라이버(42)는 픽셀 어레이(30)의 m개의 컬럼들에 대해 제1 내지 제m 전송 신호선들(TCS1~TCSm)을 통해 전송 신호들을 공급할 수 있다. 제1 내지 제m 전송 신호선들(TCS1~TCSm) 각각은 픽셀 어레이(30)의 m개의 컬럼들 각각에 일대일 대응될 수 있다. 픽셀 어레이(30)의 동일 컬럼에 속한 픽셀들은 동일한 전송 신호선을 통해 전송 신호들을 수신할 수 있다. 도 3에서는 제1 내지 제m 전송 신호선들(TCS1~TCSm) 각각이 하나의 신호선으로 도시되었으나, 제1 내지 제m 전송 신호선들(TCS1~TCSm) 각각은, 제1 전송 게이트(TX1) 또는 제3 전송 게이트(TX3)로 입력되는 제1 전송 신호의 공급을 위한 신호선(제1 서브 전송 신호선)과, 제2 전송 게이트(TX2) 또는 제4 전송 게이트(TX4)로 입력되는 제2 전송 신호의 공급을 위한 신호선(제2 서브 전송 신호선)을 포함할 수 있다. 예를 들어, 제1 컬럼(COL1)에 속한 픽셀들은 제1 전송 신호선(TCS1)을 통해 제1 및 제2 전송 신호를 수신할 수 있다.
한편, 픽셀 어레이(30)는 중앙 영역(AR_C), 근거리 영역(AR_N) 및 원거리 영역(AR_F)을 포함할 수 있다. 중앙 영역(AR_C), 근거리 영역(AR_N) 및 원거리 영역(AR_F)은 연속적인 영역들일 수 있다. 근거리 영역(AR_N)은 전송 드라이버(42)와의 거리가 상대적으로 가까운 영역을 의미하고, 원거리 영역(AR_F)은 전송 드라이버(42)와의 거리가 상대적으로 먼 영역을 의미하고, 중앙 영역(AR_C)은 근거리 영역(AR_N) 및 원거리 영역(AR_F) 사이의 중간 영역을 의미할 수 있다. 따라서, 전송 드라이버(42)와의 거리는 근거리 영역(AR_N), 중앙 영역(AR_C) 및 원거리 영역(AR_F)으로 갈수록 증가할 수 있다.
중앙 영역(AR_C)은 픽셀 어레이(30)의 로우들(ROW1~ROWn) 중 중간에 해당하는 로우(예컨대, ROWk; k는 n/2 또는 n/2에 가장 가까운 정수)를 포함하는 소정 개수의 로우들을 포함할 수 있다. 중앙 영역(AR_C)은 제1 컬럼(COL1)에 속한 제2 픽셀(PX2)을 포함할 수 있으며, 제2 픽셀(PX2)은 제2 노드(N2)를 통해 제1 전송 신호선(TCS1)에 연결될 수 있다.
근거리 영역(AR_N)은 중앙 영역(AR_T)과 전송 드라이버(42) 사이(또는 중앙 영역(AR_T)의 상측)에 배치되는 영역으로서, 제1 로우(ROW1)를 포함하는 소정 개수의 로우들을 포함할 수 있다. 근거리 영역(AR_N)은 제1 컬럼(COL1)에 속한 제1 픽셀(PX1)을 포함할 수 있으며, 제1 픽셀(PX1)은 제1 노드(N1)를 통해 제1 전송 신호선(TCS1)에 연결될 수 있다.
원거리 영역(AR_F)은 중앙 영역(AR_T)을 중심으로 전송 드라이버(42)가 위치한 방향의 반대 방향(또는 중앙 영역(AR_T)의 하측)에 배치되는 영역으로서, 제n 로우(ROWn)를 포함하는 소정 개수의 로우들을 포함할 수 있다. 원거리 영역(AR_F)은 제1 컬럼(COL1)에 속한 제3 픽셀(PX3)을 포함할 수 있으며, 제3 픽셀(PX3)은 제3 노드(N3)를 통해 제1 전송 신호선(TCS1)에 연결될 수 있다.
중앙 영역(AR_C), 근거리 영역(AR_N) 및 원거리 영역(AR_F) 각각에 포함되는 로우들의 개수는 서로 동일할 수도 있고, 서로 다를 수도 있다.
전송 드라이버(42)와 근거리 영역(AR_N) 간의 거리, 전송 드라이버(42)와 중앙 영역(AR_C) 간의 거리 및 전송 드라이버(42)와 원거리 영역(AR_F) 간의 거리는 순차적으로 증가할 수 있다.
본 발명의 실시예들에 따르면, 중앙 영역(AR_C), 근거리 영역(AR_N) 및 원거리 영역(AR_F) 각각에 포함된 픽셀의 구조(특히, 제1 및 제2 전송 게이트의 구조)는 서로 다를 수 있으며, 이와 같이 픽셀의 위치에 따라 달라지는 구조에 대해서는 도 5 내지 도 10을 참조하여 후술하기로 한다.
본 개시에서는 전송 드라이버(42)가 픽셀 어레이(30)의 상측에 배치되는 경우를 예로 들어 설명되나, 전송 드라이버(42)는 픽셀 어레이(30)의 좌측 또는 우측에 배치될 수도 있다. 이 경우에도, 본 발명의 기술적 사상이 적용될 수 있으며, 전송 드라이버(42)가 픽셀 어레이(30)의 좌측에 배치되는 경우를 예로 들어 설명하면, 픽셀 어레이(30)는 수평적으로 연속된 3개 영역(예컨대, 수직적으로 길게 연장된 중앙 영역, 중앙 영역의 좌측에 배치된 근거리 영역, 중앙 영역의 우측에 배치된 원거리 영역)으로 구분될 수 있다.
도 4는 도 3에 도시된 각 노드에서의 전송 신호의 파형을 비교한 도면이다.
도 4를 참조하면, 도 3의 노드들(N1~N3) 각각에서 나타나는 전송 신호의 파형이 예시적으로 도시되어 있다. 각 파형은 해당 전송 게이트를 턴온시키기 위한 하나의 펄스 파형을 의미할 수 있다.
제1 노드(N1)에 인가되는 전송 신호를 제1 입력 전송 신호(TG1)로, 제2 노드(N2)에 인가되는 전송 신호를 제2 입력 전송 신호(TG2)로, 제3 노드(N3)에 인가되는 전송 신호를 제3 입력 전송 신호(TG3)로 정의하기로 한다. 제1 내지 제3 입력 전송 신호(TG1~TG3) 각각은 제1 전송 신호 및 제2 전송 신호 중 어느 하나에 해당할 수 있다.
본 개시에서는 제1 입력 전송 신호(TG1)는 전송 드라이버(42)가 출력하는 제1 전송 신호 및 제2 전송 신호 중 어느 하나와 동일한 파형을 갖는다고 가정하기로 한다.
제1 내지 제3 입력 전송 신호(TG1~TG3) 각각은 각 파형은 해당 전송 게이트를 턴온시키기 위한 하나의 펄스(pulse) 파형을 의미할 수 있다. 원하는 타이밍에 해당 전송 게이트를 턴온 및 턴오프시키기 위해서는 구형파의 펄스 파형이 이상적이나, 실제적으로 전송 드라이버(42)가 생성 및 출력하는 파형은 도 4와 같이 베이스 전압(VL)으로부터 지수적으로 증가하고 지수적으로 감소하여 베이스 전압(VL)에 도달하게 되고, 톱니형 펄스 파형에 가까울 수 있다. 베이스 전압(VL)은 제1 내지 제3 입력 전송 신호(TG1~TG3)에 아무런 펄스가 입력되지 않는 상태에서의 전압을 의미하며, 예컨대 접지 전압일 수 있다.
또한, 임계 전압(Vth)은 해당 전송 트랜지스터를 턴온 또는 턴오프시키는 경계 전압을 의미하며, 해당 전송 트랜지스터는 제1 내지 제3 입력 전송 신호(TG1~TG3) 각각이 임계 전압(Vth)보다 높은 전압을 갖는 구간에서 턴온되고, 제1 내지 제3 입력 전송 신호(TG1~TG3) 각각이 임계 전압(Vth)보다 낮은 전압을 갖는 구간에서 턴오프될 수 있다.
먼저 제1 입력 전송 신호(TG1)는 제1 피크 전압(VP1)과 제1 활성화 시간(P1)을 가질 수 있다. 여기서, 제1 피크 전압(VP1)은 제1 입력 전송 신호(TG1)의 한 펄스 내에서 최대 전압을 의미하고, 제1 활성화 시간(P1)은 제1 입력 전송 신호(TG1)의 하나의 펄스 내에서 해당 전송 트랜지스터가 턴온되는 시간을 의미할 수 있다.
제2 입력 전송 신호(TG2)는 제2 피크 전압(VP2)과 제2 활성화 시간(P2)을 가질 수 있다. 제2 피크 전압(VP2)은 제1 피크 전압(VP1)보다 작고, 제2 활성화 시간(P2)은 제1 활성화 시간(P1)보다 짧을 수 있다.
또한, 제3 입력 전송 신호(TG3)는 제3 피크 전압(VP3)과 제3 활성화 시간(P3)을 가질 수 있다. 제3 피크 전압(VP3)은 제2 피크 전압(VP2)보다 작고, 제3 활성화 시간(P3)은 제2 활성화 시간(P2)보다 짧을 수 있다.
이는 제1 전송 신호선(TCS1)을 구성하는 메탈 라인 및 제1 전송 신호선(TCS1)에 연결되는 픽셀들이 저항 성분으로 작용하여 IR drop이 발생하기 때문이다. 픽셀과 전송 드라이버(42) 간의 거리가 증가할수록 메탈 라인의 길이 및 해당 픽셀과 전송 드라이버(42) 사이에 배치되는 픽셀들의 개수가 증가하기 때문에, 해당 픽셀과 전송 드라이버(42) 간의 거리에 대응하여 해당 픽셀에 인가되는 제1 전송 신호 및 제2 전송 신호의 전압은 전체적으로 감소할 수 있다. 이와 같은 현상은 제1 전송 신호 및 제2 전송 신호에 대한 쉐이딩(shading) 현상으로 정의될 수 있다.
즉, 중앙 영역(AR_C)에 포함된 제2 픽셀(PX2)에 인가되는 제2 입력 전송 신호(TG2)의 전압은 근거리 영역(AR_N)에 포함된 제1 픽셀(PX1)에 인가되는 제1 입력 전송 신호(TG1)의 전압에 비해 전체적으로 감소하게 된다. 또한, 원거리 영역(AR_F)에 포함된 제3 픽셀(PX3)에 인가되는 제3 입력 전송 신호(TG3)의 전압은 중앙 영역(AR_C)에 포함된 제2 픽셀(PX2)에 인가되는 제2 입력 전송 신호(TG2)의 전압에 비해 전체적으로 감소하게 된다.
따라서, 제1 입력 전송 신호(TG1)로부터 제3 입력 전송 신호(TG3)로 갈수록 순차적으로 피크 전압이 감소하게 된다. 피크 전압은 해당 전송 게이트의 광전하 포집 능력을 결정하는데, 픽셀이 전송 드라이버(42)로부터 멀어질수록 제1 및 제2 전송 신호의 피크 전압이 감소하게 되어 제1 및 제2 전송 게이트의 광전하 포집 능력은 저하될 수 있다.
또한, 제1 입력 전송 신호(TG1)로부터 제3 입력 전송 신호(TG3)로 갈수록 순차적으로 활성화 시간이 줄어들게 된다. 활성화 시간은 광전 변환 소자와 플로팅 디퓨전 노드 사이의 채널이 형성되어 있는 시간을 의미하는 것으로서, 해당 전송 게이트의 광전하 전달 능력을 결정하는데, 픽셀이 전송 드라이버(42)로부터 멀어질수록 제1 및 제2 전송 신호의 활성화 시간이 감소하게 되어 제1 및 제2 전송 게이트의 광전하 전달 능력은 저하될 수 있다.
이상적인 케이스에서는 제1 구간에서 생성된 광전하는 제1 전송 게이트(또는 제3 전송 게이트)를 통해 전부 제1 플로팅 디퓨전 노드(또는 제3 플로팅 디퓨전 노드)로 전달되어야 하고, 제2 구간에서 생성된 광전하는 제2 전송 게이트(또는 제4 전송 게이트)를 통해 전부 제2 플로팅 디퓨전 노드(또는 제4 플로팅 디퓨전 노드)로 전달되어야 한다.
그러나, 픽셀이 전송 드라이버(42)로부터 멀어질수록 광전하 포집 능력 및 광전하 전달 능력이 저하되므로, 각 구간에서 생성된 광전하가 해당 플로팅 디퓨전으로 전부 전달되지 못하고 광전 변환 소자에 잔존하게 된다. 잔존하게된 광전하들은 노이즈로 작용하여 depth error를 유발함으로써 이미지 품질을 저하시키거나, 이미지 프로세서의 캘리브레이션(calibration)이 추가적으로 요구되어 이미지 프로세서의 동작 속도를 저하시킬 수 있다.
그러나, 본 발명의 실시예들에 따르면, 픽셀 어레이(30) 내에서 픽셀의 위치와 관계없이 광전하 포집 능력 및 광전하 전달 능력이 일정하게 유지될 수 있다. 이로 인해, 픽셀 어레이(30) 전체에 균일한 광이 입사되는 경우, 픽셀과 전송 드라이버(42) 간의 거리와 무관하게 해당 픽셀의 픽셀 신호의 세기는 일정하게 유지될 수 있다.
이와 같이, 픽셀 어레이(30) 전체에서 균일한 광 신호에 대해 균일하게 생성되는 픽셀 신호는 IR drop으로 인한 노이즈를 포함하지 않을 수 있으며, 향상된 demodulation contrast로 인해 대상 물체(1)와의 거리 계산의 오류를 최소화할 수 있다.
상술된 광전하 포집 능력 및 광전하 전달 능력은 광전 변환 소자에서 생성된 광전하가 해당 플로팅 디퓨전 노드로 전달되는 정도를 나타내는 광전하 전송 효율을 결정하는 요소일 수 있다. 즉, 광전하 포집 능력 및/또는 광전하 전달 능력이 높을수록 광전하 전송 효율이 높을 수 있다.
도 5는 본 발명의 비교예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 비교예에 따른 제1 내지 제3 픽셀(PX1~PX3) 각각의 구조가 도시되어 있다. 도 5에서는 제1 내지 제3 픽셀(PX1~PX3)의 구조 중 설명이 필요한 기판(510), 광전 변환층(520), 제1 전송 게이트(TX1) 및 제2 전송 게이트(TX2) 만을 간략히 도시하였음에 유의하여야 한다. 제1 내지 제3 픽셀(PX1~PX3) 각각은 도 2a에서 설명된 픽셀(100)에 상응하는 구조 및 동작을 가질 수 있다.
도 5에서, 제1 내지 제3 픽셀(PX1~PX3) 각각은 제1 구간에 대응하는 동작을 수행하고 있다고 가정하기로 한다.
제1 내지 제3 픽셀(PX1~PX3) 각각에서 기판(510) 내부에 형성된 광전 변환층(520)은 입사광의 광량에 대응하는 광전하(525)를 생성 및 축적할 수 있다. 도 5에서 제1 내지 제3 픽셀(PX1~PX3) 각각은 서로 동일하게 광전하(525)를 생성하였다고 가정하기로 한다.
또한, 제1 내지 제3 픽셀(PX1~PX3)에 포함된 제1 및 제2 전송 게이트들(TX1, TX2)은 모두 서로 동일한 제1 깊이(D1)를 가질 수 있다. 여기서, 제1 및 제2 전송 게이트들(TX1, TX2) 각각의 깊이는 제1 및 제2 전송 게이트들(TX1, TX2) 각각의 상면으로부터 하면까지의 길이를 의미할 수 있다.
제1 픽셀(PX1)의 제1 전송 게이트(TX1)는 제1 입력 전송 신호(TG1-1)를 수신하고, 제1 픽셀(PX1)의 제2 전송 게이트(TX2)는 제1 입력 전송 신호(TG1-2)를 수신할 수 있다. 제1 입력 전송 신호(TG1-1)와 제1 입력 전송 신호(TG1-2)는 각각 도 2a에서 설명된 제1 전송 신호와 제2 전송 신호에 해당할 수 있다.
제2 픽셀(PX2)의 제1 전송 게이트(TX1)는 제2 입력 전송 신호(TG2-1)를 수신하고, 제2 픽셀(PX2)의 제2 전송 게이트(TX2)는 제2 입력 전송 신호(TG2-2)를 수신할 수 있다. 제2 입력 전송 신호(TG2-1)와 제2 입력 전송 신호(TG2-2)는 각각 도 2a에서 설명된 제1 전송 신호와 제2 전송 신호에 해당할 수 있다.
제3 픽셀(PX3)의 제1 전송 게이트(TX1)는 제3 입력 전송 신호(TG3-1)를 수신하고, 제3 픽셀(PX3)의 제2 전송 게이트(TX2)는 제3 입력 전송 신호(TG3-2)를 수신할 수 있다. 제3 입력 전송 신호(TG3-1)와 제3 입력 전송 신호(TG3-2)는 각각 도 2a에서 설명된 제1 전송 신호와 제2 전송 신호에 해당할 수 있다.
한편, 제1 구간에서 제1 내지 제3 픽셀(PX1~PX3) 각각의 제1 전송 게이트(TX1)에는 활성화된 입력 전송 신호가 인가되는 바, 해당 입력 전송 신호에 대응하는 제1 내지 제3 광전하 포집 범위(CR1~CR3)가 나타나 있다. 여기서, 광전하 포집 범위는 해당 전송 게이트가 광전 변환층(520)에 존재하는 광전하를 해당 전송 게이트의 표면으로 끌어당겨 채널로 전달할 수 있는 범위를 의미하고, 상술한 광전하 포집 능력을 결정하는 일 요소에 해당한다.
제1 입력 전송 신호(TG1-1)로부터 제3 입력 전송 신호(TG3-1)로 갈수록 순차적으로 피크 전압이 감소하게 되므로, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 전송 게이트(PX1)의 광전하 포집 범위는 줄어들 수 있다.
제1 구간에서, 제1 광전하 포집 범위(CR1)를 갖는 제1 픽셀(PX1)의 제1 전송 게이트(TX1)는 도 5에 도시된 광전하들(525)을 전부 제1 플로팅 디퓨전 노드로 전달할 수 있다. 그러나, 제2 광전하 포집 범위(CR2)를 갖는 제2 픽셀(PX2)의 제1 전송 게이트(TX1)는 제2 광전하 포집 범위(CR2)의 내부에 포함된 광전하들(525)만을 제1 플로팅 디퓨전 노드로 전달할 수 있다. 또한, 제3 광전하 포집 범위(CR3)를 갖는 제3 픽셀(PX3)의 제1 전송 게이트(TX1)는 제3 광전하 포집 범위(CR3)의 내부에 포함된 광전하들(525)만을 제1 플로팅 디퓨전 노드로 전달할 수 있다.
따라서, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 구간에서 광전 변환층(520) 내에 잔존하는 광전하가 증가하게 되어 IR drop으로 인한 노이즈가 증가할 수 있다.
도 6은 본 발명의 일 실시예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 제1 내지 제3 픽셀(PX1~PX3) 각각의 구조가 도시되어 있다. 도 6은 도 5의 비교예와 대비하여 본 발명의 일 실시예의 특징을 설명하기 위한 도면이므로, 도 5와 다른 본 발명의 일 실시예의 특징을 중심으로 설명하기로 한다. 도 6에서도 제1 내지 제3 픽셀(PX1~PX3)의 구조 중 설명이 필요한 기판(610), 광전 변환층(620), 제1 전송 게이트(TX1) 및 제2 전송 게이트(TX2) 만을 간략히 도시하였음에 유의하여야 한다. 제1 내지 제3 픽셀(PX1~PX3) 각각은 도 2a에서 설명된 픽셀(100)에 상응하는 구조 및 동작을 가질 수 있다.
제1 내지 제3 픽셀(PX1~PX3)에 포함된 제1 및 제2 전송 게이트들(TX1, TX2)은 도 5와는 달리 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 순차적으로 증가하는 제1 내지 제3 깊이(D1~D3)를 가질 수 있다.
제1 구간에서 제1 내지 제3 픽셀(PX1~PX3) 각각의 제1 전송 게이트(TX1)에는 활성화된 입력 전송 신호가 인가되는 바, 해당 입력 전송 신호에 대응하는 제1 내지 제3 광전하 포집 범위(CR1~CR3)가 나타나 있다.
제1 입력 전송 신호(TG1-1)로부터 제3 입력 전송 신호(TG3-1)로 갈수록 순차적으로 피크 전압이 감소하게 되므로, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 전송 게이트(PX1)의 광전하 포집 범위는 줄어들 수 있다.
그러나, 본 발명의 일 실시예에 따른 제1 내지 제3 픽셀(PX1~PX3)에서는 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 및 제2 전송 게이트(TX1, TX2)의 깊이가 순차적으로 증가하게 되므로, 제1 전송 게이트(PX1)의 광전하 포집 범위의 감소에도 불구하고 제1 내지 제3 광전하 포집 범위(CR1~CR3)에 광전하들(625)이 모두 포함될 수 있다. 즉, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 도 5와 마찬가지로 광전하 포집 범위는 감소되나, 도 5와는 달리 광전하 포집 능력은 서로 유사하게 유지될 수 있다.
따라서, 근거리 영역(AR_N)으로부터 원거리 영역(AR_F)으로 갈수록 제1 전송 신호(또는 제2 전송 신호)의 전압 강하가 발생함에도 불구하고, 균일한 광 신호의 조건 하에서 픽셀 신호의 세기가 픽셀 어레이(30) 전체에 걸쳐 균일하게 유지될 수 있어, IR drop으로 인한 노이즈 유입을 차단할 수 있다.
일 실시예에 따라, 제1 전송 게이트(PX1)와 제2 전송 게이트(PX2)는 총 3회에 걸쳐 트렌치(trench) 공정을 통해 형성될 수 있다. 이때, 첫번째 트렌치 공정에서는 근거리 영역(AR_N), 중앙 영역(AR_C) 및 원거리 영역(AR_F)에 식각을 방지하기 위한 마스크(mask)를 배치하지 않은 상태에서 트렌치 공정을 진행하고, 두번째 트렌치 공정에서는 근거리 영역(AR_N)에 마스크를 배치한 상태에서 트렌치 공정을 진행하고, 세번째 주입 공정에서는 근거리 영역(AR_N) 및 중앙 영역(AR_C)에 마스크를 배치한 상태에서 트렌치 공정을 진행할 수 있다. 이러한 공정을 통해, 근거리 영역(AR_N), 중앙 영역(AR_C) 및 원거리 영역(AR_F) 각각에서 제1 전송 게이트(PX1) 및 제2 전송 게이트(PX2)의 깊이가 영역별로 서로 다르게 형성될 수 있다.
근거리 영역(AR_N), 중앙 영역(AR_C) 및 원거리 영역(AR_F) 각각에서 제1 전송 게이트(TX1) 및 제2 전송 게이트(TX2)의 깊이는 픽셀 어레이(30) 전체에서 광전하 포집 능력이 균일하도록 실험적으로 결정될 수 있다.
도 7은 본 발명의 비교예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
도 7을 참조하면, 본 발명의 비교예에 따른 제1 내지 제3 픽셀(PX1~PX3) 각각의 구조가 도시되어 있다. 도 7에서는 제1 내지 제3 픽셀(PX1~PX3)의 구조 중 설명이 필요한 기판(710), 광전 변환층(720), 제1 전송 게이트(TX1) 및 제1 플로팅 디퓨전 노드(730) 만을 간략히 도시하였음에 유의하여야 한다. 제1 내지 제3 픽셀(PX1~PX3) 각각은 도 2a에서 설명된 픽셀(100)에 상응하는 구조 및 동작을 가질 수 있다.
도 7에서, 제1 내지 제3 픽셀(PX1~PX3) 각각은 제1 구간에 대응하는 동작을 수행하고 있다고 가정하기로 한다.
제1 내지 제3 픽셀(PX1~PX3) 각각에 포함된 제1 전송 게이트(TX1)는 기판(710) 내부로 수직으로 연장되는 제1 게이트 전극(740) 및 제1 게이트 전극(740)을 둘러싸는 제1 게이트 절연막(750)을 포함할 수 있다.
여기서, 제1 내지 제3 픽셀(PX1~PX3)에 포함된 제1 전송 게이트들(TX1)의 제1 게이트 절연막(750)은 모두 서로 동일한 제1 두께(T1)를 가질 수 있다. 본 개시에서 임의의 게이트 절연막은 균일한 두께를 가진다고 가정하기로 한다. 즉, 제1 게이트 전극(740)의 하부에 배치된 제1 게이트 절연막(750)의 두께(T1)와, 제1 게이트 전극(740)의 좌우 양측에 배치된 제1 게이트 절연막(750)의 두께는 서로 동일할 수 있다.
제1 픽셀(PX1)의 제1 전송 게이트(TX1)는 제1 입력 전송 신호(TG1-1)를 수신할 수 있다. 제1 입력 전송 신호(TG1-1)는 도 2a에서 설명된 제1 전송 신호에 해당할 수 있다.
제2 픽셀(PX2)의 제1 전송 게이트(TX1)는 제2 입력 전송 신호(TG2-1)를 수신할 수 있다. 제2 입력 전송 신호(TG2-1)는 도 2a에서 설명된 제1 전송 신호에 해당할 수 있다.
제3 픽셀(PX3)의 제1 전송 게이트(TX1)는 제3 입력 전송 신호(TG3-1)를 수신할 수 있다. 제3 입력 전송 신호(TG3-1)는 도 2a에서 설명된 제1 전송 신호에 해당할 수 있다.
한편, 제1 구간에서 제1 내지 제3 픽셀(PX1~PX3) 각각의 제1 전송 게이트(TX1)에 인가되는 제1 내지 제3 입력 전송 신호(TG1-1, TG2-1, TG3-1)가 함께 표시되어 있다.
제1 내지 제3 입력 전송 신호(TG1-1, TG2-1, TG3-1)의 펄스 파형은 앞서 도 4를 통해 설명된 제1 내지 제3 입력 전송 신호(TG1~TG3)의 펄스 파형과 동일할 수 있다.
제1 내지 제3 픽셀(PX1~PX3)의 제1 전송 게이트들(TX1)은 서로 동일한 구조를 갖는 바, 제1 내지 제3 픽셀(PX1~PX3)의 제1 전송 트랜지스터들은 서로 동일한 제1 임계 전압(Vth1)을 가질 수 있다. 따라서, 제2 활성화 시간(P2)은 제1 활성화 시간(P1)보다 짧고, 제3 활성화 시간(P3)은 제2 활성화 시간(P2)보다 짧을 수 있다. 즉, 픽셀이 전송 드라이버(42)로부터 멀어질수록 제1 전송 신호의 활성화 시간이 감소하게 되어 제1 전송 게이트(TX1)의 광전하 전달 능력은 저하됨으로써, 제1 구간에서 생성된 광전하가 제1 플로팅 디퓨전 노드(730)로 전부 전달되지 못하고 광전 변환층(720)에 잔존하게 된다.
즉, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 구간에서 광전 변환층(720) 내에 잔존하는 광전하가 증가하게 되어 IR drop으로 인한 노이즈가 증가할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 제1 내지 제3 픽셀(PX1~PX3) 각각의 구조가 도시되어 있다. 도 8은 도 7의 비교예와 대비하여 본 발명의 다른 실시예의 특징을 설명하기 위한 도면이므로, 도 7과 다른 본 발명의 다른 실시예의 특징을 중심으로 설명하기로 한다. 도 8에서도 제1 내지 제3 픽셀(PX1~PX3)의 구조 중 설명이 필요한 기판(810), 광전 변환층(820), 제1 전송 게이트(TX1) 및 제1 플로팅 디퓨전 노드(830) 만을 간략히 도시하였음에 유의하여야 한다. 제1 내지 제3 픽셀(PX1~PX3) 각각은 도 2a에서 설명된 픽셀(100)에 상응하는 구조 및 동작을 가질 수 있다.
제1 내지 제3 픽셀(PX1~PX3)에 포함된 제1 전송 게이트(TX1)는 도 7과는 달리 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 순차적으로 감소하는 제1 내지 제3 두께(T1~T3)를 갖는 제1 게이트 절연막(850)을 포함할 수 있다. 즉, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 전송 게이트(TX1)에 포함된 제1 게이트 절연막(850)의 두께는 감소하게 된다.
제1 전송 게이트(TX1)가 형성하는 제1 전송 트랜지스터의 임계 전압은 제1 전송 게이트(TX1)의 구조에 의해 결정될 수 있다. 일 예로, 제1 게이트 전극(840)과 기판(810)을 분리하는 제1 게이트 절연막(850)의 두께가 감소할수록 제1 전송 트랜지스터의 임계 전압은 감소할 수 있다.
즉, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 전송 게이트(TX1)에 포함된 제1 게이트 절연막(850)의 두께가 순차적으로 감소하게 되므로, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 전송 트랜지스터의 임계 전압은 제1 임계 전압(Vth1)으로부터 제3 임계 전압(Vth3)으로 순차적으로 감소할 수 있다.
제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 내지 제3 입력 전송 신호(TG1-1, TG2-1, TG3-1)의 펄스 파형의 전압은 전체적으로 줄어들게 되므로, 앞서 도 7에서 설명된 바와 같이, 제1 내지 제3 픽셀(PX3)의 제1 전송 트랜지스터들이 동일한 제1 임계 전압을 가질 경우, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 활성화 시간이 짧아질 수 있다.
그러나, 본 발명의 다른 실시예에 따른 제1 내지 제3 픽셀(PX1~PX3)에서는 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 게이트 절연막(850)의 두께가 순차적으로 감소하게 되므로, 제1 전송 트랜지스터의 임계 전압은 제1 임계 전압(Vth1)으로부터 제3 임계 전압(Vth3)으로 순차적으로 감소하게 된다. 이로 인해, 제1 내지 제3 픽셀(PX1~PX3)에서 활성화 시간은 제1 활성화 시간(P1)으로 유지될 수 있고 제1 내지 제3 픽셀(PX1~PX3)의 제1 전송 게이트들(TX1)은 유사한 광전하 전달 능력을 가질 수 있다.
따라서, 근거리 영역(AR_N)으로부터 원거리 영역(AR_F)으로 갈수록 제1 전송 신호(또는 제2 전송 신호)의 전압 강하가 발생함에도 불구하고, 균일한 광 신호의 조건 하에서 픽셀 신호의 세기가 픽셀 어레이(30) 전체에 걸쳐 균일하게 유지될 수 있어, IR drop으로 인한 노이즈 유입을 차단할 수 있다.
근거리 영역(AR_N), 중앙 영역(AR_C) 및 원거리 영역(AR_F) 각각에서 제1 전송 게이트(TX1) 및 제2 전송 게이트(TX2)에 포함된 제1 및 제2 게이트 절연막의 두께는 픽셀 어레이(30) 전체에서 광전하 전달 능력이 균일하도록 실험적으로 결정될 수 있다.
도 7과 도 8에서는 제1 전송 게이트를 예로 들어 설명하였으나, 제2 전송 게이트 역시 실질적으로 동일한 기술적 특징이 적용될 수 있다.
도 5 내지 도 8에서 근거리 영역(AR_N)으로부터 원거리 영역(AR_F)으로 갈수록 광전하 포집 능력 또는 광전하 전달 능력을 균일하게 할 수 있는 실시예들에 대해 독립적으로 설명하였으나, 도 6 및 도 8에서 설명된 2 가지 실시예들이 서로 조합될 수 있다. 예를 들어, 근거리 영역(AR_N)으로부터 원거리 영역(AR_F)으로 갈수록 제1 및 제2 전송 게이트(TX1, TX2)의 깊이가 증가하면서 제1 및 제2 전송 게이트(TX1, TX2)의 제1 및 제2 게이트 절연막의 두께도 감소될 수 있다.
도 9는 본 발명의 비교예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
도 9를 참조하면, 본 발명의 비교예에 따른 제1 내지 제3 픽셀(PX1~PX3) 각각의 구조가 도시되어 있다. 도 9에서는 제1 내지 제3 픽셀(PX1~PX3)의 구조 중 설명이 필요한 기판(910), 광전 변환층(920), 제3 전송 게이트(TX3) 및 제3 플로팅 디퓨전 노드(930) 만을 간략히 도시하였음에 유의하여야 한다. 제1 내지 제3 픽셀(PX1~PX3) 각각은 도 2b에서 설명된 픽셀(200)에 상응하는 구조 및 동작을 가질 수 있다.
도 9에서, 제1 내지 제3 픽셀(PX1~PX3) 각각은 제1 구간에 대응하는 동작을 수행하고 있다고 가정하기로 한다.
제1 내지 제3 픽셀(PX1~PX3) 각각에 포함된 제3 전송 게이트(TX3)는 기판(910) 상에 적층되는 제3 게이트 절연막(940) 및 제3 게이트 전극(950)을 포함할 수 있다. 제3 게이트 절연막(940) 및 제3 게이트 전극(950) 각각은 적어도 일부가 광전 변환층(920) 및 제3 플로팅 디퓨전 노드(930)와 오버랩되면서 광전 변환층(920) 및 제3 플로팅 디퓨전 노드(930)의 사이 영역의 상부에 배치될 수 있다.
여기서, 제1 내지 제3 픽셀(PX1~PX3)에 포함된 제3 전송 게이트들(TX3)의 제3 게이트 절연막(940)은 모두 서로 동일한 제4 두께(T4)를 가질 수 있다.
제1 픽셀(PX1)의 제3 전송 게이트(TX3)는 제1 입력 전송 신호(TG1-1)를 수신할 수 있다. 제1 입력 전송 신호(TG1-1)는 도 2a 및 도 2b에서 설명된 제1 전송 신호에 해당할 수 있다.
제2 픽셀(PX2)의 제3 전송 게이트(TX3)는 제2 입력 전송 신호(TG2-1)를 수신할 수 있다. 제2 입력 전송 신호(TG2-1)는 도 2a 및 도 2b에서 설명된 제1 전송 신호에 해당할 수 있다.
제3 픽셀(PX3)의 제3 전송 게이트(TX3)는 제3 입력 전송 신호(TG3-1)를 수신할 수 있다. 제3 입력 전송 신호(TG3-1)는 도 2a 및 도 2b에서 설명된 제1 전송 신호에 해당할 수 있다.
한편, 제1 구간에서 제1 내지 제3 픽셀(PX1~PX3) 각각의 제3 전송 게이트(TX3)에 인가되는 제1 내지 제3 입력 전송 신호(TG1-1, TG2-1, TG3-1)가 함께 표시되어 있다.
제1 내지 제3 입력 전송 신호(TG1-1, TG2-1, TG3-1)의 펄스 파형은 앞서 도 4를 통해 설명된 제1 내지 제3 입력 전송 신호(TG1~TG3)의 펄스 파형과 동일할 수 있다.
제1 내지 제3 픽셀(PX1~PX3)의 제3 전송 게이트들(TX3)은 서로 동일한 구조를 갖는 바, 제1 내지 제3 픽셀(PX1~PX3)의 제1 전송 트랜지스터들은 서로 동일한 제4 임계 전압(Vth4)을 가질 수 있다. 따라서, 제5 활성화 시간(P5)은 제4 활성화 시간(P4)보다 짧고, 제6 활성화 시간(P6)은 제5 활성화 시간(P5)보다 짧을 수 있다. 즉, 픽셀이 전송 드라이버(42)로부터 멀어질수록 제1 전송 신호의 활성화 시간이 감소하게 되어 제3 전송 게이트(TX3)의 광전하 전달 능력은 저하됨으로써, 제1 구간에서 생성된 광전하가 제3 플로팅 디퓨전 노드(930)로 전부 전달되지 못하고 광전 변환층(920)에 잔존하게 된다.
즉, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 구간에서 광전 변환층(920) 내에 잔존하는 광전하가 증가하게 되어 IR drop으로 인한 노이즈가 증가할 수 있다.
도 10은 본 발명의 또 다른 실시예에 따른 픽셀 어레이의 구조를 나타낸 도면이다.
도 10을 참조하면, 본 발명의 또 다른 실시예에 따른 제1 내지 제3 픽셀(PX1~PX3) 각각의 구조가 도시되어 있다. 도 10은 도 9의 비교예와 대비하여 본 발명의 또 다른 실시예의 특징을 설명하기 위한 도면이므로, 도 9와 다른 본 발명의 또 다른 실시예의 특징을 중심으로 설명하기로 한다. 도 10에서도 제1 내지 제3 픽셀(PX1~PX3)의 구조 중 설명이 필요한 기판(1010), 광전 변환층(1020), 제3 전송 게이트(TX3) 및 제3 플로팅 디퓨전 노드(1030) 만을 간략히 도시하였음에 유의하여야 한다. 제1 내지 제3 픽셀(PX1~PX3) 각각은 도 2b에서 설명된 픽셀(200)에 상응하는 구조 및 동작을 가질 수 있다.
제1 내지 제3 픽셀(PX1~PX3)에 포함된 제3 전송 게이트(TX3)는 도 9와는 달리 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 순차적으로 감소하는 제4 내지 제6 두께(T4~T6)를 갖는 제3 게이트 절연막(1040)을 포함할 수 있다. 즉, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제3 전송 게이트(TX3)에 포함된 제3 게이트 전극(1050)의 두께는 증가하게 되고, 제3 게이트 절연막(1040)의 두께는 감소하게 된다.
제3 전송 게이트(TX3)가 형성하는 제1 전송 트랜지스터의 임계 전압은 제3 전송 게이트(TX3)의 구조에 의해 결정될 수 있다. 일 예로, 제3 게이트 전극(1050)과 기판(1010)을 분리하는 제3 게이트 절연막(1040)의 두께가 감소할수록 제1 전송 트랜지스터의 임계 전압은 감소할 수 있다.
즉, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제3 전송 게이트(TX3)에 포함된 제3 게이트 절연막(1040)의 두께가 순차적으로 감소하게 되므로, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 전송 트랜지스터의 임계 전압은 제4 임계 전압(Vth4)으로부터 제6 임계 전압(Vth6)으로 순차적으로 감소할 수 있다.
제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제1 내지 제3 입력 전송 신호(TG1-1, TG2-1, TG3-1)의 펄스 파형의 전압은 전체적으로 줄어들게 되므로, 앞서 도 9에서 설명된 바와 같이, 제1 내지 제3 픽셀(PX3)의 제1 전송 트랜지스터들이 동일한 제4 임계 전압을 가질 경우, 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 활성화 시간이 짧아질 수 있다.
그러나, 본 발명의 또 다른 실시예에 따른 제1 내지 제3 픽셀(PX1~PX3)에서는 제1 픽셀(PX1)로부터 제3 픽셀(PX3)로 갈수록 제3 게이트 절연막(1040)의 두께가 순차적으로 감소하게 되므로, 제1 전송 트랜지스터의 임계 전압은 제4 임계 전압(Vth4)으로부터 제6 임계 전압(Vth6)으로 순차적으로 감소하게 된다. 이로 인해, 제1 내지 제3 픽셀(PX1~PX3)에서 활성화 시간은 제4 활성화 시간(P4)으로 유지될 수 있고 제1 내지 제3 픽셀(PX1~PX3)의 제3 전송 게이트들(TX3)은 동일한 광전하 전달 능력을 가질 수 있다.
따라서, 근거리 영역(AR_N)으로부터 원거리 영역(AR_F)으로 갈수록 제1 전송 신호(또는 제2 전송 신호)의 전압 강하가 발생함에도 불구하고, 균일한 광 신호의 조건 하에서 픽셀 신호의 세기가 픽셀 어레이(30) 전체에 걸쳐 균일하게 유지될 수 있어, IR drop으로 인한 노이즈 유입을 차단할 수 있다.
도 9와 도 10에서는 제3 전송 게이트를 예로 들어 설명하였으나, 제4 전송 게이트 역시 실질적으로 동일한 기술적 특징이 적용될 수 있다.
근거리 영역(AR_N), 중앙 영역(AR_C) 및 원거리 영역(AR_F) 각각에서 제3 전송 게이트(TX3) 및 제4 전송 게이트(TX4)에 포함된 제3 및 제4 게이트 절연막의 두께는 픽셀 어레이(30) 전체에서 광전하 전달 능력이 균일하도록 실험적으로 결정될 수 있다.
아울러, 본 개시에서는 설명의 편의상 픽셀 어레이(30)에서 근거리 영역(AR_N), 중앙 영역(AR_C) 및 원거리 영역(AR_F)을 예로 들어, 픽셀의 구조가 가변되는 경우에 대해 설명하였으나, 픽셀 어레이(30)는 임의의 개수(최대 n개)에 해당하는 영역들로 구분되어 픽셀과 전송 드라이버(42) 간의 거리가 증가하더라도 광전하 포집 능력 및/또는 광전하 전달 능력이 픽셀 어레이(30) 전체에서 균일하게 유지될 수 있도록 설계될 수 있다.
본 개시에서는 픽셀과 전송 드라이버(42) 간의 거리와 무관하게 광전하 포집 능력 및/또는 광전하 전달 능력이 픽셀 어레이(30) 전체에서 균일하게 유지될 수 있도록 전송 게이트의 깊이 및/또는 게이트 절연막의 두께를 조절하는 실시예들에 대해 설명하였으나, 본 발명의 범위는 이에 한정되지 않는다.
일 실시예에 따라, 앞서 설명된 구조와 동일한 효과를 나타낼 수 있도록, 전송 게이트 하부의 채널 영역의 폭 및/또는 길이가 조절되어 전송 트랜지스터의 임계 전압을 조절할 수 있다. 즉, 전송 드라이버(42)와의 거리가 상대적으로 가까운 픽셀에서는 전송 게이트 하부의 채널 영역이 상대적으로 작은 폭 및/또는 상대적으로 큰 길이를 가지도록 형성될 수 있다. 이와 반대로, 전송 드라이버(42)와의 거리가 상대적으로 먼 픽셀에서는 전송 게이트 하부의 채널 영역이 상대적으로 큰 폭 및/또는 상대적으로 작은 길이를 가지도록 형성될 수 있다. 여기서, 전송 게이트 하부의 채널 영역의 형태는 전송 게이트의 형상, 전송 게이트의 하부에 배치되는 플로팅 디퓨전 노드 및 광전 변환 소자의 형태 또는 위치를 가변시켜 조절될 수 있다.
다른 실시예에 따라, 앞서 설명된 구조와 동일한 효과를 나타낼 수 있도록, 전송 게이트에 포함된 게이트 전극의 물질을 다르게 하여 전송 트랜지스터의 임계 전압을 조절할 수 있다. 즉, 전송 드라이버(42)와의 거리가 상대적으로 가까운 픽셀에서는 게이트 전극이 상대적으로 작은 일함수를 갖는 물질(예컨대, Al)을 포함하도록 하여 임계 전압을 상대적으로 증가시킬 수 있다. 이와 반대로, 전송 드라이버(42)와의 거리가 상대적으로 먼 픽셀에서는 게이트 전극이 상대적으로 큰 일함수를 갖는 물질(예컨대, W)을 포함하도록 하여 임계 전압을 상대적으로 감소시킬 수 있다.
또 다른 실시예에 따라, 앞서 설명된 구조와 동일한 효과를 나타낼 수 있도록, 전송 게이트에 포함된 게이트 절연막의 물질을 다르게 하여 전송 트랜지스터의 임계 전압을 조절할 수 있다. 즉, 전송 드라이버(42)와의 거리가 상대적으로 가까운 픽셀에서는 게이트 절연막이 상대적으로 큰 유전 상수를 갖는 물질(예컨대, HfO2)을 포함하도록 하여 임계 전압을 상대적으로 증가시킬 수 있다. 이와 반대로, 전송 드라이버(42)와의 거리가 상대적으로 먼 픽셀에서는 게이트 전극이 상대적으로 작은 유전 상수를 갖는 물질(예컨대, Al2O3)을 포함하도록 하여 임계 전압을 상대적으로 감소시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (15)

  1. 각각이 제1 구간에서 생성된 광전하를 이동시키는 제1 전송 게이트와 제2 구간에서 생성된 광전하를 이동시키는 제2 전송 게이트를 포함하는 복수의 픽셀들을 포함하는 픽셀 어레이; 및
    상기 제1 전송 게이트로 입력되는 제1 전송 신호와 상기 제2 전송 게이트로 입력되는 제2 전송 신호를 공급하는 전송 드라이버를 포함하며,
    상기 픽셀 어레이의 제1 픽셀과 상기 전송 드라이버 간의 거리는 상기 픽셀 어레이의 제2 픽셀과 상기 전송 드라이버 간의 거리보다 작고,
    상기 제1 픽셀의 상기 제1 전송 게이트의 구조와 상기 제2 픽셀의 상기 제1 전송 게이트의 구조는 서로 다르고,
    상기 제1 픽셀의 상기 제2 전송 게이트의 구조와 상기 제2 픽셀의 상기 제2 전송 게이트의 구조는 서로 다른 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 제1 전송 게이트 및 상기 제2 전송 게이트 각각은, 기판의 일 면으로부터 상기 기판의 내부로 연장되는 리세스(recess) 구조를 갖는 이미지 센싱 장치.
  3. 제2항에 있어서,
    상기 제1 픽셀의 상기 제1 전송 게이트의 깊이는 상기 제2 픽셀의 상기 제1 전송 게이트의 깊이보다 작고,
    상기 제1 픽셀의 상기 제2 전송 게이트의 깊이는 상기 제2 픽셀의 상기 제2 전송 게이트의 깊이보다 작은 이미지 센싱 장치.
  4. 제2항에 있어서,
    상기 제1 전송 게이트는 상기 제1 전송 신호를 수신하는 제1 게이트 전극과, 상기 제1 게이트 전극을 둘러싸는 제1 게이트 절연막을 포함하고,
    상기 제2 전송 게이트는 상기 제2 전송 신호를 수신하는 제2 게이트 전극과, 상기 제2 게이트 전극을 둘러싸는 제2 게이트 절연막을 포함하고,
    상기 제1 픽셀의 상기 제1 게이트 절연막의 두께는 상기 제2 픽셀의 상기 제1 게이트 절연막의 두께보다 크고,
    상기 제1 픽셀의 상기 제2 게이트 절연막의 두께는 상기 제2 픽셀의 상기 제2 게이트 절연막의 두께보다 큰 이미지 센싱 장치.
  5. 제1항에 있어서,
    상기 제1 전송 게이트 및 상기 제2 전송 게이트 각각은, 기판의 일 면을 따라 연장되어 배치되는 평면(planar) 구조를 갖는 이미지 센싱 장치.
  6. 제5항에 있어서,
    상기 제1 전송 게이트는 상기 제1 전송 신호를 수신하는 제1 게이트 전극과, 상기 제1 게이트 전극과 상기 기판 사이에 배치되는 제1 게이트 절연막을 포함하고,
    상기 제2 전송 게이트는 상기 제2 전송 신호를 수신하는 제2 게이트 전극과, 상기 제2 게이트 전극과 상기 기판 사이에 배치되는 제2 게이트 절연막을 포함하고,
    상기 제1 픽셀의 상기 제1 게이트 절연막의 두께는 상기 제2 픽셀의 상기 제1 게이트 절연막의 두께보다 크고,
    상기 제1 픽셀의 상기 제2 게이트 절연막의 두께는 상기 제2 픽셀의 상기 제2 게이트 절연막의 두께보다 큰 이미지 센싱 장치.
  7. 제1항에 있어서,
    상기 제1 픽셀의 상기 제1 전송 게이트에 대응하는 제1 전송 트랜지스터의 임계 전압은 상기 제2 픽셀의 상기 제1 전송 게이트에 대응하는 제1 전송 트랜지스터의 임계 전압보다 크고,
    상기 제1 픽셀의 상기 제2 전송 게이트에 대응하는 제2 전송 트랜지스터의 임계 전압은 상기 제2 픽셀의 상기 제2 전송 게이트에 대응하는 제2 전송 트랜지스터의 임계 전압보다 큰 이미지 센싱 장치.
  8. 제1항에 있어서,
    상기 제1 픽셀의 상기 제1 전송 게이트로 입력되는 상기 제1 전송 신호의 활성화 시간은 상기 제2 픽셀의 상기 제1 전송 게이트로 입력되는 상기 제1 전송 신호의 활성화 시간과 동일하고,
    상기 제1 픽셀의 상기 제2 전송 게이트로 입력되는 상기 제2 전송 신호의 활성화 시간은 상기 제2 픽셀의 상기 제2 전송 게이트로 입력되는 상기 제2 전송 신호의 활성화 시간과 동일한 이미지 센싱 장치.
  9. 제1항에 있어서,
    상기 제1 픽셀과 상기 제2 픽셀은 서로 동일한 전송 신호선을 통해 상기 전송 드라이버와 연결되는 이미지 센싱 장치.
  10. 각각이 제1 구간에서 생성된 광전하를 이동시키는 제1 전송 게이트와 제2 구간에서 생성된 광전하를 이동시키는 제2 전송 게이트를 포함하는 복수의 픽셀들을 포함하는 픽셀 어레이; 및
    상기 제1 전송 게이트로 입력되는 제1 전송 신호와 상기 제2 전송 게이트로 입력되는 제2 전송 신호를 공급하는 전송 드라이버를 포함하며,
    상기 픽셀 어레이는 상기 전송 드라이버와의 거리가 순차적으로 증가하는 제1 내지 제3 픽셀을 포함하고,
    상기 제1 픽셀의 상기 제1 전송 게이트와 상기 제2 픽셀의 상기 제1 전송 게이트는 서로 다른 구조를 갖고,
    상기 서로 다른 구조는 상기 제1 전송 게이트의 깊이, 상기 제1 전송 게이트에 포함된 게이트 전극의 물질, 상기 제1 전송 게이트에 포함된 게이트 절연막의 두께, 상기 게이트 절연막의 물질 중 적어도 하나를 포함하는 이미지 센싱 장치.
  11. 제10항에 있어서,
    상기 제1 픽셀의 상기 제1 전송 게이트의 깊이는 상기 제2 픽셀의 상기 제1 전송 게이트의 깊이보다 작고,
    상기 제2 픽셀의 상기 제1 전송 게이트의 깊이는 상기 제3 픽셀의 상기 제1 전송 게이트의 깊이보다 작고,
    상기 제1 픽셀의 상기 제2 전송 게이트의 깊이는 상기 제2 픽셀의 상기 제2 전송 게이트의 깊이보다 작고,
    상기 제2 픽셀의 상기 제2 전송 게이트의 깊이는 상기 제3 픽셀의 상기 제2 전송 게이트의 깊이보다 작은 이미지 센싱 장치.
  12. 제10항에 있어서,
    상기 제1 전송 게이트는 상기 제1 전송 신호를 수신하는 제1 게이트 전극과, 상기 제1 게이트 전극의 아래에 배치되는 제1 게이트 절연막을 포함하고,
    상기 제2 전송 게이트는 상기 제2 전송 신호를 수신하는 제2 게이트 전극과, 상기 제2 게이트 전극의 아래에 배치되는 제2 게이트 절연막을 포함하는 이미지 센싱 장치.
  13. 제12항에 있어서,
    상기 제1 픽셀의 상기 제1 게이트 절연막의 두께는 상기 제2 픽셀의 상기 제1 게이트 절연막의 두께보다 크고,
    상기 제2 픽셀의 상기 제1 게이트 절연막의 두께는 상기 제3 픽셀의 상기 제1 게이트 절연막의 두께보다 크고,
    상기 제1 픽셀의 상기 제2 게이트 절연막의 두께는 상기 제2 픽셀의 상기 제2 게이트 절연막의 두께보다 크고,
    상기 제2 픽셀의 상기 제2 게이트 절연막의 두께는 상기 제3 픽셀의 상기 제2 게이트 절연막의 두께보다 큰 이미지 센싱 장치.
  14. 제12항에 있어서,
    상기 제1 픽셀의 상기 제1 게이트 절연막의 유전 상수는 상기 제2 픽셀의 상기 제1 게이트 절연막의 유전 상수보다 크고,
    상기 제2 픽셀의 상기 제1 게이트 절연막의 유전 상수는 상기 제3 픽셀의 상기 제1 게이트 절연막의 유전 상수보다 크고,
    상기 제1 픽셀의 상기 제2 게이트 절연막의 유전 상수는 상기 제2 픽셀의 상기 제2 게이트 절연막의 유전 상수보다 크고,
    상기 제2 픽셀의 상기 제2 게이트 절연막의 유전 상수는 상기 제3 픽셀의 상기 제2 게이트 절연막의 유전 상수보다 큰 이미지 센싱 장치.
  15. 제12항에 있어서,
    상기 제1 픽셀의 상기 제1 게이트 전극의 일함수는 상기 제2 픽셀의 상기 제1 게이트 전극의 일함수보다 작고,
    상기 제2 픽셀의 상기 제1 게이트 전극의 일함수는 상기 제3 픽셀의 상기 제1 게이트 전극의 일함수보다 작고,
    상기 제1 픽셀의 상기 제2 게이트 전극의 일함수는 상기 제2 픽셀의 상기 제2 게이트 전극의 일함수보다 작고,
    상기 제2 픽셀의 상기 제2 게이트 전극의 일함수는 상기 제3 픽셀의 상기 제2 게이트 전극의 일함수보다 작은 이미지 센싱 장치.
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