KR102560758B1 - 이미지 센서 - Google Patents

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Abstract

서로 대향되는 제 1 면과 제 2 면, 및 복수의 단위 화소 영역들을 포함하는 기판; 상기 단위 화소 영역들의 각각에서 상기 기판 내에서 일렬로 늘어서며 서로 이격된 복수개의 부유 확산부들; 상기 기판 내에서 상기 부유 확산부들과 이격되며 상기 부유 확산부들에 각각 대응되는 스토리지 노드들; 상기 부유 확산부들과 상기 스토리지 노드들 사이의 공간들 근처를 지나는 하나의 전송 게이트; 및 상기 제 1 면과 상기 제 2 면 중 하나 위에 순차적으로 적층되는 광전 변환부들을 포함하되, 상기 광전 변환부들은 상기 광전변환부들 각각의 상부면과 하부면에 각각 배치되는 공통 전극과 화소 전극을 포함하며, 상기 광전 변환부들 각각의 상기 화소 전극은 각각의 상기 스토리지 노드들과 전기적으로 연결되는 이미지 센서를 제공한다. 이 센서에서는 하나의 단위 화소 영역에서 여러 파장들의 빛들을 동시에 감지할 수 있다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로 더욱 상세하게는 복층 구조의 광전 변환부를 포함하는 이미지 센서에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 한 화소에서 여러 파장들의 빛들을 동시에 감지할 수 있는 이미지 센서를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 이미지 센서는, 서로 대향되는 제 1 면과 제 2 면, 및 복수의 단위 화소 영역들을 포함하는 기판; 상기 단위 화소 영역들의 각각에서 상기 기판 내에서 일렬로 늘어서며 서로 이격된 복수개의 부유 확산부들; 상기 기판 내에서 상기 부유 확산부들과 이격되며 상기 부유 확산부들에 각각 대응되는 스토리지 노드들; 상기 부유 확산부들과 상기 스토리지 노드들 사이의 공간들 근처를 지나는 하나의 전송 게이트; 및 상기 제 1 면과 상기 제 2 면 중 하나 위에 순차적으로 적층되는 광전 변환부들을 포함하되, 상기 광전 변환부들은 상기 광전변환부들 각각의 상부면과 하부면에 각각 배치되는 공통 전극과 화소 전극을 포함하며, 상기 광전 변환부들 각각의 상기 화소 전극은 각각의 상기 스토리지 노드들과 전기적으로 연결된다.
본 발명의 실시예들에 따른 이미지 센서에서는 하나의 단위 화소 영역에서 여러 파장들의 빛들을 동시에 감지할 수 있다. 하나의 전송 게이트를 이용하여 여러 파장들의 빛들의 신호들을 동시에 전송할 수 있어 동작 속도를 향상시키고 고집적화가 가능하다. 광전변환부들이 기판의 외부에 배치되며 서로 절연되므로 이웃 화소들 간의 크로스 토크를 방지할 수 있다. 또한 본 발명의 실시예들에 따른 이미지 센서는 칼라필터나 마이크로 렌즈를 필요로 하지 않아 공정을 단순화하고 공정 비용을 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 2는 본 발명의 실시예들에 따라 도 1을 A-A' 선으로 자른 단면도이다.
도 3은 본 발명의 실시예들에 따라 도 1을 B-B' 선으로 자른 단면도이다.
도 4는 본 발명의 실시예들에 따른 이미지 센서의 일부 사시도이다.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 6 내지 도 12는 도 2의 단면을 가지는 이미지 센서를 제조하는 과정을 나타내는 단면도들이다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 14는 도 13을 A-A'선으로 자른 단면도이다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 16은 도 15를 A-A'선으로 자른 단면도이다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 18은 도 17를 A-A'선으로 자른 단면도이다.
도 19는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 20은 도 19의 이미지 센서의 부분 사시도이다.
도 21은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 22는 도 21의 이미지 센서의 부분 사시도이다.
도 23은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 24는 도 23의 이미지 센서의 부분 사시도이다.
도 25는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 26은 도 25를 A-A'선으로 자른 단면도이다.
도 27은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 28은 도 27을 A-A'선으로 자른 단면도이다.
도 29는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 30은 도 29를 A-A' 선으로 자른 단면도이다.
도 31은 도 29를 B-B' 선으로 자른 단면도이다.
도 32은 도 29를 C-C' 선으로 자른 단면도이다.
도 33은 본 발명의 실시예들에 따라 도 29를 C-C' 선으로 자른 단면도이다.
도 34는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다.
도 35는 도 34를 A-A' 선으로 자른 단면도이다.
도 36은 도 34를 B-B' 선으로 자른 단면도이다.
도 37은 도 34를 D-D' 선으로 자른 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 2는 본 발명의 실시예들에 따라 도 1을 A-A' 선으로 자른 단면도이다. 도 3은 본 발명의 실시예들에 따라 도 1을 B-B' 선으로 자른 단면도이다. 도 4는 본 발명의 실시예들에 따른 이미지 센서의 일부 사시도이다.
도 1 내지 도 4를 참조하면, 본 이미지 센서(200)에서는 반도체 기판(1)은 복수개의 단위 화소 영역들(UP)을 포함한다. 상기 반도체 기판(1)은 예를 들면 실리콘 단결정 기판일 수 있다. 상기 반도체 기판(1)에는 제 1 도전형의 불순물로 도핑된 웰 영역(5)이 배치될 수 있다. 상기 반도체 기판(1)은 서로 대향되는 제 1 면(1a)과 제 2 면(1b)을 포함한다. 상기 반도체 기판(1)에 소자분리막(3)이 배치되어 단위 화소 영역들(UP)을 분리시킬 수 있다. 상기 소자분리막(3)은 STI 또는 DTI일 수 있다. 즉 상기 소자분리막(3)은 상기 제 1 면(1a)으로부터 상기 제 2 면(1b)으로 연장될 수 있다. 도면들에서 상기 소자분리막(3)은 상기 제 2 면(1b)과 이격되도록 그려졌으나, 상기 소자분리막(3)은 연장되어 상기 제 2 면(1b)에 이를 수 있다.
각각의 단위 화소 영역(UP)에서 상기 제 1 면(1a)에 인접하는 상기 기판(1) 내에 부유 확산부들(FD1, FD2, FD3)이 배치된다. 상기 부유 확산부들(Floating diffusion part, FD1, FD2, FD3)은 일렬로 늘어서며 서로 이격된다. 각각의 단위 화소 영역(UP)에서 상기 제 2 면(1b)에 인접하는 상기 기판(1) 내에 스토리지 노드들(storage node, SN1, SN2, SN3)이 배치된다. 상기 스토리지 노드들(SN1, SN2, SN3)은 일렬로 늘어서며 서로 이격된다. 상기 스토리지 노드들(SN1, SN2, SN3)은 각각 상기 부유 확산부들(FD1, FD2, FD3)과 수직적으로 중첩되는 위치에 배치된다. 상기 스토리지 노드들(SN1, SN2, SN3)은 각각 상기 부유 확산부들(FD1, FD2, FD3)과 이격된다. 상기 스토리지 노드들(SN1, SN2, SN3)과 상기 부유 확산부들(FD1, FD2, FD3)은 상기 기판(1) 내에 상기 제 1 도전형과 반대되는 제 2 도전형의 불순물로 도핑되는 불순물 주입 영역일 수 있다.
상기 스토리지 노드들(SN1, SN2, SN3)과 상기 부유 확산부들(FD1, FD2, FD3) 사이의 공간들 근처에는 전송 게이트(TG)가 배치된다. 상기 전송 게이트(TG)는 상기 제 1 면(1a) 상에 배치되는 게이트 돌출부(43)와 상기 게이트 돌출부(43)로부터 상기 반도체 기판(1) 내부로 연장되는 게이트 매립부(41)를 포함한다. 상기 전송 게이트(TG)는 평면적으로 C 형태를 가질 수 있다. 이로써 상기 전송 게이트(TG)가 후속 전압 인가시 형성되는 채널 영역들(CH1~CH3)의 양측에 배치되므로 상기 채널 영역들(CH1~CH3)의 형성을 용이하게 하여 전하 전송 효율 및 속도를 향상시킬 수 있다. 상기 전송 게이트(TG)와 상기 반도체 기판(1) 사이에는 게이트 절연막(13)이 개재된다. 상기 게이트 매립부(41)는 상기 반도체 기판(1)의 리세스된 영역(14) 안에 배치된다.
상기 게이트 돌출부(43)의 상면과 측면은 각각 캐핑 패턴(15)과 스페이서(17)로 덮인다. 상기 제 1 면(1a)은 제 1 층간절연막(19)으로 덮일 수 있다. 게이트 콘택플러그(21)는 상기 제 1 층간절연막(19)과 상기 캐핑 패턴(15)을 관통하여 상기 전송 게이트(TG)와 전기적으로 연결된다. FD 콘택플러그들(23)은 각각 상기 제 1 층간절연막(19)을 관통하여 상기 제 1 내지 제 3 부유 확산 영역들(FD1~FD3)과 전기적으로 연결될 수 있다. 상기 게이트 콘택플러그(21)와 상기 FD 콘택플러그들(23)은 불순물이 도핑된 폴리실리콘 패턴, 티타늄막, 티타늄질화막, 탄탈륨막, 탄탈륨질화막, 텅스텐 중 적어도 하나를 포함할 수 있다.
상기 제 1 층간절연막(19) 상에는 상기 게이트 콘택플러그(21)과 전기적으로 연결되는 전송 게이트 배선(25)과, 상기 FD 콘택 플러그들(23)과 각각 전기적으로 연결되는 FD 배선들(27)이 배치된다. 그리고 상기 제 1 층간절연막(19) 상에는 제 2 층간절연막(29)과 패시베이션막(31)이 차례로 적층될 수 있다. 상기 제 1 및 제 2 층간절연막들(19, 29)은 실리콘 산화막 계열의 물질로 형성될 수 있다. 상기 패시베이션막(31)은 실리콘 질화막이나 폴리이미드로 형성될 수 있다.
상기 제 2 면(1b) 상에는 광전변환부들(PD1, PD2, PD3)이 차례로 적층된다. 상기 광전변환부들(PD1, PD2, PD3)은 차례로 적층된 제 1 광전변환부(PD1), 제 2 광전변환부(PD2) 및 제 3 광전변환부(PD3)을 포함한다. 상기 제 1 광전변환부(PD1)은 제 1 화소 전극(59), 제 1 광전변환막(61) 및 제 1 공통전극(63)을 포함한다. 하나의 층에서 상기 제 1 화소 전극들(59)은 복수개 존재하며, 이들 사이에 개재되는 제 1 절연 패턴(57)에 의해 각각의 단위 화소 영역들(UP) 별로 분리된다. 상기 제 1 절연 패턴(57)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 같은 절연물질로 형성될 수 있다. 상기 제 1 광전변환막(61)과 상기 제 1 공통 전극(63)은 상기 제 2 면(1b)의 전면을 덮는다. 상기 제 1 광전변환부(PD1)와 상기 제 2 면(1b) 사이에는 제 3 층간절연막(51)이 개재된다. 제 1 SN 콘택 플러그(55)는 상기 제 3 층간절연막(51)을 관통하여 상기 제 1 화소 전극(59)과 상기 제 1 스토리지 노드(SN1)을 전기적으로 연결시킨다. 상기 제 1 SN 콘택 플러그(55)의 측면은 제 1 절연막(53)으로 둘러싸일 수 있다.
상기 제 1 광전변환부(PD1)와 상기 제 2 광전변환부(PD2) 사이에는 제 4 층간절연막(65)이 개재된다. 상기 제 2 광전변환부(PD2)는 제 2 화소 전극(73), 제 2 광전변환막(75) 및 제 2 공통전극(77)을 포함한다. 하나의 층에서 상기 제 2 화소 전극(73)은 복수개 존재하며, 이들 사이에 개재되는 제 2 절연 패턴(71)에 의해 각각의 단위 화소 영역들(UP) 별로 분리된다. 상기 제 2 절연 패턴(71)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 같은 절연물질로 형성될 수 있다. 상기 제 2 광전변환막(75)과 상기 제 2 공통전극(77)은 상기 제 2 면(1b)의 전면을 덮는다. 제 2 SN 콘택 플러그(69)는 상기 제 4 층간절연막(65), 상기 제 1 광전변환부(PD1) 및 상기 제 3 층간절연막(51)을 관통하여 상기 제 2 화소 전극(73)과 상기 제 2 스토리지 노드(SN2)을 전기적으로 연결시킨다. 상기 제 2 SN 콘택 플러그(69)의 측면은 제 2 절연막(67)으로 둘러싸여, 상기 제 2 SN 콘택 플러그(69)는 상기 제 1 광전변환부(PD1)로부터 절연된다.
상기 제 2 광전변환부(PD2)와 상기 제 3 광전변환부(PD3) 사이에는 제 5 층간절연막(79)이 개재된다. 상기 제 3 광전변환부(PD3)는 제 3 화소 전극(87), 제 3 광전변환막(89) 및 제 3 공통전극(91)을 포함한다. 하나의 층에서 상기 제 3화소 전극(87)은 복수개 존재하며, 이들 사이에 개재되는 제 3 절연 패턴(85)에 의해 각각의 단위 화소 영역들(UP) 별로 분리된다. 상기 제 3 절연 패턴(85)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 같은 절연물질로 형성될 수 있다. 상기 제 3 광전변환막(89)과 상기 제 3 공통전극(91)은 상기 제 2 면(1b)의 전면을 덮는다. 제 3 SN 콘택 플러그(83)는 상기 제 5 층간절연막(79), 상기 제 2 광전변환부(PD2), 상기 제 4 층간절연막(65), 상기 제 1 광전변환부(PD1) 및 상기 제 3 층간절연막(51)을 관통하여 상기 제 3 화소 전극(87)과 상기 제 3 스토리지 노드(SN3)을 전기적으로 연결시킨다. 상기 제 3 SN 콘택 플러그(83)의 측면은 제 3 절연막(81)으로 둘러싸여, 상기 제 3 SN 콘택 플러그(83)는 상기 제 2 광전변환부(PD2)와 상기 제 1 광전변환부(PD1)로부터 절연된다. 상기 제 3 광전변환부(PD3) 상에는 보호막(93)이 배치될 수 있다. 상기 제 1 내지 제 5 층간절연막들(19, 29, 51, 65, 79, 93)과 제 1 내지 제 3 절연 패턴들(57, 71, 85)은 예를 들면 실리콘 산화막 같은 절연물질로 형성될 수 있다. 상기 제 1 내지 제 3 절연막들(53, 67, 81)은 예를 들면 실리콘산화막, 실리콘 질화막 및 실리콘산화질화막 중 적어도 하나로 형성될 수 있다. 상기 보호막(93)은 예를 들면 실리콘 질화막이나 폴리이미드막으로 형성될 수 있다.
상기 보호막(94), 상기 제 4 및 제 5 층간절연막들(65, 79) 및 상기 제 1 내지 제 3 절연 패턴들(57, 71, 85)은 투명한 절연물질로 형성될 수 있다. 상기 제 1 내지 제 3 공통 전극들(63, 77, 91)은 투명한 도전성 물질로 형성될 수 있다. 예를 들면, 상기 제 1 내지 제 3 공통 전극들(63, 77, 91)은 산화 주석(SnO2), 산화티탄(TiO2), 산화인듐(InO2), 산화인듐-주석(ITO), 산화인듐-아연(IZO) 또는 InGaO3(Zn0)5(IGZO)을 형성될 수 있다.
상기 제 1 내지 제 3 SN 콘택 플러그들(53, 69, 83)의 광투과율은 상기 FD 콘택 플러그들(23)의 광투과율과 다를 수 있다. 상기 제 1 내지 제 3 SN 콘택 플러그들(53, 69, 83)의 광투과율은 상기 FD 콘택 플러그들(23)의 광투과율 보다 클 수 있다. 즉, 상기 제 1 내지 제 3 SN 콘택 플러그들(53, 69, 83)은 상기 FD 콘택 플러그들(23) 보다 투명할 수 있다. 상기 FD 콘택 플러그들(23)은 빛이 입사되는 위치에 있지 않기에 광투과성이 중요하기 보다는 전하의 전송 속도가 중요하다. 따라서 상기 FD 콘택 플러그들(23)은 예를 들면 텅스텐과 같은 불투명 도전물질로 형성될 수 있다. 반면에 상기 제 1 내지 제 3 SN 콘택 플러그들(53, 69, 83)은 빛이 입사되는 위치에 배치되기에, 불투명한 재질로 형성될 경우 주변 영역으로의 빛의 입사를 방해할 수 있다. 이를 방지하기 위하여 상기 제 1 내지 제 3 SN 콘택 플러그들(53, 69, 83)도 바람직하게는 투명한 도전성 물질로 형성될 수 있다. 상기 제 1 내지 제 3 SN 콘택 플러그들(53, 69, 83)은 예를 들면, 산화 주석(SnO2), 산화티탄(TiO2), 산화인듐(InO2), 산화인듐-주석(ITO), 산화인듐-아연(IZO) 또는 InGaO3(Zn0)5(IGZO)을 형성될 수 있다.
상기 제 1 내지 제 3 광전변환막들(61, 75, 89)은 각각 서로 다른 파장의 빛들을 흡수하여 전하를 생성한다. 예를 들면 상기 제 1 내지 제 3 광전변환막들(61, 75, 89) 중 어느 하나는 약 620-700nm 파장을 가지는 적색 빛을 흡수하여 전하를 생성할 수 있다. 상기 제 1 내지 제 3 광전변환막들(61, 75, 89) 중 다른 하나는 약 520-580nm 파장을 가지는 녹색 빛을 흡수하여 전하를 생성할 수 있다. 상기 제 1 내지 제 3 광전변환막들(61, 75, 89) 중 나머지 하나는 약 420-480nm 파장을 가지는 청색 빛을 흡수하여 전하를 생성할 수 있다.
상기 제 1 내지 제 3 광전변환막들(61, 75, 89)은 서로 다른 광학 밴드 갭(Optical band gap)을 가지는 유기물질을 포함할 수 있다. 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)은 1 종 이상의 폴리머, 올리고머 및 복합 폴리머를 단독으로 또는 혼합된 상태로 포함할 수 있다. 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)은 유사하거나 상이한 전자 친화력 및 상이한 전자 에너지 갭을 가지는 2 종 이상의 유기분자 또는 복합 폴리머의 혼합물을 포함할 수 있다. 예를 들면, 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)은 폴리아세틸렌(PA), 폴리이소티아나펜, 폴리티오펜(PT), 폴리피롤(PPr), 폴리(2,5-티에닐렌 비닐렌)(PTV), 폴리(p-페닐렌)(PPP), 폴리플루오렌(PF), 폴리(페닐렌 비닐렌)(PPV), 폴리카르바졸, 폴리(1,6-헵타디인), 폴리이소티아나펜, 폴리퀴놀렌 및 반도전성 폴리아닐린 중 선택되는 적어도 하나 또는 이의 유도체를 포함할 수 있다. 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)이 서로 다른 광학 밴드 갭(Optical band gap)을 가지도록 하기 위해, 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)에 각각 포함된 폴리머 또는 올리고머의 반복 단위의 분자 구조를 서로 다르게 하거나 이의 측쇄에 상이한 분자 기를 부착시킬 수 있다.
또는 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)은 도너/억셉터 고분자 배합물(또는 N형 유기반도체/P형 유기반도체)을 포함할 수도 있다. 상기 도너/억셉터 고분자 배합물 중 도너 고분자로는 예를 들면, PPV, PT, PTV, 및 폴리(페닐렌) 및 이의 가용성 유도체일 수 있다. 상기 도너/억셉터 고분자 배합물 중 억셉터로는 예를 들면, 폴리(시아나오페닐렌비닐렌)(CN-PPV) 및 풀러렌 및 이들의 유도체일 수 있다.
또는 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)은 서로 다른 광학 밴드 갭(Optical band gap)을 가지는 양자 도트(Quantum dot, 또는 초미립자)를 포함할 수 있다. 예를 들면 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)은 황화아연(ZnS)으로 코팅된 카드뮴셀레나이드(CdSe) 양자 도트를 포함할 수 있다. 이때 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)이 서로 다른 광학 밴드 갭(Optical band gap)을 가지도록 하기 위해, 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)에 각각 포함되는 양자 도트의 직경은 서로 다를 수 있다. 예를 들면, 흡수하고자 하는 빛의 파장이 길수록 상기 양자 도트의 직경은 커질 수 있다.
본 실시예들에 따른 이미지 센서에서는 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)이 각각 특정 영역대의 파장의 빛을 흡수하므로 빛의 파장들을 걸러주기 위한 별도의 컬러필터를 필요로 하지 않는다. 또한 상기 제 1 내지 제 3 광전변환막들(61, 75, 89)이 상기 기판(1) 밖에 위치하여, 빛이 잘 입사될 수 있어 별도의 마이크로 렌즈를 필요로 하지 않는다.
도 5는 본 발명의 실시예들에 따른 이미지 센서의 회로도이다.
도 5를 참조하여, 본 실시예들에 따른 이미지 센서에서는 하나의 단위 화소 영역(UP)에 하나의 전송 게이트(TG)를 포함하는 전송 트랜지스터의 일측에 복수개의 광전변환부들(PD1, PD2, PD3)이 연결된다. 상기 광전변환부들(PD1, PD2, PD3)과 상기 전송 트랜지스터의 일측 사이에는 각각 스토리지 노드들(SN1, SN2, SN3)이 개재된다. 상기 전송 트랜지스터의 타측에 복수개의 부유 확산 영역들(FD1, FD2, FD3)이 연결된다. 각각의 부유 확산 영역(FD1, FD2, FD3)은 대응되는 리셋 게이트(RG1, RG2, RG3)를 포함하는 리셋 트랜지스터의 소오스(source) 영역일 수 있다. 또한 각각의 부유 확산 영역(FD1, FD2, FD3)은 대응되는 소스 팔로워 게이트(SF1, SF2, SF3)에 연결될 수 있다. 상기 소스 팔로워 게이트들(SF1, SF2, SF3)을 포함하는 소스 팔로워 트랜지스터들은 각각 선택 게이트(SEL1, SEL2, SEL3)를 포함하는 선택 트랜지스터에 연결된다.
도 1내지 도 4를 참조하여, 먼저, 빛이 차단된 상태에서 상기 리셋 게이트들(RG1, RG2, RG3)에 전압을 인가하여 리셋 트랜지스터들을 턴온하여 상기 부유 확산 영역들(FD1, FD2, FD3)에 잔류하는 전하들을 방출시킨다. 그리고 상기 리셋 트랜지스터들을 턴오프 시키고, 외부로부터 각 파장의 빛들이 상기 광전 변환부들(PD1~PD3)의 상기 광전변환막들(61, 75, 89)에 입사되면, 상기 광전변환막들(61, 75, 89)에는 각각 수광된 빛의 양(에너지)에 따라 전자-정공 쌍들이 생성된다. 상기 화소 전극들(59, 73, 87)과 상기 공통 전극들(63, 77, 91)에 전압을 인가하면, 전자들과 정공들 중 선택된 전하들은 상기 광전 변환부들(PD1~PD3)의 화소 전극들(59, 73, 87)로 이동하여 각각 상기 SN 콘택 플러그들(55, 69, 83)을 통해 스토리지 노드들(SN1, SN2, SN3)에 축적된다. 하나의 상기 전송 게이트(TG)에 전압을 인가하여 전송 트랜지스터를 턴온(turn on)시키면 상기 게이트 매립부(41) 주변으로 채널 영역들(CH1~CH3)이 형성된다. 상기 채널 영역들(CH1~CH3)은 상기 게이트 매립부들(41) 사이에 형성될 수 있다. 상기 채널 영역들(CH1~CH3)은 서로 간격을 두고 일열로 배치될 수 있다. 즉, 제 1 채널 영역(CH1)은 상기 제 1 스토리지 노드(SN1)과 상기 제 1 부유 확산부(FD1) 사이에 형성될 수 있다. 제 2 채널 영역(CH2)은 상기 제 2 스토리지 노드(SN2)과 상기 제 2 부유 확산부(FD2) 사이에 형성될 수 있다. 제 3 채널 영역(CH3)은 상기 제 3 스토리지 노드(SN3)과 상기 제 3 부유 확산부(FD3) 사이에 형성될 수 있다. 이로써 상기 스토리지 노드들(SN1, SN2, SN3)에 축적된 전하들은 수직방향으로 아래에서 위로 화살표를 따라 각각 상기 부유 확산부들(FD1, FD2, FD3)로 이동할 수 있다. 이로 인해 각각의 소스 팔로워 게이트들(SF1, SF2, SF3)의 바이어스가 변하여 상기 소스 팔로워 게이트들(SF1, SF2, SF3)을 포함하는 트랜지스터들의 소오스 전위들이 변하게 된다. 이때 선택 트랜지스터들(SEL1, SEL2, SEL3)을 턴온시키면, 칼럼 라인으로 전자에 의한 신호가 읽히게 된다.
이와 같이 하나의 단위화소 영역(UP) 안에서 여러 파장들의 빛들을 동시에 감지할 수 있다. 또한 기판 내부로 돌출된 하나의 전송 게이트(TG)를 이용하여 여러 파장들의 빛들의 신호들을 동시에 전송할 수 있어 동작 속도를 향상시킬 수 있으며, 여러 개의 전송 게이트를 필요로 하지 않아 고집적화가 가능하다.
도 6 내지 도 12는 도 2의 단면을 가지는 이미지 센서를 제조하는 과정을 나타내는 단면도들이다.
도 1 및 도 6을 참조하면, 서로 대향되는 제 1 면(1a)과 제 2 면(1b), 및 복수개의 단위 화소 영역들(UP)을 포함하는 기판(1)을 준비한다. 상기 기판(1)은 예를 들면 실리콘 단결정 기판일 수 있다. 이온 주입 공정을 진행하여 반도체 기판(1)에 제 1 도전형의 불순물을 주입하여 웰 영역(5)을 형성한다. 상기 반도체 기판(1)에 소자분리막(3)을 형성하여 단위 화소 영역들(UP)과 활성 영역을 한정한다. 상기 소자분리막(3)은 예를 들면 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중 적어도 하나의 막으로 형성될 수 있다. 이온주입 공정을 진행하여 상기 반도체 기판(1) 내에 상기 제 1 면(1a)에 인접하도록 부유 확산부들(FD1, FD2, FD3)을 형성한다. 상기 부유 확산부들(FD1, FD2, FD3)은 일 열을 따라 서로 이격되도록 배치될 수 있다. 상기 부유 확산부들(FD1, FD2, FD3)에 인접한 상기 반도체 기판(1)을 식각하여 리세스된 영역들(14)을 형성한다. 열산화 공정을 진행하여 상기 리세스된 영역(14)의 표면과 상기 반도체 기판(1)의 표면에 게이트 절연막(13)을 형성한다. 도전막을 적층하여 상기 리세스된 영역들(14)을 채운다. 상기 도전막 상에 캐핑 패턴(15)을 형성하고 이를 식각 마스크로 이용하여 상기 도전막을 식각하여 전송 게이트(TG)를 형성한다. 그리고 상기 전송 게이트(TG)의 측벽을 덮는 스페이서(17)를 형성한다. 상기 전송 게이트(TG)와 상기 부유 확산부들(FD1, FD2, FD3)의 형성 순서는 서로 바뀔 수 있다.
도 1 및 도 7을 참조하면, 상기 반도체 기판(1)의 전면 상에 제 1 층간절연막(19)을 형성한다. 상기 제 1 층간절연막(19)을 패터닝하여 콘택홀들을 형성하고 도전물질로 채워 게이트 콘택 플러그(21)와 FD 콘택플러그들(23)을 형성한다. 상기 제 1 층간절연막(19) 상에 상기 게이트 콘택 플러그(21) 및 상기 FD 콘택플러그들(23)와 각각 접하는 전송 게이트 배선(25)과 FD 배선들(27)을 형성한다. 상기 제 1 층간절연막(19) 상에 제 2 층간절연막(29)과 패시베이션막(31)을 차례로 형성한다.
도 1 및 도 8을 참조하면, 상기 반도체 기판(1)을 뒤집어 상기 제 2 면(1b)이 위로 향하도록 한다. 상기 제 2 면(1b) 상에 스토리지 노드들(SN1, SN2, SN3)의 위치를 한정하는 마스크 패턴(6)을 형성한다. 상기 마스크 패턴(6)을 이온주입 마스크로 이용하여 이온주입 공정을 진행하여 상기 반도체 기판(1) 내에 상기 제 2 면(1b)에 인접하도록 스토리지 노드들(SN1, SN2, SN3)을 형성한다.
도 9를 참조하면, 상기 마스크 패턴(6)을 제거하고 상기 제 2 면(1b)을 노출시킨다. 상기 제 2 면(1b) 상에 제 3 층간절연막(51)을 형성한다. 상기 제 3 층간절연막(51)을 패터닝하여 상기 제 1 스토리지 노드(SN1)를 노출시키는 콘택홀을 형성한다. 상기 콘택홀의 내측벽을 덮는 제 1 절연막(53)을 형성하고 상기 콘택홀을 도전물질로 채워 제 1 SN 콘택 플러그(55)를 형성한다. 상기 제 3 층간절연막(51) 상에 투명한 도전막을 형성하고 패터닝하여 상기 제 1 SN 콘택 플러그(55)와 접하는 제 1 화소 전극(59)을 형성한다. 상기 제 1 화소 전극(59)은 예를 들면, 스퍼터링이나 CVD 같은 증착 공정을 이용하여 산화 주석(SnO2), 산화티탄(TiO2), 산화인듐(InO2), 산화인듐-주석(ITO), 산화인듐-아연(IZO) 또는 InGaO3(Zn0)5(IGZO)으로 형성될 수 있다. 상기 제 3 층간절연막(51) 상에 상기 제 1 화소 전극(59)의 측면과 접하는 제 1 절연 패턴(57)을 형성한다.
도 10을 참조하면, 상기 제 1 화소 전극(59)와 상기 제 1 절연 패턴(57) 상에 제 1 광전변환막(61)을 형성한다. 상기 제 1 광전변환막(61)이 유기물질을 포함할 경우, 유기물질을 포함하는 용액을 스핀 코팅 등의 방법으로 상기 제 1 화소 전극(59)와 상기 제 1 절연 패턴(57) 상에 도포한 후 열적으로 건조하여 형성하거나 상기 유기물질을 CVD 방법으로 직접 증착하여 형성할 수 있다. 상기 제 1 광전변환막(61)이 양자도트를 포함할 경우, 양자도트들을 유기용제에 분산시키고 스핀 코팅 등의 방법으로 상기 제 1 화소 전극(59)와 상기 제 1 절연 패턴(57) 상에 도포한 후 건조하여 형성할 수 있다. 상기 제 1 광전변환막(61)의 전면 상에 제 1 공통전극(63)과 제 4 층간절연막(65)을 순차적으로 형성한다. 상기 제 1 공통 전극(63) 역시 투명한 도전성 물질로 스퍼터링이나 CVD 방법으로 형성될 수 있다.
도 11을 참조하면, 상기 제 4 층간절연막(65), 상기 제 1 공통 전극(63), 상기 제 1 광전변환막(61), 상기 제 1 화소 전극(59) 및 상기 제 3 층간절연막(51)을 순차적으로 패터닝하여 상기 제 2 스토리지 노드(SN2)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀의 내벽을 덮는 제 2 절연막(67)을 형성하고 상기 콘택홀을 도전물질로 채워 제 2 SN 콘택 플러그(69)를 형성한다. 상기 제 4 층간절연막(65) 상에 투명한 도전막을 형성하고 패터닝하여 상기 제 2 SN 콘택 플러그(69)와 접하는 제 2 화소 전극(73)을 형성한다. 상기 제 4 층간절연막(65) 상에 상기 제 2 화소 전극(73)의 측면과 접하는 제 2 절연 패턴(71)을 형성한다.
도 12를 참조하면, 상기 제 2 화소 전극(73)과 상기 제 2 절연 패턴(71) 상에 제 2 광전변환막(75), 제 2 공통 전극(77) 및 제 5 층간절연막(79)을 순차적으로 형성한다. 상기 제 2 광전변환막(75)과 상기 제 2 공통 전극(77)의 형성 방법들은 각각 상기 제 1 광전변환막(61)과 상기 제 1 공통 전극(63)의 형성방법들과 동일/유사할 수 있다. 상기 제 5 층간절연막(79), 상기 제 2 공통 전극(77), 상기 제 2 광전변환막(75), 상기 제 2 화소 전극(73), 상기 제 4 층간절연막(65), 상기 제 1 공통 전극(63), 상기 제 1 광전변환막(61), 상기 제 1 화소 전극(59) 및 상기 제 3 층간절연막(51)을 순차적으로 패터닝하여 상기 제 3 스토리지 노드(SN3)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀의 내벽을 덮는 제 3 절연막(81)을 형성하고 상기 콘택홀을 도전물질로 채워 제 3 SN 콘택 플러그(83)를 형성한다. 상기 제 5 층간절연막(79) 상에 투명한 도전막을 형성하고 패터닝하여 상기 제 3 SN 콘택 플러그(83)와 접하는 제 3 화소 전극(87)을 형성한다. 상기 제 5 층간절연막(79) 상에 상기 제 3 화소 전극(87)의 측면과 접하는 제 3 절연 패턴(85)을 형성한다.
후속으로 도 2를 참조하여, 상기 제 3 화소 전극(87)과 상기 제 3 절연 패턴(85) 상에 제 3 광전변환막(89), 제 3 공통 전극(91) 및 보호막(93)을 순차적으로 형성한다.
도 13은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 14는 도 13을 A-A'선으로 자른 단면도이다.
도 13 및 도 14를 참조하면, 본 이미지 센서(201)는 채널 영역들(CH1, CH2, CH3) 사이에 개재되는 분리영역들(95)을 더 포함할 수 있다. 상기 분리 영역들(95)은 상기 반도체 기판(1) 내에 상기 웰 영역(5)과 동일한 제 1 도전형의 불순물이 도핑된 불순물 주입 영역일 수 있다. 상기 분리 영역들(95)은 이온주입 공정으로 형성될 수 있다. 상기 분리 영역들(95)에 주입된 불순물의 농도는 상기 웰 영역(5)보다 높을 수 있다. 그 외의 구성은 도 1 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다. 상기 분리 영역들(95)은 상기 채널 영역들(CH1, CH2, CH3)을 서로 분리하여 서로 다른 파장을 가지는 빛들의 정보들 간에 크로스토크를 방지할 수 있다.
도 15는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 16은 도 15를 A-A'선으로 자른 단면도이다.
도 15 및 도 16를 참조하면, 본 이미지 센서(202)는 채널 영역들(CH1, CH2, CH3) 사이에 개재되는 분리부들(96)을 더 포함할 수 있다. 상기 분리부들(96)은 실리콘 산화막과 같은 절연 물질로 형성될 수 있다. 또는 상기 분리부들(96)은 상기 웰 영역(5)과 같은 도전형의 불순물이 도핑되되 상기 웰 영역(5)보다 높은 농도로 불순물이 도핑된 반도체 패턴일 수 있다. 상기 반도체 패턴은 예를 들면 폴리실리콘 패턴일 수 있다. 상기 분리부들(96)은 상기 제 2 면(1b)으로부터 상기 반도체 기판(1) 속으로 연장될 수 있다. 상기 분리부들(96)은 예를 들면, 도 8의 단계에서 상기 스토리지 노드들(SN1, SN2, SN3)을 형성하기 전이나 후에 상기 반도체 기판(1)을 상기 제 2 면(1b)으로부터 식각하여 트렌치를 형성한 후에, 상기 트렌치를 절연물질로 채우거나 인시튜 도핑등으로 불순물을 도핑하면서 반도체 물질로 채움으로써 형성될 수 있다. 그 외의 구성 및 제조 과정은 도 1 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다. 상기 분리부들(96)은 상기 채널 영역들(CH1, CH2, CH3)을 서로 분리하여 서로 다른 파장을 가지는 빛들의 정보들 간에 크로스토크를 방지할 수 있다.
도 17은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 18은 도 17를 A-A'선으로 자른 단면도이다.
도 17 및 18을 참조하면, 본 이미지 센서(203)에서는 부유 확산부들(FD1~FD3)과 스토리지 노드들(SN1, SN2, SN3)이 불순물 주입 영역이 아닌, 상기 웰 영역(5)과 반대되는 제 2 도전형의 불순물이 도핑된 반도체 패턴들로 이루어질 수 있다. 상기 반도체 패턴들은 예를 들면 폴리실리콘이나 실리콘 게르마늄막 등을 포함할 수 있다. 상기 부유 확산부들(FD1, FD2, FD3)은 도 6의 단계에서 반도체 기판(1)의 제 1 면(1a)에 인접한 부분을 식각하여 복수개의 서로 이격된 트렌치들을 형성한 후, 예를 들면 인시튜 도핑으로 불순물을 도핑하면서 반도체 물질을 증착하여 상기 트렌치들을 채움으로써 형성될 수 있다. 상기 스토리지 노드들(SN1, SN2, SN3)은 도 8의 단계에서 상기 반도체 기판(1)의 제 2 면(1b)에 인접한 부분을 식각하여 복수개의 서로 이격된 트렌치들을 형성한 후, 예를 들면 인시튜 도핑으로 불순물을 도핑하면서 반도체 물질을 증착하여 상기 트렌치들을 채움으로써 형성될 수 있다. 이와 같이 상기 부유 확산부들(FD1~FD3)과 상기 스토리지 노드들(SN1, SN2, SN3)을 반도체 패턴들로 형성할 경우, 각 영역들의 경계를 보다 명확히 할 수 있다는 장점을 가질 수 있다. 그 외의 구성 및 제조 과정은 도 1 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 19는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 20은 도 19의 이미지 센서의 부분 사시도이다.
도 19 및 도 20을 참조하면, 본 이미지 센서(204)에서는 전송 게이트(TG)가 C자 형태가 아닌 일 방향으로 길쭉한 바(bar) 형태를 가질 수 있다. 상기 전송 게이트(TG)는 제 1 면(1a)으로부터 반도체 기판(1) 속으로 연장되며 부유 확산부들(FD1, FD2, FD3)의 일측면에 인접하도록 배치된다. 상기 전송 게이트(TG)에 전압을 인가하면 주변에 채널 영역들이 형성되어 스토리지 노느들(SN1, SN2, SN3)로부터 각각 상기 부유 확산부들(FD1, FD2, FD3)로 화살표 방향을 따라 전하들이 이동할 수 있다. 본 이미지 센서(204)에서는 상기 전송 게이트(TG)가 가장 간단한 형태를 가져 집적도를 향상시킬 수 있는 구조이며 제조 과정이 보다 간단해질 수 있다. 그 외의 구성은 도 1 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 21은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 22는 도 21의 이미지 센서의 부분 사시도이다.
도 21 및 도 22을 참조하면, 본 이미지 센서(205)에서는 전송 게이트(TG)가 제 1 면(1a)으로부터 반도체 기판(1) 속으로 연장되며 평면적으로 빗(comb) 형태를 가져 부유 확산부들(FD1, FD2, FD3)의 각각의 세 측면들에 인접할 수 있다. 즉, 상기 전송 게이트(TG)의 일부는 이웃하는 부유 확산부들(FD1, FD2, FD3) 사이에 개재될 수 있다. 이로써 채널 영역(CH1, CH2, CH3)의 형성이 보다 용이할 수 있다. 또한 도 14의 분리 영역(95)이나 도 16의 분리부(96)이 없어도 상기 전송 게이트(TG)에 의해 채널 영역들(CH1, CH2, CH3)이 서로 분리될 수 있다. 그 외의 구성은 도 1 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 23은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 24는 도 23의 이미지 센서의 부분 사시도이다.
도 23 및 도 24를 참조하면, 본 이미지 센서(206)에서는 전송 게이트(TG)가 제 1 면(1a)으로부터 반도체 기판(1) 속으로 연장되며 평면적으로 사다리 형태를 가져 부유 확산부들(FD1, FD2, FD3) 각각을 둘러쌀 수 있다. 이로써 채널 영역(CH1, CH2, CH3)의 형성이 보다 용이할 수 있다. 또한 도 14의 분리 영역(95)이나 도 16의 분리부(96)이 없어도 상기 전송 게이트(TG)에 의해 채널 영역들(CH1, CH2, CH3)이 서로 분리될 수 있다. 그 외의 구성은 도 1 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 25는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 26은 도 25를 A-A'선으로 자른 단면도이다.
도 25 및 도 26을 참조하면, 본 이미지 센서(207)는 2층의 광전변환부들(PD1, PD2)을 포함할 수 있다. 이로써 상기 이미지 센서(207)는 2개의 부유 확산부들(FD1, FD2)과 이에 대응되는 2개의 스토리지 노드들(SN1, SN2)을 포함할 수 있다. 광전변환부들(PD1, PD2)은 예를 들면 적색, 녹색, 및 청색 중 2개의 색의 빛을 감지할 수 있다. 그 외의 구성은 도 1 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 27은 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 28은 도 27을 A-A'선으로 자른 단면도이다.
도 25 및 도 26을 참조하면, 본 이미지 센서(208)는 4층의 광전변환부들(PD1, PD2, PD3, PD4)을 포함할 수 있다. 이로써 상기 이미지 센서(208)는 4개의 부유 확산부들(FD1, FD2, FD3, FD4)과 이에 각각 대응되는 4개의 스토리지 노드들(SN1, SN2, SN3, SN4)을 포함할 수 있다. 제 3 광전변환부(PD3)와 제 4 광전변환부(PD4) 사이에는 제 6 층간절연막(93a)이 개재된다. 상기 제 4 광전변환부(PD4)는 제 4 화소전극(99), 제 4 광전변환막(101) 및 제 4 공통 전극(103)을 포함한다. 상기 제 4 화소 전극(99)은 제 4 절연 패턴(97)에 의해 화소 별로 분리된다. 상기 제 4 절연 패턴(97)과 상기 제 6 층간절연막(93a)은 실리콘 산화막과 같은 절연물질로 형성될 수 있다. 상기 제 4 광전변환부(PD4)는 보호막(105)으로 덮일 수 있다. 상기 제 4 화소 전극(99)은 제 4 SN 콘택 플러그(98)에 의해 제 4 스토리지 노드(SN4)과 전기적으로 연결될 수 있다. 상기 제 4 SN 콘택 플러그(98)의 측면은 제 4 절연막(94)으로 둘러싸여져 상기 제 4 SN 콘택 플러그(98)은 상기 제 1 내지 제 3 광전변환부들(PD1, PD2, PD3)으로부터 전기적으로 절연될 수 있다. 그 외의 구성은 도 1 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 29는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 30은 도 29를 A-A' 선으로 자른 단면도이다. 도 31은 도 29를 B-B' 선으로 자른 단면도이다. 도 32은 도 29를 C-C' 선으로 자른 단면도이다.
도 29 내지 도 32를 참조하면, 본 이미지 센서(209)에서는 반도체 기판(1)의 제 1 면(1a) 상에 일 방향으로 길쭉한 바(bar) 형태의 전송 게이트(TG)가 배치된다. 상기 전송 게이트 (TG)의 일 측에 인접한 상기 반도체 기판(1) 내에는 상기 제 1 면(1a)에 인접하도록 복수개의 부유 확산부들(FD1, FD2, FD3)이 배치된다. 상기 부유 확산부들(FD1, FD2, FD3)은 서로 이격되며 상기 전송 게이트(TG)의 측면을 따라 배치된다. 상기 전송 게이트(TG)의 타 측에 인접한 상기 반도체 기판(1) 내에는 상기 제 1 면(1a)에 인접하도록 복수개의 스토리지 노드들(SN1, SN2, SN3)이 배치된다. 상기 스토리지 노드들(SN1, SN2, SN3)은 서로 이격되며 상기 전송 게이트(TG)의 측면을 따라 배치된다. 상기 스토리지 노드들(SN1, SN2, SN3)은 상기 전송 게이트(TG)를 중심으로 각각 상기 부유 확산부들(FD1, FD2, FD3)의 위치에 대칭되도록 배치된다. 상기 전송 게이트(TG)와 상기 반도체 기판(1) 사이에는 게이트 절연막(13)이 개재된다. 상기 전송 게이트(TG)에 전압을 인가하면 채널 영역들이 상기 전송 게이트(TG) 아래의 반도체 기판(1) 내에 서로 이격되도록 형성되며, 전하들은 상기 스토리지 노드들(SN1, SN2, SN3)으로부터 상기 부유 확산부들(FD1, FD2, FD3)로 수평한 방향으로 이동한다.
계속해서, 상기 제 1 면(1a)은 제 1 층간절연막(1a)으로 덮인다. FD 콘택 플러그들(23)이 상기 제 1 층간절연막(1a)을 관통하여 상기 부유 확산부들(FD1, FD2, FD3)과 각각 접한다. 상기 제 1 층간절연막(1a) 상에 FD 배선들(27)이 배치되어 상기 FD 콘택 플러그들(23)과 각각 접한다. 상기 제 1 층간절연막(1a)은 제 2 층간절연막(29)으로 덮인다. 상기 제 2 층간절연막(29) 상에 제 3 층간절연막(51)이 배치된다. 본 이미지 센서(209)에서 상기 제 3 층간절연막(51)은 생략 가능하다. 상기 제 3 층간절연막(51) 상에 3층의 광전변환부들(PD1, PD2, PD3)이 차례로 적층된다. SN 콘택 플러그들(55, 69, 83)은 각각 화소 전극들(59, 73, 87)과 스토리지 노드들(SN1, SN2, SN3)을 연결시키기 위하여 추가로 상기 제 2 층간절연막(29)과 상기 제 1 층간절연막(19)을 관통한다.
계속해서, 본 이미지 센서(209)에서는 각각의 단위 화소 영역(UP)에서 전송 게이트(TG)의 일 측에는 FD 콘택 플러그들(23)이 배치되고 상기 전송 게이트(TG)의 타 측에는 SN 콘택 플러그들(55,69, 83)이 배치된다. 위에서 설명한 바와 같이, 상기 FD 콘택 플러그들(23)의 광투과율은 상기 SN 콘택 플러그들(55, 69, 83)의 광투과율과 다를 수 있다. 상기 FD 콘택 플러그들(23)의 상부면의 높이는 상기 SN 콘택 플러그들(55, 69, 83)의 상부면의 높이보다 낮다. 그 외의 구성은 도 1 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 33은 본 발명의 실시예들에 따라 도 29를 C-C' 선으로 자른 단면도이다.
도 33을 참조하면, 본 이미지 센서(209a)에서는 전송 게이트(TG)의 일부가 상기 기판(1) 속으로 매몰된다. 이로써 채널 영역(CH2)의 길이가 길어져 쇼트 채널 효과를 방지할 수 있다. 그 외의 구성은 도 29 내지 도 32를 참조하여 설명한 바와 동일/유사할 수 있다.
도 34는 본 발명의 실시예들에 따른 이미지 센서의 평면도이다. 도 35는 도 34를 A-A' 선으로 자른 단면도이다. 도 36은 도 34를 B-B' 선으로 자른 단면도이다. 도 37은 도 34를 D-D' 선으로 자른 단면도이다.
도 34 내지 도 37을 참조하면, 본 이미지 센서(210)에서는 분리부들(96)이 상기 제 1 면(1a)으로부터 상기 기판(1)속으로 연장되도록 배치되며 상기 전송 게이트(TG)와 평면적으로 교차한다. 상기 분리부들(96)은 절연막이거나 또는 웰 영역(5)과 같은 제 1 도전형이나 보다 높은 농도의 불순물이 도핑된 반도체 패턴으로 형성될 수 있다. 상기 분리부들(96)이 절연막으로 형성될 경우, 소자분리막(3)을 형성할 때 동시에 형성될 수도 있다. 그 외의 구성은 도 29 내지 도 32를 참조하여 설명한 바와 동일/유사할 수 있다.
이상으로 본 발명의 실시예들에 따른 이미지 센서들에 대해 살펴보았다. 본 명세서에 개시된 이미지 센서들의 구조 및 형성 방법은 서로 조합될 수 있음은 당업자에게 자명한 것이다.
1: 기판, 1a: 제 1 면, 1b: 제 2 면
3: 소자분리막
5: 웰 영역
6: 마스크 패턴
13: 게이트 절연막
14: 리세스된 영역
19, 29, 51, 65, 79, 93a: 층간 절연막
21, 23, 55, 69, 83, 98: 콘택 플러그
53, 67, 81, 94: 절연막
57, 71, 85, 97: 절연 패턴
25, 27: 배선들
31: 패시베이션막
93: 보호막
59, 73, 87, 99: 화소 전극
61, 75, 89, 101: 광전변환막
41: 게이트 매립부
43: 게이트 돌출부
200~210: 이미지센서
CH1, CH2, CH3, CH4: 채널 영역
FD1, FD2, FD3, FD4: 부유확산부
PD1, PD2, PD3, PD4: 광전변환부
RG1, RG2, RG3: 리셋 게이트
SEL1, SEL2, SEL3: 선택 게이트
SF1, SF2, SF3: 소스 팔로워 게이트
SN1, SN2, SN3, SN4: 스토리지 노드
TG: 전송 게이트
UP: 단위 화소 영역

Claims (20)

  1. 서로 대향되는 제 1 면과 제 2 면, 및 복수의 단위 화소 영역들을 포함하는 기판;
    상기 단위 화소 영역들의 각각에서 상기 기판 내에서 일렬로 늘어서며 서로 이격된 복수개의 부유 확산부들;
    상기 기판 내에서 상기 부유 확산부들과 이격되며 상기 부유 확산부들에 각각 대응되는 스토리지 노드들;
    상기 부유 확산부들과 상기 스토리지 노드들 사이의 공간들 근처를 지나는 하나의 전송 게이트; 및
    상기 제 1 면과 상기 제 2 면 중 하나 위에 순차적으로 적층되는 광전 변환부들을 포함하되,
    각각의 상기 광전 변환부들은 공통 전극과 화소 전극을 포함하며,
    상기 공통 전극은 상기 광전 변환부의 상부면에 배치되고,
    상기 화소 전극은 상기 광전 변환부의 하부면에 배치되며, 그에 대응하는 상기 스토리지 노드와 전기적으로 연결되고,
    상기 전송 게이트는, 상기 기판의 상기 제1 면 상에 제공된 제1 부분, 및 상기 제1 부분으로부터 연장되어 상기 기판 속으로 삽입된 제2 부분을 포함하며,
    상기 스토리지 노드들 중 하나로부터 상기 부유 확산부들 중 하나로 전달되는 신호는, 상기 전송 게이트에 의해 상기 스토리지 노드들 중 다른 하나로부터 상기 부유 확산부들 중 다른 하나로 전달되는 신호와 동시에 전달되는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 광전변환부들은 각각 상기 공통 전극과 상기 화소 전극 사이에 개재되는 광전 변환막을 더 포함하며,
    상기 광전 변환막은 양자 도트(Quantum dot) 또는 광활성 유기물질을 포함하는 이미지 센서.
  3. 제 1 항에 있어서,
    상기 광전변환부들은 각각 광전변환막들을 더 포함하고, 상기 광전변환막들은 각각 서로 다른 파장의 빛을 흡수해서 전하로 변환시키는 이미지 센서.
  4. 제 1 항에 있어서,
    상기 부유 확산부들과 상기 스토리지 노드들은 각각 상기 기판 내에 배치되는 불순물 주입 영역 또는 불순물이 도핑된 반도체 패턴인 이미지 센서.
  5. 제 1 항에 있어서,
    상기 부유 확산부들과 상기 스토리지 노드들 사이에 각각 배치되는 채널 영역들; 및
    상기 채널 영역들 사이에 개재되어 상기 채널 영역들을 분리시키는 적어도 하나의 분리부를 더 포함하는 이미지 센서.
  6. 제 5 항에 있어서,
    상기 분리부는 절연막이거나 또는 상기 부유 확산부와 반대되는 도전형의 불순물이 도핑된 영역 또는 반도체 패턴인 이미지 센서.
  7. 제 5 항에 있어서
    상기 분리부는 연장되어 상기 부유 확산부들 사이와 상기 스토리지 노드들 사이 중 적어도 한 곳에 개재되는 이미지 센서.
  8. 제 1 항에 있어서,
    상기 광전 변환부들 각각의 상기 공통 전극은 상기 제 1 면 또는 상기 제 2 면의 전면을 덮으며, 상기 광전 변환부들 각각의 상기 화소 전극은 상기 단위 화소 영역 별로 분리되는 이미지 센서.
  9. 제 1 항에 있어서,
    상기 부유 확산부들은 상기 제 1 면에 인접하도록 배치되고,
    상기 스토리지 노드들은 상기 제 2 면에 인접하도록 배치되고,
    상기 광전변환부들은 상기 제 2 면 상에 적층되는 이미지 센서.
  10. 제 9 항에 있어서,
    상기 전송 게이트는 평면적으로 C자 형태를 가져 상기 부유 확산부들의 대향되는 양 측면들에 인접하는 이미지 센서.
  11. 제 9 항에 있어서
    상기 전송 게이트는 평면적으로 빗(comb) 형태를 가져 상기 부유 확산부들의 세 측면들에 인접하는 이미지 센서.
  12. 제 9 항에 있어서,
    상기 전송 게이트는 평면적으로 사다리 형태를 가져 상기 부유 확산부들 각각을 둘러싸는 이미지 센서.
  13. 제 9 항에 있어서,
    상기 제 1 면을 덮는 제 1 층간절연막;
    상기 광전변환부들 중 가장 아래에 배치되는 광전변환부와 상기 제 2 면 사이에 개재되는 제 2 층간절연막;
    상기 광전변환부들 사이에 각각 개재되는 제 3 층간절연막; 및
    각각의 상기 광전변환부들에서 상기 화소 전극을 상기 단위 화소 영역 별로 분리시키는 절연 패턴을 더 포함하는 이미지 센서.
  14. 제 13 항에 있어서,
    상기 제 1 층간절연막 내에 배치되며 상기 부유 확산부들과 각각 접하는 제 1 콘택 플러그들;
    적어도 상기 제 2 층간절연막을 관통하여 상기 광전변환부들 각각의 상기 화소 전극과 각각의 상기 스토리지 노드들을 연결하는 제 2 콘택플러그; 및
    상기 제 2 콘택 플러그의 측면을 둘러싸는 절연막을 더 포함하는 이미지 센서.
  15. 제 1 항에 있어서,
    상기 부유 확산부들과 상기 스토리지 노드들은 상기 제 1 면에 인접하도록 배치되고,
    상기 전송 게이트는 상기 제 1 면 상에 배치되고,
    상기 광전변환부들은 상기 제 1 면 상에 순차적으로 적층되는 이미지 센서.
  16. 삭제
  17. 제 15 항에 있어서,
    상기 광전변환부들 중 가장 아래에 배치되는 광전변환부와 상기 제 1 면 사이에 개재되는 제 1 층간절연막;
    상기 광전변환부들 사이에 각각 개재되는 제 2 층간절연막; 및
    각각의 상기 광전변환부들에서 상기 화소 전극을 상기 단위 화소 영역 별로 분리시키는 절연 패턴을 더 포함하는 이미지 센서.
  18. 제 17 항에 있어서,
    상기 제 1 층간절연막 내에 배치되며 상기 부유 확산부들과 각각 접하는 제 1 콘택 플러그들;
    적어도 상기 제 1 층간절연막을 관통하여 상기 스토리지 노드들과 접하는 제 2 콘택 플러그들; 및
    상기 제 2 콘택 플러그들의 측면을 각각 둘러싸는 절연막을 더 포함하되
    각각의 상기 제 2 콘택 플러그들은 상기 광전변환부들 각각의 상기 화소 전극과 각각의 상기 스토리지 노드들을 연결하는 이미지 센서.
  19. 제 18 항에 있어서,
    상기 제 2 콘택 플러그들의 광투과율은 상기 제 1 콘택 플러그들의 광투과율과 다른 이미지 센서.
  20. 제 19 항에 있어서,
    상기 제 2 콘택 플러그들의 광투과율은 상기 제 1 콘택 플러그들의 광투과율 보다 큰 이미지 센서.

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