CN117176143A - 延时锁定环的自校准电路及延时锁定环 - Google Patents

Abstract

本发明公开一种延时锁定环的自校准电路及延时锁定环，属于延时锁定环技术领域，包括二分频器，用于将输入时钟信号进行二分频得到第一分频时钟信号以及将第二相时钟信号进行二分频得到第二分频时钟信号；异或门，用于对第一分频时钟信号、第二分频时钟信号进行异或运算得到第一时钟信号；第一D触发器，输入端输入第一时钟信号，时钟信号输入端输入第七相时钟信号；反相器，输入端与第一D触发器的Q端电气连接；加法器，第一输入端与反相器的输出端电气连接，第二输入端与其输出端电气连接；第二D触发器，输入端与加法器的输出端电气连接，Q端输出控制信号；第三D触发器；第四D触发器；N分频器。本发明能减小模块版图面积。

Description

延时锁定环的自校准电路及延时锁定环

技术领域

本发明涉及延时锁定环技术领域，具体涉及一种延时锁定环的自校准电路及延时锁定环。

背景技术

延时锁定环(Delay Locked Loop，DLL)是对特定延时时间的锁定，能产生多相时钟信号。现有延时锁定环主要组成由鉴相鉴频器、电荷泵、低通滤波器、压控延时线(VCDL)组成。如图1所示，图1中，V1是电荷泵的输出电压，V2是低通滤波器的输出电压，输入时钟信号ck0经过压控延迟线后产生7相时钟信号，依次为第一相时钟信号ck1、第二相时钟信号ck2、…、第七相时钟信号ck7。如果采用相同的延迟单元，则两两时钟之间将具有相同延迟时间；同时第七相时钟信号ck7通过反馈后与输入时钟信号ck0进行相位的比较，最后输入时钟信号ck0和第七相时钟信号ck7将会具有同相位，此时视为锁定状态，延时锁定环则输出第一相时钟信号ck1～第七相时钟信号ck7是7相频时钟，如图2中所示。

现有延时锁定环的结构中，低通滤波器的电容通常需要很大的面积，致使延时锁定环整个模块的面积较大。

发明内容

本发明的目的在于：提供一种能减小模块版图面积的延时锁定环的自校准电路及延时锁定环。

本发明通过下述技术方案实现：

一种延时锁定环的自校准电路，所述延时锁定环包括压控延迟线，压控延迟线包括7个延迟单元，输入时钟信号输入压控延迟线后依次产生第一相时钟信号、第二相时钟信号、…、第七相时钟信号；所述延时锁定环的自校准电路包括：

二分频器，其用于将输入时钟信号进行二分频得到第一分频时钟信号以及将第二相时钟信号进行二分频得到第二分频时钟信号；

异或门，其用于对第一分频时钟信号、第二分频时钟信号进行异或运算得到第一时钟信号；

第一D触发器，其输入端输入第一时钟信号，其时钟信号输入端输入第七相时钟信号；

反相器，其输入端与第一D触发器的Q端电气连接；

加法器，其第一输入端与反相器的输出端电气连接，其第二输入端与其输出端电气连接；

第二D触发器，其为9位并行的D触发器，其输入端与加法器的输出端电气连接，其Q端输出控制信号；

第三D触发器，其输入端与第一D触发器的Q端电气连接，其时钟信号输入端输入第七相时钟信号，其Q端与加法器的进位端电气连接；

第四D触发器，其输入端与第一D触发器的Q端电气连接，其Q端输出锁定状态表征信号；

N分频器，其用于响应于锁定状态表征信号对第七相时钟信号进行N分频或不进行分频得到第二时钟信号；其中，N为大于2的整数；

其中，第二时钟信号分别输入第二D触发器的时钟信号输入端和第四D触发器的时钟信号输入端。

一种延时锁定环，包括：

压控延迟线；

所述延时锁定环的自校准电路；

可配置电流源，其用于被控制信号控制产生流过延迟单元的静态电流。

本发明与现有技术相比，具有以下有益技术效果：

本发明数字电路简单，能减小模块版图面积，成本低，易于集成多路信号；环路的锁定时间短，数字电路能实时响应。

附图说明

图1为现有主流延时锁定环的电路原理图；

图2为图1延时锁定环各相时钟的时序图；

图3为本发明的延时锁定环的电路原理图；

图4为本发明延时锁定环的自校准电路的电路原理图；

图5为图4延时锁定环的自校准电路的时序图。

具体实施方式

本说明书中公开的所有特征，或公开的所有方法或过程中的步骤，除了相互排斥的特质和/或步骤以外，均可以以任何方式组合，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换，即，除非特别叙述，每个特征为一系列等效或类似特征中的一个实施例而已。

参见图3，本发明的一种延时锁定环，包括鉴频鉴相器&数字滤波电路、压控延迟线、可配置电流源。

压控延迟线包括7个延迟单元，输入时钟信号ck0输入压控延迟线后依次产生第一相时钟信号ck1、第二相时钟信号ck2、第三相时钟信号ck3、第四相时钟信号ck4、第五相时钟信号ck5、第六相时钟信号ck6、第七相时钟信号ck7。

鉴频鉴相器&数字滤波电路即为本发明的延时锁定环的自校准电路，主要是通过输入时钟信号ck0和第七相时钟信号ck7的相位比较，输出控制信号code<8:0>，完成输入时钟信号ck0和第七相时钟信号ck7的相位对齐。延时锁定环的自校准电路将在后文进行具体说明。

控制信号code<8:0>控制可配置电流源产生流过延迟单元的静态电流I。

参见图3、图4，本发明的一种延时锁定环的自校准电路，延时锁定环的自校准电路包括二分频器div2、异或门xor、第一D触发器1、反相器2、加法器adder、第二D触发器3、N分频器divN、第三D触发器4、第四D触发器5。

二分频器div2用于将输入时钟信号ck0进行二分频得到第一分频时钟信号ck0_div2以及将第二相时钟信号ck2进行二分频得到第二分频时钟信号ck2_div2。

异或门xor用于对第一分频时钟信号ck0_div2、第二分频时钟信号ck2_div2进行异或运算得到第一时钟信号ck_xor。

第一D触发器1的输入端输入第一时钟信号ck_xor，其时钟信号输入端输入第七相时钟信号ck7。

反相器2的输入端与第一D触发器1的Q端电气连接。

加法器adder的第一输入端与反相器2的输出端电气连接，加法器adder的第一输入端为9位并行输入端口，反相器2实现1驱多，以避免竞争风险。加法器adder的第二输入端与加法器adder的输出端电气连接，加法器adder的第二输入端为9位并行输入端口。具体的，加法器adder的第二输入端为9位并行输入端口，加法器adder的输出端为9位并行输出端口，加法器adder的第二输入端与加法器adder的输出端按位一一对应电气连接。其中，加法器adder的输出端输出和信号code_pre<8:0>。

第二D触发器3的输入端与加法器adder的输出端电气连接，第二D触发器3为9位并行的D触发器，第二D触发器3的Q端为9位并行输出端口，第二D触发器3的Q端输出控制信号code<8:0>。具体的，第二D触发器3的输入端与加法器adder的输出端按位一一对应电气连接。

第三D触发器4的输入端与第一D触发器1的Q端电气连接，第三D触发器4的时钟信号输入端输入第七相时钟信号ck7，第三D触发器4的Q端与加法器adder的进位端电气连接。

第四D触发器5的输入端与第一D触发器1的Q端电气连接，第四D触发器5的Q端输出锁定状态表征信号tuning_lock。

N分频器divN用于响应于锁定状态表征信号tuning_lock对第七相时钟信号ck7进行N分频或不进行分频得到第二时钟信号ck_N，第二时钟信号ck_N从第二D触发器3的时钟信号输入端和第四D触发器5的时钟信号输入端输入。其中，N为大于2的整数，较佳的，N=2～4。

参见图4、图5，比如，在输入时钟信号ck0和第七相时钟信号ck7相位未对齐的情况下，锁定状态表征信号tuning_lock为低电平即0，表明延迟锁定环没被锁定，N分频器divN对第七相时钟信号ck7不进行分频直接输出第七相时钟信号ck7，即此时第二时钟信号ck_N即为第七相时钟信号ck7，第七相时钟信号ck7没有被分频直接输出给第二D触发器3，促使第二D触发器3能以最快的刷新率锁定，即快速锁定；当输入时钟信号ck0和第七相时钟信号ck7相位对齐时，锁定状态表征信号tuning_lock为高电平即1，表明延迟锁定环被锁定，N分频器divN对第七相时钟信号ck7进行N分频得到第二时钟信号ck_N，这样能够减少延迟锁定环的抖动，降低第二D触发器3的采样速率，即数字滤波。

第七相时钟信号ck7相对于第二相时钟信号ck2延迟5个延迟单元的延迟时间，即5*T。

工作原理：

延迟单元的延迟时间T和流过延迟单元的静态电流I成反比。

公式推导如下：

Q₁=IT=CU (1)

由公式（1）可得公式(2)：

T=CU/I (2)

当延迟单元每一级输出节点的电荷量Q₁（即负载电容C和翻转幅度U的乘积）相等时，延迟单元的延迟时间T和流过延迟单元的静态电流I成反比。

如图4、图5所示，假如没引入第二相时钟信号ck2，输入时钟信号ck0直接从第一D触发器1的输入端输入，使用第七相时钟信号ck7去采样输入时钟信号ck0，如果第一D触发器1的Q端输出为0则说明第七相时钟信号ck7的相位超前输入时钟信号ck0；如果第一D触发器1的Q端输出为1则说明第七相时钟信号ck7的相位滞后输入时钟信号ck0。但是前提是第七相时钟信号ck7的相位是在输入时钟信号ck0的前0.5周期范围内，如果超出0.5周期范围，相位情况则恰恰相反，使整个系统无法锁定到正确的相位。为了防止上述情况的发生，本发明引入了第二相时钟信号ck2，二分频器div2分别对第二相时钟信号ck2和输入时钟信号ck0进行二分频对应产生第二分频时钟信号ck2_div2和第一分频时钟信号ck0_div2，异或门xor对第二分频时钟信号ck2_div2和第一分频时钟信号ck0_div2进行异或运算产生第一时钟信号ck_xor，再用第七相时钟信号ck7去采样第一时钟信号ck_xor，由于第七相时钟信号ck7和第二相时钟信号ck2之间永远有5个延迟单元的时间间隔，则第七相时钟信号ck7永远也不会采样出错。同时为了保证第七相时钟信号ck7初始不会采样到输入时钟信号ck0的后0.5周期范围内，默认设置初始控制信号code<8:0>为全1，使流过延迟单元的静态电流I最大，即延迟单元的延迟时间T最小；当第七相时钟信号ck7采样输入时钟信号ck0，第一D触发器1的Q端输出为0，则说明第七相时钟信号ck7的相位超前输入时钟信号ck0的相位，第一D触发器1的Q端所输出的0经过反相器2变成1给到加法器的第一输入端A<8:0>，同时第一D触发器1的Q端所输出的0给到第三D触发器4的输入端，第三D触发器4的Q端输出0给加法器的进位端CI，由于A<8:0>=111111111、CI=0，加法器输出和信号code_pre<8:0>经过第二D触发器3的Q端输出控制信号code<8:0>，此时code<8:0>=A+B+CI=-1+code<8:0>+0=code<8:0>-1，运算上相当于是-1，则控制信号code<8:0>减小，流过延迟单元的静态电流I减小，延迟单元的延迟时间T增加，第七相时钟信号ck7相位后延，第一D触发器1的Q端输出为0给到第四D触发器5的输入端，第二时钟信号ck_N采样0后输出依旧为0，即锁定状态表征信号tuning_lock=0（这里要注意锁定状态表征信号tuning_lock=0，则N分频器divN对第七相时钟信号ck7不进行分频）。当第七相时钟信号ck7采样输入时钟信号ck0，第一D触发器1的Q端输出为1，则说明第七相时钟信号ck7的相位滞后输入时钟信号ck0的相位，第一D触发器1的Q端所输出的1经过第三D触发器4给到加法器的进位端CI，运算上相当于是+1，加法器输出和信号code_pre<8:0>经过第二D触发器3的Q端输出控制信号code<8:0>,此时code<8:0>=A+B+CI=0+code<8:0>+1=code<8:0>+1，则控制信号code<8:0>增大，电流I增大，延迟单元的延迟时间T减小，第七相时钟信号ck7相位前移，第一D触发器1的Q端输出为1给到第四D触发器5的输入端，第二时钟信号ck_N采样1后输出依旧为1，即锁定状态表征信号tuning_lock=1（这里要注意锁定状态表征信号tuning_lock=1，则N分频器divN对第七相时钟信号ck7进行分频）。当第七相时钟信号ck7和输入时钟信号ck0相位差小于一个最小可调相位时，第七相时钟信号ck7会在输入时钟信号ck0前后来回调节，当第七相时钟信号ck7和输入时钟信号ck0相位对齐时，延时锁定环处于锁定状态，如图5所示。其中，图5中，第七相时钟信号ck7中的tuning_adj和虚线表达第七相时钟信号ck7的上升沿随着时间而慢慢调节自己的相位，直至第七相时钟信号ck7和输入时钟信号ck0相位对齐为止。前述最小可调相位是指最低位变化引起的流过延迟单元的静态电流I变化导致的第七相时钟信号ck7的相位变化量。

如图4所示，当延时锁定环锁定后，使用对第七相时钟信号ck7进行N分频后得到的第二时钟信号ck_N采样和信号code_pre<8:0>得到控制信号code<8:0>；锁定后采用对第七相时钟信号ck7进行N分频率得到的第二时钟信号ck_N来进行采样和信号code_pre<8:0>得到控制信号code<8:0>，能减小延时锁定环的抖动，完成数字滤波功能，数字滤波能减小模块版图面积。

本发明中，输入时钟信号ck0、第二相时钟信号ck2分别经二分频后，再对第二分频时钟信号ck2_div2和第一分频时钟信号ck0_div2进行异或运算，使得延时锁定环能正确锁定相位，从根源上避免误锁。

最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (2)

1.一种延时锁定环的自校准电路，所述延时锁定环包括压控延迟线，压控延迟线包括7个延迟单元，输入时钟信号输入压控延迟线后依次产生第一相时钟信号、第二相时钟信号、…、第七相时钟信号；其特征在于，所述延时锁定环的自校准电路包括：

二分频器，其用于将输入时钟信号进行二分频得到第一分频时钟信号以及将第二相时钟信号进行二分频得到第二分频时钟信号；

异或门，其用于对第一分频时钟信号、第二分频时钟信号进行异或运算得到第一时钟信号；

第一D触发器，其输入端输入第一时钟信号，其时钟信号输入端输入第七相时钟信号；

反相器，其输入端与第一D触发器的Q端电气连接；

加法器，其第一输入端与反相器的输出端电气连接，其第二输入端与其输出端电气连接；

第二D触发器，其为9位并行的D触发器，其输入端与加法器的输出端电气连接，其Q端输出控制信号；

第三D触发器，其输入端与第一D触发器的Q端电气连接，其时钟信号输入端输入第七相时钟信号，其Q端与加法器的进位端电气连接；

第四D触发器，其输入端与第一D触发器的Q端电气连接，其Q端输出锁定状态表征信号；

N分频器，其用于响应于锁定状态表征信号对第七相时钟信号进行N分频或不进行分频得到第二时钟信号；其中，N为大于2的整数；

其中，第二时钟信号分别输入第二D触发器的时钟信号输入端和第四D触发器的时钟信号输入端。

2.一种延时锁定环，其特征在于，包括：

压控延迟线；

权利要求1所述延时锁定环的自校准电路；

可配置电流源，其用于被控制信号控制产生流过延迟单元的静态电流。