JPH04215337A

JPH04215337A - エッジ遷移不感応性遅延線システム及び方法

Info

Publication number: JPH04215337A
Application number: JP2307368A
Authority: JP
Inventors: Gary W Tietz; ゲイリー　ダブリュ．ティエツ; Craig M Davis; クレイグ　エム．デイビス
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1989-11-15
Filing date: 1990-11-15
Publication date: 1992-08-06
Anticipated expiration: 2015-05-22
Also published as: CA2029981A1; JP3042873B2; US4984255A; KR0165884B1; EP0429912A3; KR910010935A; EP0429912A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は、大略、遅延線に関するものであって、更に詳
細には、クロック回復再同期方法においてデータを中心
位置決めするために直列データ通信システムにおいて使
用される遅延線に関するものである。

従来技術例えば、ＬＡＮ及びディスクドライブシステムなどのよ
うな典型的な直列データ通信システムは、二つのユーザ
の間においてデータ及びクロック情報を送信し且つ受信
するために単一チャンネルを使用している。データ及び
クロック情報を単一チャンネル内に埋め込むことが典型
的に行なわれ、配線を最小とするか、又は記録媒体デー
タ密度を改善している。例えば、ランレンズ制限型及び
マンチェスタエンコーディングなどのような多様な異な
った方法を使用して、クロック情報をデータ信号内に埋
め込んでいる。これらの方法は、不適切にデータを回復
する蓋然性を最小とすると共に、可及的に効率的にデー
タを伝送せんとするものである。（ビットエラーレート
：ＢＥＲ）。この様なデータリンクの受信端部において
データを回復する作業の一部は、境界をフレーム化する
（即ち、データビットを表わす）局所的受信クロックを
再確立するためである。これらの方法の多くは、データ
状態及び／又はクロック（データセルとしても呼称され
る）境界を示すためにチャンネル情報の上昇及び下降（
即ち、正及び負）遷移の両方を使用する。

第１図を参照すると、上述した方法のうちの一つにおけ
るデータセル２００が、データ信号１０２が遷移する、
即ち状態を変化することが許容される最小割当て時間期
間として定義されている。

データ回復プロセスの期間中、データ信号１０２はサン
プルされて、上昇（正）データ遷移２０４又は下降（負
）データ遷移２０６の有無を決定する。理想的な条件の
下においては、遷移２０４、２０６は、データセル２０
０の中心において発生する。遷移２０４、２０６がデー
タセル２００内において発生する場合、正か又は負の何
れかの遷移の発生は、論理高即ち「１」として示され、
遷移が発生しなかった場合には、この状態は論理低即ち
「０」として表わされる。例えば、図示したデータ信号
１０２の場合、データ信号１０２は、７個のデータセル
２００の期間に亘って「１１０１０１１」として表わさ
れる。使用されるデータ／クロックエンコーディングア
ルゴリズムのタイプが、これらのデータセルがどの様に
してグループ化されて、データのみのワードとクロック
が生み込まれたデータとの間で変換（エンコード／デコ
ード）を行なうかを決定する。使用される特定のエンコ
ーディング方法は、所要の必要性又は媒体の特性（即ち
、磁気媒体磁束依存性ビットシフト）又は回復システム
の拘束条件（即ち、送信した情報において何らＤＣ平均
化成分が存在しないことの要望）などに依存する場合が
ある。選択したグループのデータパターンは調整されて
、局所的受信クロックを正確に再生する作業を容易とす
る（即ち、誤ったデータレートでデータをフレーム化す
る可能性を最小とする）。高調ロック条件は、データ遷
移間隔が局所的クロックを誤らせて安定であるが不正確
な周波数で稼動させる場合の一例である。

ＦＤＤＩシステムにおいては、４Ｂ／５Ｂ　ＲＬＬエン
コーディング方法が使用されている。必要とされるデー
タレートは１００Ｍビット／秒である。４ビット対５ビ
ットエンコーディングのために、局所的受信クロックの
周波数は１２５ＭＨｚである。１／１２５ＭＨｚ＝８ｎ
ｓであるので、データセル２００の各々は８ｎｓ幅であ
る。従って、８ｎｓ毎に、データ信号１０２がサンプル
されて、データ信号１０２が状態を変化させた（即ち、
遷移した）か否かを決定する。理想的には、データ遷移
２０４、２０６はデータセル２００内に４ｎｓを発生さ
せる（即ち、データセル２００の中心において発生させ
る）。この中心位置決めは、データ経路における構成部
品（ドライバ、伝送媒体、同期ノイズ）における劣化に
起因して実際の伝送期間中において任意の与えられた遷
移の配置において余裕を与えることを可能としている。

第２図を参照すると、前述した如く、典型的に、別個の
クロック信号は、該データと関連して送信されることは
ない。なぜならば、該クロック信号に対し別個のチャン
ネルを専用とすることは高価であるからである。従って
、クロック情報はデータ信号内に埋め込まれる。このク
ロック情報は、データ信号の遷移率の倍数において局所
的オシレータ（即ち、受信クロック）を稼動することに
より該データ信号から抽出される。

該局所的受信クロックは、性質上、入力チャンネル情報
と位相及び周波数においてそれ自身が整合するためにそ
の周波数を変化することが可能なものでなければならな
い。この周波数シフト及び位相整合能力は、典型的に、
フェーズロックループ（ＰＬＬ）を使用して達成される
。従来のＰＬＬシステム１０は、局所的クロック源とし
て電圧制御型オシレータ（ＶＣＯ）２０を使用する。こ
のＶＣＯの周波数は、その上昇位相遷移を基準信号１２
の位相遷移と比較することによって安定化される。基準
信号１２は、ＶＣＯ遷移信号２８と共に、位相比較器１
６へ入力され、それは、これら二つの入力信号１２、２
８の位相を比較し且つそれらの間の差異を表わす補正信
号３０を発生する。この補正信号３０は、二つの信号１
２、２８の間の時間差に対して活性であり且つそれに対
して比例しており、且つ基準信号１２の間隔率を適切に
追従するために、どの程度速度を上げるか又は速度を下
げるかということをＶＣＯ２０へ命令を与える。基準信
号１２が最初に位相比較器１６に到着すると、それは、
ＶＣＯ遷移信号２８よりも一層高い周波数を有しており
、且つ補正信号３０は、その電圧、従ってその周波数を
増加させるようにＶＣＯ２０へ命令を与える。

ＶＣＯ２０は、基準信号１２の周波数よりも一層高い周
波数（一層速い）を有している場合、ＶＣＯ遷移信号２
８は、位相比較器１６へ最初に到達し、且つ補正信号２
８は、その周波数を減少するようにＶＣＯ２０へ命令を
与える。補正信号３０は、ローパスＲＣフィルタ（ＬＰ
Ｆ）１８へ入力される。従って、ＶＣＯ２０が基準信号
１２よりも一層高い周波数を有している場合には、発生
される補正信号３０はフィルタコンデンサを放電させ、
逆に、ＶＣＯ２０が基準信号１２よりも一層低い周波数
（遅い）を有している場合には、該コンデンサはチャー
ジアップされ、ＶＣＯ２０の電圧を増加させ、その際に
ＶＣＯ遷移信号２８の周波数を増加させる。

入力信号１２、２８の位相が整合されると、位相比較器
１６は補正信号３０を出力することがなく、二つの信号
１２、２８の位相が整合されていない場合には、位相比
較器１６は補正信号３０を出力する。これら二つの入力
信号１２、２８の位相が互いに近くなると、補正パルス
３０が一層幅狭となる。二つの信号１２、２８は、同一
のデューティサイクルを有することは必要ではない。ほ
とんどのＰＬＬ位相比較器回路において、補正信号３０
は、ポンプアップ及びポンプダウン電流パルス発生器の
和である。密接した位相整合の場合を効果的に処理する
ために、ポンプアップ及びポンプダウン構成要素が常に
、ゼロではない何らかの有限な最小パルス幅を有するこ
と（デェッドバンド効果を導入することを回避するため
）を確保することはこれらのシステムにおいて通常行な
われている。位相比較器回路が補正信号を出力しない場
合、このことは、ポンプアップ及びポンプダウン構成要
素の和が、ゼロにほぼ等しいことを暗示している（それ
らの各々が、何らかの最小の相補的な大きさのパルス幅
を有する場合であっても）。

従来のＰＬＬシステム１０は、それが受取った基準信号
１２からシステムクロック信号を発生することが可能で
あるが、従来のＰＬＬシステム１０をクロック回復シス
テムとして使用する場合には幾つかの欠点が存在してい
る。

従来のＰＬＬシステムにおいては、追従される基準信号
遷移が連続的な割合で発生し、直列データシステムにお
いては、追従されている基準信号として作用するデータ
遷移は、不規則的であるがデータの内容に起因して正確
に離隔した間隔で発生する。従って、直列データシステ
ムにおいては、データ遷移が次の予定した間隔で発生す
ることがない場合を認識し、且つＶＣＯ遷移信号が位相
比較器１６へ供給されることからゲートオフさせること
が必要である。

従来のＰＬＬシステムにおいては、位相比較器１６は、
位相遷移２０４、２０６がデータ信号１２内において発
生したか否かに拘らず、位相比較を行なっている。直列
データ適用においては、直列データ信号１２が基準信号
として使用されている。直列データクロック回復システ
ムにおいては、データ遷移が発生した場合においてのみ
位相比較を行なう必要がある。データ信号１２が特定の
クロックサイクル期間中において遷移２０４、２０６を
有していない場合には、ＶＣＯ２０が適切な周波数で動
作しているものと仮定される。

データ遷移が予測されていない場合にＶＣＯ遷移信号２
８が検知されることをゲートオフすることを失敗すると
、ＰＬＬ１０をして、該データが単に遅い（又は、逆に
、ＶＣＯ周波数が速すぎて不正確に稼動している）もの
と思わせる。従って、ＰＬＬ１０は、補正比較が適切で
ない場合（行なわれるべき比較に対して遷移が発生して
いないため）、ＶＣＯの周波数を補正しようとする。

発生していないデータ遷移を予測して、ＶＣＯ遷移信号
２８をゲートオフするために、位相比較器１６の基準入
力端へ供給されるデータ情報を遅延させることが可能で
ある。直列データ適用に対して従来のＰＬＬを適合させ
るのに必要な別の修正は、基準（データ）信号の上昇及
び下降位相比較の両方を行なうようにすることである。

第２ｂ図を参照すると、従来のクロック回復システム４
００が示されており、尚、他の図面におけるものと同様
の構成要素には同一の参照番号乃至は名称を付してある
。従来のシステム４００は、ＶＣＯゲート動作及びデー
タ遷移検知要素３１２及び遅延線２２を設けることによ
って、従来のＰＬＬ１０に対して上述した如き修正を組
込んでいる。システム４００の性能は、パルスが狭くな
り過ぎた場合に、遅延線２２がデータパルスを通過させ
ることが不可能である場合に、劣化する場合がある。更
に、システムの性能は、遅延線２２を介しての上昇遷移
２０４又は下降遷移２０６の遅延が整合されていない場
合に、劣化する場合がある。従来のシステム４００が該
遷移の平均的位置をトラック、即ち追従し、上昇及び下
降遷移遅延の整合におけるエラーが、与えられたデータ
遷移を変位させることが可能であるために使用可能な量
を、それがその窓内に発生する場合に検知されない前に
、公称量（窓余裕）から減少する。

本発明は、これらの点に関するものであって、データ伝
送ネットワーク、ファイバ分散型データインターフェー
ス（ＦＤＤＩ）、大型プロトコル集中器構成（バックプ
レーンデータ分散）において使用するクロック回復シス
テムを提供するものである。ファイバ分散型データイン
ターフェース（ＦＤＤＩ）プロトコルは、米国国家基準
協会（ＡＮＳＩ）データ伝送基準であって、それはオプ
チカルファイバ伝送媒体を使用する１００メガビット／
秒のトークンリングネットワークに適用されるものであ
る。ＦＤＤＩプロトコルは、「ＦＤＤＩ−外観（ＦＤＤ
Ｉ−Ａｎ　Ｏｖｅｒｖｉｅｗ）」、ダイジェスツ・オブ
・ペーパーズ・ＩＥＥＥ・コンピュータ・ソサエティ国
際会議、Ｃｏｍｐｃｏｎ′８７、１９８７年１月の文献
に記載されている。ＦＤＤＩプロトコルは、メインフレ
ームコンピュータ間の高性能相互接続として及び、メイ
ンフレームとそれらの関連する大量記憶サブシステム及
びその他の周辺機器の間での高性能相互接続として意図
されたものである。

目的本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、再生したクロック信
号がデータセル窓内の中心に位置され、その際に窓損失
を最小とするように、上昇遷移及び下降遷移に対する伝
搬時間における非対称性を吸収するシステムを提供する
ことを目的とする。本発明の別の目的とするところは、
データ遷移がデータ信号内において検知される場合にク
ロック信号をデータ信号と比較するようにクロック信号
の比較器への伝搬を制御するシステムを提供することで
ある。本発明の更に別の目的とするところは、システム
が遷移検知、信号遅延、クロック信号ゲート動作及び信
号比較に対して別個の要素を有するように、上昇遷移を
表わすデータ信号と下降遷移を表わすデータ信号に対す
る別個であるが同等のデータ経路を提供することである
。

本発明の更に別の目的とするところは、データセル窓内
のデータパルスの位置又は狭いデータパルスに対して不
感応性のエッジ検知器システムを提供することである。

構成本発明は、上昇及び下降データ遷移の両方を持ったデー
タ信号からクロック信号を回復するシステムに関するも
のである。該遷移は、上昇及び下降データ遷移に感応性
のある検知装置によって検知される。該検知装置は、デ
ータ信号において遷移が検知されると、第一論理状態を
持った遷移信号を発生する。該遷移信号は、比較器へ入
力される前に、予め選択した時間期間の間、遅延要素に
よって遅延される。

本システムは、又、クロック信号発生器及び比較器を有
している。該クロック信号発生器は、該比較器によって
発生される補正信号に応答してクロック信号を発生する
。一つの遷移が検知されると、該クロック信号は、該比
較器へ伝搬することが許容され、且つ該比較器はその遅
延遷移信号をクロック信号と比較する。発生された補正
信号は、存在する場合に、該比較信号の間の位相差を表
わす。

該クロック信号の該比較器への伝搬は、該遷移信号の第
一論理状態に応答するゲート動作要素によって制御され
る。該遷移信号が第一論理状態を有しており、一つの遷
移が検知されたことを表わす場合、そのクロック信号は
該比較器へ伝搬することが許容され、一方、遷移が検知
されない場合には、該ゲート動作要素は、該クロック信
号が該比較器へ供給されることを阻止し、何ら比較は行
なわれない。

該クロック信号発生器は、データ遷移と同期して発生し
且つデータセルの中心において発生する上昇及び下降デ
ータ遷移となる遷移を持ったクロック信号を発生する。

該クロック遷移及びデータ遷移は、補正信号がほぼゼロ
である場合に、同期して発生する。

検知装置は、正エッジ検知器装置及び負エッジ検知器装
置から構成することが可能であり、且つ該遷移信号は、
正エッジがデータ信号において検知されたことを表わす
正遷移信号及び負エッジがデータ信号において検知され
たことを表わす負遷移信号から構成することが可能であ
る。

ゲート動作装置は、上昇遷移信号に応答して上昇エッジ
が検知された場合にクロック信号を比較器へ供給する上
昇エッジゲート動作要素を有することが可能である。同
様に、該ゲート動作装置は、負遷移信号に応答して下降
エッジが検知された場合にクロック信号を比較器へ供給
する下降エッジゲート動作要素を有することが可能であ
る。遅延した上昇エッジ信号をクロック信号と比較する
ために専用の別個の比較器を設けることが可能であり、
且つ遅延した下降エッジ信号をクロック信号と比較する
ために専用の別個の比較器を設けることが可能である。

実施例以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第３図を参照すると、クロック回復システム１００のブ
ロック図を示してあり、尚、同様の構成要素には同様の
参照番号を付してある。データ信号１０２は、正エッジ
検知器論理要素１１及び負エッジ検知器論理要素１２の
クロック信号入力ポート（ＣＬＫ）へ入力される。論理
要素１１、１２は、Ｄフリップフロップとすることが可
能である。ＦＤＤＩ適用においては、入力データ信号１
０２は、「ゼロ復帰なし−反転（ＮＲＺＩ）」データ信
号であり、それは遠隔ステーション（例えば、６０マイ
ル離れたもの）から発生するものとすることが可能であ
り、且つファイバを介して、クロック回復システム１０
０へ結合させることが可能である。

第６図を参照すると、一定信号Ｄも論理要素１１、１２
へ入力され、且つ、好適実施例においては、この一定信
号Ｄは論理高即ち「１」である。

上昇（即ち、正）データ遷移２０４が、特定のデータセ
ル２００の期間中に、データ信号１０２を発生すると、
正エッジ検知器１１は、正エッジ検知器出力信号１３ａ
を発生し、その信号は論理高即ち「１」である。Ｄフリ
ップフロップの場合、クロック入力ポートへの信号が遷
移である場合、Ｄフリップフロップは、フリップフロッ
プのＤ入力ポートにおいて受取った信号と同一の論理状
態を持った信号を出力する。下降（即ち負）データ遷移
２０６がデータ信号１０２において発生すると、負エッ
ジ検知器１２が負エッジ検知器出力信号１３ｂを発生す
る。特定のデータセル期間中において、何らデータ遷移
２０４、２０６が信号１０２内に存在しない場合には、
該フリップフロップの出力は０、即ち論理低信号のまま
である。従って、遷移２０４、２０６が発生すると、対
応するエッジ検知器出力信号１３ａ、１３ｂは論理高信
号であり、一方遷移が発生しない場合には、それは論理
低信号である。

エッジ検知器出力信号１３ａ、１３ｂは、ＯＲゲート１
５へ入力され、且つその結果得られる結合検知器出力信
号１４は遅延線２２へ入力され且つパルスゲート２４へ
入力される。遅延線２２は、それが受取る結合検知器出
力信号１４を予め選択した量だけ遅延させる。尚、その
予め選択した量は、好適実施例においては、同期クロッ
ク期間の半分の時間期間（該遅延は、又、ＶＣＯクロッ
クサイクルと均等である）であり、且つ遅延データ信号
２３を発生する。

位相比較器１６へ入力する前に、遅延線２２を介して、
結合検知器出力信号１４を遅延させる主要な理由は、デ
ータ遷移２０４、２０６がデータセル２００内において
速目又は遅目に発生したとしても、パルスゲート２４が
ＶＣＯ遷移信号２５を位相比較器１６へゲート入力させ
るのに十分な量の時間が与えられていることを確保する
ためである。従って、遅延線を設けることにより、デー
タ遷移が指定したデータセル窓内において遅目に発生す
る場合であっても、データ遷移の存在を検知即ち捕獲す
るために十分な時間がＶＣＯゲート動作機構に与えられ
る。

ゲート型ＶＣＯ形態が使用される場合に適切な遅延量は
、データセル幅の約半分である。データセル遅延の半分
は、データセルの半分だけ速く到着するか又はデータセ
ルの半分だけ遅く到着するかということに拘らず、特定
のセル内において予定されている何れかのデータ遷移を
捕獲することを確保する。重要なことであるが、この遅
延線は、データセルの約半分よりも大きなものを与える
ものではなく、従ってデータ遷移が隣接するデータセル
２００と関連するＶＣＯ遷移と比較されることがないと
いうことである。

第４図及び第５図を参照すると、遅延線２２は、複数個
の論理ゲート３００から構成することが可能である。エ
ッジ検知器出力信号１３が、論理要素３００を介して伝
搬するのにかかる時間の量は、該遅延の時間期間である
。好適なＶＣＯ２０は、遅延線ゲート３００と類似して
おり、リングオシレータとしてそれ自身でフィードバッ
クする複数個の反転論理ゲート３０２から構成されてい
る。

ＶＣＯクロックサイクルは、信号が論理ゲート３０２を
介して伝搬するのにかかる時間と等しいものであること
が所望される。例えば、リングオシレータ２０が３個の
反転論理ゲート３０２から構成されている場合、ＶＣＯ
クロックサイクルは、該信号が６個のゲート３０２を介
して伝搬するのにかかる時間と等しい。信号が該リング
を介して一度伝搬して論理１状態を発生し、次いで該リ
ングを２度目に伝搬して論理０状態を発生すると、ＶＣ
Ｏクロックサイクルは完了する。従って、遅延線２２及
びＶＣＯ２０は、遅延線２２の遅延がＶＣＯの２０クロ
ックサイクルの時間期間とほぼ等しいように均等な伝搬
時間を有する要素から構成されている。ゲート３００、
３０２の伝搬時間は、トレース１４０へ印加されるＤＣ
電圧によって制御される。

正エッジ検知器論理要素１１は、上昇データ遷移２０４
を受取ると論理１パルスを発生し且つ負エッジ検知器論
理要素１２は下降データ遷移２０６を受取ると論理１パ
ルスを発生するので、何れの入力データ遷移２０４、２
０６も正パルスを発生する。発生された正パルスは、遅
延線２２を介して伝搬し、ＶＣＯ遷移信号２５と比較さ
れる。

クロック回復システム１００は、上昇及び下降遷移２０
４、２０６が互いに近付いて発生しない限り、良好に動
作する。上昇及び下降遷移が互いに近接して発生する場
合には、ＯＲゲート１５は該第二信号を見ることはなく
、且つ２番目に発生する遷移はパルスのオーバーラップ
によって失われることとなる。

上昇エッジ２０４及び下降エッジ２０６信号の両方に対
する伝搬時間が同一であると仮定すると、遅延データ信
号２３は位相比較器１６と、ＶＣＯ２０と、ローパスフ
ィルタ１８とを持ったフェーズロックループ１４へ入力
される。フェーズロックループ１４は、遅延データ信号
２３の位相遷移をＶＣＯ２０によって発生されたゲート
処理されたクロック信号２５の位相遷移と比較すること
によって、連続的なクロック信号２７（即ちＶＣＯ遷移
信号）を再生する。ＰＬＬ１４がロックされると、遅延
データ信号２３が、ゲート処理されたＶＣＯ遷移信号２
５が到着するのとほぼ同一の時間において位相比較器１
６に到着する。

クロック信号２７は割算器２９によって割算されて、Ｖ
ＣＯ遷移信号２８を発生する。（好適実施例においては
、クロック信号２７は、ＶＣＯ２０によって発生された
クロック信号２７における何らかのデューティサイクル
の非対称性を除去するために、２進割算器によって割算
される。）パルスゲート２４は、データ遷移２０４、２
０６がデータセル２００内に存在しない場合には、割算
したＶＣＯ遷移信号２８が位相比較器１６へ伝搬するこ
とがないようにゲートオフ（即ち、ブロック）する。

ＶＣＯ遷移信号２８はパルスゲート２４のクロック信号
ポートへ入力され、且つクロック信号として使用される
。正エッジ検知器出力信号１３ａは、ＯＲゲート１５に
よって、負エッジ検知器出力信号１３ｂとＯＲ処理され
、且つ結合検知器出力信号１４は、正又は負のデータ遷
移２０４、２０６の何れかがデータ信号１０２内に存在
する場合には、「１」をパルスゲート２４へラッチ入力
させる。遷移２０４、２０６が存在する場合には、結合
検知器出力信号１４は正パルスであり、そうでない場合
には、それは論理低である。

データ遷移２０４、２０６がデータ信号１０２内に存在
しない場合には、ＶＣＯ遷移信号２８は、パルスゲート
２４によって位相比較器１６からブロック、即ち阻止さ
れる。この条件の場合、ＶＣＯ遷移信号２８の上昇エッ
ジが発生する場合、パルスゲート出力信号２５は論理０
の状態を維持する。パルスゲート出力信号２５は、論理
低である。

なぜならば、遷移２０４、２０６がデータ信号１０２内
に存在しておらず、ＶＣＯ遷移信号２８を位相比較器１
６へ伝搬することを効果的にブロックしている場合には
、結合検知器出力信号１４が論理低だからである。

前述した如く、直列データ適用においては、システム１
００によって受信される基準信号はデータ信号１０２で
あり、上昇２０４又は下降２０６データ遷移が特定のデ
ータセル２００において発生する場合に、それが知られ
ていないことがしばしばである。しかしながら、データ
遷移２０４、２０６が発生すべき場合には、それらがデ
ータセル間隔として定義されるべき間隔で発生すること
が知られている。データ信号１０２は、データセル２０
０の期間中にサンプルされ、データセル時間期間中に該
データが状態を変化したか否かを決定することが可能で
ある。ゲート処理されたＶＣＯ遷移信号２５と比較する
前に結合検知器出力信号１４を遅延させ且つＶＣＯ遷移
信号２８の位相比較器１６への通過を制御するためにパ
ルスゲート２４を使用することによって、システム１０
０は、位相比較が行なわれる前に、データ遷移２０４、
２０６の存在を検知するのに十分な時間を有している。

結合検知器出力信号１４は、信号１４が遅延線２２へ入
力されるのとほぼ同一の時間においてパルスゲート２４
へ入力される。パルスゲート２４を介しての伝搬時間は
臨界的なものではない。なぜならば、フィードバックル
ープがそれを追従するからである。

理論的には、データ遷移２０４、２０６は、データセル
窓２００の中心において発生する。尚、前述した如く、
その窓は約８ｎｓの幅である。しかしながら、遅延デー
タ信号２３の遷移２０４、２０６は、送信機、ファイバ
インターフェース、光学的受信機乃至はクロック回復遅
延線などと関連する多数のメカニズムに起因して、デー
タセル窓２００の中心において発生しない場合がある。

理想的な条件下においては、データ遷移２０４、２０６
及びＶＣＯ遷移２８は、位相比較器１６の入力端におい
て一貫して同時的に到着するものと仮定される。この条
件が安定である場合には、再同期器３１０の窓内におい
て「中心位置決め」された状態で到着するデータと等し
いものとすることが可能である。再同期器３１０は、位
相比較のために使用されるＶＣＯ遷移信号２８の反転位
相エッジでクロック動作されるＤフリップフロップ３１
０を使用して位相比較器１６に到着する遅延データ信号
２３をサンプルする。この反転ＶＣＯ位相エッジ２８を
使用することは、遅延データ遷移をクロックエッジの間
の中間に位置させ、そのことは最大のセットアップ及び
ホールド時間となる（データをデータセル窓内の中央に
位置させることにより）。

割算したＶＣＯ信号２８は、窓中央位置決めの目的のた
めの基準点として使用することが可能である。なぜなら
ば、それは、同期器フリップフロップ３１０に対するク
ロック源であり、且つその位相遷移は、ループフィルタ
１８に起因して、一つの位相比較から次の位相比較へ瞬
間的に移動するものではないからである。

データ遷移２０４、２０６がデータセル２００内へ４ｎ
ｓ及び８ｎｓの間で発生する場合、それは遅目であると
考えられる。例えば、データが４ｎｓ遅い場合には（従
って、データセルのエッジにおいて）、エッジ検知器出
力信号１３ａ、１３ｂは、共にＯＲ処理され、且つその
結合検知器出力信号１４は、（１）パルスゲート２４が
データ遷移２０４、２０６が信号１４内に存在するか否
かを検知し、且つ（２）ＶＣＯ遷移信号２８が位相比較
器１６へ伝搬することが許容されるか否かを検知するの
に僅かに十分な時間でもって、パルスゲート２４によっ
て受信される。

データ遷移２０４、２０６は、又、セル窓２００におい
てほぼ４ｎｓ速目に発生する場合もある。

遅延線２２とパルスゲート２４とは共にデータセル２０
０内のデータ遷移の速目及び遅目の到着を許容する。デ
ータ信号１０２の遷移２０４、２０６が、ＶＣＯ遷移信
号２８における遷移を基準として最大で４ｎｓ遅目（即
ち、セル窓の中心の後）に発生する場合、パルスゲート
２４は、信号１４によってセットされて、ＶＣＯ信号２
８がパルスゲート２４の入力端に到着する直前にＶＣＯ
遷移２８をイネーブルさせる。

該データ遷移が、ＶＣＯ遷移信号２８における遷移を基
準として、該データ窓において速目に到着する場合には
、パルスゲート２４は、前もって、セットされてＶＣＯ
遷移２８をイネーブルし、従ってゲート処理された遷移
信号２５としてＶＣＯ遷移信号２８が伝搬することを許
容する。速目エッジ検知器出力信号１３ａ、１３ｂは、
位相比較器１６へ入力される前に、遅延線２２によって
遅延される。結合エッジ検知器出力信号１４へ導入され
る遅延は、遅延データ信号２３が、ゲート処理された遷
移信号２５の前に位相比較器１６に到着するようなもの
である。

理想的には、連続的なデータ遷移がデータセルの中心に
おいて発生する場合には、データパルスは幅広（８ｎｓ
）のように見える。連続するデータ遷移がデータセル２
００内において中心に位置されていない場合には（即ち
、一つが遅目であり、その次の一つが速目である場合）
、幅狭のデータパルスとなる。クロック回復システム１
００は、数ｎｓ遅目の１個の遷移とそれに続く数ｎｓ速
目のデータ遷移とを有するデータパターンが供給された
場合には、不安定となる場合がある。前述した如く、デ
ータパルスが幅狭となると、ＯＲゲート１５においてパ
ルスのオーバーラップが発生するために、システム１０
０は機能障害を発生する場合がある。

第７図を参照すると、幅狭パルス及びパルスオーバーラ
ップを吸収することの可能な別のクロック回復システム
５０が図示されている。システム５０は、データ信号１
０２が直接的に遅延線２２へ伝搬するという点を除いて
、第６図のシステム１００と動作が類似している。排他
的ＮＯＲゲート（ＸＮＯＲ）は、データ信号１０２及び
遅延データ信号２３を受信し、且つ遅延線２２によって
特定された時間の後に、該信号内に何れかの遷移が存在
する場合には、上昇遷移信号を発生する。

二つの遷移２０４、２０６が互いに近接して発生するこ
とによって発生されるパルスオーバーラップの問題は除
去されているが、遅延線２２が幅狭のデータパルスを持
ったデータ信号１０２を受信することが可能であること
が要求される。

第３図のシステム１００と同様に、データ信号１０２は
、Ｄフリップフロップとすることが可能な正エッジ検知
器論理要素（Ｆ１）１０８のクロック信号入力ポート（
ＣＬＫ）へ入力される。一定論理高信号が、正エッジ検
知器１０８のデータポートＤ１へ入力される。上昇エッ
ジ２０４データ遷移が受取られる場合には、正エッジ検
知器１０８が正エッジ検知器出力信号（Ｑ１）１０９を
発生し、それは論理高信号である。なぜならば、Ｄフリ
ップフロップは、そのデータポートＤ１への信号入力と
同一の論理レベルを持った信号１０９を出力するからで
ある。

正エッジ検知器出力信号１０９は、正パルスゲート論理
要素１２４（Ｆ２）のデータポートＤ２へ入力される。

正パルスゲート１２４も、Ｄフリップフロップとするこ
とが可能であり、該フリップフロップは、そのクロック
入力ポートＣＬＫにおいてＶＣＯ遷移信号２８を受取る
。ＶＣＯ遷移信号２８の上昇エッジにおいて、正パルス
ゲート１２４は、正エッジ検知器出力信号１０９と同一
の論理レベルを持った正のゲート処理された遷移信号１
５２（Ｑ２）を発生する。なぜならば、クロック信号の
上昇エッジにおいて、Ｄフリップフロップは、それが受
取るデータ信号と同一の論理状態を持った信号を出力す
るからである。正のゲート処理された遷移信号１５２が
正エッジ検知器（より一般的には、Ｄフリップフロップ
と呼称される）１０８へ入力され、それは、信号１５２
が論理高である場合に、クリアする。

下降遷移を有するデータ信号１０２は、負エッジ検知器
論理要素１１０（Ｆ４）のクロック信号入力ポート（Ｃ
ＬＫ）へ入力される。負エッジ検知器１１０もＤフリッ
プフロップとすることが可能であり、且つそのデータ入
力ポートＤ４において一定な論理高信号を受取る。負エ
ッジ検知器１１０も、データ信号１０２の負エッジ２０
６が受取られる場合に、論理高負エッジ検知器出力信号
１１１（Ｑ４）を発生する。

負エッジ出力信号１１１は、Ｄフリップフロップである
負パルスゲート１２６（Ｑ５）のデータポートＤ５へ入
力される。ＶＣＯ遷移信号２８も負パルスゲート１２６
のクロックポートへ入力され、その場合に、ＶＣＯ遷移
信号２８の上昇エッジにおいて、負パルスゲート１２６
が負パルスゲートのデータ入力ポートＤ５へ入力される
負エッジ検知器出力信号１１１と同一の論理レベルを持
った負のゲート処理された遷移信号１５４を発生する。

この負のゲート処理された遷移信号１５４（Ｑ５）は、
負エッジ検知器１１０へ入力され、それは、負のゲート
処理された遷移信号１５４が論理高である場合に、クリ
アする。

第６ａ図乃至第６ｃ図を参照すると、上昇２０４及び下
降２０６遷移を持ったデータ信号１０２が第６ａ図に示
されている。上昇エッジ２０４は、正エッジ検知器１０
８へ入力され、該検知器は第６ｂ図に示した如く、デー
タ信号Ｄ１が論理高信号である場合に、論理高正エッジ
検知器出力信号１０９を出力する。正エッジ検知器１０
８は、幅広信号１０９を発生し、その信号は、正のゲー
ト処理された遷移信号１５２が正エッジ検知器１０８を
クリアするまで、高状態に止どまる。

データ信号１０２の負エッジ２０６は、下降データ遷移
に感応性のある負エッジ検知器１１０によって受取られ
る。負エッジ検知器１１０は、論理高負エッジ検知器出
力信号１１１を出力する。

負エッジ検知器出力信号１１１は、それが負のゲート処
理された遷移信号１５４によってクリアされるまで、高
状態を維持する。従って、負エッジ検知器１１０及び正
エッジ検知器１０８は、幅広パルスを持った信号１１１
、１０９を発生する。

前述した如く再度第７図を参照すると、データ信号１０
２も遅延線２２へ入力され、該遅延線はデータ信号１０
２を予め選択した量だけ遅延させる。遅延データ信号２
３及び非遅延データ信号１０２は、論理要素Ｇ１へ入力
され、該論理要素は遅延データ信号２３をデータパルス
へ変換させる。

この論理要素Ｇ１は、好適実施例においては、排他的Ｎ
ＯＲゲートＧ１である。２個の排他的ＮＯＲゲート入力
２３、１０２が同一でない場合には、排他的ＮＯＲゲー
トは０を出力する。負２０６及び正２０４の両方のデー
タ遷移を持ったデータ信号１０２は、パルスデータ信号
２２４へ変換され、その信号は位相比較器１６へ入力さ
れる。

正及び負遷移信号１５２、１５４は別の論理要素へ入力
され、その論理要素は、好適実施例においては、ゲート
処理された遷移信号２５を発生するＯＲゲート（Ｇ２）
である。このＯＲゲートＧ２は、上昇２０４又は下降２
０６の何れかのデータ遷移がデータ信号１０２において
発生する場合には、論理高のゲート処理された遷移信号
２５を発生する。位相比較器１６は、パルスデータ信号
２２４とゲート処理された遷移信号２５との間に位相差
があることを表わす補正信号３０を発生する。

位相比較器１６は、同一のクロック期間内において、ゲ
ート処理された遷移信号２５と遅延パルスデータ信号２
２４とを受取り、且つこれら二つの信号２２４、２５の
位相を比較する。ＶＣＯ２０がロックすると、位相比較
器１６へのこれら二つの信号２２４、２５は位相整合さ
れる。これら二つの信号の間に位相差があると、位相比
較器１６は、遅延線出力信号２３とゲート処理された遷
移信号２５との間の位相エラーに比例する幅を持った補
正信号３０を発生する。

補正信号３０は、電荷ポンプ３１回路へ入力され、該回
路は、電圧補正信号３０を電流補正信号３３へ変換する
。電流補正信号３３は、ＶＣＯ２０へ入力される前に、
ローパスフィルタ１８によってフィルタされる。発生さ
れた補正信号３０に依存して、補正信号３０は、ローパ
スフィルタのコンデンサ１８内に格納される電荷をチャ
ージアップするか又は放電させる。フィルタされた信号
３５は、ＶＣＯ２０へ入力され、且つその周波数を増加
又は減少させ、従ってＶＣＯ２０は、連続的なクロック
信号２７を発生し、その上昇位相遷移は遅延パルスデー
タ信号２２４と同位相で発生する。

下降エッジ遷移２０６が遅延線２２を介して伝搬するの
にかかる時間量は上昇エッジ遷移が遅延線２２を介して
伝搬するのにかかる時間量と異なる場合がある。上昇及
び下降データ遷移に対するこれらの伝搬時間の間の非対
称性は、ＶＣＯ補正信号３０を、データ信号における位
相差ではなく遅延の非対称性によって、変化させること
となる。

更に、従来の遅延線２２は、典型的に、ある幅を持った
データ信号を受取るように構成されており、且つより幅
狭の幅を持った信号をパスさせることに困難性を有して
いる。特に、該遅延線は、その単一の内部ゲートのうち
の一つの伝搬時間よりも一層幅狭のデータ信号を通過さ
せることは不可能である。例えば、信号が該遅延線ゲー
トの一つを介して伝搬するのに約１ｎｓかかる場合には
、それがパスすることの可能なデータ信号の最小幅は約
１ｎｓである。

第９図及び第１０図を参照すると、正及び負のエッジ遷
移に関連する異なった伝搬遅延を吸収するエッジ遷移不
感応性遅延線クロック回復システム３００を第９図に示
してあり、対応するタイミング線図を第１０図に示して
ある。システム３００は、ＮＲＺＩフォーマットでのデ
ータ信号１０２を受取り、且つ正のデータ遷移２０４を
有する信号に対し及び負のデータ遷移２０６を有する信
号に対して、別々であるが同一のデータ経路１０４、１
０６を提供している。正データエッジ回路１０４は、正
データ遷移２０４に専用であり、且つ負データエッジ回
路１０６は負データ遷移２０６に専用である。

負エッジデータ及び正エッジデータと関連する異なった
伝搬時間が導入されることを除去するために、別々の回
路が、正エッジ遷移２０４及び負エッジ遷移２０６に対
して専用なものとされている。第一遅延線１２０を正エ
ッジデータ２０４に対して専用とさせ且つ第二遅延線１
２２を負エッジデータ２０６に対して専用なものとする
ことにより、伝搬時間における非対称性は吸収される。

なぜならば、両方の遅延線１２０、１２２が、正向エッ
ジ遷移が与えられるからである。

別個の回路１０４、１０６は、更に、データセル時間窓
の不必要な切捨てを減少させている。なぜならば、上昇
及び下降遷移が捕獲され且つ独立的に解除されるからで
ある（即ち、別々の回路１０４、１０６によって）。フ
リップフロップ１０８及び１１０が最小パルス幅拘束条
件に起因して不正確に機能するまで、一対の上昇及び下
降データ遷移を互いに近付けることが可能である。（一
つのデータ遷移が遅目に発生し且つ次のデータ遷移が速
目に発生する場合には、遷移の対が「互いに近付けられ
ている」と言われる。）エッジトリガ型フリップフロッ
プは、クロックエッジが発生する前にある時間期間の間
データが安定の状態を維持することを必要とする。そう
でない場合には、該フリップフロップは不正確に機能す
る場合がある。

正データエッジ回路１０４は、正エッジ検知器論理要素
（Ｆ１）１０８から構成されており、該論理要素は、ク
ロックパルス入力ポート１１６において受取るデータ信
号１０２における上昇エッジデータ遷移２０４に感応す
る。好適実施例においては、正エッジ検知器１０８は、
Ｑ１出力信号１０９及び■■出力信号１１２を具備する
Ｄフリップフロップである。正エッジ検知器１０８は、
データ信号１０２の到着する前にクリアされるので、■
■出力端における論理高即ち「１」は、正エッジ検知器
のデータ入力ポート（Ｄ１）へフィードバックされる。

データ信号１０２の上昇エッジ２０４において、正エッ
ジ検知器１０８は、そのデータ入力ポートＤ１において
受取る信号１１２と同一の論理状態を持った正エッジ検
知器出力信号１０９を発生する。

従って、初期化の後に、正エッジ検知器出力信号１０９
は、データ信号１０２が受取られる前に、論理低状態に
ある（第１０ｃ図）。正データ遷移２０４が正エッジ検
知器１０８によって受取られると（第１０ａ図）、正エ
ッジ検知器１０８は、そのデータ入力ポートＤ１におい
て受取る信号１１２と同一のレベルを持った正エッジ検
知器出力信号１０９（第１０ｃ図）を出力する（即ち、
出力信号１０９は論理高信号（即ち「１」）へ遷移する
）。

正エッジ検知器出力信号１０９（以後、「正データ信号
」と呼称する）が、第一遅延線１２０へ入力され、該遅
延線１２０は、正データ信号１０９を予め選択した量だ
け遅延させ且つ遅延正データ信号１２８を発生する（第
１０ｄ図）。好適実施例においては、導入される遅延は
、ＶＣＯクロック期間とほぼ等しく、それは、好適実施
例においては、４ｎｓである。第一遅延線１２０の速度
は、電圧制御型オシレータ（ＶＣＯ）１２８と同一であ
る。なぜならば、ＶＣＯ１２８及び遅延線１２０は、同
様のゲートアーキテクチャを有しており、且つそれらの
伝搬遅延時間を制御する共通の入力リード１４０を有し
ているからである（第４図及び第５図）。

遅延正データ信号１２８は、正エッジ位相論理要素（Ｆ
３）１３２のクロック信号入力ポートへ入力される。こ
の正位相比較器システムは、正位相論理要素１３２と、
正パルスゲート１２４と、論理ゲートＧ１とから構成さ
れている。従って、該正位相比較器は二つの入力、即ち
遅延正信号及びＶＣＯ遷移信号１４８を有している。

好適実施例においては、正位相論理要素１３２もＤフリ
ップフロップであり、それは全ての特性において整合さ
れている（即ち、レイアウト配向及び負エッジ位相比較
器論理要素（Ｆ６）１３４へのパワーレベル）。正位相
論理要素１３２のデータ入力ポートＤ３は、入力として
一定論理高即ち「１」データポート入力信号１３６（第
１０ｂ図）を受取り、且つ正位相比較器１３２は正位相
出力信号（Ｑ３）１４４を発生する。正位相出力信号１
４４は、正位相比較器システムによって発生される出力
信号の一つである。

遅延正データ信号１２８が上昇エッジ２０４を有してい
る場合（第１０ｄ図）、発生された正比較器出力信号１
４４（第１０ｇ図）もデータポートＤ３へ入力される信
号１３６と同一の論理レベルを有している。従って、正
比較器出力信号１４４も論理高信号である。遅延正エッ
ジ信号１２８が上昇エッジを有していない場合には、そ
のことは、正データ遷移２０４が特定のデータセル２０
０内において発生しなかったことを意味する。従って、
正位相論理要素１３２は、正位相出力信号１４４を発生
することによって、遅延データ信号１２８が到着するこ
との発生を記録する。

正比較器出力信号１４４は、負位相出力信号１４６と共
に、第一論理ＯＲ（Ｇ２）１７６へ入力される。（負位
相出力信号１４６は、負位相比較器によって発生される
出力信号の一つである。）何れかの信号１４４、１４６
が論理高である場合には、第一ＯＲゲート（Ｇ２）１７
６が論理高ＰＵＭＰ　ＵＰ信号１８０を発生する（第１
０ｎ図）。従って、上昇エッジ遷移２０４がデータ信号
１０２内において発生する場合には、ＰＵＭＰＵＰ信号
１８０が発生される。

正エッジ検知出力信号１０９も、好適実施例においては
Ｄフリップフロップとすることが可能な正パルスゲート
論理要素（Ｆ２）１２４のデータ入力ポートＤ２へ入力
される。システムのフェーズロックループ１４の一部で
ある電圧制御型オシレータ（ＶＣＯ）１２８は、信号１
２７を発生して、データ信号１０２の周波数をトラック
、即ち追従する。好適実施例においては、この信号１２
７は、割算器１２９（好適実施例においては、２進割算
器）によって第二の予め選択した量だけ割算される。割
算信号１４８は、ＶＣＯ遷移信号１４８であり、それは
正パルスゲート論理要素１２４のクロック信号入力ポー
トへ入力される。ＶＣＯ遷移信号１４８は、その上昇エ
ッジでデータ信号Ｄ２をクロック入力させ、且つ該正パ
ルスゲートは、そのデータポートＤ２へ入力される信号
１１３と同一の論理レベルを持った正パルスゲート出力
信号１５２（Ｑ２）を発生する。正パルスゲート出力信
号１５２は、正位相比較器システム出力信号のうちの一
つである。

正パルスゲート１２４は、ＶＣＯ遷移信号１４８の伝搬
を制御し、且つそのようにすることにより、それは二重
の機能を有している。第一に、正パルスゲート１２４は
、正データエッジ回路１０４が上昇エッジデータ信号を
受取る場合にのみ、ＶＣＯ遷移信号１４８の発生を記録
する。ＶＣＯ遷移信号１４８の発生は、データ信号１０
２内に正データ遷移が存在する場合にのみ記録される。

なぜならば、好適実施例においては、該正位相比較器は
、実際に正データエッジ回路１０９が上昇エッジ遷移信
号を受取った場合にのみ、正データ信号１０９とＶＣＯ
遷移信号１４８の位相を比較するからである。従って、
正パルスゲート１２４は、実効的に、ＶＣＯ遷移信号１
４８を「ゲート」動作すべく機能する。

論理要素１２４の第二機能は、ゲート処理されたＶＣＯ
遷移信号１５２を発生することによりＶＣＯ遷移の発生
を記録することによってその動作を開始させることによ
り正位相比較器システムの開始を制御することである。

ＶＣＯ遷移信号１４８の発生（第１０ｅ図）は、正パル
スゲート１２４によって記録され、正データ信号１０９
が論理高である場合（第１０ｃ図）、論理高信号（即ち
、「１」）正パルスゲート出力信号１５２を発生する。

（この場合にも、上昇エッジ２０４データ信号１０２が
受取られる場合（第１０ａ図）には、正データ信号１０
９は論理高である。）特定のデータセル期間中において
、データ信号１０２内に上昇エッジ２０４が発生しない
場合には、正データ信号１０９は論理低であり、且つ正
パルスゲート１２４は、論理低正パルスゲート出力信号
１５２を出力し、実効的に、たとえＶＣＯ１２８が、発
生した場合にはデータ信号１０２と同位相であったであ
ろうクロック信号１２７を継続的に発生しても、ＶＣＯ
遷移信号１４８の存在を認識することはない。

正パルスゲート出力信号１５２及び負パルスゲート出力
信号１５４は、第二論理ＯＲゲート（Ｇ３）１７８へ入
力される。何れかの入力信号１５２、１５４が論理高で
あると、第二ＯＲゲート１７８は論理高ＰＵＭＰ　ＤＯ
ＷＮ信号１８２を発生する（第１０ｏ図）。従って、特
定のクロックサイクル期間中に、上昇エッジ遷移２０４
がデータ信号１０２内において発生する場合には、ＰＵ
ＭＰ　ＤＯＷＮ信号１８２も発生する。

正パルスゲート出力信号１５２及び正比較器出力信号１
４４は、第一リセット回路要素１８４（Ｇ１）内へ入力
され、該要素１８４は、好適実施例においては、第一論
理ＮＯＲゲート（Ｇ１）１８４である。第一リセット回
路１８４は、第一リセット信号１６０を発生し、該信号
は、正パルスゲート１２４及び正位相比較器１３２へ入
力されて、それらの両方が論理出力信号１４４、１５２
を発生した後に、それらをクリアする。正パルスゲート
（Ｆ２）１２４及び正位相比較器（Ｆ３）１３２をクリ
アすると、正位相比較器システムによる位相比較シーケ
ンスを終了し、且つチャージポンプ信号１８０、１８２
の最小パルス幅を決定する（第８ａ図乃至第８ｃ図）。

論理信号１４４及び１５２は、直接的に、チャージＰＵ
ＭＰ　ＵＰ１８０及びチャージＰＵＭＰ　ＤＯＷＮ１８
２信号となる。論理高である到着する最初の信号（正位
相比較器出力信号１４４又は正パルスゲート出力信号１
５２）は、該ポンプ回路のうちの一つをターンオンさせ
、論理高である到着する２番目の信号は、他のポンプ回
路をターンオンさせる。

遷移高への最後の信号は、最小幅のポンプパルスを発生
する。

正パルスゲート１２４及び正位相比較器１３２が第一リ
セット信号１６０（論理高）を受取ると、正パルスゲー
ト出力信号１５２は、正位相検知出力信号１４４と同じ
く、低状態へ遷移する。更に、第一リセット信号１６０
は正エッジ検知器１０８へ入力される。正エッジ検知器
１０８が論理高リセット信号１６０を受取ると、正デー
タ信号１０９は論理低信号となる。正データ遷移２０４
がデータセル窓２００内において非常に遅目に発生する
場合には、負エッジ検知器１１０が負データ遷移１０２
を受取るデータクロックサイクル期間中に、正エッジ検
知器１０８のクリア動作が実際に発生する場合がある。

正遷移回路１０４をクリアするために負データ遷移サイ
クルの期間中に時間が与えられるので、システム１００
は近接して離隔したデータ遷移を処理することが可能で
ある。

負エッジ検知器１１０は下降データ遷移２０６に対して
感応性があるという点を除いて、負データエッジ回路１
０６は正データエッジ回路１０４と同一である。負デー
タエッジ回路１０６は、負エッジ検知器論理要素（Ｆ４
）１１０を有しており、該論理要素は、そのクロック信
号入力ポート１１８においてそれか受取る入力データ信
号１０２内に下降エッジデータ遷移２０６に感応する。

負エッジ検知器１１０もＤフリップフロップとすること
が可能である。

負データエッジ回路１０６は、第二遅延線１２２を有し
ており、その第二遅延線１２２は、パワーレベル及びレ
イアウト配向の点において第一遅延線１２０とマッチ即
ち整合されている。（即ち、両方の遅延線１２０、１２
２は、それが受取るデータ信号をほぼ同一の量だけ遅延
させ、且つ両方の遅延線１２０、１２２はＶＣＯ１２８
と同様にループフィルタノード３５によって制御されて
いる。）正エッジ検知器１０８のように、好適実施例においては
、負エッジ検知器１１０はＤフリップフロップであり、
■■出力信号１１４及びＱ４出力信号１１１を有してい
る。負エッジ検知器１１０は、データ信号１０２の到着
の前にクリアされるので、■■出力信号１１４における
論理高即ち「１」は、負エッジ検知器のデータ入力ポー
トＤ４へフィードバックされる。下降エッジデータ遷移
２０６がデータ信号１０２内において発生する場合（第
１０ａ図）、負エッジ検知器１１０は、そのデータ入力
ポートＤ４（第１０ｉ図）において受取る信号と同一の
論理レベルを持った負検知器出力信号１１１（以後、「
負データ信号」として呼称する）を発生する。

エッジ検知器１０８、１１０へ入力されるデータ信号■
■、■■は、パワーアップ即ち始動時の非合法的状態の
可能性のために、一定力１レベル条件から駆動すること
は不可能である。フィードバック■■及び■■の代わり
に一定力１が使用される場合には、パワーアップ時にお
いて、信号１０９、１１１が高状態であり且つ信号１４
４、１４６が低状態である場合がある。従って、データ
信号１０２は、遅延データ信号１２８、１３０において
正遷移を発生し、信号１４４、１４６を高状態へ遷移さ
せ且つエッジ検知器１０８、１１０をクリアすることは
不可能である。

好適実施例においては、検知器１０８、１１０が高状態
にある信号１０９、１１１でパワーアップする場合には
、データ信号１０２が検知器１０８、１１０を、■■及
び■■の入力端Ｄ１、Ｄ４へのフィードバックによって
、低状態へトグル動作させる。従って、検知器１０８、
１１０は、論理低状態へ初期化される。

負データ信号１１１が第二遅延線１２２へ入力され、該
遅延線１２２は、予め選択した量だけ負データ信号１１
１を遅延し、その際に遅延負データ信号１３０を発生す
る（第１０ｊ図）。好適実施例においては、第一及び第
二遅延線１２０、１２２の各々は、６個の非反転差動「
ＥＣＬ」論理ゲート３００から構成されている（第４図
）。

負位相比較器システムは、負位相論理要素１３４と、負
パルスゲート１２６と、論理ゲートＧ４とから構成され
ている。負位相比較器システムは、更に、二つの入力、
即ち遅延負データ信号１３０及びＶＣＯ遷移信号１４８
を有している。

遅延負データ信号１３０は、負位相論理要素１３４（Ｆ
６）のクロック信号入力ポートへ入力される。好適実施
例においては、負位相論理要素１３４もＤフリップフロ
ップであり、且つ一定論理高信号１３８（即ち、「１」
）（第１０ｂ図）は、データ入力ポートＤ６へ入力され
る。遅延負データ信号１３０の上昇エッジにおいて、負
位相論理要素１３４が負位相出力信号（Ｑ６）１４６を
発生し、それは、そのデータ入力ポートＤ６（第１０ｌ
図）へ入力される信号１３８と同一レベル（論理高）で
ある。遅延負データ信号１３０が特定のデータセル期間
中において上昇エッジを有していない場合には、負位相
論理要素１３４が論理低信号１４６を維持する。負位相
出力信号１４６は、負位相比較器システムによって発生
される出力信号のうちの一つである。

負データ信号１１１は、又、負パルスゲート１２６（Ｆ
５）のデータ入力ポートＤ５へ入力され、該ゲートは、
好適実施例においては、Ｄフリップフロップである。Ｖ
ＣＯ遷移信号１４８は、又、負パルスゲート１２６のク
ロック信号入力ポート１５０へ入力される。正パルスゲ
ート１２４と同様に、負パルスゲート１２６は、データ
信号１０２において下降遷移２０６が発生する場合に、
ＶＣＯ遷移信号（第１０ｅ図）の発生を記録する。

ＶＣＯ遷移信号１４８の上昇エッジにおいて、負パルス
ゲート１２６は負パルスゲート出力信号１５４（Ｑ５）
（第１０ｋ図）を発生し、その信号は、負パルスゲート
のデータポートＤ５へ入力される負データ信号１１１の
論理レベルと同一の論理レベルを有している。該負パル
スゲート出力信号は、該負位相比較器システムによって
発生される出力信号のうちの別の一つである。従って、
負パルスゲート出力信号１５４は、負データ信号１１１
が論理高である場合に、論理高信号である。

該負データ信号は、データ信号１０２が下降遷移２０６
を有する場合に、論理高である。

正位相比較器システムの場合の如く、負パルスゲート１
２６は二重機能を有している。第一に、それは、負デー
タ遷移が検知される場合にＶＣＯ遷移信号１４８の発生
を記録しそれを「ゲート」入力させる。論理要素１２６
の第二の機能は、ＶＣＯ信号１５４をゲート動作させる
ことによりその動作を開始させることによって負位相比
較器システムの開始を制御することである。

前述した如く、負位相出力信号１４６は第一ＯＲゲート
１７６へ入力される。負位相出力信号１４６が論理高で
ある場合（即ち、下降データ遷移が負エッジ検知器１１
０によって受取られた場合）、第一ＯＲゲート１７６は
論理高ＰＵＭＰＵＰ信号１８０を発生する（第１０ｎ図
）。

同様に、前述した如く、負パルスゲート出力信号１５４
は、第二ＯＲゲート１７８へ入力され、且つ、負パルス
ゲート出力信号１５４が論理高信号である場合（即ち、
下降データ遷移２０６が発生した場合）、論理高ＰＵＭ
Ｐ　ＤＯＷＮ信号１８２が発生される（第１０ｏ図）。

負パルスゲート信号１５４及び負パルス出力信号１４６
は、好適実施例においては、第二論理ＮＯＲゲート（Ｇ
４）である第二リセット回路１８６（Ｇ４）へ入力され
る。第二ＮＯＲゲート１８６は、第二リセット信号１６
２を発生し、該信号１６２は、負パルスゲート１２６及
び負パルス論理要素１３４の両方が、論理高出力信号１
４６、１５４を発生した場合にそれらをクリアするため
に使用され、その際に負位相比較器システムの動作を終
了させる。ＮＯＲゲート１８６の前に反転ゲート１８７
（ＡＮＤゲート機能と均等なものを形成している）が設
けられており、意図的に付加的なゲート遅延及びゲート
アーキテクチャを導入している。反転ゲート１８７は、
最小チャージポンプパルス幅を設定し、且つ負位相出力
信号１４６に対する負パルスゲート出力信号１５４から
活性化される場合に、第二リセット回路１８６の伝搬遅
延差を最小とする。

ＰＵＭＰ　ＤＯＷＮ信号１８２は負電流信号であり、且
つＰＵＭＰ　ＵＰ信号１８０は正電流信号であり、それ
らは、フェーズロックループのローパスフィルタ１８内
のコンデンサをチャージダウン又はチャージアップし、
ＶＣＯの電圧を増加乃至は減少させ、従ってＶＣＯの周
波数を増加乃至は減少させる。従って、ＰＵＭＰ　ＵＰ
信号１８０は、ＶＣＯのコンデンサをチャージアップし
、且つＰＵＭＰ　ＤＯＷＮ信号１８２は、該コンデンサ
を放電させて、ＶＣＯ１２８の周波数を調節し、データ
信号１０２の位相をトラック、即ち追従する。

再度、第１図及び第８ａ図乃至第８ｃ図を参照すると、
データ信号１０２の上昇遷移２０４がクロックウインド
内の中心に位置されており、且つフェーズロックループ
１４が安定である場合（即ち、ＶＣＯ遷移信号１４８及
び遅延データ信号１２８、１３０が同位相である場合）
、正比較器出力信号１４４が、正パルスゲート出力信号
１５２が第二ＯＲゲート１７８へ入力されるのとほぼ同
一の時刻に第一ＯＲゲート１７６へ入力される。

第一ＯＲゲート１７６は、第二ＯＲゲート１７８がＰＵ
ＭＰ　ＤＯＷＮ信号１８２を発生するのとほぼ同し時間
にＰＵＭＰ　ＵＰ信号１８０を発生し、その際に実効的
に互いに相殺させている。

同様に、データ信号１０２の下降遷移２０６が中心に位
置していると、負パルスゲート出力信号１５４が、負出
力信号１４６が第二ＯＲゲート１７６へ入力されるのと
ほぼ同一の時間に第一ＯＲゲート１７８へ入力される。

この場合においても、ＰＵＭＰ　ＵＰ信号１８０及びＰ
ＵＭＰ　ＤＯＷＮ信号１８２は、ほぼ同時的に発生する
。

特に、第８ａ図乃至第８ｃ図を参照すると、ＰＵＭＰ　
ＵＰ信号１８０及びＰＵＭＰ　ＤＯＷＮ信号１８２のタ
イミング線図が図示されている。

ＶＣＯ遷移信号１２７及びＰＵＭＰ　ＤＯＷＮ信号１８
２及びＰＵＭＰ　ＵＰ信号１８０を活性化する正及び負
データ遷移２０４、２０６の発生から得られる正味のル
ープ補正の量は、それらの間の相対的なタイミングに依
存する。第８ａ図は、遅延データ遷移信号１２８、１３
０及びＶＣＯ遷移１４８が同位相であり且つ同時的に位
相論理要素１３２、１３４、１２４、１２６に到着する
場合の状態を図示している。ＰＵＭＰ　ＵＰｆ信号１８
０及びＰＵＭＰ　ＤＯＷＮ信号１８２の両方は、ほぼ同
時的に発生し、最小であるが同し幅のＰＵＭＰ　ＵＰパ
ルス１８０及びＰＵＭＰ　ＤＯＷＮパルス１８２を発生
する、（即ち、信号１８０、１８２はほぼ同一の期間持
続する）。チャージポンプ回路３１は、ＰＵＭＰ　ＵＰ
パルス１８０及びＰＵＭＰ　ＤＯＷＮパルス１８２を、
相補的な極性の電流へ変換し、該電流はフィルタ１８に
おいて加算され、その際にゼロの正味補正となる。従っ
て、ローパスフィルタ１８上でのＰＵＭＰ　ＵＰ信号１
８０及びＰＵＭＰ　ＤＯＷＮ信号１８２の正味の効果は
ほぼ０である。

第８ｂ図及び第８ｃ図は、ＶＣＯ遷移信号１２７か又は
データ遷移２０４、２０６の何れかが他方よりも速目に
発生し、その結果最も速く開始されたポンプパルスがよ
り長くオンであり且つフィルタ１８に対して正味の０で
ないデルタ補正を発生する場合の状態を図示している。

第８ｂ図を参照すると、遅延データ信号１２８、１３０
が、ＶＣＯ遷移信号１４８の前に、位相論理要素１３２
、１３４に到着する場合には、ＰＵＭＰ　ＤＯＷＮ信号
１８２が発生される前にＰＵＭＰ　ＵＰ信号１８０が発
生され、且つローパスフィルタ１８内のコンデンサは、
ＰＵＭＰ　ＤＯＷＮ信号１８２がオフでＰＵＭＰ　ＵＰ
信号１８０がオンである期間中にチャージアップされて
ＶＣＯ１２８をスピードアップさせる。この場合にも、
両方の信号１８０、１８２がオンである時間期間中、正
味の効果は０である。

第８ｃ図を参照すると、遅延データ信号１２８、１３０
の前にＶＣＯ遷移信号１４８が位相論理要素１２４、１
２６に到着する場合には、ＰＵＭＰＵＰ信号１８０がタ
ーンオンされる前には、ＰＵＭＰ　ＤＯＷＮ信号１８２
はオンである。ＰＵＭＰ　ＤＯＷＮ信号１８２のみがオ
ンである時間期間中、ローパスフィルタ１８内のコンデ
ンサは放電し、ＶＣＯ１２８をスローダウン、即ち低速
化させる。

エッジ遷移不感応性遅延線クロック回復システム３００
は、負遷移２０６を正遷移２０４から区別し且つ負デー
タ遷移２０６を正遷移へ変換する別個の回路１０４、１
０６を有することによって正データ遷移２０４及び負デ
ータ遷移２０６の両方のフェーズロックを別個に取扱い
、従って不整合な伝搬時間に起因する遅延線伝搬遅延の
非対称性を除去している。遅延線伝搬非対称性は、シス
テム３００によって除去されている。なぜならば、負デ
ータ遷移２０６は正遷移へ変換されており、従って正デ
ータ遷移のみが負エッジ回路遅延線１２２を介して伝搬
するに過ぎないからである。

更に、システム３００は、又、隣接するデータセル２０
０における遅目のデータ遷移２０４とそれに続く速目の
データ遷移２０６に起因する遅延線１２０、１２２を介
しての幅狭のパルスを通過させる問題も解消している。

上昇データ遷移２０４及び下降データ遷移２０６に対し
て別個のデータ回路１０４、１０６（従って、別個のデ
ータ経路）を設けることにより、遅延線１２０、１２２
は、それがクリアされるまで一定状態を維持する単一ラ
ッチ型正データ遷移１０９、１１１が設けられている。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
、種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は、典型的なデータ信号と典型的なデータセルを
示した概略図、第２ａ図は従来のＰＬＬシステムを示し
たブロック図、第２ｂ図は従来のクロック回復システム
を示したブロック図、第３図は遅延線を有すると共に上
昇及び下降データ遷移を検知するパルスゲートを有する
本発明の一実施例に基づいて構成されたクロック回復シ
ステムを示したブロック図、第４図は本発明において使
用される遅延線を示したブロック図、第５図は本発明に
おいて使用される電圧制御型オシレータ（ＶＣＯ）を示
したブロック図、第６ａ図は上昇及び下降遷移を有する
データ信号を示した概略図、第６ｂ図は正エッジ検知器
によって発生されるデータ信号を示した概略図、第６ｃ
図は負エッジ検知器によって発生されるデータ信号を示
した概略図、第７図は本発明の別の実施例に基づいて構
成されたクロック回復システムを示したブロック図、第
８ａ図は電圧制御型オシレータ（ＶＣＯ）遷移信号及び
データ信号が位相整合されている場合の本発明によって
発生されるポンプアップ（ＰＵＭＰ　ＵＰ）信号及びポ
ンプダウン（ＰＵＭＰ　ＤＯＷＮ）信号に対するタイミ
ング線図、第８ｂ図はＶＣＯ遷移信号の位相がデータ信
号の位相に遅れる場合に対応する第８ａ図と同様のタイ
ミング線図、第８ｃ図は、ＶＣＯ遷移信号の位相がデー
タ信号の位相に先行する場合の第８ａ図の場合と同様の
タイミング線図、第９図は本発明の更に別の実施例に基
づいて構成されたクロック回復システムを示したブロッ
ク図、第１０ａ図乃至第１０ｏ図は第９図のクロック回
復システムに対応するタイミング線図、である。（符号の説明）１１：正エッジ検知器論理要素１２：負エッジ検知器論理要素１４：フェーズロックループ（ＰＬＬ）１５：ＯＲゲー
ト１６：位相比較器１８：ローパスフィルタ２０：電圧制御型オシレータ（ＶＣＯ）２２：遅延線２４：パルスゲート５０：クロック回復システム１００：クロック回復システム（装置）２００：データ
セル３００：遅延線ゲート３０２：反転論理ゲート

Claims

【特許請求の範囲】

【請求項１】上昇及び下降データ遷移を持ったデータ信
号からクロック信号を回復するシステムにおいて、前記
データ信号内のデータ遷移を検知する検知手段、検知し
た遷移を表わす遷移信号であって遷移が検知される場合
に予め選択したレベルである論理レベルを有する遷移信
号を発生する遷移手段、前記遷移信号を予め選択した時
間期間だけ遅延させる遅延手段、補正信号に応答し前記
データ遷移と同期して発生するクロック遷移を持ったク
ロック信号を発生する手段、前記遅延遷移信号を基準信
号と比較し且つそれらの間の位相差を表わす補正信号を
発生する比較手段、前記遷移信号の第一論理状態に応答
し前記クロック信号が前記基準信号であるように前記ク
ロック信号を前記比較信号へ供給するゲート動作手段、
を有することを特徴とするシステム。
【請求項２】特許請求の範囲第１項において、前記検知
手段が、前記データ信号内の上昇データ遷移に応答する
手段と、前記データ信号内の下降データ遷移に応答する
手段とを有することを特徴とするシステム。
【請求項３】特許請求の範囲第１項において、前記遷移
手段が、上昇データ遷移が検知される場合に第一論理状
態を持った上昇遷移信号を発生し、且つ下降データ遷移
が検知される場合に第一論理状態を持った下降遷移信号
を発生することを特徴とするシステム。
【請求項４】特許請求の範囲第１項において、前記第一
論理状態が論理高であることを特徴とするシステム。
【請求項５】特許請求の範囲第３項において、前記遷移
信号が、上昇遷移信号と下降遷移信号とを有することを
特徴とするシステム。
【請求項６】特許請求の範囲第３項において、前記ゲー
ト動作手段が、前記上昇遷移信号に応答して前記クロッ
ク信号を供給する上昇ゲート動作手段と、前記下降遷移
信号に応答して前記クロック信号を供給する下降ゲート
動作手段とを有しており、前記上昇ゲート動作手段が、
前記基準信号として前記クロック信号を供給すると共に
、前記下降ゲート動作手段が前記基準信号として前記ク
ロック信号を供給することを特徴とするシステム。
【請求項７】特許請求の範囲第６項において、前記上昇
ゲート動作手段がパルスゲートを有しており、且つ前記
下降ゲート動作手段がパルスゲートを有していることを
特徴とするシステム。
【請求項８】特許請求の範囲第７項において、前記パル
スゲートがＤ型フリップフロップであることを特徴とす
るシステム。
【請求項９】特許請求の範囲第３項において、前記遅延
手段が、更に、前記予め選択した時間期間だけ前記上昇
遷移信号を遅延させる上昇遅延手段と、前記予め選択し
た時間期間だけ前記下降遷移信号を遅延させる下降遅延
手段とを有することを特徴とするシステム。
【請求項１０】特許請求の範囲第１項において、前記補
正信号がほぼゼロである場合に、前記クロック遷移が前
記データ信号における遷移と同期して発生することを特
徴とするシステム。
【請求項１１】特許請求の範囲第１項において、前記予
め選択した時間期間がほぼデータセル窓の半分に等しく
、前記データセル窓は、前記データ信号において前記遷
移が発生する間の時間期間であることを特徴とするシス
テム。
【請求項１２】特許請求の範囲第１項において、前記ク
ロック信号を発生する手段が、それと関連するクロック
サイクルを有しており、且つ前記予め選択した時間期間
が前記クロックサイクルに比例していることを特徴とす
るシステム。
【請求項１３】特許請求の範囲第１項において、前記ク
ロック信号を発生する手段が、前記遅延遷移信号と前記
基準信号とを比較し且つ前記補正信号を発生する位相比
較器を有すると共に、前記補正信号に応答して前記クロ
ック信号を発生する電圧制御型オシレータを有しており
、前記クロック遷移及び前記データ遷移は、前記補正信
号がほぼゼロである場合に、同期して発生することを特
徴とするシステム。
【請求項１４】特許請求の範囲第３項において、前記比
較手段が、前記上昇遷移信号と前記クロック信号とを比
較し且つ上昇比較信号を発生する上昇比較手段を有する
と共に、前記下降遷移信号と前記クロック信号とを比較
し下降比較信号を発生する下降比較手段を有しており、
前記比較信号が上昇及び下降比較信号を有することを特
徴とするシステム。
【請求項１５】上昇及び下降データ遷移を持ったデータ
信号からクロック信号を再生するシステムにおいて、デ
ータ信号における上昇データ遷移を検知する上昇検知手
段が設けられており、前記データ信号における負データ
遷移を検知する負検知手段が設けられており、検知した
上昇遷移を表わす上昇遷移信号を発生する上昇遷移手段
が設けられており、前記上昇遷移信号はそれと関連する
論理レベルを有しており、前記論理レベルは上昇遷移が
検知される場合の予め選択したレベルであり、前記デー
タ信号における下降データ遷移の存在を表わす下降遷移
信号を発生する下降遷移手段が設けられており、前記下
降遷移はそれと関連する論理レベルを有しており、前記
論理レベルは下降遷移が検知される場合の予め選択した
レベルであり、前記データ信号を予め選択した時間期間
だけ遅延する遅延手段が設けられており、補正信号に応
答して前記データ遷移と同期して発生するクロック遷移
を持ったクロック信号を発生する手段が設けられており
、前記遅延したデータ信号を基準信号と比較し且つそれ
らの間の位相差を表わす前記補正信号を発生する比較手
段が設けられており、前記上昇遷移信号及び前記下降遷
移信号に応答し前記クロック信号が前記基準信号である
ように遷移が検知される場合に前記比較手段へ前記クロ
ック信号を供給するゲート動作手段が設けられているこ
とを特徴とするシステム。
【請求項１６】上昇及び下降データ遷移を持ったデータ
信号からクロック信号を回復する方法において、前記デ
ータ信号におけるデータ遷移を検知し、検知した遷移を
表わす遷移信号を発生し、前記遷移信号はそれと関連す
る論理レベルを有しており、且つ前記論理レベルは遷移
が検知される場合の予め選択したレベルであり、前記遷
移信号を予め選択した時間期間だけ遅延させ、補正信号
に応答して前記データ遷移と同期して発生するクロック
遷移を持ったクロック信号を発生し、前記遅延した遷移
信号を基準信号と比較し且つそれらの間の位相差を表わ
す補正信号を発生し、前記クロック信号が前記基準信号
であるように前記遷移信号の第一論理状態に応答して前
記クロック信号を前記比較手段へ供給する、上記各ステ
ップを有することを特徴とする方法。
【請求項１７】特許請求の範囲第１６項において、前記
遷移信号を発生するステップが、前記データ信号におい
て上昇データ遷移が検知される場合に上昇遷移信号を発
生し、前記データ信号において下降データ遷移が検知さ
れる場合に下降遷移信号を発生し、前記遷移信号が前記
上昇遷移信号を有すると共に前記下降遷移信号を有する
ことを特徴とする方法。
【請求項１８】特許請求の範囲第１７項において、前記
供給ステップが、前記上昇遷移信号に応答して前記基準
信号として前記クロック信号を供給し、前記下降遷移信
号に応答して前記基準信号として前記クロック信号を供
給することを特徴とする方法。
【請求項１９】特許請求の範囲第１７項において、前記
遅延ステップが、前記予め選択した時間期間だけ前記上
昇遷移信号を遅延させ且つ前記下降遷移信号を前記予め
選択した時間期間だけ遅延させることを特徴とする方法
。
【請求項２０】特許請求の範囲第１７項において、前記
比較ステップが、前記上昇遷移信号を前記クロック信号
と比較し且つ上昇比較信号を発生し、前記下降遷移信号
を前記クロック信号と比較し且つ下降比較信号を発生し
、前記比較信号が前記上昇及び下降比較信号を有するこ
とを特徴とする方法。