KR910010935A - 에지 천이에 영향을 받지 않는 지연라인 시스템 및 방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 상승 및 하강 데이타 천이를 검출하도록 지연 라인 및 펄스게이트를 지니는 본 발명의 클록 회복 시스템에 대한 블록 다이어그램.
제4도는 본 발명에 사용되는 지연라인에 대한 블록 다이어그램.
제5도는 본 발명에 사용되는 전압 제어 발진기에 대한 블록 다이어 그램.
Claims (20)
- 상승 및 하강 데이타를 천이를 지니는 데이타 신호로부터 클록 신호를 회복하는 시스템에 있어서, 상기 데이타 신호에서 데이타 천이를 검출하는 검출수단, 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 검출된 천이를 나타내는 천이신호를 발생시키는 천이수단, 미리 선택된 시간주기 만큼 상기 천이 신호를 지연시키는 지연 수단, 보정 신호에 응답하여, 상기 데이타 천이와 동기하여 발생한 클록 천이를 지는 클록 신호를 발생시키는 수단, 상기 지연된 천이 신호를 기준 신호와 비교하여 상기 지연된 천이 신호 및 클록 신호 사이의 위상차를 나타내는 보정신호를 발생시키는 비교 수단, 상기 천이 신호의 제1논리 상태에 응답하여 상기 클록 신호가 기준 신호이도록 상기 비교 수단에 상기 클록 신호를 공급하는 게이트 수단을 포함하는 시스템.
- 제1항에 있어서, 상기 검출 수단은 상기 데이타 신호에서 상승 데이타 천이에 응답하는 수단, 상기 데이타 신호에서 하강 천이에 응답하는 수단을 포함하는 시스템.
- 제1항에 있어서, 상기 천이 수단은 상승 데이타 천이가 검출될 경우 상기 제1논리 상태를 지니는 상승 천이 신호를 발생시키고 하강 데이타 천이가 검출될 경우 상기 제1논리 상태를 지니는 하강 천이 신호를 발생시키는 시스템.
- 제1항에 있어서, 상기 제1논리 상태가 논리 "하이(high)"인 시스템.
- 제3항에 있어서, 상기 천이 신호는 상승 천이 신호 및 하강 천이 신호를 하는 시스템.
- 제3항에 있어서, 상기 게이트 수단은 상기 상승 천이 신호에 응답하여 상기 클록 신호를 공급하는 상승 게이트 수단, 상기 하강 천이 신호에 응답하여 상기 클록 신호를 공급하는 하강 게이트 수단을 포함하며, 상기 상승 게이트 수단은 상기 클록 신호를 상기 기준 신호로서 공급하고 상기 하강 게이트 수단은 상기 클록 신호를 상기 기준 신호로서 공급하는 시스템.
- 제6항에 있어서, 상기 상승 게이트 수단은 펄스 게이트를 포함하고 이상 하강 게이트 수단은 펄스 게이트를 포함하는 시스템.
- 제7항에 있어서, 상기 펄스 게이튼 D형 플립플롭인 시스템.
- 제3항에 있어서, 상기 지연수단은 상기 상승 천이 신호를 미리 선택된 시간주기만큼 지연시키는 상승 지연수단, 상기 하강 천이 신호를 미리 선택된 시간주기만큼 지연시키는 하강 지연 수단을 더우기 포함하는 시스템.
- 제1항에 있어서, 상기 클록 천이는 상기 보정 신호가 대략 영(0)일 경우 상기 데이타 신호의 천이와 동기하여 발생하는 시스템.
- 제1항에 있어서, 상기 미리 선택된 시간 주기는 상기 천이가 상기 데이타 신호에서 발생하는 시간 간격인 데이타 셀 윈도우의 절반인 시스템.
- 제1항에 있어서, 상기 클록 신호를 발생시키는 수단은 관련된 클록 사이클을 지니면 상기 미리 선택된 시간 주기는 상기 클록사이클에 비례하는 시스템.
- 제1항에 있어서, 상기 클록 신호를 발생시키는 수단은 상기 지연된 천이 신호 및 상기 기준 신호를 비교하여 상기 보정 신호를 발생시키는 위상 비교기, 상기 보정 신호에 응답하여 상기 클록 신호를 발생시키는 전압 제어 발진기를 포함하며, 상기 클록 천이 및 데이타 천이는 상기 보정신호가 대략 영(0)일 경우에 동기하여 발생하는 시스템.
- 제3항에 있어서, 상기 비교 수단은 상기 상승 천이 신호를 상기 클록 신호와 비교하여 상승 비교 신호를 발생시키는 상승 비교 수단, 상기 하강 천이 신호를 상기 클록 신호와 비교하며 하강 비교 신호를 발생시키는 하강 비교 수단을 포함하고, 상기 비교 신호는 상승 및 하강 비교 신호를 포함하는 시스템.
- 상승 및 하강 데이타 천이를 지니는 데이타 신호로 부터 클록 신호를 재발생시키는 시스템에 있어서, 상기 데이타 신호에서 상승 데이타 천이를 검출하는 상승 검출 수단, 상기 데이타 신호에서 음(-)데이타 천이를 발생시키는 음(-)검출 수단, 상승 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 검출된 상승 천이를 나타내는 상승 천이 신호를 발생시키는 상승 천이 수단, 하강 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 상기 데이타 신호내에 하강 데이타 천이가 있음을 나타내는 하강 천이 신호를 발생시키는 하강 천이 수단, 상기 데이타 신호를 미리 선택된 시간 주기만큼 지연 시키는 지연 수단, 보정 신호에 응답하여, 상기 데이타 천이와 동기하여 발생한 클록 천이를 지니는 클록 신호를 발생시키는 수단, 상기 지연된 데이타 신호를 기준 신호와 비교하며 상기 지연된 데이타 신호 및 기준 신호사이의 위상차를 나타내는 보정 신호를 발생시키는 비교 수단, 상기 클록 신호가 기준 신호이도록 천이가 검출될 경우 상기 상승 천이신호 및 상기 하강 천이신호에 응답하여 상기 클록 신호를 상기 비교 수단에 공급하는 게이트 수단을 포함하는 시스템.
- 상승 및 하강 데이타 천이를 지니는 데이타 신호로 부터 클록 신호를 회복시키는 방법에 있어서, 상기 데이타 신호에서 데이타 천이를 검출하는 단계, 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 검출된 천이를 나타내는 천이 신호를 발생시키는 단계, 상기 천이 신호를 미리 선택된 시간 주기만큼 지연시키는 단계, 보정 신호에 응답하여, 상기 데이타 천이와 동기하여 발생한 클록 천이를 지니는 클록 신호를 발생시키는 단계, 상기 지연된 천이 신호를 기준 신호와 비교하고 상기 지연된 천이 신호 및 기준 신호사이의 위상차를 나타내는 보정 신호를 발생시키는 단계, 상기 클록 신호가 기준 신호이도록 상기 천이 신호의 제1논리 상태에 응답하여 상기 클록 신호를 상기 비교수단에 공급하는 단계를 포함하는 방법.
- 제16항에 있어서, 상기 천이 신호를 발생시키는 단계는 상승 데지타 천이가 상기 데이타 신호내에서 검출될 경우 상승 천이 신호를 발생시키는 단계, 하강 데이타 천이가 상기 데이타 신호내에서 검출될 경우 하강 천이 신호를 발생시키는 단계를 더우기 포함하며, 상기 천이 신호는 상승 천이 신호 및 하강 천이 신호를 포함하는 방법.
- 제17항에 있어서, 상기 공급 단계는 상기 상승 천이 신호에 응답하여 상기 클록 신호를 기준 신호로서 공급하는 단계, 상기 하강 천이 신호에 응답하여 상기 클록 신호를 기준 신호로서 공급하는 단계를 더우기 포함하는 방법.
- 제17항에 있어서, 상기 지연 단계는 상기 상승 천이 신호를 미리 선택된 시간 주기만큼 지연시키며 상기 하강 천이 신호를 미리 선택된 시간 주기만큼 지연시키는 단계를 더우기 포함하는 방법.
- 제17항에 있어서, 상기 비교 단계는 상기 상승 천이 신호를 상기 클록 신호와 비교하고 상승 비교 신호를 발생시키는 단계, 상기 하강 천이 신호를 상기 클록 신호와 비교하고 하강 비교 신호를 발생시키는 단계를 더우기 포함하며, 상기 비교신호는 상승 및 하강 비교신호를 포함하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US07/436,897 US4984255A (en) | 1989-11-15 | 1989-11-15 | Edge transition insensitive delay line system and method |
US436.897 | 1989-11-15 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR910010935A true KR910010935A (ko) | 1991-06-29 |
KR0165884B1 KR0165884B1 (ko) | 1999-02-01 |
Family
ID=23734264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019900018429A KR0165884B1 (ko) | 1989-11-15 | 1990-11-14 | 에지 천이에 영향을 받지않는 지연 라인 시스템 및 방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4984255A (ko) |
EP (1) | EP0429912A3 (ko) |
JP (1) | JP3042873B2 (ko) |
KR (1) | KR0165884B1 (ko) |
CA (1) | CA2029981A1 (ko) |
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Publication number | Priority date | Publication date | Assignee | Title |
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- 1990-11-08 EP EP19900121390 patent/EP0429912A3/en not_active Withdrawn
- 1990-11-14 KR KR1019900018429A patent/KR0165884B1/ko not_active IP Right Cessation
- 1990-11-14 CA CA002029981A patent/CA2029981A1/en not_active Abandoned
- 1990-11-15 JP JP30736890A patent/JP3042873B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR0165884B1 (ko) | 1999-02-01 |
JP3042873B2 (ja) | 2000-05-22 |
JPH04215337A (ja) | 1992-08-06 |
CA2029981A1 (en) | 1991-05-16 |
EP0429912A3 (en) | 1992-04-29 |
EP0429912A2 (en) | 1991-06-05 |
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FPAY | Annual fee payment |
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