KR910010935A - 에지 천이에 영향을 받지 않는 지연라인 시스템 및 방법 - Google Patents

에지 천이에 영향을 받지 않는 지연라인 시스템 및 방법 Download PDF

Info

Publication number
KR910010935A
KR910010935A KR1019900018429A KR900018429A KR910010935A KR 910010935 A KR910010935 A KR 910010935A KR 1019900018429 A KR1019900018429 A KR 1019900018429A KR 900018429 A KR900018429 A KR 900018429A KR 910010935 A KR910010935 A KR 910010935A
Authority
KR
South Korea
Prior art keywords
signal
transition
rising
falling
data
Prior art date
Application number
KR1019900018429A
Other languages
English (en)
Other versions
KR0165884B1 (ko
Inventor
더블유. 티쯔 개리
엠. 데이비스 크라이그
Original Assignee
존 지. 웨브
내쇼날 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 존 지. 웨브, 내쇼날 세미컨덕터 코포레이션 filed Critical 존 지. 웨브
Publication of KR910010935A publication Critical patent/KR910010935A/ko
Application granted granted Critical
Publication of KR0165884B1 publication Critical patent/KR0165884B1/ko

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00Arrangements for synchronising receiver with transmitter
    • H04L7/02Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

내용 없음

Description

에지 천이에 영향을 받지 않는 지연라인 시스템 및 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 상승 및 하강 데이타 천이를 검출하도록 지연 라인 및 펄스게이트를 지니는 본 발명의 클록 회복 시스템에 대한 블록 다이어그램.
제4도는 본 발명에 사용되는 지연라인에 대한 블록 다이어그램.
제5도는 본 발명에 사용되는 전압 제어 발진기에 대한 블록 다이어 그램.

Claims (20)

  1. 상승 및 하강 데이타를 천이를 지니는 데이타 신호로부터 클록 신호를 회복하는 시스템에 있어서, 상기 데이타 신호에서 데이타 천이를 검출하는 검출수단, 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 검출된 천이를 나타내는 천이신호를 발생시키는 천이수단, 미리 선택된 시간주기 만큼 상기 천이 신호를 지연시키는 지연 수단, 보정 신호에 응답하여, 상기 데이타 천이와 동기하여 발생한 클록 천이를 지는 클록 신호를 발생시키는 수단, 상기 지연된 천이 신호를 기준 신호와 비교하여 상기 지연된 천이 신호 및 클록 신호 사이의 위상차를 나타내는 보정신호를 발생시키는 비교 수단, 상기 천이 신호의 제1논리 상태에 응답하여 상기 클록 신호가 기준 신호이도록 상기 비교 수단에 상기 클록 신호를 공급하는 게이트 수단을 포함하는 시스템.
  2. 제1항에 있어서, 상기 검출 수단은 상기 데이타 신호에서 상승 데이타 천이에 응답하는 수단, 상기 데이타 신호에서 하강 천이에 응답하는 수단을 포함하는 시스템.
  3. 제1항에 있어서, 상기 천이 수단은 상승 데이타 천이가 검출될 경우 상기 제1논리 상태를 지니는 상승 천이 신호를 발생시키고 하강 데이타 천이가 검출될 경우 상기 제1논리 상태를 지니는 하강 천이 신호를 발생시키는 시스템.
  4. 제1항에 있어서, 상기 제1논리 상태가 논리 "하이(high)"인 시스템.
  5. 제3항에 있어서, 상기 천이 신호는 상승 천이 신호 및 하강 천이 신호를 하는 시스템.
  6. 제3항에 있어서, 상기 게이트 수단은 상기 상승 천이 신호에 응답하여 상기 클록 신호를 공급하는 상승 게이트 수단, 상기 하강 천이 신호에 응답하여 상기 클록 신호를 공급하는 하강 게이트 수단을 포함하며, 상기 상승 게이트 수단은 상기 클록 신호를 상기 기준 신호로서 공급하고 상기 하강 게이트 수단은 상기 클록 신호를 상기 기준 신호로서 공급하는 시스템.
  7. 제6항에 있어서, 상기 상승 게이트 수단은 펄스 게이트를 포함하고 이상 하강 게이트 수단은 펄스 게이트를 포함하는 시스템.
  8. 제7항에 있어서, 상기 펄스 게이튼 D형 플립플롭인 시스템.
  9. 제3항에 있어서, 상기 지연수단은 상기 상승 천이 신호를 미리 선택된 시간주기만큼 지연시키는 상승 지연수단, 상기 하강 천이 신호를 미리 선택된 시간주기만큼 지연시키는 하강 지연 수단을 더우기 포함하는 시스템.
  10. 제1항에 있어서, 상기 클록 천이는 상기 보정 신호가 대략 영(0)일 경우 상기 데이타 신호의 천이와 동기하여 발생하는 시스템.
  11. 제1항에 있어서, 상기 미리 선택된 시간 주기는 상기 천이가 상기 데이타 신호에서 발생하는 시간 간격인 데이타 셀 윈도우의 절반인 시스템.
  12. 제1항에 있어서, 상기 클록 신호를 발생시키는 수단은 관련된 클록 사이클을 지니면 상기 미리 선택된 시간 주기는 상기 클록사이클에 비례하는 시스템.
  13. 제1항에 있어서, 상기 클록 신호를 발생시키는 수단은 상기 지연된 천이 신호 및 상기 기준 신호를 비교하여 상기 보정 신호를 발생시키는 위상 비교기, 상기 보정 신호에 응답하여 상기 클록 신호를 발생시키는 전압 제어 발진기를 포함하며, 상기 클록 천이 및 데이타 천이는 상기 보정신호가 대략 영(0)일 경우에 동기하여 발생하는 시스템.
  14. 제3항에 있어서, 상기 비교 수단은 상기 상승 천이 신호를 상기 클록 신호와 비교하여 상승 비교 신호를 발생시키는 상승 비교 수단, 상기 하강 천이 신호를 상기 클록 신호와 비교하며 하강 비교 신호를 발생시키는 하강 비교 수단을 포함하고, 상기 비교 신호는 상승 및 하강 비교 신호를 포함하는 시스템.
  15. 상승 및 하강 데이타 천이를 지니는 데이타 신호로 부터 클록 신호를 재발생시키는 시스템에 있어서, 상기 데이타 신호에서 상승 데이타 천이를 검출하는 상승 검출 수단, 상기 데이타 신호에서 음(-)데이타 천이를 발생시키는 음(-)검출 수단, 상승 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 검출된 상승 천이를 나타내는 상승 천이 신호를 발생시키는 상승 천이 수단, 하강 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 상기 데이타 신호내에 하강 데이타 천이가 있음을 나타내는 하강 천이 신호를 발생시키는 하강 천이 수단, 상기 데이타 신호를 미리 선택된 시간 주기만큼 지연 시키는 지연 수단, 보정 신호에 응답하여, 상기 데이타 천이와 동기하여 발생한 클록 천이를 지니는 클록 신호를 발생시키는 수단, 상기 지연된 데이타 신호를 기준 신호와 비교하며 상기 지연된 데이타 신호 및 기준 신호사이의 위상차를 나타내는 보정 신호를 발생시키는 비교 수단, 상기 클록 신호가 기준 신호이도록 천이가 검출될 경우 상기 상승 천이신호 및 상기 하강 천이신호에 응답하여 상기 클록 신호를 상기 비교 수단에 공급하는 게이트 수단을 포함하는 시스템.
  16. 상승 및 하강 데이타 천이를 지니는 데이타 신호로 부터 클록 신호를 회복시키는 방법에 있어서, 상기 데이타 신호에서 데이타 천이를 검출하는 단계, 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 검출된 천이를 나타내는 천이 신호를 발생시키는 단계, 상기 천이 신호를 미리 선택된 시간 주기만큼 지연시키는 단계, 보정 신호에 응답하여, 상기 데이타 천이와 동기하여 발생한 클록 천이를 지니는 클록 신호를 발생시키는 단계, 상기 지연된 천이 신호를 기준 신호와 비교하고 상기 지연된 천이 신호 및 기준 신호사이의 위상차를 나타내는 보정 신호를 발생시키는 단계, 상기 클록 신호가 기준 신호이도록 상기 천이 신호의 제1논리 상태에 응답하여 상기 클록 신호를 상기 비교수단에 공급하는 단계를 포함하는 방법.
  17. 제16항에 있어서, 상기 천이 신호를 발생시키는 단계는 상승 데지타 천이가 상기 데이타 신호내에서 검출될 경우 상승 천이 신호를 발생시키는 단계, 하강 데이타 천이가 상기 데이타 신호내에서 검출될 경우 하강 천이 신호를 발생시키는 단계를 더우기 포함하며, 상기 천이 신호는 상승 천이 신호 및 하강 천이 신호를 포함하는 방법.
  18. 제17항에 있어서, 상기 공급 단계는 상기 상승 천이 신호에 응답하여 상기 클록 신호를 기준 신호로서 공급하는 단계, 상기 하강 천이 신호에 응답하여 상기 클록 신호를 기준 신호로서 공급하는 단계를 더우기 포함하는 방법.
  19. 제17항에 있어서, 상기 지연 단계는 상기 상승 천이 신호를 미리 선택된 시간 주기만큼 지연시키며 상기 하강 천이 신호를 미리 선택된 시간 주기만큼 지연시키는 단계를 더우기 포함하는 방법.
  20. 제17항에 있어서, 상기 비교 단계는 상기 상승 천이 신호를 상기 클록 신호와 비교하고 상승 비교 신호를 발생시키는 단계, 상기 하강 천이 신호를 상기 클록 신호와 비교하고 하강 비교 신호를 발생시키는 단계를 더우기 포함하며, 상기 비교신호는 상승 및 하강 비교신호를 포함하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019900018429A 1989-11-15 1990-11-14 에지 천이에 영향을 받지않는 지연 라인 시스템 및 방법 KR0165884B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/436,897 US4984255A (en) 1989-11-15 1989-11-15 Edge transition insensitive delay line system and method
US436.897 1989-11-15

Publications (2)

Publication Number Publication Date
KR910010935A true KR910010935A (ko) 1991-06-29
KR0165884B1 KR0165884B1 (ko) 1999-02-01

Family

ID=23734264

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019900018429A KR0165884B1 (ko) 1989-11-15 1990-11-14 에지 천이에 영향을 받지않는 지연 라인 시스템 및 방법

Country Status (5)

Country Link
US (1) US4984255A (ko)
EP (1) EP0429912A3 (ko)
JP (1) JP3042873B2 (ko)
KR (1) KR0165884B1 (ko)
CA (1) CA2029981A1 (ko)

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0500263A3 (en) * 1991-02-20 1993-06-09 Research Machines Plc Method for synchronising a receiver's data clock
US5164966A (en) * 1991-03-07 1992-11-17 The Grass Valley Group, Inc. Nrz clock and data recovery system employing phase lock loop
US5455935A (en) * 1991-05-31 1995-10-03 Tandem Computers Incorporated Clock synchronization system
US6400996B1 (en) 1999-02-01 2002-06-04 Steven M. Hoffberg Adaptive pattern recognition based control system and method
US6418424B1 (en) 1991-12-23 2002-07-09 Steven M. Hoffberg Ergonomic man-machine interface incorporating adaptive pattern recognition based control system
US10361802B1 (en) 1999-02-01 2019-07-23 Blanding Hovenweep, Llc Adaptive pattern recognition based control system and method
US6850252B1 (en) * 1999-10-05 2005-02-01 Steven M. Hoffberg Intelligent electronic appliance system and method
US8352400B2 (en) 1991-12-23 2013-01-08 Hoffberg Steven M Adaptive pattern recognition based controller apparatus and method and human-factored interface therefore
US5903454A (en) 1991-12-23 1999-05-11 Hoffberg; Linda Irene Human-factored interface corporating adaptive pattern recognition based controller apparatus
US5274628A (en) * 1992-04-24 1993-12-28 Digital Equipment Corporation Multisignal synchronizer with shared last stage
US5311178A (en) * 1992-08-14 1994-05-10 Silicon Systems, Inc. Method for processing sample values in an RLL channel
DE4229148A1 (de) * 1992-09-01 1994-03-03 Sel Alcatel Ag Digitaler Phasenkomparator und Phasenregelkreis
DE4231175C1 (de) * 1992-09-17 1994-01-13 Siemens Ag Anordnung zur Taktrückgewinnung
US5471159A (en) * 1992-09-18 1995-11-28 Tektronix, Inc. Setup or hold violation triggering
US5414832A (en) * 1992-12-17 1995-05-09 International Business Machines Corporation Tunable synchronous electronic communication apparatus
US5459765A (en) * 1993-01-12 1995-10-17 Nvision, Inc. Phase comparator for biphase coded signal including preamble with code violation
US5424881A (en) 1993-02-01 1995-06-13 Cirrus Logic, Inc. Synchronous read channel
US5463655A (en) * 1993-02-17 1995-10-31 National Semiconductor Corporation Single-ended pulse gating circuit
JP2859082B2 (ja) * 1993-05-17 1999-02-17 日本電気アイシーマイコンシステム株式会社 ビットクロック再生装置
US5586150A (en) * 1993-11-24 1996-12-17 Rajupandaram K. Balasubramaniam Method and apparatus for symbol synchronization in multi-level digital FM radio
US5396522A (en) * 1993-12-02 1995-03-07 Motorola, Inc. Method and apparatus for clock synchronization with information received by a radio receiver
US5418496A (en) * 1994-02-07 1995-05-23 Motorola, Inc. Serial data clock recovery circuit using dual oscillator circuit
JPH0879030A (ja) * 1994-08-30 1996-03-22 Mitsubishi Electric Corp 高周波信号検出装置
JPH08139595A (ja) * 1994-11-11 1996-05-31 Mitsubishi Electric Corp 位相比較回路
US5726650A (en) * 1995-06-07 1998-03-10 Silicon Systems, Inc. Adaptive manchester decoding with adjustable delay and power saving mode
US5841823A (en) * 1995-10-13 1998-11-24 Vlsi Technology, Inc. Method and apparatus for extracting a clock signal from a received signal
US5870446A (en) * 1996-03-11 1999-02-09 Adtran, Inc. Mechanism for automatically adjusting the phase of a transmission strobe clock signal to correct for misalignment of transmission clock and data signals
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US6148038A (en) * 1997-03-31 2000-11-14 Sun Microsystems, Inc. Circuit for detecting and decoding phase encoded digital serial data
FR2764146B1 (fr) 1997-05-28 1999-08-13 Sgs Thomson Microelectronics Circuit de detection d'erreur de reception dans une transmission asynchrone
US6173432B1 (en) * 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US6101197A (en) 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US5942927A (en) * 1997-12-09 1999-08-24 Tektronix, Inc. Clock signal generator for a logic analyzer controlled to lock both edges to a reference clock signal
JP2898957B1 (ja) * 1998-03-12 1999-06-02 日本テキサス・インスツルメンツ株式会社 位相比較回路
US6430243B1 (en) * 1998-05-18 2002-08-06 Sarnoff Corporation Symbol sign directed phase detector
US6349399B1 (en) * 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
EP1131916B1 (en) 1998-11-24 2006-02-08 Giga A/S A method and a circuit for retiming a digital data signal
US6127866A (en) * 1999-01-28 2000-10-03 Infineon Technologies North America Corp. Delay-locked-loop (DLL) having symmetrical rising and falling clock edge type delays
US7966078B2 (en) 1999-02-01 2011-06-21 Steven Hoffberg Network media appliance system and method
US6470060B1 (en) * 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
GB2352941B (en) * 1999-08-03 2004-03-03 Motorola Ltd Synchronisation arrangement and method for synchronising a network
US6680970B1 (en) * 2000-05-23 2004-01-20 Hewlett-Packard Development Company, L.P. Statistical methods and systems for data rate detection for multi-speed embedded clock serial receivers
JP2002198810A (ja) * 2000-12-25 2002-07-12 Fujitsu Ltd 光受信機の入力断検出回路
US6856206B1 (en) 2001-06-25 2005-02-15 Silicon Laboratories, Inc. Method and apparatus for acquiring a frequency without a reference clock
US6988227B1 (en) 2001-06-25 2006-01-17 Silicon Laboratories Inc. Method and apparatus for bit error rate detection
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6509801B1 (en) 2001-06-29 2003-01-21 Sierra Monolithics, Inc. Multi-gigabit-per-sec clock recovery apparatus and method for optical communications
US7057435B2 (en) * 2003-05-30 2006-06-06 Regents Of The University Of California Distributed delay-locked-based clock and data recovery systems
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US7234070B2 (en) * 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US7375591B2 (en) * 2006-08-04 2008-05-20 Silicon Laboratories Inc. Robust false locking prevention in referenceless frequency acquisition
US7990224B2 (en) * 2007-04-27 2011-08-02 Atmel Corporation Dual reference phase tracking phase-locked loop
US10862666B2 (en) 2019-01-14 2020-12-08 Texas Instruments Incorporated Sampling point identification for low frequency asynchronous data capture

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3959601A (en) * 1975-06-27 1976-05-25 Ford Motor Company Variable rate clock signal recovery circuit
US4419760A (en) * 1982-01-29 1983-12-06 Motorola Inc. Augmented phase-locked loop for very wide range acquisition and method therefor
CA1179024A (en) * 1982-03-31 1984-12-04 Chung K. Tsang Suppressed clock extraction by a phase locked loop
US4464771A (en) * 1982-04-02 1984-08-07 Motorola, Inc. Phase-locked loop circuit arrangement
US4520319A (en) * 1982-09-30 1985-05-28 Westinghouse Electric Corp. Electronic phase detector having an output which is proportional to the phase difference between two data signals
IT1214377B (it) * 1984-06-13 1990-01-18 Torino Sip Societa Italiana Pe Circuito numerico per l estrazione di segnali di sincronismo da un flusso seriale di dati codificati
US4607296A (en) * 1985-07-17 1986-08-19 Ampex Corporation Clock recovery system in digital rotary scan magnetic playback devices
US4795985A (en) * 1986-04-01 1989-01-03 Hewlett-Packard Company Digital phase lock loop
US4876700A (en) * 1986-04-16 1989-10-24 E. F. Johnson Company Data demodulator
US4692635A (en) * 1986-06-26 1987-09-08 National Semiconductor Corp. Self-timed logic level transition detector
US4849704A (en) * 1987-04-15 1989-07-18 Westinghouse Electric Corp. Duty cycle independent phase detector

Also Published As

Publication number Publication date
KR0165884B1 (ko) 1999-02-01
JP3042873B2 (ja) 2000-05-22
JPH04215337A (ja) 1992-08-06
CA2029981A1 (en) 1991-05-16
EP0429912A3 (en) 1992-04-29
EP0429912A2 (en) 1991-06-05
US4984255A (en) 1991-01-08

Similar Documents

Publication Publication Date Title
KR910010935A (ko) 에지 천이에 영향을 받지 않는 지연라인 시스템 및 방법
KR900003705A (ko) 일부 및 시각의 보정방법
US4636656A (en) Circuit for selectively extending a cycle of a clock signal
KR960005555A (ko) 위상비교회로 및 피엘엘(pll)회로
KR900005329A (ko) 위상판별 및 데이타 분리방법 및 장치
KR920004336B1 (ko) 동기검출회로
KR860007659A (ko) 디지탈신호 재생회로
KR960027641A (ko) 디지탈 데이타 복구장치
KR880014546A (ko) 디지탈 pll 회로
JP3521206B2 (ja) 液晶表示素子の位相周波数検出回路
US4567604A (en) Biphase signal receiver
KR100186433B1 (ko) 데이타 통신장치의 클럭주파수 및 위상 복원회로
KR930009289A (ko) 클럭 복원 회로
KR100235563B1 (ko) 극성 검출기(A Polarity Detector)
JP2553680B2 (ja) デジタル信号処理回路
KR910010951A (ko) 동기화방식
KR950016217A (ko) 클럭 신호 생성 장치
JPS61251259A (ja) 位相制御識別判定回路
JPH01265740A (ja) ビット同期方式
KR880008541A (ko) 동기패턴 검출회로
KR940012296A (ko) 기록매체의 무신호영역 검출회로
JPH04255171A (ja) 基準信号作成回路
KR960005568A (ko) 씨디-롬 디코더의 동기 보정 회로
KR890001321A (ko) 바이페이즈 코드의 클럭복원 방법 및 장치
JPH05225707A (ja) 信号処理装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080918

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee