JPS61251259A - 位相制御識別判定回路 - Google Patents
位相制御識別判定回路Info
- Publication number
- JPS61251259A JPS61251259A JP60090727A JP9072785A JPS61251259A JP S61251259 A JPS61251259 A JP S61251259A JP 60090727 A JP60090727 A JP 60090727A JP 9072785 A JP9072785 A JP 9072785A JP S61251259 A JPS61251259 A JP S61251259A
- Authority
- JP
- Japan
- Prior art keywords
- phase difference
- circuit
- signal
- synchronizing
- discriminating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Landscapes
- Manipulation Of Pulses (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、受信信号よシデータ再生及びクロック再生す
るための識別判定回路に関する。
るための識別判定回路に関する。
（従来の技術）
従来この種の識別判定回路は、識別判定点がゼロクロス
点に一定であること、及び識別判定のためスレシホール
ド回路で構成されていた。
点に一定であること、及び識別判定のためスレシホール
ド回路で構成されていた。
（発明が解決しようとする問題点）
このような９回路構成であるため受信信号の直流成分ま
で伝送しなければ、識別判定点が移動し、精度の高い判
定ができないという欠点があった。
で伝送しなければ、識別判定点が移動し、精度の高い判
定ができないという欠点があった。
（問題点を解決するための手段）
本発明は、これらの欠点を除去するため位相差の正負に
応じた信号及び位相差の大きさに応じた信号を作成し９
両信号をアップダウンカウンタによシディジタル値に変
換しＤ／Ａ変換された出力によ）、識別判定基準電圧を
制御するようにしたもので、以下図面によシ説明する。
応じた信号及び位相差の大きさに応じた信号を作成し９
両信号をアップダウンカウンタによシディジタル値に変
換しＤ／Ａ変換された出力によ）、識別判定基準電圧を
制御するようにしたもので、以下図面によシ説明する。
（基本構成）
第１図は本発明の基本構成を示すブロック図であシ、入
力信号（ａ）及び基準レベル（ｂ）が入力される識別判
定コンパレータでコンパレートし、・該コンパレータ出
力の立上シ及び立下シを検出する回路２，４．検出パル
スと同期する再生クロックと、それの２倍の周期の出力
を作るビット同期回路３，５９両同期回路の位相差の正
負及び大きさを出力する位相検出器６及びＤ／Ａ変換器
７でなシ、該変換器出力により基準レベル（ｂ）（識別
判定基準電圧）を制御する構成となっている。これの基
本動作を説明すると、ジンパレータ１は入力信号（ａ）
を１，０のディジタル的パルス信号（ｃ） Ｋ変換し、
立上シ検出回路２は立上り点のみを検出し、ビット同期
回路３はそのデータよシ同期クロックを再生する。また
立下シ検出回路４は入力信号（ａ）の立下シ点のみ検出
し、ビット同期回路５はそのデータよシ岡期クロックを
再生する。両ビット同期回路３及び５でそれぞれに再生
された同期クロック（ｄ）及び（ｅ）の位相差及び大き
さを検出しくｒ）及び（ｇ） 、 Ｄ／Ａ変換器７は
位相差検出器６で検出された位相差を減少するように基
準レベル（ｂ）によシコンパレータｌの識別判定基準電
圧を制御する。
力信号（ａ）及び基準レベル（ｂ）が入力される識別判
定コンパレータでコンパレートし、・該コンパレータ出
力の立上シ及び立下シを検出する回路２，４．検出パル
スと同期する再生クロックと、それの２倍の周期の出力
を作るビット同期回路３，５９両同期回路の位相差の正
負及び大きさを出力する位相検出器６及びＤ／Ａ変換器
７でなシ、該変換器出力により基準レベル（ｂ）（識別
判定基準電圧）を制御する構成となっている。これの基
本動作を説明すると、ジンパレータ１は入力信号（ａ）
を１，０のディジタル的パルス信号（ｃ） Ｋ変換し、
立上シ検出回路２は立上り点のみを検出し、ビット同期
回路３はそのデータよシ同期クロックを再生する。また
立下シ検出回路４は入力信号（ａ）の立下シ点のみ検出
し、ビット同期回路５はそのデータよシ岡期クロックを
再生する。両ビット同期回路３及び５でそれぞれに再生
された同期クロック（ｄ）及び（ｅ）の位相差及び大き
さを検出しくｒ）及び（ｇ） 、 Ｄ／Ａ変換器７は
位相差検出器６で検出された位相差を減少するように基
準レベル（ｂ）によシコンパレータｌの識別判定基準電
圧を制御する。
（実施例）
第２図は１本発明の一実施例であシ、第１図と同一符号
は同一素子を示している。また第３図と第４図は、第２
図の動作説明のための図で。
は同一素子を示している。また第３図と第４図は、第２
図の動作説明のための図で。
第３図は識別基準レベル（ｂ）が入力信号（ａＪの判定
レベルより高い場合の動作を示し第４図は識別基準レベ
ル（ｂ）が入力データ（ａ）の判定レベルよシ低い場合
の動作を示している。本実施例では入力信号（ａ）はコ
ンパレータ１の子端子に入力され。
レベルより高い場合の動作を示し第４図は識別基準レベ
ル（ｂ）が入力データ（ａ）の判定レベルよシ低い場合
の動作を示している。本実施例では入力信号（ａ）はコ
ンパレータ１の子端子に入力され。
一端子には識別基準レベル（ｂ）が入力される。
いま第３図、第４図に示すように入力信号（ａｌの電圧
が識別基準レベル（ｂ）の電圧よシ大きいとき１１ルベ
ル、小さいとキ１ｌＯｌルベルをコンバレー４１から出
力（Ｃ７される。コンパレータ出力（ｅ）の立上シ点Ｃ
１をとらえて、立上シ検出回路２（フリップフロップ、
ゲートからなる）によってパルスを作シ、それをビット
同期回路３に加える。ビット同期回路３（カウンター、
フリップフロップ、ゲートでなる）は、そのパルスに同
期する再生クロックと、再生クロックの２倍の周期を有
する出力（ｄ）を作る。またコンパレータ出力（ｃ）の
立下シ点ｃ２をとらえて、立下シ検出回路４（２と同じ
構成）によってパルスを作シ。
が識別基準レベル（ｂ）の電圧よシ大きいとき１１ルベ
ル、小さいとキ１ｌＯｌルベルをコンバレー４１から出
力（Ｃ７される。コンパレータ出力（ｅ）の立上シ点Ｃ
１をとらえて、立上シ検出回路２（フリップフロップ、
ゲートからなる）によってパルスを作シ、それをビット
同期回路３に加える。ビット同期回路３（カウンター、
フリップフロップ、ゲートでなる）は、そのパルスに同
期する再生クロックと、再生クロックの２倍の周期を有
する出力（ｄ）を作る。またコンパレータ出力（ｃ）の
立下シ点ｃ２をとらえて、立下シ検出回路４（２と同じ
構成）によってパルスを作シ。
それをビット同期回路５（３と同じ構成）に加える。ビ
ット同期回路５は、そのパルスに同期する再生クロック
の２倍の周期を有する出力（ｅ）を作る。上記２系統の
ビット同期回路の出力（ｄ） ｒ及び（ｅ）を位相検
出器６に加える。位相検出器６（フリップフロップ、ゲ
ートでなる）は９位相差の正負に応じた信号（ｆ）９位
相差の大きさに応じた信号（ｇ）を作る。この（ｆ）と
（ｇ）の信号をアップダウンカウンタによシ８ビットの
ディジタル値に変換する。この８ビツトのディジタル値
をＤ／Ａ変換器７でアナログ値に変換し、出力（ｂ）を
作る。第３図では（ｆ）の値が１ＩＯ１１で（ｇｌが１
１１１の区間だけダウンカウントしておシ識別判定基準
電圧価）は下げられる。第４図では（ｆｌの値がｌ′１
１で。
ット同期回路５は、そのパルスに同期する再生クロック
の２倍の周期を有する出力（ｅ）を作る。上記２系統の
ビット同期回路の出力（ｄ） ｒ及び（ｅ）を位相検
出器６に加える。位相検出器６（フリップフロップ、ゲ
ートでなる）は９位相差の正負に応じた信号（ｆ）９位
相差の大きさに応じた信号（ｇ）を作る。この（ｆ）と
（ｇ）の信号をアップダウンカウンタによシ８ビットの
ディジタル値に変換する。この８ビツトのディジタル値
をＤ／Ａ変換器７でアナログ値に変換し、出力（ｂ）を
作る。第３図では（ｆ）の値が１ＩＯ１１で（ｇｌが１
１１１の区間だけダウンカウントしておシ識別判定基準
電圧価）は下げられる。第４図では（ｆｌの値がｌ′１
１で。
（ｇ）が−ｌ″の区間だけアップカウントしておシ識別
判定基準電圧（ｂ）は上げられる。
判定基準電圧（ｂ）は上げられる。
（発明の効果）
以上説明したように本発明は識別判定基準レベルを復調
信号に応じて制御するようにしたことによ〕、該復調信
号に直流成分が伝送されていなくても、復調信号の性質
に応じて、該復調信号よりディジタルデータを位相差が
なくなるように再生できる。
信号に応じて制御するようにしたことによ〕、該復調信
号に直流成分が伝送されていなくても、復調信号の性質
に応じて、該復調信号よりディジタルデータを位相差が
なくなるように再生できる。
第１図は本発明の基本構成のブロック図、第２図はその
一実施例を示す電気回路、第３図。 第４図はそのタイミング図である。 ｌ・・・コンバレー□り、２・・・立上シ検出回路、３
・・・ビット同期回路、４・・・立下シ検出回路、５・
・・ビット同期回路、６・・・位相検出器９，７・・・
Ｄ／Ａ変換器。
一実施例を示す電気回路、第３図。 第４図はそのタイミング図である。 ｌ・・・コンバレー□り、２・・・立上シ検出回路、３
・・・ビット同期回路、４・・・立下シ検出回路、５・
・・ビット同期回路、６・・・位相検出器９，７・・・
Ｄ／Ａ変換器。
Claims (1)
- ２値データの立上りで同期するビット同期回路と、立下
りで同期するビット同期回路とを有し、その再生クロッ
クの位相差及び大きさを用いて識別判定する基準電圧を
、位相差がなくなるように制御することを特徴とする位
相制御識別判定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090727A JPS61251259A (ja) | 1985-04-26 | 1985-04-26 | 位相制御識別判定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60090727A JPS61251259A (ja) | 1985-04-26 | 1985-04-26 | 位相制御識別判定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251259A true JPS61251259A (ja) | 1986-11-08 |
Family
ID=14006585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60090727A Pending JPS61251259A (ja) | 1985-04-26 | 1985-04-26 | 位相制御識別判定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251259A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241522U (ja) * | 1988-09-14 | 1990-03-22 | ||
| JP2010541321A (ja) * | 2007-09-21 | 2010-12-24 | クゥアルコム・インコーポレイテッド | 調整可能位相を有する信号生成器 |
| US8385474B2 (en) | 2007-09-21 | 2013-02-26 | Qualcomm Incorporated | Signal generator with adjustable frequency |
-
1985
- 1985-04-26 JP JP60090727A patent/JPS61251259A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0241522U (ja) * | 1988-09-14 | 1990-03-22 | ||
| JP2010541321A (ja) * | 2007-09-21 | 2010-12-24 | クゥアルコム・インコーポレイテッド | 調整可能位相を有する信号生成器 |
| US8385474B2 (en) | 2007-09-21 | 2013-02-26 | Qualcomm Incorporated | Signal generator with adjustable frequency |
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