JPH01135247A - 識別判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ディジタル信号伝送のデータ復調回路に関す
る。

（従来の技術） 従来この種の装置ではデータの識別値として一定の電圧
をコンパレータに加え、その差分を整形してデータの再
生を行っていた。

（本発明が解決しようとする問題点） しかしながら、この種の装置は、識別値が第２図の破線
に示す如く固定であるため、入力信号がフィルタなどに
よって帯域制限されている場合、識別値のドリフトやデ
ータの“Ｈ”又は“Ｌ”レベルの連続により、識別判定
されたデータの１周期分の長さが変動し、ビット同期回
路の識別判定点がデータの適正な判定点とずれてしまう
欠点があった。又同図右端にみる如く、信号電力が落ち
て電圧が下がったときは正しくデータが再生されないと
いう欠点があった。

（問題点を解決するための手段） 本発明は、これらの欠点を解決するため、識別判定回路
の識別値をデータの変化点がデータの周期より長いか短
いかを判断してデータの適正な識別値になるように制御
するようにしたもので以下図面により詳細に説明する。

（実施例） 第１図は、本発明の実施例で、ｌはコンパレータ、２．
３はＤ−フリップフロップ、４．５はビット同期回路、
６は変化点検出回路、７は単安定マルチバイブレータ、
８．９はインバータ、１０はアップダウンカウンタ、１
１はＤ／Ａ変換器、１２は増幅器である。

これを動作するには、コンパレータｌに第２図で示され
る信号が端子１０１及び増幅器１２から入力されると第
３図の矩形波出力が得られる。このコンパレータｌの出
力はＤ−フリップフロップ２、ビット同期回路４、変化
点検出回路６及びインバータ８に入力される。ビット同
期回路４はコンパレータｌの出力の立上り同期したクロ
ックを再生し、それが第４図に例として示される。Ｄ−
フリップフロップ２はビット同期回路４で再生されたク
ロックをインバータ９で反転し、そのクロック入力によ
りコンパレータ１の出力をサンプリングし、再生データ
として端子１０２に出力する。

変化点検出回路６はコンパレータ１の出力の立上り及び
立下りを検出し、単安定マルチバイブレータ７に出力す
る。単安定マルチバイブレーク７は変化点検出回路６の
信号をある長さのパルスに波形整形し、それが第６図に
例として示される。インバータ８はコンパレータ１の出
力を反転し、ビット同期回路５に入力される。ビット同
期回路５はインバータ８の立上りに同期したクロックを
再生し、それが第５図に例として示される。Ｄ−フリッ
プフロップ３はビット同期回路４とビット同期回路５の
出力再生クロック間の位相比較器として働き、例に示さ
れるようにビット同期回路５の出力波形がビット同期回
路４の出力波形に比べて進み位相のとき出力は“Ｌ”と
なりビット同期回路５の出力波形が遅れ位相のとき出力
は“Ｈ”となる。

アップダウンカウンタ１０は、Ｄ−フリップフロップ３
の出力を端子Ｕ／′５、単安定マルチバイブレーク７の
出力を端子ＥＮＡ、端子１０３から再生同期クロックの
数十倍のクロックが人力されそれが端子Ｔに入力される
。端子Ｕ／Ｄは“Ｈ”が入力されるとアップカウント、
“Ｌ”が入力されるとダウンカウントする。端子ＥＮＡ
は“Ｈ”が入力されるとカウントイネーブルとなり、カ
ウント動作を開始し、“Ｌ”が入力されるとカウントデ
ィスエーブルとなりカウント動作を中止する。端子Ｔは
クロック入力であり、ｌパルスごとにカウンタｌを増す
か減少する。

第２図から第６図で示された例では、端子ｔＪ／石には
“■、”が人力され、端子ＥＮＡには第６図で示される
信号が入力され、第６図のパルスが“Ｈ”のときだけ、
端子Ｔに入力されたパルス数だけカウント値が減少し、
その計数値がＤ／Ａ変換器１１に入力される。Ｄ／Ａ変
換器１１はアップダウンカウンタｌＯの計数値をＤ／Ａ
変換し、アナログ値として増幅器１２に出力する。増幅
器１２はそれを増幅又は減ずいさせ、コンパレータｌの
端子子に入力する。この増幅器１２の出力は第２図に例
として示されている。

第２図に於いて、識別値が初期状態として正方向へずれ
ているのは系のドリフトと考えてよい。

同図では初期状態に於いて正方向にデータ周期より短く
、負方向にデータ周期より長いデータ例を示しており、
この場合は上記の説明の如く、識別値をデータとの交差
点で下げるように作用する。

逆に、負方向にデータ周期より短く、正方向にデータ周
期より長い場合は、識別値を交差点で上げるように働く
。

（発明の効果） 以上説明したように、識別値をデータ周期が正しく合う
ように制御されるので、データの適正な識別値で識別判
定され、また、適正なタイミングで識別判定されるので
、入力信号が帯域制限されている場合に、識別値のドリ
フトやデータの“Ｈ”又は“Ｌ”レベルの続く場合のデ
ータ誤りを減らすことができる利点がある。

【図面の簡単な説明】

第１図は、本発明装置の一実施例であり、第２図から第
６図はその動作説明図である。 ｌ・・・コンパレータ、２，３．　　・・・Ｄ−フリッ
プフロップ、４．５・・・ビット同期回路、６・・・変
化点検出回路、７・・・単安定マルチバイブレータ、８
．９・・・インバータ、１０・・・アップダウンカウン
タ、１１・・・Ｄ／Ａ変換器、１２・・・増幅器。 特許出願人　　日本無線株式会社

Claims (2)

【特許請求の範囲】
1. （１）初期設定された識別値により判定されたデータの
   立上りと立下りにより別々に同期クロックを再生し、デ
   ータの変化点がデータの周期より長いか短いかを検出し
   、該検出結果から前記の判定を行うコンパレータの識別
   値を制御することを特徴とする識別判定回路。
2. （２）識別値とデータを比較し差分を矩形波で出力する
   コンパレータと、該差分を入力しその立上りと立下りと
   から２系列の同期クロックを再生する２つのビット同期
   回路と、該ビット同期回路の２つの同期クロックの正又
   は負の位相差量を計数し増減を行うアップダウンカウン
   タとを具え、該アップダウンカウンタの出力により前記
   コンパレータの識別値をデータとの交差点に於いて逐次
   補正を行うように構成した特許請求の範囲第１項記載の
   識別判定回路。