KR880002082Y1 - 데이타 재생시 지터 및 노이즈 보상회로 - Google Patents

Abstract

내용 없음.

Description

데이타 재생시 지터 및 노이즈 보상회로

제1도는 본 고안회로도.

제2도는 본 고안의 클럭 감지부의 클럭 상태도.

제3도는 본 고안 회로도의 각부 파형도.

* 도면의 주요부분에 대한 부호의 설명

1 : 카운터 2 : 카운터2

10 : 클럭감지부 20 : 동기검출부

30 : 보상회로 A₁, A₂, A₃: 앤드 게이트

FF₁: 플립플롭(10비트용 D-플립플롭)

MS₁, MS₂, MS₃: 단안정멀티 바이브 레이터

SR : 쉬프트 레지스터(10비트용)

본 고안은 데이타 재생시 지터 및 노이즈 보상 회로에 관한 것으로 디지탈 오디오 기기에서 테이프에 기록된 상태 신호를 재생시킬 때에 잘못된 데이타가 생기는 것을 방지하고자 하는 것이다. 테이프에 기록된 상태신호를 재생시키고자 할 때에 테이프의 텐션 및 이물질등에 의한 지터(JITTER)및 노이즈가 발생되므로 헤드로서 정확한 상태 신호를 얻을 수가 없는 것이었다. 본 고안의 목적은 데이타가 입력되는 시간과 클럭 신호가 인가되는 시간이 서로 일치하도록 함으로써 지터 및 노이즈에 의한 데이타가 재생되는 것을 방지할 수 있는 보상 회로를 제공하고자 하는 것으로 데이이타 입력 신호에 의하여 제어되는 클럭 감지부와 클럭 감지부의 클럭에 의하여 쉬프트 레지스터를 통하여 앤드게이트로 동기 신호를 검출시키는 동기 검출부와 n배의 클럭 및 비동기 신호에 의하여 계수되는 카운터의 출력과 헤드를 통하여 재생되는 데이타신호가 비교되게 보상회로를 구비시켜 된 것이다.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다. 본 고안은 데이타 입력신호가 쉬프트레지스터(SR)에 인가되는 동시에 플립플롭(FF₁)을 통하여 보상회로(30)의 앤드 게이트(A₃)일측에 인가되게 구성시키며 주회로에서 n배의 클럭신호가 인가되는 카운터1(1)를 저항(R₁)및 콘덴서(C₁)와 연결된 단안정멀티 바이브레이터(MS₁)에서 데이타 입력신호로서 제어하게 클럭감지부(10)를 구성시키고, 쉬프트레지스터(SR)의 출력이 다수개의 인버터(I₁-I₄)를 통하여 앤드게이트(A₁)에 인가되게 동기검출부(20)를 구성시킨 후 지연용 인버터(I₇-I₉)가 앤드게이트(A₂)일측에 연결되게 구성하며 타측에는 n배의 클럭 신호가 인가되게 구성하여 카운터2(2)를 제어시켜 저항(R₂)및 콘덴서(C₁)와 연결된 단안정멀티 바이브 레이터(MS₂)에서 앤드 게이트(A₃)를 통하여 저항(R₃)및 콘덴서(C₃)와 연결된 단안정멀티 바이브레이터(MS₃)에 인가되게 보상회로(30)를 구성시킨 것으로 저항(R₁-R₃)및 콘덴서(C₁-C₃)는 각 단안정 멀티 바이브레이터(MS₁-MS₃)의 출력 펄스폭을 설정할 수 있게 구성되어 있으며, 앤드 게이트(A₁)전단에 구성된 인버터(I₁-I₄)는 동기신호(본 고안은 8-10변환 방식으로 동기 신호는 0100111110이 됨)를 검출하여 설정된 비트 신호가 엔드게이트(A₁)로 출력되게 구성시킨 것이다.

이와같이 구성된 본 고안의 클럭감지부(10)는 헤드를 통하여 재생된 데이타 상태 신호와 안정된 주 회로의 클럭을 사용하여 단안정멀티 바이브 레이터(MS₁) 및 카운터1(1)에 의하여 재생된 데이타 상태 신호에 따라 변하는 데이타의 클럭 신호를 검출하게 되는 것으로, 제2도와 같은 데이타 입력 신호가 단안정 멀티 바이브레이터(MS₁)에 인가되면 단안정 멀티 바이브레이터(MS₁)의 출력으로 카운터1(1)를 항상 리셋트 시키게 된다. 그리고 주회로에서 인가되는 펄스는 n배의 클럭 신호로서 이 상태 신호가 카운터1(1)의 클럭 신호로 인가되어 클럭감지부(10)는 제2도와 같은 클럭신호를 출력시키게 되는 것으로 데이타 복조시 항상 일정 간격으로 인가된다는 보장이 없기 때문에 입력 데이타 신호로써 클럭 신호가 제어될 수 있게 하고 있다. (이는 제2도 클럭 감지부의 출력과 같이 데이타 입력 신호가 MS₁를 제어하여 클럭 감지부의 클럭을 제어함) 그리고 동기 검출부(20)는 데이타 입력 신호에서 동기 신호를 출력시킬수 있게 한것으로 데이타 재생시에는 포함된 동기 신호는 필요가 없기 대문에 쉬프트 레지스터(SR)를 통하여 인가되는 데이타 신호가 동기 신호 인지의 유무를 검출하기 위하여 (동기 신호는 0100111110) 동기 신호가「0」인 데이타는 인버터(I₁-I₄)로 반전시켜 동기 신호인 데이타 인가시 앤드 게이트(A₁)의 출력「1」이 카운터 2(2)를 리셋트 시켜 동기 신호가 데이타로써 재생되는 것을 방지하게 된다. 그리고 데이타 재생시 가장 주요한 점은 앤드 게이트(A₃)의 입력측(A)(B)에 인가되는 두개의 상태 신호를 비교하는 것으로 이 비교되는 시점이 정확히 일치 되어야만 지터 및 노이즈를 제거할 수 있는 것으로 입력 데이타에 의하여 제어되는 클럭에 의하여 플립플롭(FF₁)을 통하여 애드 케이트(A₃)의 일측단자(A)에 인가시키고, 앤드 게이트(A₃)의 타측단자(B)에는 데이타에 의하여 제어되는 클럭으로 쉬프트 레지스터(SR) 및 앤드 게이트(A₁)를 통하여 동기 신호 인가시마다 카운터 2(2)를 리셋트 시키어 시간차로 생기는 누적 형상을 동기 신호 인가시마다 없애도록 하며, 정상적인 데이타 신호 인가시 앤드 게이트(A₁)의 출력은 「L레벨」상태이므로 인버터(I₇)(I₈)(I₉)를 통하여 앤드 게이트(A₂)에는 「H레벨」신호가 인가되고 (여기서 인버터는 시간을 일치하기 위하여 논 것이다) 앤드 게이트(A₂)의 타측에는 n배의 클럭 신호가 인가되어 앤드 게이트(A₂)를 통하여 카운터2(2)를 계수하도록 되어 있어 동기 신호와 동기 신호 사이에 인가되는 데이타클럭을 오차를 제거할 수 있는 동시에 카운터2(2)에서 분주된 출력이 나오도록 하고 있어 더욱 시간상의 오차를 없앨수가 있는 것이다.

이와 같이 데이타 신호와 클럭 신호간의 시간상의 차이가 생기는 원인을 제거한 후 단안정 멀티 바이브 레이터(MS₂)에서 시정수에 의하여 비교되는 펄스가 앤드 게이트(A₃)에 인가되므로써 앤드 게이트(A₃)로 정확한 데이타를 인출시킬수 가 있게 되는 것이다. 이를 제3도에 의하여 설명하면 데이프에 기록된 원래의 데이타가 헤드를 통하여 데이타 신호로써 인가될 때에 지연된 펄스(PT₁), 지터에 의한 펄스(PT₂), 노이즈에 의한 펄스 (PT₃)가 함께 인입되어 제(A)도와 같은 출력이 앤드게이트(A₃)의 일측에 인가되게 되고 타측에 인가되는 클럭 동기 신호는 상술한 바와 같이 데이타에 의하여 클럭이 제어되고 카운터에 분주되며 데이타에 포함된 동기 신호에 의하여 리셋트 되게 함으로써 데이타의 출력과 시간적으로 일치시킨 클럭 동기가 인가되어 두 신호가 일치되는 출력펄스(C)를 얻을 수 있게 된다.

여기서 제(B)도의 펄스폭은 단안정 멀티 바이브 레이터(MS₂)와 연결된 저항(R₂)및 콘덴서(C₂)로 선택하게 되고 이 펄스폭이 좁을수록 노이즈에 의한 펄스(PT₃)를 제거하기 편리한 것이다. 그리고 이제(C)도의 출력은 삽입되는 노이즈를 없애기 위하여 좁은 출력폭을 갖고 있으므로 단안정 멀티 바이브 레이터(HS₃)와 연결된 저항(R₃) 및 콘덴서(C₃)의 시정수를 조절하여 원래 데이타의 폭과 동일한 출력을 얻게 되는 것이다.

이상에서와 같이 본 고안은 동기 검출부의 신호를 지연시켜 n배의 클럭과 일치되는 상태 신호로서 카운터를 제어하여 동기 신호와 일치되는 상태에서 데이타 신호가 인가되는 경우에 출력되게 함으로써 원 데이타 신호를 오동작 없이 충실히 재생시킬수 있는 데이타 재생시 지터 및 노이즈 보상회로를 제공할 수가 있는 것이다.

Claims (1)

1. 데이타 입력신호에 의하여 제어되는 클럭감지부(10)와, 클럭감지부(10)의 클럭에 의하여 쉬프트 레지스터(SR)를 통하여 앤드 게이트(A₁)로 동기 신호를 검출시키는 동기 검출부(20)와, n배의 클럭신호 및 인버터(I₇-I₉)를 통하여 인가되는 비동기 신호에 의하여 계수되는 카운터2(2)에 단안정멀티 바이브레이터(MS₂)를 통하여 앤드 게이트(A₃)의 일측단자(A)가 연결되게 구성시키고 타측 단자(B)에는 데이타 신호와 비교하여 얻어진 출력이 단안정멀티 바이브레이터(MS₃)를 통하여 데이타 신호로 재생되게 한 보상회로(30)를 구비시켜된 데이타 재생시 지터 및 노이즈 보상회로.