JPH0644780A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ライトパービットモードの動作が可能な多ビ
ット構成半導体記憶装置で、高集積化のものを提供す
る。 【構成】 外部からビット単位で第１のデータＩ１〜Ｉ
４を与えられデータの極性に応じた第２のデータＤ０
１，バーＤ０ １を出力する入力バッファＤＩＢ１〜４
と、ビット単位で第１の制御信号バーＭＦＬＧ１を与え
られ、非マスクビットでは入力バッファＤＩＢ１〜４か
ら出力された第２のデータＤ０ １〜４、バーＤ０ １
〜４をデータ線Ｄ１ １〜４、バーＤ１ １〜４にビッ
ト単位で出力。マスクビットではＤ１ １〜４、バーＤ
１ １〜４を確定状態にする書きこみＷＤ１〜４と二つ
のビット間でＷＧＴを与えられており、マスクビットで
は第１のデータ線Ｄ１ １〜４、バーＤ１ １〜４が確
定状態であるのを受けて、第２の制御信号を無視した出
力状態をとる第２の書き込み回路ＷＧ１〜４とを備え
る。非マスクビットの場合ではデータ線の状態を変え
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特にＤＲＡＭの書き込み回路に関する。

【０００２】

【従来の技術】従来のＤＲＡＭにおける書き込み回路の
構成を図５を用いて説明する。図５中のメモリセルアレ
イＭＡＲＹｎには、四つのメモリセルＭ００，Ｍ１０，
Ｍ０１，Ｍ１１がマトリクス状に配置されており、メモ
リセルＭ００及びＭ０１がワード線ＷＬ０に、メモリセ
ルＭ１０及びＭ１１はワード線ＷＬ１に接続されてい
る。

【０００３】さらに、メモリセルＭ００はビット線ＢＬ
０に、メモリセルＭ１０はビット線バーＢＬ０に、メモ
リセルＭ０１はビット線ＢＬ１に、メモリセルＭ１１は
ビット線バーＢＬ１にそれぞれ接続されている。

【０００４】また、ビット線対間にセンスアンプがあ
り、ビット線対ＢＬ０，バーＢＬ０間にはセンスアンプ
ＳＡ０が、ビット線対ＢＬ１，バーＢＬ１間にはセンス
アンプＳＡ１が接続されている。

【０００５】ビット線は第２のデータ線へとカラムゲー
トトランジスタを介してつながっており、ビット線ＢＬ
Ｏと第２のデータ線Ｄ２ｎはカラムゲートトランジスタ
Ｉ／Ｏ０の、ビット線バーＢＬ０と第２のデータ線バー
Ｄ２ｎはカラムゲートトランジスタＩ／Ｏ０´の、ビッ
ト線ＢＬ１と第２のデータ線Ｄ２ｎはカラムゲートトラ
ンジスタＩ／Ｏ１の、ビット線バーＢＬ１と第２のデー
タ線バーＤ２ｎはカラムゲートトランジスタＩ／Ｏ１´
のソース，ドレインに、それぞれ接続されている。ま
た、カラムゲートトランジスタＩ／Ｏ０およびＩ／Ｏ０
´のゲートは、カラム選択線ＣＳＬ０に、カラムゲート
トランジスタＩ／Ｏ１及びＩ／Ｏ１´のゲートは、カラ
ム選択線ＣＳＬ１に共通接続されている。

【０００６】ライトゲートＷＧｎは第１のデータ線対Ｄ
１ｎ、バーＤ１ｎと第２のデータ線対Ｄ２ｎ、バーＤ２
ｎとの間にあり、制御信号バーＷＧＴｎがロウレベルに
ある時のみ活性化して第１のデータ線対Ｄ１ｎ、バーＤ
１ｎから第２のデータ線対Ｄ２ｎ、バーＤ２ｎへデータ
を送る。

【０００７】ライトドライバＷＤＶｎは入力バッファＤ
ＩＢｎの出力Ｄ０ｎ、バーＤ０ｎを受けて、第１のデー
タ線対Ｄ１ｎ、バーＤ１ｎを駆動する。その制御信号は
ＱＷＲＴｎであり、この信号がハイレベルにある時のみ
活性化している。

【０００８】入力バッファＤＩＢｎは、制御信号ＱＩＮ
がハイレベルになると活性化し、半導体記憶装置外部か
らのデータを入力端子Ｉｎからうけとり、出力Ｄ０ｎ、
バーＤ０ｎとして装置内部に取り込んで、さらにライト
ドライバＷＤＶｎへとデータを伝える。

【０００９】以上、図５に示した書き込み回路の構成を
説明した。

【００１０】ここでビット線ＢＬおよびバーＢＬ、第２
のデータ線対Ｄ２ｎおよびバーＤ２ｎ、第１のデータ線
対Ｄ１ｎ及びバーＤ１ｎはそれぞれ対をなしているが、
入力端子Ｉｎから入力したデータを相補的に伝えるため
である。つまり、入力端子Ｉｎからハイレベルのデータ
を入力した場合、第１のデータ線Ｄ１ｎはハイレベル、
バーＤ１ｎはロウレベル、第２のデータ線Ｄ２ｎはハイ
レベル、バーＤ２ｎはロウレベル、ビット線ＢＬはハイ
レベル、バーＢＬはロウレベルというように、互いに逆
極性を持ちながらデータが伝達されるのである。

【００１１】さて入力端子Ｉｎからのデータがメモリセ
ルまで、どのような経路をとおり伝わるのか説明する。
これからの説明ではワード線ＷＬ０と、カラム選択線Ｃ
ＳＬ０がハイレベルになっており、４つあるメモリセル
の内、メモリセルＭ００が選択されているものとする。

【００１２】はじめに入力端子Ｉｎのデータを、制御信
号ＱＩＮをハイにして入力バッファＤＩＢｎを活性化
し、その出力Ｄ０ｎ、バーＤ０ｎとして取り込む。続い
て制御信号ＱＷＲＴｎをハイにするとライトドライバＷ
ＤＶｎが活性化され、入力バッファのＤＩＢｎの出力に
基づき第１のデータ線を駆動する。次に、制御信号バー
ＷＧＴｎをロウにして、ライトゲートＷＧＴｎを開け、
第１のデータ線対Ｄ１ｎ、バーＤ１ｎのデータを第２の
データ線対Ｄ２ｎ、バーＤ２ｎへと伝達する。第２のデ
ータ線対Ｄ２ｎ、バーＤ２ｎに現れたデータは、今、カ
ラム選択線ＣＳＬ０がハイであるから、カラムゲートト
ランジスタＩ／Ｏ０およびＩ／Ｏ０´によって、ビット
線対ＢＬ０、バーＢＬ０へと伝えられ、ＢＬ０から目的
のメモリセルＭ００へとたどり着く。

【００１３】ところで、半導体記憶装置には、１回のア
ドレス指定で書き込み又は読みだしできるデータのビッ
ト数（但し、本明細書を通じて、『ビット』と『入力端
子』は同義とする）が、４，８あるいは１６と言うよう
に、複数のものがある。この例として図６に４ビット構
成の半導体記憶装置を示した。

【００１４】この装置は図５に示された装置を独立に４
つ備えたものであるが、以後の説明のため、制御回路Ｗ
ＣＴＲＬを加えた。この制御回路ＷＣＴＲＬはロウアド
レスストローブ信号バーＲＡＳ、カラムアドレスストロ
ーブ信号バーＣＡＳ、ライトイネーブル信号バーＷＥと
制御信号バーＭＦＬＧ１〜バーＭＦＬＧ４を入力とし、
制御信号ＷＧＴ１〜４、ＱＷＲＴ１〜４、ＱＩＮを出力
している。

【００１５】このような多ビット構成のＤＲＡＭは、入
力端子をＩｎ（ｎ＝１，２，３，４）のように複数持っ
ているから、特有の動作としてライトパービットと呼ば
れるものを持つことが多い。これは、ライトサイクルに
おいて複数ある入力端子のうち、ｎが何番の端子のデー
タをメモリセルへと書き込むのかを選択できる動作であ
る。通常のライトサイクルでは入力端子がＩ１〜Ｉ４の
ように４つあれば、すべての端子のデータを書き込む。
ところがライトパービット動作では、Ｉ２とＩ３からの
データだけを書き込み、Ｉ１とＩ４のデータは書き込ま
ないと言った具合に、入力端子のデータを選択できる。

【００１６】このライトパービット動作につき、以下に
述べる。図７に通常の書き込み動作を行う時のタイミン
グチャートを示す。図のようにロウアドレスストローブ
信号バーＲＡＳがハイレベルからロウレベルへ立ち上が
る時、即ち矢印Ａで示された時点で、ライトイネーブル
信号バーＷＥはハイレベルにある。この場合には通常の
書き込み動作であり、カラムアドレスストローブ信号バ
ーＣＡＳがロウレベルに立ち下がった際に、すべての入
力端子にあるデータをメモリセルに書き込む。

【００１７】これに対して、図８にはライトパービット
動作時のタイミングチャートを示した。ロウアドレスス
トローブ信号バーＲＡＳがハイレベルからロウレベルへ
立ち下がる時点で、ライトイネーブル信号バーＷＥはロ
ウレベルにある。この場合はライトパービット動作であ
る。この矢印Ａの時点、各入力端子にあるデータの極性
によって、カラムアドレスストローブ信号バーＣＡＳが
ロウレベルに立ち下がった時に、各々の入力端子からデ
ータを書き込むか否かが決定する。即ち、ハイレベルで
あった入力端子は非マスクビットであり、カラムアドレ
スストローブ信号バーＣＡＳがロウレベルに立ち下がっ
た時に入力端子にあるデータを書き込む。反対にロウレ
ベルであった入力端子はマスクビットであり、データを
書き込まない。

【００１８】このようにして入力端子ごとに決まった、
データ書き込みを行うか否かの情報（以後マスク情報と
いう）は、内部の制御信号バーＭＦＬＧ１〜４の極性と
なり、再度ロウアドレスストローブ信号バーＲＡＳをハ
イレベルにするまで保持される。具体的にはこれらの制
御信号バーＭＦＬＧ１〜４は、マスクビットではロウの
極性であり、非マスクビットではハイの極性である。

【００１９】さて、図６に示されたライトゲートＷＧ
ｎ、ライトドライバＷＤＶｎ、及び制御回路ＷＣＴＲＬ
の具体的な構成について述べる。

【００２０】ライトゲートＷＧｎは、図９に示されるよ
うな構成をである。この回路は、上述したようにライト
ドライバＷＤＶｎから出力されたデータＤ１ｎ及びバー
Ｄ１ｎと、制御回路ＷＣＴＲＬから出力された制御信号
バーＷＧＴｎとを入力され、第２のデータ線対Ｄ２ｎ及
びバーＤ２ｎへデータを伝達するものである。

【００２１】先ず、ライトサイクルに入る前の段階で
は、制御信号バーＷＧＴｎがハイレベルであり、ＮＯＲ
回路ＮＯＲ１の出力端子のノードＮ１の電位はロウレベ
ルである。よって、このノードＮ１にゲートが接続され
たＮチャネルトランジスタＴ２はオフする。また、ノー
ドＮ１の電位がインバータＩＮＶ２により反転され、イ
ンバータＩＮＶ２の出力端子のノードＮ２はハイレベル
になる。よってこのノードＮ２の電位がゲートに入力さ
れるＰチャネルトランジスタＴ１もオフする。同様に、
ＮＯＲ回路ＮＯＲ１´の出力端子のノードＮ１´の電位
もロウレベルであり、インバータＩＮＶ２´により反転
されたノードＮ２´はハイレベルである。よって、ノー
ドＮ１´にゲートが接続されたＮチャネルトランジスタ
Ｔ２´と、ノードＮ２´にゲートが接続されたＰチャネ
ルトランジスタとは共にオフする。この結果、ライトゲ
ートＷＧｎはハイインピーダンス状態にあり、第１のデ
ータ線対Ｄ１ｎ及びバーＤ１ｎと、第２のデータ線対Ｄ
２ｎ及びバーＤ２ｎとの間は遮断されている。

【００２２】ライトサイクルになると、制御信号バーＷ
ＧＴがロウレベルになる。これにより、ＮＯＲ回路ＮＯ
Ｒ１及びＮＯＲ１´の出力は、第１のデータ線対Ｄ１ｎ
及びバーＤ１ｎのレベルに応じたものとなる。データ線
Ｄ１ｎがハイレベル（データ線バーＤ１ｎがロウレベ
ル）とすると、ＮＯＲ回路ＮＯＲ１の出力はロウレベル
でＮＯＲ回路ＮＯＲ１´の出力はハイレベルになる。し
たがってＰチャネルトランジスタＴ１とＮチャネルトラ
ンジスタＴ２が共にオフし、ＮチャネルトランジスタＴ
２´とＰチャネルトランジスタＴ１´が共にオンする。
この結果、第２のデータ線線バーＤ２ｎの電位はロウ
で、第２のデータ線Ｄ２ｎの電位はハイになる。

【００２３】逆に、データ線Ｄ１ｎがロウレベル（デー
タ線バーＤ１ｎがハイレベル）のときは、第２のデータ
線Ｄ２ｎへはロウレベルのデータが出力され、第２のデ
ータ線バーＤ２ｎへはハイレベルのデータが出力され
る。

【００２４】次にライトドライバＷＤＶｎは、図１０の
ような構成を備えている。ライトドライバＷＤＶｎは、
それぞれ第１のデータ線Ｄ１ｎを出力とするライトドラ
イバＷＤＶと、第１のデータ線バーＤ１ｎを出力とする
ライトドライババーＷＤＶｎからなる。ライトドライバ
ＷＤＶｎは、制御回路ＷＣＴＲＬから出力された制御信
号ＱＷＲＴｎと、入力バッファＤＩＢｎから出力された
データＤ０ｎを入力とし、ライトドライババーＷＤＶ
は、制御信号ＱＷＲＴｎとデータバーＤ０ｎを入力とし
ている。

【００２５】ここでライトドライバＷＤＶとバーＷＤＶ
とは回路構成は同一であるので、ライトドライバＷＤＶ
を例にとり説明する。

【００２６】ライトサイクルに入る前の段階では、制御
信号ＱＷＲＴｎはロウレベルであり、ＮＡＮＤ回路ＮＡ
ＮＤ２の出力端子のノードＮ４はハイレベルになる。よ
って、ノードＮ４にゲートを接続されたＰチャネルトラ
ンジスタＴ３はオフする。また、制御信号ＱＷＲＴｎが
インバータＩＮＶ３で反転されて、その出力端子のノー
ドＮ３の電位はハイレベルになる。これにより、ＮＯＲ
回路ＮＯＲ２の出力端子のノードＮ５はロウレベルにな
り、ノードＮ５にゲートを接続されたＮチャネルトラン
ジスタＴ４もオフする。このように、制御信号ＱＷＲＴ
ｎがロウレベルの時は、ＰチャネルトランジスタＴ３と
ＮチャネルトランジスタＴ４は共にオフ状態である。こ
の結果、ライトドライバＷＤＶ及びバーＷＤＶは共にハ
イインピーダンス状態となり、入力されたデータＤ０ｎ
及びバーＤ０ｎは、第１のデータ線対Ｄ１ｎ及びバーＤ
１ｎへは転送されない。

【００２７】ライトサイクルになると、制御信号ＱＷＲ
Ｔｎはハイレベルになる。この場合には、ＮＡＮＤ回路
ＮＡＮＤ２とＮＯＲ回路ＮＯＲ２の出力は、データＤ０
ｎの極性により決定される。仮に、データＤ０ｎがハイ
レベルであるとすると、ＮＡＮＤ回路ＮＡＮＤ２の出力
端子のノードＮ４はロウレベルで、ＮＯＲ回路ＮＯＲ２
の出力端子のノードＮ５もロウレベルになる。これによ
り、ＰチャネルトランジスタＴ３のみオンし、ハイレベ
ルのデータが第１のデータ線Ｄ１ｎに出力される。逆
に、入力データＤ０ｎがロウレベルのときは、Ｎチャネ
ルトランジスタＴ４のみオンし、ロウレベルのデータが
第１のデータ線Ｄ１ｎに出力される。このように、制御
信号ＱＷＲＴｎがハイレベルの時は、入力データと同極
性のデータが出力される。

【００２８】一方、ライトドライババーＷＤＶの出力
は、上述したライトドライバＷＤＶと逆極性のデータバ
ーＤ０ｎを入力されて同様に動作する。即ち、入力デー
タバーＤ０ｎと同極性のデータを第１のデータ線バーＤ
１ｎへ出力する。

【００２９】続いて、制御信号を発生する回路の説明を
する。図１１に、制御回路ＷＣＴＲＬの構成を示す。こ
の制御回路ＷＣＴＲＬは、上述したような４ビット分の
データ書き込み回路の制御を行うもので、各信号バーＲ
ＡＳ，バーＣＡＳ，バーＷＥ，バーＭＦＬＧ１〜バーＭ
ＦＬＧ４を入力とし、制御信号ＱＩＮ．ＱＷＲＴ１〜
４，バーＷＧＴ１〜４を出力としている。

【００３０】制御回路ＷＣＴＲＬはさらに回路ＷＣＴＲ
Ｌ１，ＷＣＴＲＬ２１，２２，２３，２４〜と分かれて
いる。回路ＷＣＴＲＬ１は、信号バーＲＡＳ，バーＣＡ
Ｓ，バーＷＥが入力されており、ライトサイクルに入
り、これらの信号が全てロウレベルになると、そのこと
を検知し、ハイレベルのデータＷＲＴを出力する。この
データＷＲＴは遅延回路ＤＬＹ１により一定時間遅延さ
れ、制御信号ＱＩＮとして出力される。このＱＩＮは入
力バッファＤＩＢ１〜４を活性化する信号である。

【００３１】また、回路ＷＣＴＲＬ２１〜２４には、回
路ＷＣＴＲＬ１からの出力ＷＲＴが入力される。この回
路ＷＣＴＲＬ２１〜２４にはまた、信号バーＭＦＬＧ１
〜４もそれぞれ入力されている。

【００３２】各々の回路ＷＣＴＲＬ２１〜２４におい
て、信号ＷＲＴと制御信号バーＭＦＬＧｎとがＡＮＤ回
路１に入力される。ライトサイクルでは、データＷＲＴ
はハイレベルであるため、制御信号バーＭＦＬＧｎがハ
イレベルの場合にはＡＮＤ回路ＡＮＤ１の出力はハイレ
ベルになる。これにより、遅延回路ＤＬＹ２を経た制御
信号ＱＷＲＴｎはハイレベルに、制御信号バーＷＧＴｎ
は遅延回路ＤＬＹ３とインバータＩＮＶ１とを介してロ
ウレベルになる。この結果、ハイレベルの制御信号ＱＷ
ＲＴｎを入力されたライトドライバＷＤＶｎは活性化さ
れ、ロウレベルの制御信号バーＷＧＴｎを入力されたラ
イトゲートＷＧｎは開いた状態になり、データの書き込
みが行われる。即ち、ハイレベルの制御信号バーＭＦＬ
Ｇｎが入力されたビットは非マスクビットとなる。

【００３３】反対に制御信号バーＭＦＬＧｎがロウレベ
ルの場合には、回路ＷＣＴＲＬ２ｎにおけるＡＮＤ回路
ＡＮＤ１の出力はロウレベルとなるから、制御信号ＱＷ
ＲＴｎはロウレベルに、制御信号バーＷＧＴｎはハイレ
ベルになる。よって、制御信号バーＭＦＬＧｎがロウの
ビットでは、ライトドライバＷＤＶｎとライトゲートＷ
Ｇｎは共にハイインピーダンス状態になる。このため、
入力バッファＤＩＢｎの入力端子Ｉｎに入力されたデー
タは、メモリセルまでは転送されず、書き込みは行われ
ない。以上のように、マスク情報に従って、各ビットの
制御信号、ＱＷＲＴｎ、バーＷＧＴｎの極性が決まり、
ある入力端子からのデータは書き込み、ある入力端子か
らのデータは書き込まないという動作が実現される。

【００３４】ここで、図１２，図１３を使い、非マスク
ビットとマスクビットにおける制御信号およびデータ線
の動作を説明する。

【００３５】図１２は入力端子Ｉｎにハイレベルのデー
タがあり、しかも非マスクビットである場合の波形であ
る。先ずライトサイクルに入る前の初期状態として、入
力バッファＤＩＢｎの出力Ｄ０ｎ、バーＤ０ｎはロウレ
ベルにあり、第１のデータ線対Ｄ１ｎ、バーＤ１ｎ、第
２のデータ線対Ｄ２ｎ、バーＤ２ｎはともにビット線に
よる任意のレベルにあるとする。

【００３６】図１２のように、ライトサイクルに入ると
最初に制御信号ＷＲＴがハイレベルになり、続いてＱＩ
Ｎがハイレベルになる（図７でバーＲＡＳ、バーＣＡ
Ｓ、バーＷＥが共にロウレベルになった時に該当す
る）。この時入力バッファが活性化して入力端子Ｉｎか
らたとえばハイレベルのデータを内部へ取り込み、その
出力Ｄ０ｎがハイレベルになる。次に非マスクビットで
は制御信号バーＭＦＬＧｎがハイレベルであるから、制
御回路ＷＣＴＲＬ２ｎは制御信号ＷＲＴのハイレベルを
受けて、制御信号ＱＷＲＴｎをハイレベルにする。これ
によりライトドライバＷＤＶｎが活性化し、入力バッフ
ァの出力Ｄ１ｎ、バーＤ０ｎに基づき第１のデータ線対
Ｄ１ｎ、バーＤ１ｎを駆動する。さらに制御回路ＷＣＴ
ＲＬ２ｎは所定の遅延時間後に制御信号バーＷＧＴｎを
ロウレベルにする。するとライトゲートＷＧｎが開いて
第１のデータ線対Ｄ１ｎ、バーＤ１ｎのデータを第２の
データ線対へと伝達する。そして、ここまで来たデータ
は前述の説明どおりメモリセルへと行く。

【００３７】図１３は入力端子Ｉｎにハイレベルのデー
タがあるものの、マスクビットであるためにデータが第
１、第２のデータ線対まで伝わらないことを説明するた
めの波形図ある。

【００３８】図１３のように、ライトサイクルに入ると
（図８でバーＲＡＳ、バーＣＡＳ、バーＷＥが共にロウ
レベルになった時に該当する）最初に制御信号ＷＲＴが
ハイレベルになり、続いてＱＩＮがハイレベルになる。
これはマスクビットであるなしに無関係である。この時
入力バッファが活性化して入力端子Ｉｎからハイレベル
のデータを内部へ取り込み、その出力Ｄ０ｎがハイレベ
ルになる。次にマスクビットでは制御信号バーＭＦＬＧ
ｎがロウレベルであるから、制御回路ＷＣＴＲＬ２ｎは
制御信号ＷＲＴのハイレベルになっても制御信号ＱＷＲ
Ｔｎをハイレベルにしない。だからライトドライバＷＤ
Ｖｎは活性化せず、第１のデータ線対Ｄ１ｎ、バーＤ１
ｎを駆動しない。さらに制御信号バーＷＧＴｎはハイレ
ベルのままである。よってライトゲートＷＧｎは閉じて
おり第１のデータ線対Ｄ１ｎ、バーＤ１ｎのデータを第
２のデータ線対へ伝達しない。図１３で示されているす
べての時期、第１のデータ線対Ｄ１ｎ、バーＤ１ｎおよ
び第２のデータ線対Ｄ２ｎ、バーＤ２ｎは、これまでの
説明では述べていないが、ある読みだし回路によってビ
ット線対ＢＬ、バーＢＬのデータに基づいた極性になっ
ている（もちろん、これらの一対になったデータ線は相
補的な極性にある）。

【００３９】

【発明が解決しようとする課題】ところが、従来の半導
体記憶装置には次のような問題があった。ビット毎に書
き込みをするか否かを制御するため、ビット単位で独立
した制御信号ＱＷＲＴｎ、バーＷＧＴｎを、各ライトド
ライバＷＤＶｎとライトゲートＷＧｎとに与えている。
よって、８ビットや１６ビットというようにビット数が
多くなると、ビット数分の制御信号が必要なため、制御
信号が多くなってしまう。この結果、チップ内に多くの
配線が走り、配線パターンの面積が増大する。このよう
に、従来はライトパービットモードを実現するために
は、ビット数の増加と共に配線に必要な面積の増大を招
き、高集積化の妨げとなっていた。

【００４０】本発明は上記事情に鑑みてなされたもの
で、ライトパービットモードの動作が可能な多ビット構
成の半導体記憶装置において、配線領域に必要な面積を
縮小し高集積化を実現する装置を提供することを目的と
する。

【００４１】

【課題を解決するための手段】本発明の半導体記憶装置
は、ビット毎の書き込み制御を、第１データ線で第２の
書き込み回路を制御することにより行う。よって書き込
み回路の制御信号を複数のビット間で共通使用すること
ができる。

【００４２】

【作用】ビット毎の書き込み制御を行うために、ビット
毎に独立した制御信号を使用する必要がなくなり、書き
込み回路の制御信号の数が減る。よって配線に必要なパ
ターン面積が大幅に削減できる。

【００４３】

【実施例】以下、本発明の一実施例について図面を参照
し説明する。図１に、本実施例による半導体記憶装置に
おける書き込み回路の構成を示す。図６の従来の回路と
比較し、従来はライトゲートＷＧ１〜４の開閉を制御す
る制御信号バーＷＧＴｎと、ライトドライバを制御する
制御信号ＱＷＲＴｎがビット毎に独立している必要があ
ったのに対し、本実施例では全ビットで１つの信号バー
ＷＧＴ，ＱＷＲＴで足る点が相違する。

【００４４】次に、本実施例の各回路の構成を説明す
る。

【００４５】本実施例における制御回路ＷＣＴＲＬの構
成を図２に、ライトゲートＷＧｎの構成を図３に、また
ライトドライバＷＤＶｎの構成を図４にそれぞれ示す。

【００４６】制御回路ＷＣＴＲＬは、図２のように回路
ＷＣＴＲＬ１，２と、遅延回路ＤＬＹ４とを備えてい
る。回路ＷＣＴＲＬ１に、信号バーＲＡＳ，バーＣＡ
Ｓ，及びバーＷＥが入力される。ライトサイクルに入る
ときは、この三つの信号が全てロウレベルになり、回路
ＷＣＴＲＬ１によりこのことが検出されてハイレベルの
信号ＷＲＴが出力される。信号ＷＲＴが遅延回路ＤＬＹ
４により一定時間遅延された後、同極性のハイレベルの
信号ＱＩＮが出力されて入力バッファＤＩＢｎに与えら
れる。

【００４７】また、ハイレベルの信号ＷＲＴは回路ＷＣ
ＴＲＬ２に入力される。回路ＷＣＴＲＬ２において、信
号ＷＲＴが遅延回路ＤＬＹ５により遅延されて、ハイレ
ベルの信号ＱＷＲＴとして出力される。また、この信号
ＱＷＲＴは遅延回路ＤＬＹ６により遅延され、インバー
タＩＮＶ４で反転されてロウレベルの信号バーＷＧＴと
して出力される。信号ＱＷＲＴはライトドライバＷＤＶ
ｎに、信号バーＷＧＴはライトゲートＷＧｎにそれぞれ
与えられる。

【００４８】ライトゲートＷＧｎの構成は図３のようで
あり、ＮＯＲ回路ＮＯＲ３及びＮＯＲ３´、インバータ
ＩＮＶ５及び５´、ＰチャネルトランジスタＴ５及びＴ
５´、ＮチャネルトランジスタＴ６及びＴ６´を有して
いる。この構成は、図９に示された従来のライトゲート
ＷＧｎと同様である。但し、ＮＯＲ回路ＮＯＲ３及びＮ
ＯＲ３´に入力される制御信号バーＷＧＴが、従来はビ
ット毎に異なっていたのに対し、本実施例では上述のよ
うに全ビットで共通の制御信号バーＷＧＴが入力され
る。

【００４９】また本実施例では、ＮＯＲ回路ＮＯＲ３及
びＮＯＲ３´にそれぞれ入力されるデータＤ１ｎ及びバ
ーＤ１ｎが、ライトパービットモード時にマスクビット
である場合は、共にハイレベルになる。この場合には、
ＮＯＲ回路ＮＯＲ３及びＮＯＲ３´の出力端子のノード
Ｎ６及びＮ６´は、共にロウレベルになる。これによ
り、このロウレベルの信号がゲートに入力されたＮチャ
ネルトランジスタトランジスタＴ６，Ｔ６´は共にオフ
する。また、インバータＩＮＶ５，ＩＮＶ５´により反
転されてハイレベルの信号をゲートに入力されたＰチャ
ネルトランジスタＴ５，Ｔ５´も共にオフする。これに
より、ライトゲートＷＧｎは、ハイインピーダンス状態
となり、データの書き込みは行われない。なお、データ
Ｄ１ｎ及びバーＤ１ｎが通常の極性の場合、即ち相互の
極性が異なる場合には、従来のライトゲートＷＧｎと同
様に動作する。

【００５０】ライトドライバＷＤＶｎの構成は、図４に
示されるようである。回路ＷＤＶ及びバーＷＤＶに、そ
れぞれ入力バッファＤＩＢｎから出力されたデータＤ０
ｎとデータバーＤ０ｎとがそれぞれ入力される。また、
回路ＷＤＶ及びバーＷＤＶに、共通に信号ＱＷＲＴ及び
信号バーＭＦＬＧｎが入力される。

【００５１】ＮＡＮＤ回路ＮＡＮＤ４に、制御信号ＱＷ
ＲＴが入力される。この信号ＱＷＲＴは、ライトサイク
ルに入る前はロウレベルである。このロウレベルの信号
を入力されたＮＡＮＤ回路ＮＡＮＤ４からは、ハイレベ
ルの信号が出力され、ゲートにこの信号を入力されたＰ
チャネルトランジスタＴ７はオフする。また、ロウレベ
ルの信号ＱＷＲＴがインバータＩＮＶ６で反転され、Ｎ
ＯＲ回路ＮＯＲ４に入力されてロウレベルの出力がなさ
れ、この出力をゲートに与えられたＮチャネルトランジ
スタＴ８がオフする。この結果、ライドドライバＷＤＶ
は非活性状態におかれる。

【００５２】ライトサイクルに入ると、制御信号ＱＷＲ
Ｔはハイレベルに立ち上がる。非マスクビットでは、制
御信号バーＭＦＬＧｎはハイレベルにある。よって、Ｎ
ＡＮＤ回路３はインバータと等価な動作をする。ＮＡＮ
Ｄ回路ＮＡＮＤ４は、ハイレベルの信号ＱＷＲＴと、デ
ータＤ０ｎの極性が反転されたノードＮ９の電位が入力
される。これにより、ＮＡＮＤ回路ＮＡＮＤ４の出力端
子のノードＮ１０からは、ノードＮ９の電位を反転した
ものが出力される。また、ＮＯＲ回路ＮＯＲ４には、ノ
ードＮ９の電位と、信号ＱＷＲＴがインバータＩＮＶ６
で反転されたロウレベルの電位とを入力される。よっ
て、ＮＯＲ回路ＮＯＲ４の出力端子のノードＮ１１から
はノードＮ９の電位を反転したものが出力される。この
結果、ノードＮ１０及びＮ１１の電位はデータＤ０と同
極性となり、それぞれＰチャネルトランジスタＴ７，Ｎ
チャネルトランジスタＴ８のゲートに入力される。従っ
て、データＤ０ｎがハイレベルのときはＮチャネルトラ
ンジスタＴ８のみがオンし、データＤ０ｎがロウレベル
のときはＰチャネルトランジスタＴ７のみがオンし、デ
ータＤ０ｎの極性が反転されたデータバーＤ１ｎが出力
されることになる。

【００５３】一方の回路バーＷＤＶにおいては、入力デ
ータバーＤ０ｎの極性が反転されたデータＤ１ｎが出力
される。

【００５４】次に、マスクビットにおける動作について
述べる。マスクビットでは、入力される信号バーＭＦＬ
Ｇｎはロウレベルである。よって、ＮＡＮＤ回路ＮＡＮ
Ｄ３はこの信号バーＭＦＬＧｎを入力され、データＤ０
ｎの極性にかかわらず出力端子のノードＮ９のレベルは
必ずハイになる。ＮＡＮＤ回路ＮＡＮＤ４は、このノー
ドＮ９の電位と、ハイレベルの信号ＱＷＲＴとを入力さ
れて、ロウレベルの出力をＰチャネルトランジスタＴ７
のゲートに与える。これにより、Ｐチャネルトランジス
タＴ７はオンする。ＮＯＲ回路ＮＯＲ４は、ハイレベル
のノードＮ９の電位と、インバータＩＮＶ６からロウレ
ベルの出力とを与えられて、ロウレベルの出力を行う。
このロウレベルの出力をゲートに与えられて、Ｎチャネ
ルトランジスタＴ８はオフする。よって、ハイレベルの
データバーＤ１ｎが出力される。一方の回路バーＷＤＶ
からも、入力データバーＤ０ｎのレベルにかかわらず、
ハイレベルのデータＤ１ｎが出力される。

【００５５】このように、マスクビットの場合は、ライ
トドライバＷＤＶｎからは、データＤ０ｎ及びバーＤ０
ｎの極性とは無関係にハイレベルのデータＤ１ｎとバー
Ｄ１ｎとが出力される。

【００５６】以上のように、本実施例の制御回路ＷＣＴ
ＲＬ、ライトドライバＷＤＶｎ、ライトゲートＷＧｎは
動作する。次に、図１に示された本実施例におけるライ
トーパービットモードの動作について述べる。

【００５７】まず、従来と同様に、制御信号バーＲＡＳ
がハイレベルからロウレベルへ立ち下がった時点で、制
御信号バーＷＥがロウレベルであれば、ライトパービッ
トモードに入る。この時、マスク情報が取り込まれ、各
ビット毎に制御信号バーＭＦＬＧｎの極性が決まる。こ
の点も従来と同じである。

【００５８】そして制御信号バーＣＡＳ、バーＷＥもロ
ウレベルとなり、書き込み動作が始まると、最初に信号
ＱＩＮがハイレベルになって、入力バッファがＤＩＢｎ
が活性化する。すべての入力端子Ｉ１〜４のデータが取
り込まれ、その出力Ｄ０１、バーＤ０１．．．．４，バ
ーＤ０４となる。

【００５９】次に制御信号ＱＷＲＴがハイレベルとな
り、ライトドライバＷＤＶｎが活性化する。この時、ラ
イトドライバＷＤＶｎは制御信号バーＭＦＬＧｎが入力
されているから、この信号の極性に応じて動作をする。
以下、場合毎に分けて説明する。

【００６０】バーＭＦＬＧｎがハイレベルであるビット
（非マスクビット）では、入力バッファＤＩＢｎの出力
Ｄ０ｎ、バーＤ０ｎと同じ極性に、第１のデータ線対Ｄ
１ｎ、バーＤ１ｎを駆動する。

【００６１】バーＭＦＬＧｎがロウレベルであるビット
（マスクビット）では、入力バッファＤＩＢｎの出力Ｄ
０ｎ、バーＤ０ｎに関係なく、第１のデータ線対Ｄ１
ｎ、バーＤ１ｎを共にハイレベルという確定状態に駆動
する。

【００６２】続いて、制御信号バーＷＧＴがロウレベル
となり、非マスクビットでは、ライトゲートＷＧｎは開
いて第１のデータ線上のデータを第２のデータ線上へと
送る。しかしマスクビットでは、第１のデータ線対Ｄ１
ｎ、バーＤ１ｎがともにハイレベルという確定状態にあ
るために、ライトゲートＷＧｎは制御信号バーＷＧＴを
無視した状態（本実施例では高インピーダンス状態）に
なり、第２のデータ線対Ｄ２ｎ、バーＤ２ｎへとデータ
を送らない。よって入力端子Ｉｎのデータはメモリセル
まで到達しない。

【００６３】以上のように本発明では、ライトゲートの
制御信号バーＷＧＴがビット間で共通である。にも関わ
らず、ライトゲートＷＧｎが、第１のデータ線対が共に
ハイレベルという確定状態になった時、制御信号バーＷ
ＧＴを無視した出力状態になるため、ビット毎の書き込
みが可能である。したがってビット数が増えても、制御
信号をビット毎に設ける必要がなくなり、最低１本です
む。これにより、制御信号の配線に必要な面積を大幅に
削減できる。

【００６４】上述した実施例は一例であり、本発明を限
定するものではない。たとえば本実施例では、マスクビ
ットではライトドライバＷＤＶｎは第１のデータ線対を
共にハイレベルという確定状態にしている。しかしデー
タを転走する状態とは異なっていればよく、たとえば共
にロウレベルであってもよい。また第１，第２のデータ
線は対でなくてもよく、１本、あるいは３本以上であっ
てもよい。仮に、１本で第１のデータ線が構成されてい
た場合には、データとして電気的にとっている電位より
も高いレベル、あるいは低いレベルを確定状態とすれば
よい。さらに実施例ではライトゲートＷＧｎを制御する
信号ＷＧＴを全ビット共通にしている。しかし必ずしも
すべてのビットで共通にする必要がないことはいうまで
もない。

【００６５】

【発明の効果】以上説明したように本発明の半導体記憶
装置は、非マスクビットの場合とマスクビットの場合と
で第１のデータ線の状態を変えて、第２の書き込み回路
からデータが出力される状態と出力されない状態とに変
えることができる。このため、第２の書き込み回路に活
性化のために与える制御信号はビット単位で変える必要
がなく、少なくとも二つのビット間で共通化することが
でき、制御信号用の配線に必要な面積を縮小して、高集
積化に寄与することができる。

【図面の簡単な説明】

【図１】本発明の一実施例による半導体記憶装置の構成
を示したブロック図。

【図２】同半導体記憶装置における制御回路の構成を示
した回路図。

【図３】同半導体記憶装置におけるライトゲートの構成
を示した回路図。

【図４】同半導体記憶装置におけるライトドライバの構
成を示した回路図。

【図５】従来の半導体記憶装置のうち１ビット分のデー
タの書き込みに必要な回路の構成を示したブロック図。

【図６】図５に示された書き込みに必要な回路を４ビッ
ト分備えた回路の構成を示したブロック図。

【図７】従来の半導体記憶装置におけるライトサイクル
時の各信号の波形を示したタイムチャート。

【図８】同半導体記憶装置におけるライトパービットモ
ード時の各信号の波形を示したタイムチャート。

【図９】同半導体記憶装置におけるライトゲートの構成
を示した回路図。

【図１０】同半導体記憶装置におけるライトドライバの
構成を示した回路図。

【図１１】同半導体記憶装置における制御回路の構成を
示した回路図。

【図１２】同半導体記憶装置における非マスクビットの
各データ線対および制御信号の電位の関係を示したタイ
ムチャート。

【図１３】同半導体記憶装置におけるマスクビットの各
データ線対および制御信号の電位の関係を示したタイム
チャート。

【符号の説明】

ＷＣＴＲＬ 制御回路 ＭＡＲＹｎ メモリセルアレイ ＷＧｎ ライトゲート（第２の書き込み回路） ＷＤＶｎ ライトドライバ（第１の書き込み回路） ＤＩＢｎ 入力バッファ ＩＮＶ インバータ ＮＯＲ ＮＯＲ回路 ＮＡＮＤ ＮＡＮＤ回路 ＡＮＤ ＡＮＤ回路 ＤＬＹ 遅延回路 Ｔ１，Ｔ１´，Ｔ５，Ｔ５´，Ｔ７ Ｐチャネルトラン
ジスタ Ｔ２，Ｔ２´，Ｔ６，Ｔ６´，Ｔ８ Ｎチャネルトラン
ジスタ ／ＭＦＬＧｎ 第１の制御信号 ／ＷＧＴ 第２の制御信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】複数のビット構成であり、各々のビットに
   対して、 チップ外部のデータを内部にとりこむための入力バッフ
   ァと、 第１の制御信号と該入力バッファからの出力とを入力と
   し、第１のデータ線を出力としている第１の書き込み回
   路と、 第２の制御信号と前記第１のデータ線とを入力とし、第
   ２のデータ線を出力としている第２の書き込み回路とを
   備えた半導体記憶装置の、書き込み動作において、 前記第２の制御信号は少くとも二つのビット間で共通に
   使用された信号であり、前記第１の書き込み回路は、前
   記第１の制御信号が有効になることにより、前記第１の
   データ線を確定状態にし、前記第２の書き込み回路は、
   該確定状態を受けて前記第２の制御信号を無視した出力
   状態をとることを特徴とした半導体記憶装置。
2. 【請求項２】前記第１データ線および第２のデータ線は
   それぞれが２本のデータ線で構成されており、データの
   伝達は該２本のデータ線で相補的に行い、 該第１および第２のデータ線は読み出し動作、書き込み
   動作共通に使用されることを特徴とした請求項１記載の
   半導体記憶装置。
3. 【請求項３】書き込み動作において、前記第１の制御信
   号の極性は、前記入力バッファの取り込んだデータによ
   って決まることを特徴とした請求項２記載の半導体記憶
   装置。
4. 【請求項４】前記第１のデータ線の確定状態は、該第１
   のデータ線を構成する２本のデータ線がともに同極性に
   なった状態であり、前記第２の書き込み回路は、該第１
   のデータ線の該確定状態を受けて、高インピーダンスの
   出力状態をとることを特徴とした請求項３記載の半導体
   記憶装置。