JPH0620466A - フラッシュライト機能付き半導体メモリ装置 - Google Patents
フラッシュライト機能付き半導体メモリ装置Info
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- JPH0620466A JPH0620466A JP19638692A JP19638692A JPH0620466A JP H0620466 A JPH0620466 A JP H0620466A JP 19638692 A JP19638692 A JP 19638692A JP 19638692 A JP19638692 A JP 19638692A JP H0620466 A JPH0620466 A JP H0620466A
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Abstract
(57)【要約】
【目的】 本発明は外部から指定された２つのカラム番
地（開始番地，終了番地）の間のカラム番地のメモリセ
ルにのみ、フラッシュライト時にカラーデータを書き込
むことを目的としている。 【構成】 半導体メモリ装置は外部から開始，終了アド
レスが指定された際に、そのデコード信号をラッチする
ラッチ回路ＤＬ１〜ＤＬｎ＋１と、そのラッチ回路ＤＬ
１〜ＤＬｎ＋１の出力とフラッシュライトイネーブル信
号とでコントロールされるスイッチＱ１〜Ｑｎを各カラ
ムアドレス毎に備えている。スイッチＱ１〜Ｑｎは隣の
アドレスのスイッチと直列接続されており、開始，終了
アドレスで指定されたアドレスのスイッチはオフする。
スイッチＱ１〜Ｑｎの出力と、フラッシュライトイネー
ブル信号φＦＷＥ＊とで、フラッシュライトゲートをコ
ントロールする。オフした２つのスイッチによって、指
定されたアドレスは指定されないアドレスと切り離され
る。この２つの範囲を異電位にすることで、指定された
範囲のカラムアドレスにのみフラッシュライトすること
ができる。
地（開始番地，終了番地）の間のカラム番地のメモリセ
ルにのみ、フラッシュライト時にカラーデータを書き込
むことを目的としている。 【構成】 半導体メモリ装置は外部から開始，終了アド
レスが指定された際に、そのデコード信号をラッチする
ラッチ回路ＤＬ１〜ＤＬｎ＋１と、そのラッチ回路ＤＬ
１〜ＤＬｎ＋１の出力とフラッシュライトイネーブル信
号とでコントロールされるスイッチＱ１〜Ｑｎを各カラ
ムアドレス毎に備えている。スイッチＱ１〜Ｑｎは隣の
アドレスのスイッチと直列接続されており、開始，終了
アドレスで指定されたアドレスのスイッチはオフする。
スイッチＱ１〜Ｑｎの出力と、フラッシュライトイネー
ブル信号φＦＷＥ＊とで、フラッシュライトゲートをコ
ントロールする。オフした２つのスイッチによって、指
定されたアドレスは指定されないアドレスと切り離され
る。この２つの範囲を異電位にすることで、指定された
範囲のカラムアドレスにのみフラッシュライトすること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に画像処理システムに使用されるフラッシュライ
ト機能付きの半導体メモリ装置に関する。
し、特に画像処理システムに使用されるフラッシュライ
ト機能付きの半導体メモリ装置に関する。
【０００２】
【従来の技術】従来のフラッシュライト機能は、まず、
例えば図４に示すような外部信号のタイミングにより、
カラーレジスタセットサイクルと呼ばれるＲＡＳサイク
ルを実行し、これによってフラッシュライトサイクル時
にメモリに書き込むデータ（以下、カラーデータと称
す）を半導体メモリ装置の内部に取り込む。この、カラ
ーレジストセットサイクルにおけるロウアドレスは、リ
フレッシュ以外に意味はない。
例えば図４に示すような外部信号のタイミングにより、
カラーレジスタセットサイクルと呼ばれるＲＡＳサイク
ルを実行し、これによってフラッシュライトサイクル時
にメモリに書き込むデータ（以下、カラーデータと称
す）を半導体メモリ装置の内部に取り込む。この、カラ
ーレジストセットサイクルにおけるロウアドレスは、リ
フレッシュ以外に意味はない。
【０００３】次に例えば図５に示すようなタイミングで
フラッシュライトサイクルを実行しＲＡＳ＊（＊はオー
バーラインを示し、低レベルが活性レベルであることを
意味する。以下、同じ）の降下エッジで与えられたロウ
アドレス上に位置する全てのメモリセルに対しカラーデ
ータを書き込む。
フラッシュライトサイクルを実行しＲＡＳ＊（＊はオー
バーラインを示し、低レベルが活性レベルであることを
意味する。以下、同じ）の降下エッジで与えられたロウ
アドレス上に位置する全てのメモリセルに対しカラーデ
ータを書き込む。
【０００４】この機能を実現するための従来例の半導体
メモリ装置を図６に示す。カラーレジスタセットサイク
ルで取り込まれたカラーデータはラッチ回路６００に保
持されている。フラッシュライトサイクルを実行する
と、ＲＡＳ＊の降下エッジで取り込まれたアドレスがＡ
０〜Ａ８が、ロウアドレスバッファ６０１を介して、ロ
ウアドレスデコーダ６０２へ伝わり、メモリセルアレイ
６０３の１つのロウアドレスが選ばれる。
メモリ装置を図６に示す。カラーレジスタセットサイク
ルで取り込まれたカラーデータはラッチ回路６００に保
持されている。フラッシュライトサイクルを実行する
と、ＲＡＳ＊の降下エッジで取り込まれたアドレスがＡ
０〜Ａ８が、ロウアドレスバッファ６０１を介して、ロ
ウアドレスデコーダ６０２へ伝わり、メモリセルアレイ
６０３の１つのロウアドレスが選ばれる。
【０００５】これと並行して、コントロール部６０４は
フラッシュライトであることを各ブロックに知らせる信
号φＦＷをアクティブにし、カラーデータはラッチ回路
６００からフラッシュライトバッファ６０５へ伝わる。
またカラーデータをメモリセルへ伝えるためのスイッチ
（フラッシュライトゲート６０６）がオン状態になり、
フラッシュライトバッファ６０５からの出力がセンスア
ンプ６０７に接続され、カラーデータがメモリセル６０
３へ伝えられる。
フラッシュライトであることを各ブロックに知らせる信
号φＦＷをアクティブにし、カラーデータはラッチ回路
６００からフラッシュライトバッファ６０５へ伝わる。
またカラーデータをメモリセルへ伝えるためのスイッチ
（フラッシュライトゲート６０６）がオン状態になり、
フラッシュライトバッファ６０５からの出力がセンスア
ンプ６０７に接続され、カラーデータがメモリセル６０
３へ伝えられる。
【０００６】図７は図６のブロック図のうち破線で囲ま
れた部分の回路図であり、図８はその動作を表すタイミ
ング図である。ＲＡＳ＊が降下して、ある１つのロウア
ドレスが選ばれると、それに対応するワード線がハイレ
ベルになる。それとほぼ同時にフラッシュライトゲート
コントロール信号φＦＷＧがハイレベルとなる。従来の
フラッシュライト回路は１本のフラッシュライトゲート
コントロール信号φＦＷＧが、１ワード上に存在する複
数の異なるカラムアドレスのフラッシュライトゲートを
コントロールしている。
れた部分の回路図であり、図８はその動作を表すタイミ
ング図である。ＲＡＳ＊が降下して、ある１つのロウア
ドレスが選ばれると、それに対応するワード線がハイレ
ベルになる。それとほぼ同時にフラッシュライトゲート
コントロール信号φＦＷＧがハイレベルとなる。従来の
フラッシュライト回路は１本のフラッシュライトゲート
コントロール信号φＦＷＧが、１ワード上に存在する複
数の異なるカラムアドレスのフラッシュライトゲートを
コントロールしている。
【０００７】図７においてはφＦＷＧが１ワード上に存
在する全てのカラムアドレスのフラッシュライトゲート
６０６をコントロールしているため、φＦＷＧがハイレ
ベルになると、ビット線Ｄ１からＤＮ，Ｄ１＊からＤＮ
＊の全てのビット線にカラーデータが伝えられる。
在する全てのカラムアドレスのフラッシュライトゲート
６０６をコントロールしているため、φＦＷＧがハイレ
ベルになると、ビット線Ｄ１からＤＮ，Ｄ１＊からＤＮ
＊の全てのビット線にカラーデータが伝えられる。
【０００８】カラーデータがビット線に伝わった後、セ
ンスアンプ活性化信号φＳＡＰ，φＳＡＮをアクティブ
にし、ビット線上のカラーデータをセンスアンプ６０７
で増幅する。
ンスアンプ活性化信号φＳＡＰ，φＳＡＮをアクティブ
にし、ビット線上のカラーデータをセンスアンプ６０７
で増幅する。
【０００９】
【発明が解決しようとする課題】前述した従来のフラッ
シュライト方式では選択されたロウアドレス上のカラム
アドレス全てにカラーデータが書き込まれるため、例え
ば半導体メモリ装置を画像データの処理用に用いた場合
に図９に示すように、メモリ空間９００を表示画面９０
１上に割り当てたとする。フラッシュライト機能を用い
て画面の一部を同一データに書き換えようとした時、あ
るロウアドレスを与えると、そのロウアドレスに対応す
る画面上のライン上の全てのピクセルが書き換えられて
しまっていた。
シュライト方式では選択されたロウアドレス上のカラム
アドレス全てにカラーデータが書き込まれるため、例え
ば半導体メモリ装置を画像データの処理用に用いた場合
に図９に示すように、メモリ空間９００を表示画面９０
１上に割り当てたとする。フラッシュライト機能を用い
て画面の一部を同一データに書き換えようとした時、あ
るロウアドレスを与えると、そのロウアドレスに対応す
る画面上のライン上の全てのピクセルが書き換えられて
しまっていた。
【００１０】このため、例えばＥＷＳのウィンドウアプ
リケーションにみられるように、図９に示した表示画面
の斜線部のみを高速に消去（半導体メモリ内の対応する
データを同一データにする）したい時には、フラッシュ
ライトサイクルによって１ライン上のピクセルセルデー
タ全てを消去して、消去したくないピクセルを書き直
す、またはフラッシュライトを用いず、１ピクセルずつ
消去する等の操作をしなくてはならず、時間とプログラ
ムの手間がかかるという欠点がある。
リケーションにみられるように、図９に示した表示画面
の斜線部のみを高速に消去（半導体メモリ内の対応する
データを同一データにする）したい時には、フラッシュ
ライトサイクルによって１ライン上のピクセルセルデー
タ全てを消去して、消去したくないピクセルを書き直
す、またはフラッシュライトを用いず、１ピクセルずつ
消去する等の操作をしなくてはならず、時間とプログラ
ムの手間がかかるという欠点がある。
【００１１】また、このようなウィンドウアプリケーシ
ョン用にブロックライト機能がある。これは１回のＲＡ
Ｓ：ＣＡＳサイクルで連続する４カラム（または８カラ
ム）同時にカラーデータを書き込むことができ、連続す
る４カラム（または８カラム）のうち任意に書き込まな
い番地を指定することができる機能である。図１０はブ
ロックライトサイクルのタイミング図である。ＲＡＳ＊
の降下エッジで与えられたアドレスをロウアドレスとし
て取り込み、ＣＡＳ＊の降下エッジで与えられたアドレ
スをカラムアドレスとして取り込むが、４カラムブロッ
クライトの場合、ＣＡＳ＊の降下時のアドレスのうち、
下位２ビットを無視した４カラムが書き込み対象のカラ
ムアドレスになる。
ョン用にブロックライト機能がある。これは１回のＲＡ
Ｓ：ＣＡＳサイクルで連続する４カラム（または８カラ
ム）同時にカラーデータを書き込むことができ、連続す
る４カラム（または８カラム）のうち任意に書き込まな
い番地を指定することができる機能である。図１０はブ
ロックライトサイクルのタイミング図である。ＲＡＳ＊
の降下エッジで与えられたアドレスをロウアドレスとし
て取り込み、ＣＡＳ＊の降下エッジで与えられたアドレ
スをカラムアドレスとして取り込むが、４カラムブロッ
クライトの場合、ＣＡＳ＊の降下時のアドレスのうち、
下位２ビットを無視した４カラムが書き込み対象のカラ
ムアドレスになる。
【００１２】また、ＣＡＳ＊の降下時にデータ入力端子
（ＩＯ０〜７のうちのＩＯ０〜３）に与えられるデータ
を、コントロールすることで選択された４カラムのうち
任意の番地にのみカラーデータを書き込むことができ
る。例えばＣＡＳ＊の降下時の外部データ入力端子（Ｉ
Ｏ０，ＩＯ１，ＩＯ２，ＩＯ３）の状態が（０，０，
１，１）であった場合は、連続する４カラムのうち最初
の２ビットにはカラーデータが書き込まれず、もとのデ
ータを保持し、次の２ビットにはカラーデータが書き込
まれる。
（ＩＯ０〜７のうちのＩＯ０〜３）に与えられるデータ
を、コントロールすることで選択された４カラムのうち
任意の番地にのみカラーデータを書き込むことができ
る。例えばＣＡＳ＊の降下時の外部データ入力端子（Ｉ
Ｏ０，ＩＯ１，ＩＯ２，ＩＯ３）の状態が（０，０，
１，１）であった場合は、連続する４カラムのうち最初
の２ビットにはカラーデータが書き込まれず、もとのデ
ータを保持し、次の２ビットにはカラーデータが書き込
まれる。
【００１３】このブロックライトを用いてウィンドウの
消去をするとしても、４ピクセルずつ書き換えるため１
ラインの消去に何サイクルも必要とし、短時間に消去で
きないという欠点がある。また、ウィンドウ端の番地が
４で割り切れる数とは限らないので、ウィンドウ端を消
去するときは、ＣＡＳ＊の降下時の外部データ入力端子
に与えるデータを変えるというソフトウェア上での処理
が必要となり、煩雑であるという欠点もある。
消去をするとしても、４ピクセルずつ書き換えるため１
ラインの消去に何サイクルも必要とし、短時間に消去で
きないという欠点がある。また、ウィンドウ端の番地が
４で割り切れる数とは限らないので、ウィンドウ端を消
去するときは、ＣＡＳ＊の降下時の外部データ入力端子
に与えるデータを変えるというソフトウェア上での処理
が必要となり、煩雑であるという欠点もある。
【００１４】かかる欠点を解決するためにフラッシュラ
イトを行う際に、外部から２つのカラムアドレスａ，ｂ
を指定して選択されたワード上のカラムアドレスａとｂ
の間に含まれる番地にのみカラーデータを書き込むとい
う方式が考えられるが、前述した従来のフラッシュライ
ト回路は、同一ワード上の異なるカラムアドレスに対応
するフラッシュライトゲートがすべて一度に開いてしま
い、カラーデータが書き込まれてしまうため、任意のカ
ラム番地及び任意のビット数に一度にカラーデータを書
き込むことができない。
イトを行う際に、外部から２つのカラムアドレスａ，ｂ
を指定して選択されたワード上のカラムアドレスａとｂ
の間に含まれる番地にのみカラーデータを書き込むとい
う方式が考えられるが、前述した従来のフラッシュライ
ト回路は、同一ワード上の異なるカラムアドレスに対応
するフラッシュライトゲートがすべて一度に開いてしま
い、カラーデータが書き込まれてしまうため、任意のカ
ラム番地及び任意のビット数に一度にカラーデータを書
き込むことができない。
【００１５】
【課題を解決するための手段】本発明の要旨は、行列状
に配置された複数のメモリセルと、上記メモリセルの行
を指定する行アドレス指定手段と、共通データを保持す
るフラッシュライトバッファと、上記メモリセルの列毎
に設けられた複数のゲートを有し上記フラッシュライト
バッファに保持された共通データを上記メモリセルの列
に供給するフラッシュライトゲート手段とを備えたフラ
ッシュライト機能付き半導体メモリ装置において、上記
複数のゲートに関して複数のラッチ回路を設け、該ラッ
チ回路が保持するゲート開閉情報に基づき上記複数のゲ
ートを選択的に開閉して共通データを行アドレス指定手
段で指定された行のメモリセルに選択的に供給するよう
にしたことである。
に配置された複数のメモリセルと、上記メモリセルの行
を指定する行アドレス指定手段と、共通データを保持す
るフラッシュライトバッファと、上記メモリセルの列毎
に設けられた複数のゲートを有し上記フラッシュライト
バッファに保持された共通データを上記メモリセルの列
に供給するフラッシュライトゲート手段とを備えたフラ
ッシュライト機能付き半導体メモリ装置において、上記
複数のゲートに関して複数のラッチ回路を設け、該ラッ
チ回路が保持するゲート開閉情報に基づき上記複数のゲ
ートを選択的に開閉して共通データを行アドレス指定手
段で指定された行のメモリセルに選択的に供給するよう
にしたことである。
【００１６】
【発明の作用】フラッシュライト時に共通データを書く
メモリセルのカラムアドレスの範囲を指定するモードに
おいて、書き込むカラムアドレスの開始アドレスと、終
了アドレスをラッチ回路で保持する。したがって、カラ
ムアドレスデコード信号をラッチする回路のうち、開始
アドレスと終了アドレスで指定されたアドレスのラッチ
回路は論理１（または０）、その他のアドレスのラッチ
回路は論理０（または１）を保持し出力する。
メモリセルのカラムアドレスの範囲を指定するモードに
おいて、書き込むカラムアドレスの開始アドレスと、終
了アドレスをラッチ回路で保持する。したがって、カラ
ムアドレスデコード信号をラッチする回路のうち、開始
アドレスと終了アドレスで指定されたアドレスのラッチ
回路は論理１（または０）、その他のアドレスのラッチ
回路は論理０（または１）を保持し出力する。
【００１７】ラッチ回路の出力は複数のゲートを選択的
にオン，オフさせ、このゲートによって指定されたアド
レス間に含まれるビットと含まれないビットを切り離す
ことができる。切り離した後で指定されたアドレス間の
ゲートの出力と、それ以外のアドレスのゲートの出力を
異電位にし、その電位を用いてフラッシュライト時に共
通データをメモリセルのビット線に伝えるためのトラン
スファーゲートをオン／オフすることにより指定された
アドレス間のビットにのみ共通データを伝えることがで
きる。
にオン，オフさせ、このゲートによって指定されたアド
レス間に含まれるビットと含まれないビットを切り離す
ことができる。切り離した後で指定されたアドレス間の
ゲートの出力と、それ以外のアドレスのゲートの出力を
異電位にし、その電位を用いてフラッシュライト時に共
通データをメモリセルのビット線に伝えるためのトラン
スファーゲートをオン／オフすることにより指定された
アドレス間のビットにのみ共通データを伝えることがで
きる。
【００１８】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１は本発明の一実施例を示すブロック図で
ある。フラッシュライトゲート１０１を各カラム別々に
コントロールするために、フラッシュライトコントロー
ルブロック１０２はフラッシュライトゲートブロック１
０１と隣接している。また、フラッシュライトコントロ
ールブロック１０２は、コントロール部１０３のフラッ
シュライト時にカラーデータを書く、カラムアドレスの
範囲を任意に設定するための機能から発生される信号で
あるφＳＴＡＴ，φＳＴＯＰと、フラッシュライトのタ
イミングを与える信号であるφＦＷＥと、カラムデコー
ダ１０４からの出力φ１〜φｎでコントロールされる。
φＳＴＡＴは書き込み開始アドレスを設定する状態でハ
イレベルになる信号であり、φＳＴＯＰは書き込み終了
アドレスを設定する状態でハイレベルになる信号であ
る。
説明する。図１は本発明の一実施例を示すブロック図で
ある。フラッシュライトゲート１０１を各カラム別々に
コントロールするために、フラッシュライトコントロー
ルブロック１０２はフラッシュライトゲートブロック１
０１と隣接している。また、フラッシュライトコントロ
ールブロック１０２は、コントロール部１０３のフラッ
シュライト時にカラーデータを書く、カラムアドレスの
範囲を任意に設定するための機能から発生される信号で
あるφＳＴＡＴ，φＳＴＯＰと、フラッシュライトのタ
イミングを与える信号であるφＦＷＥと、カラムデコー
ダ１０４からの出力φ１〜φｎでコントロールされる。
φＳＴＡＴは書き込み開始アドレスを設定する状態でハ
イレベルになる信号であり、φＳＴＯＰは書き込み終了
アドレスを設定する状態でハイレベルになる信号であ
る。
【００１９】図２は図１の破線で囲んだ部分（フラッシ
ュライトコントロールブロック１０２、フラッシュライ
トゲートブロック１０１、カラムスイッチ１０５、セン
スアンプ１０６）の回路図であり、図３はその動作を表
すタイミングチャートである。
ュライトコントロールブロック１０２、フラッシュライ
トゲートブロック１０１、カラムスイッチ１０５、セン
スアンプ１０６）の回路図であり、図３はその動作を表
すタイミングチャートである。
【００２０】図２，図３を用いて本発明の一実施例の回
路動作の説明をする。ここで、図２のＤＬ１〜ＤＬｎ＋
１はラッチ回路であり、ラッチ回路ＤＬ１はφＳＴＡＴ
の立ち上がりエッジにてφ１のレベルをラッチする。ラ
ッチ回路ＤＬ２〜ＤＬｎはφＳＴＡＴの立ち上がりエッ
ジにてφ２〜φｎのレベルをラッチし、またφＳＴＯＰ
の立ち上がりエッジにてφ１〜φｎ−１のレベルをラッ
チする。ＤＬｎ＋１はφＳＴＯＰの立ち上がりエッジに
てφｎのレベルをラッチする。
路動作の説明をする。ここで、図２のＤＬ１〜ＤＬｎ＋
１はラッチ回路であり、ラッチ回路ＤＬ１はφＳＴＡＴ
の立ち上がりエッジにてφ１のレベルをラッチする。ラ
ッチ回路ＤＬ２〜ＤＬｎはφＳＴＡＴの立ち上がりエッ
ジにてφ２〜φｎのレベルをラッチし、またφＳＴＯＰ
の立ち上がりエッジにてφ１〜φｎ−１のレベルをラッ
チする。ＤＬｎ＋１はφＳＴＯＰの立ち上がりエッジに
てφｎのレベルをラッチする。
【００２１】まず、フラッシュライトの書き込み開始ア
ドレスを指定する状態において、外部からカラムアドレ
ス＝２を与えると、外部アドレスはカラムデコーダ１０
４でデコードされ、図２のφ２はハイレベル、φ１，φ
３〜φｎはロウレベルとなる。その後、φＳＴＡＴがハ
イレベルに変化すると、その変化エッジにてφ１〜φｎ
がラッチ回路ＤＬ１〜ＤＬｎにラッチされる。その結
果、節点Ｎ１〜Ｎｎのうち、Ｎ２のみハイレベル、その
他はロウレベルとなる。
ドレスを指定する状態において、外部からカラムアドレ
ス＝２を与えると、外部アドレスはカラムデコーダ１０
４でデコードされ、図２のφ２はハイレベル、φ１，φ
３〜φｎはロウレベルとなる。その後、φＳＴＡＴがハ
イレベルに変化すると、その変化エッジにてφ１〜φｎ
がラッチ回路ＤＬ１〜ＤＬｎにラッチされる。その結
果、節点Ｎ１〜Ｎｎのうち、Ｎ２のみハイレベル、その
他はロウレベルとなる。
【００２２】次にフラッシュライトの書き込み終了アド
レスを指定する状態においては、外部からカラムアドレ
ス＝ｎ−１を与えると、外部アドレスはカラムデコーダ
１０４でデコードされ、図２のφｎ−１はハイレベル、
φ１〜φｎ−２，φｎはロウレベルとなる。その後、φ
ＳＴＯＰがハイレベルに変化し、その変化エッジにてφ
１〜φｎがラッチ回路ＤＬ２〜ＤＬｎ＋１にラッチされ
る。これらの結果、節点Ｎ１〜Ｎｎのうち、Ｎ２とＮｎ
のみハイレベル、その他はロウレベルとなる。
レスを指定する状態においては、外部からカラムアドレ
ス＝ｎ−１を与えると、外部アドレスはカラムデコーダ
１０４でデコードされ、図２のφｎ−１はハイレベル、
φ１〜φｎ−２，φｎはロウレベルとなる。その後、φ
ＳＴＯＰがハイレベルに変化し、その変化エッジにてφ
１〜φｎがラッチ回路ＤＬ２〜ＤＬｎ＋１にラッチされ
る。これらの結果、節点Ｎ１〜Ｎｎのうち、Ｎ２とＮｎ
のみハイレベル、その他はロウレベルとなる。
【００２３】その後、フラッシュライト命令が与えら
れ、φＦＷＥがハイレベルに変化すると、節点Ｇ１〜Ｇ
ｎ＋１のうち、Ｇ２とＧｎのみロウレベル、その他はハ
イレベルとなる。その結果、ＮチャネルトランジスタＱ
１〜Ｑｎ＋１のうちＱ２とＱｎのみカットオフし、その
他はオンしたままになる。次にφＦＷＥからディレイ素
子Ｄで決まる一定遅延後にφＦＷＥ’がハイレベルとな
り、節点Ｐ１からＰｎをハイレベルにしようとするが、
トランジスタＱ２とＱｎがカットオフしているので、Ｐ
１とＰｎのみハイレベルになり、Ｐ２〜Ｐｎ−１はロウ
レベルを保持する。
れ、φＦＷＥがハイレベルに変化すると、節点Ｇ１〜Ｇ
ｎ＋１のうち、Ｇ２とＧｎのみロウレベル、その他はハ
イレベルとなる。その結果、ＮチャネルトランジスタＱ
１〜Ｑｎ＋１のうちＱ２とＱｎのみカットオフし、その
他はオンしたままになる。次にφＦＷＥからディレイ素
子Ｄで決まる一定遅延後にφＦＷＥ’がハイレベルとな
り、節点Ｐ１からＰｎをハイレベルにしようとするが、
トランジスタＱ２とＱｎがカットオフしているので、Ｐ
１とＰｎのみハイレベルになり、Ｐ２〜Ｐｎ−１はロウ
レベルを保持する。
【００２４】その後、φＦＷＥ＊がロウレベルに変化す
る。Ｐ１とＰｎはハイレベルなので、ＦＷＧ１，ＦＷＧ
ｎはロウレベルに、Ｐ２〜Ｐｎ−１はロウレベルなので
ＦＷＧ２〜ＦＷＧｎ−１はハイレベルとなり、メモリセ
ル１０７へ接続されるデータ線Ｄ１，Ｄ１＊〜Ｄｎ，Ｄ
ｎ＊にはフラッシュライトデータバスのデータが伝わら
ず、Ｄ２，Ｄ２＊〜Ｄｎ−１，Ｄｎ−１＊にはデータが
伝わり、データの書き込みが行われる。
る。Ｐ１とＰｎはハイレベルなので、ＦＷＧ１，ＦＷＧ
ｎはロウレベルに、Ｐ２〜Ｐｎ−１はロウレベルなので
ＦＷＧ２〜ＦＷＧｎ−１はハイレベルとなり、メモリセ
ル１０７へ接続されるデータ線Ｄ１，Ｄ１＊〜Ｄｎ，Ｄ
ｎ＊にはフラッシュライトデータバスのデータが伝わら
ず、Ｄ２，Ｄ２＊〜Ｄｎ−１，Ｄｎ−１＊にはデータが
伝わり、データの書き込みが行われる。
【００２５】このようにして、あらかじめ指定したフラ
ッシュライト書き込み開始アドレス２と、書き込み終了
アドレスｎ−１の間のカラムアドレスにはフラッシュラ
イトが行われ、それ以外のカラムアドレスは前データを
保持することができる。
ッシュライト書き込み開始アドレス２と、書き込み終了
アドレスｎ−１の間のカラムアドレスにはフラッシュラ
イトが行われ、それ以外のカラムアドレスは前データを
保持することができる。
【００２６】図３のタイミングチャートでは、Ｄ１，Ｄ
１＊〜Ｄｎ，Ｄｎ＊の全てが、フラッシュライトデータ
バス上のデータと逆のデータを保持していた場合の、Ｄ
１，Ｄ１＊〜Ｄｎ，Ｄｎ＊の波形が示してある。Ｄ１，
Ｄ１＊，Ｄｎ，Ｄｎ＊は前データを保持し、Ｄ２，Ｄ２
＊〜Ｄｎ−１，Ｄｎ−１＊は書き込みが行われるため反
転する。
１＊〜Ｄｎ，Ｄｎ＊の全てが、フラッシュライトデータ
バス上のデータと逆のデータを保持していた場合の、Ｄ
１，Ｄ１＊〜Ｄｎ，Ｄｎ＊の波形が示してある。Ｄ１，
Ｄ１＊，Ｄｎ，Ｄｎ＊は前データを保持し、Ｄ２，Ｄ２
＊〜Ｄｎ−１，Ｄｎ−１＊は書き込みが行われるため反
転する。
【００２７】
【発明の効果】以上説明したように本発明は、フラッシ
ュライト機能の実行時にデータを書き込むカラムアドレ
スの範囲を指定することができるので、フラッシュライ
ト時に選択されたワード上の任意の範囲のカラムアドレ
スに対してのみ、カラーデータを書き込むことができる
という効果を有する。
ュライト機能の実行時にデータを書き込むカラムアドレ
スの範囲を指定することができるので、フラッシュライ
ト時に選択されたワード上の任意の範囲のカラムアドレ
スに対してのみ、カラーデータを書き込むことができる
という効果を有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示した破線部分の詳細を示す回路図であ
る。
る。
【図３】一実施例の動作を表すタイミング図である。
【図４】従来のフラッシュライト方式のタイミング図で
ある。
ある。
【図５】従来のフラッシュライト方式のタイミング図で
ある。
ある。
【図６】従来例のブロック図である。
【図７】図６に示した破線部分の回路図である。
【図８】従来例の動作を表すタイミング図である。
【図９】半導体メモリのメモリ空間をＥＷＳ，ＰＣ等の
表示画面に割り当てた一例の概念図である。
表示画面に割り当てた一例の概念図である。
【図１０】ブロックライトサイクルのタイミング図であ
る。
る。
１０１ フラッシュライトゲートブロック １０２ フラッシュライトコントロールブロック １０３ コントロール部 １０４ カラムデコーダ １０５ カラムスイッチ １０６ センスアンプ １０７ メモリセル ＤＬ１〜ＤＬｎ＋１ ラッチ回路 Ｑ１〜Ｑｎ スイッチ（ゲート） ＲＡＳ＊ ロウアドレスストローブ信号 ＣＡＳ＊ カラムアドレスストローブ信号 ＷＥ＊ ライトイネーブル信号 ＯＥ＊ 出力イネーブル信号 ＤＳＦ１ スペシャルファンクション入力信号 Ａ０〜Ａ８ アドレス入力信号 ＩＯｉ（ｉは整数） 入出力信号 φＳＡＰ，φＳＡＮ センスアンプ活性化信号 φ１〜φｎ カラムアドレスデコーダ出力信号 φＦＷ フラッシュライトモードフラグ φＦＷＧ フラッシュライトゲートコントロール信号 φＳＴＡＴ 書き込み開始アドレス取り込み信号 φＳＴＯＰ 書き込み終了アドレス取り込み信号 φＦＷＥ，φＦＷＥ＊，φＦＷＥ’ フラッシュライト
イネーブル信号 ＦＷＧ１〜ｎ フラッシュライトゲートコントロール信
号 Ｑ１〜Ｑｎ＋１ Ｎチャネルトランジスタ Ｎ１〜Ｎｎ＋１，Ｇ１〜Ｇｎ＋１，Ｐ１〜Ｐｎ 節点 Ｄ１，Ｄ１＊〜Ｄｎ，Ｄｎ＊ ビット線
イネーブル信号 ＦＷＧ１〜ｎ フラッシュライトゲートコントロール信
号 Ｑ１〜Ｑｎ＋１ Ｎチャネルトランジスタ Ｎ１〜Ｎｎ＋１，Ｇ１〜Ｇｎ＋１，Ｐ１〜Ｐｎ 節点 Ｄ１，Ｄ１＊〜Ｄｎ，Ｄｎ＊ ビット線
Claims (2)
- 【請求項１】 行列状に配置された複数のメモリセル
と、上記メモリセルの行を指定する行アドレス指定手段
と、共通データを保持するフラッシュライトバッファ
と、上記メモリセルの列毎に設けられた複数のゲートを
有し上記フラッシュライトバッファに保持された共通デ
ータを上記メモリセルの列に供給するフラッシュライト
ゲート手段とを備えたフラッシュライト機能付き半導体
メモリ装置において、上記複数のゲートに関して複数の
ラッチ回路を設け、該ラッチ回路が保持するゲート開閉
情報に基づき上記複数のゲートを選択的に開閉して共通
データを行アドレス指定手段で指定された行のメモリセ
ルに選択的に供給するようにしたことを特徴とするフラ
ッシュライト機能付き半導体メモリ装置。 - 【請求項２】 上記ゲート開閉情報は列アドレスデコー
ダに供給される第１列アドレスに基づき上記複数のゲー
トの内の開放すべき先頭ゲートを決定され第２列アドレ
スに基づき上記複数ゲートの内の開放すべき最後のゲー
トの次に位置するゲートを決定する請求項１記載のフラ
ッシュライト機能付き半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19638692A JPH0620466A (ja) | 1992-06-30 | 1992-06-30 | フラッシュライト機能付き半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19638692A JPH0620466A (ja) | 1992-06-30 | 1992-06-30 | フラッシュライト機能付き半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620466A true JPH0620466A (ja) | 1994-01-28 |
Family
ID=16357014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19638692A Pending JPH0620466A (ja) | 1992-06-30 | 1992-06-30 | フラッシュライト機能付き半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920883A (en) * | 1995-11-29 | 1999-07-06 | Nec Corporation | Memory device using block write mode, simultaneous column writes with column address selection circuit and segment start/stop address latches |
| JP2010146636A (ja) * | 2008-12-18 | 2010-07-01 | Toshiba Corp | 半導体集積回路装置及びメモリシステム |
-
1992
- 1992-06-30 JP JP19638692A patent/JPH0620466A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5920883A (en) * | 1995-11-29 | 1999-07-06 | Nec Corporation | Memory device using block write mode, simultaneous column writes with column address selection circuit and segment start/stop address latches |
| JP2010146636A (ja) * | 2008-12-18 | 2010-07-01 | Toshiba Corp | 半導体集積回路装置及びメモリシステム |
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