JP2000040372A - 半導体メモリ装置及びそのデータ処理方法 - Google Patents
半導体メモリ装置及びそのデータ処理方法Info
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Abstract
(57)【要約】 （修正有）
【課題】 デッドサイクルなしに１〜２サイクル後のラ
イト、リード動作の遷移を行える半導体メモリ装置及び
そのデータ処理方法の提供。 【解決手段】 外部からのリードアドレスは直出力し、
１サイクル後のライト動作遂行時にはライトアドレスを
１サイクル遅延出力し、２サイクル後のライト動作遂行
時にはライトアドレスを２サイクル遅延出力するアドレ
ス入力制御部２４〜３０と、１サイクル後のライト動作
遂行時には、外部からライトアドレスの１サイクル後に
入力のライトデータを０サイクル又は１サイクル遅延出
力し、２サイクル後のライト動作遂行時には、外部から
２サイクル後に入力のライトデータを０〜２サイクル遅
延出力のデータ入力制御部３２〜３８と、１サイクル後
のライト動作遂行時に、ライト命令、その連続的な入力
時に前記０サイクル遅延のデータを伝送し、リード命令
又は非選択とライト命令を連続入力時に前記１サイクル
遅延のデータを伝送する。
イト、リード動作の遷移を行える半導体メモリ装置及び
そのデータ処理方法の提供。 【解決手段】 外部からのリードアドレスは直出力し、
１サイクル後のライト動作遂行時にはライトアドレスを
１サイクル遅延出力し、２サイクル後のライト動作遂行
時にはライトアドレスを２サイクル遅延出力するアドレ
ス入力制御部２４〜３０と、１サイクル後のライト動作
遂行時には、外部からライトアドレスの１サイクル後に
入力のライトデータを０サイクル又は１サイクル遅延出
力し、２サイクル後のライト動作遂行時には、外部から
２サイクル後に入力のライトデータを０〜２サイクル遅
延出力のデータ入力制御部３２〜３８と、１サイクル後
のライト動作遂行時に、ライト命令、その連続的な入力
時に前記０サイクル遅延のデータを伝送し、リード命令
又は非選択とライト命令を連続入力時に前記１サイクル
遅延のデータを伝送する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係るもので、特にデッドサイクル(dead cycle)なしに
１サイクル及び２サイクル後のライト動作を行い得る半
導体メモリ装置及びそのデータ処理方法に関する。
係るもので、特にデッドサイクル(dead cycle)なしに
１サイクル及び２サイクル後のライト動作を行い得る半
導体メモリ装置及びそのデータ処理方法に関する。
【０００２】
【従来の技術】従来の１サイクル又は２サイクル後のラ
イト機能を具備した半導体メモリ装置は、ライト動作の
遂行時にライトアドレスを入力し、前記ライトアドレス
の入力から１サイクル又は２サイクルの遅延後に外部か
らのライトデータを入力してライト動作を行う。
イト機能を具備した半導体メモリ装置は、ライト動作の
遂行時にライトアドレスを入力し、前記ライトアドレス
の入力から１サイクル又は２サイクルの遅延後に外部か
らのライトデータを入力してライト動作を行う。
【０００３】
【発明が解決しようとする課題】ところが、従来の１サ
イクル後又は２サイクロ後のライト機能を具備した半導
体メモリ装置は、リード動作からライト動作へ、あるい
はライト動作からリード動作へ遷移するときにデッドサ
イクルが要求されるという問題点があった。デッドサイ
クルが存在することは動作しないサイクル(NOP;no ope
ration)が存在することを意味し、このようなデッドサ
イクルの存在はバスの使用効率低下の問題を惹起してい
る。
イクル後又は２サイクロ後のライト機能を具備した半導
体メモリ装置は、リード動作からライト動作へ、あるい
はライト動作からリード動作へ遷移するときにデッドサ
イクルが要求されるという問題点があった。デッドサイ
クルが存在することは動作しないサイクル(NOP;no ope
ration)が存在することを意味し、このようなデッドサ
イクルの存在はバスの使用効率低下の問題を惹起してい
る。
【０００４】そこで最近、デッドサイクルのない１サイ
クル又は２サイクル後のライト動作を行い得る半導体メ
モリ装置に対する重要性が増加しているが、この機能を
実現する詳細な回路構成及びデータ処理方法は提供され
ていない。
クル又は２サイクル後のライト動作を行い得る半導体メ
モリ装置に対する重要性が増加しているが、この機能を
実現する詳細な回路構成及びデータ処理方法は提供され
ていない。
【０００５】本発明の目的は、デッドサイクルなしに１
サイクル及び２サイクル後のライト機能を行い得る半導
体メモリ装置及びそのデータ処理方法を提供する。
サイクル及び２サイクル後のライト機能を行い得る半導
体メモリ装置及びそのデータ処理方法を提供する。
【０００６】
【課題を解決するための手段】このような目的を達成す
るため、本発明による半導体メモリ装置は、外部からの
リードアドレスはそのまま出力し、１サイクル後のライ
ト動作遂行時にはライトアドレスを１サイクル遅延して
出力し、２サイクル後のライト動作遂行時にはライトア
ドレスを２サイクル遅延して出力するアドレス入力制御
手段と、前記１サイクル後のライト動作遂行時には、外
部からライトアドレスの１サイクル後に入力されるライ
トデータを０サイクル又は１サイクル遅延して出力し、
前記２サイクル後のライト動作遂行時には、外部から２
サイクル後に入力されるライトデータを０サイクル又は
１サイクル又は２サイクル遅延して出力するデータ入力
制御手段と、前記１サイクル後のライト動作遂行時に、
ライト命令、ライト命令が連続的に入力すると前記０サ
イクル遅延されたデータを伝送し、リード命令又は非選
択とライト命令が連続的に入力すると前記１サイクル遅
延されたデータを伝送し、前記２サイクル後のライト動
作遂行時に、ライト命令、ライト命令、ライト命令が連
続的に入力すると前記０サイクル遅延されたデータを伝
送し、ライト命令、リード命令又は非選択、ライト命令
が連続的に入力するか、リード命令又は非選択、ライト
命令、ライト命令が連続的に入力すると、前記１サイク
ル遅延されたデータを伝送し、リード命令又は非選択、
リード命令又は非選択、ライト命令が連続的に入力する
と、前記２サイクル遅延されたデータを伝送するデータ
伝送手段とを具備し、前記アドレス入力制御手段からの
リードアドレスに該当するセルからのデータをリードし
て、前記１サイクル後のライト動作遂行時はフロースル
ー方式によりデータを出力し、前記２サイクル後のライ
ト動作遂行時はパイプライン方式によりデータを出力
し、前記アドレス入力制御手段からのライトアドレスに
該当するセルに前記データ伝送手段から伝送されるデー
タをライトすることを特徴とする。
るため、本発明による半導体メモリ装置は、外部からの
リードアドレスはそのまま出力し、１サイクル後のライ
ト動作遂行時にはライトアドレスを１サイクル遅延して
出力し、２サイクル後のライト動作遂行時にはライトア
ドレスを２サイクル遅延して出力するアドレス入力制御
手段と、前記１サイクル後のライト動作遂行時には、外
部からライトアドレスの１サイクル後に入力されるライ
トデータを０サイクル又は１サイクル遅延して出力し、
前記２サイクル後のライト動作遂行時には、外部から２
サイクル後に入力されるライトデータを０サイクル又は
１サイクル又は２サイクル遅延して出力するデータ入力
制御手段と、前記１サイクル後のライト動作遂行時に、
ライト命令、ライト命令が連続的に入力すると前記０サ
イクル遅延されたデータを伝送し、リード命令又は非選
択とライト命令が連続的に入力すると前記１サイクル遅
延されたデータを伝送し、前記２サイクル後のライト動
作遂行時に、ライト命令、ライト命令、ライト命令が連
続的に入力すると前記０サイクル遅延されたデータを伝
送し、ライト命令、リード命令又は非選択、ライト命令
が連続的に入力するか、リード命令又は非選択、ライト
命令、ライト命令が連続的に入力すると、前記１サイク
ル遅延されたデータを伝送し、リード命令又は非選択、
リード命令又は非選択、ライト命令が連続的に入力する
と、前記２サイクル遅延されたデータを伝送するデータ
伝送手段とを具備し、前記アドレス入力制御手段からの
リードアドレスに該当するセルからのデータをリードし
て、前記１サイクル後のライト動作遂行時はフロースル
ー方式によりデータを出力し、前記２サイクル後のライ
ト動作遂行時はパイプライン方式によりデータを出力
し、前記アドレス入力制御手段からのライトアドレスに
該当するセルに前記データ伝送手段から伝送されるデー
タをライトすることを特徴とする。
【０００７】又、本発明による半導体メモリ装置のデー
タ処理方法は、外部からのリードアドレスはそのまま出
力し、１サイクル後のライト動作遂行時にはライトアド
レスを１サイクル遅延して出力し、２サイクル後のライ
ト動作遂行時にはライトアドレスを２サイクル遅延して
出力するアドレス入力制御手段と、前記１サイクル後の
ライト動作遂行時に外部からの１サイクル後に入力され
るライトデータを０サイクル又は１サイクル遅延して出
力し、前記２サイクル後のライト動作遂行時に外部から
２サイクル後に入力されるライトデータを０サイクル又
は１サイクル又は２サイクル遅延して出力するデータ入
力制御手段とを具備し、前記アドレス入力制御手段から
のリードアドレスに該当する所定数のセルからのデータ
をリードして、前記１サイクル後のライト動作遂行時は
フロースルー方式によりデータを出力し、前記２サイク
ル後のライト動作遂行時はパイプライン方式によりデー
タを出力し、前記アドレス入力制御手段からのライトア
ドレスに該当する所定数のセルに前記データ入力制御手
段からのデータをライトすることを特徴とする半導体メ
モリ装置のデータ処理方法であって、前記１サイクル後
のライト動作遂行時に、ライト命令、ライト命令が連続
的に入力されると前記０サイクル遅延されたデータを、
リード命令又は非選択、ライト命令が連続的に入力され
ると前記１サイクル遅延されたデータを前記所定数のセ
ルに伝送し、前記２サイクル後のライト動作遂行時に、
ライト命令、ライト命令、ライト命令が連続的に入力さ
れると前記０サイクル遅延されたデータを、ライト命
令、リード命令又は非選択、ライトの命令が連続的に入
力されるか、リード命令又は非選択、ライト命令、ライ
トの命令が連続的に入力されると、前記１サイクル遅延
されたデータを、リード命令又は非選択、リード命令又
は非選択、ライトの命令が連続的に入力されると前記２
サイクル遅延されたデータを前記所定数のセルに伝送す
ることを特徴とする
タ処理方法は、外部からのリードアドレスはそのまま出
力し、１サイクル後のライト動作遂行時にはライトアド
レスを１サイクル遅延して出力し、２サイクル後のライ
ト動作遂行時にはライトアドレスを２サイクル遅延して
出力するアドレス入力制御手段と、前記１サイクル後の
ライト動作遂行時に外部からの１サイクル後に入力され
るライトデータを０サイクル又は１サイクル遅延して出
力し、前記２サイクル後のライト動作遂行時に外部から
２サイクル後に入力されるライトデータを０サイクル又
は１サイクル又は２サイクル遅延して出力するデータ入
力制御手段とを具備し、前記アドレス入力制御手段から
のリードアドレスに該当する所定数のセルからのデータ
をリードして、前記１サイクル後のライト動作遂行時は
フロースルー方式によりデータを出力し、前記２サイク
ル後のライト動作遂行時はパイプライン方式によりデー
タを出力し、前記アドレス入力制御手段からのライトア
ドレスに該当する所定数のセルに前記データ入力制御手
段からのデータをライトすることを特徴とする半導体メ
モリ装置のデータ処理方法であって、前記１サイクル後
のライト動作遂行時に、ライト命令、ライト命令が連続
的に入力されると前記０サイクル遅延されたデータを、
リード命令又は非選択、ライト命令が連続的に入力され
ると前記１サイクル遅延されたデータを前記所定数のセ
ルに伝送し、前記２サイクル後のライト動作遂行時に、
ライト命令、ライト命令、ライト命令が連続的に入力さ
れると前記０サイクル遅延されたデータを、ライト命
令、リード命令又は非選択、ライトの命令が連続的に入
力されるか、リード命令又は非選択、ライト命令、ライ
トの命令が連続的に入力されると、前記１サイクル遅延
されたデータを、リード命令又は非選択、リード命令又
は非選択、ライトの命令が連続的に入力されると前記２
サイクル遅延されたデータを前記所定数のセルに伝送す
ることを特徴とする
【発明の実施の形態】以下、添付の図面を参照して、本
発明のデッドサイクルのない１及び２サイクル後のライ
ト動作を行い得る半導体メモリ装置の一実施の形態を説
明する。
発明のデッドサイクルのない１及び２サイクル後のライ
ト動作を行い得る半導体メモリ装置の一実施の形態を説
明する。
【０００８】＜本実施の形態の半導体メモリ装置の構成
例＞図１は、本実施の形態の半導体メモリ装置のブロッ
ク図であって、n×m個のメモリセル(10-1,10-2,…,10-
m,…)、プリーチャージ及び等化回路(12-1,12-2,…,12-
m)、列選択スイッチ(14-1,14-2,…,14-m)、行アドレス
デコーダ16、列アドレスデコーダ18、ライトドライバ2
0、センス増幅器22、アドレス入力バッファ24、アドレ
ス入力レジスタ26,28、マルチプレクサ30、データ入力
バッファ32、データ入力レジスタ34,36,38、データ伝送
制御部40、データ出力バッファ42、スイッチS1,S2,S3,S
4,S5,S6,S7、WE入力バッファ44、WE入力レジスタ46,48,
50、及び制御信号発生部52から構成されている。
例＞図１は、本実施の形態の半導体メモリ装置のブロッ
ク図であって、n×m個のメモリセル(10-1,10-2,…,10-
m,…)、プリーチャージ及び等化回路(12-1,12-2,…,12-
m)、列選択スイッチ(14-1,14-2,…,14-m)、行アドレス
デコーダ16、列アドレスデコーダ18、ライトドライバ2
0、センス増幅器22、アドレス入力バッファ24、アドレ
ス入力レジスタ26,28、マルチプレクサ30、データ入力
バッファ32、データ入力レジスタ34,36,38、データ伝送
制御部40、データ出力バッファ42、スイッチS1,S2,S3,S
4,S5,S6,S7、WE入力バッファ44、WE入力レジスタ46,48,
50、及び制御信号発生部52から構成されている。
【０００９】以下、このように構成された半導体メモリ
装置の各部機能を説明する。
装置の各部機能を説明する。
【００１０】n×m個のメモリセル(10-1,10-2,…,10-m,
…)は、それぞれのメモリセルに貯蔵されたデータを該
当ビットライン対(BL1,BL1B),(BL2,BL2B),…,(BLm,BLm
B)に伝送するか、該当ビットライン対に伝送されたデー
タをそれぞれのメモリセルに貯蔵する。プリーチャージ
及び等化回路(12-1,12-2,…,12-m)は、該当ビットライ
ン対(BL1,BL1B),(BL2,BL2B),…,(BLm,BLmB)をプリーチ
ャージし等化する。列選択スイッチ(14-1,14-2,…,14-
m)は、該当ビットライン対と該当データライン対(DLK,D
LBk)間のデータの伝送を制御する。行アドレスデコーダ
16は、行アドレス信号Xをデコーディングしてn個のワー
ドライン選択信号(WL1,WL2,…,WLn)を発生する。列アド
レスデコーダ18は、列アドレス信号Yをデコーディング
してm個の列選択スイッチを制御するための制御信号Y1,
Y2,…,Ymを発生する。
…)は、それぞれのメモリセルに貯蔵されたデータを該
当ビットライン対(BL1,BL1B),(BL2,BL2B),…,(BLm,BLm
B)に伝送するか、該当ビットライン対に伝送されたデー
タをそれぞれのメモリセルに貯蔵する。プリーチャージ
及び等化回路(12-1,12-2,…,12-m)は、該当ビットライ
ン対(BL1,BL1B),(BL2,BL2B),…,(BLm,BLmB)をプリーチ
ャージし等化する。列選択スイッチ(14-1,14-2,…,14-
m)は、該当ビットライン対と該当データライン対(DLK,D
LBk)間のデータの伝送を制御する。行アドレスデコーダ
16は、行アドレス信号Xをデコーディングしてn個のワー
ドライン選択信号(WL1,WL2,…,WLn)を発生する。列アド
レスデコーダ18は、列アドレス信号Yをデコーディング
してm個の列選択スイッチを制御するための制御信号Y1,
Y2,…,Ymを発生する。
【００１１】アドレス入力バッファ24は、外部から入力
されるアドレスXAiをバッファして出力する。アドレス
入力レジスタ26,28は、制御信号COに応じてアドレスXAi
をそれぞれ１サイクル、２サイクル遅延して信号WA1,WA
2としてそれぞれ出力する。制御信号COは、クロック信
号CLKとライトイネーブル信号WEを論理積した信号であ
る。マルチプレクサ30は、リードイネーブル信号REに応
じてアドレス入力バッファ24によりバッファされたリー
ドアドレスRAを選択して出力するか、ライトイネーブル
信号WEに応じて１サイクル後のライト動作遂行時はライ
トアドレスWA1を出力し、２サイクル後のライト動作遂
行時はライトアドレスWA2を選択して出力する。
されるアドレスXAiをバッファして出力する。アドレス
入力レジスタ26,28は、制御信号COに応じてアドレスXAi
をそれぞれ１サイクル、２サイクル遅延して信号WA1,WA
2としてそれぞれ出力する。制御信号COは、クロック信
号CLKとライトイネーブル信号WEを論理積した信号であ
る。マルチプレクサ30は、リードイネーブル信号REに応
じてアドレス入力バッファ24によりバッファされたリー
ドアドレスRAを選択して出力するか、ライトイネーブル
信号WEに応じて１サイクル後のライト動作遂行時はライ
トアドレスWA1を出力し、２サイクル後のライト動作遂
行時はライトアドレスWA2を選択して出力する。
【００１２】データ入力バッファ32は、外部からのデー
タ入力信号XDjをバッファして出力する。データ入力レ
ジスタ34,36,38は、データ入力制御クロックDINCLKに応
じてデータ入力バッファ32によりバッファされたデータ
入力信号をそれぞれ０サイクル、１サイクル、２サイク
ル遅延して、信号I1,I2,I3としてそれぞれ出力する。デ
ータ入力制御クロックDINCLKは、１サイクル後のライト
動作遂行時はライト命令の１サイクル後にクロック信号
CLKに同期して発生される信号で、２サイクル後のライ
ト命令遂行時はライト命令の２サイクル後にクロック信
号CLKと同期して発生される信号である。データ伝送制
御部40は、１サイクル後のライト動作遂行時は、制御信
号C1に応じてデータ入力レジスタ34の出力信号を発生
し、制御信号C2に応じてデータ入力レジスタ36の出力信
号を発生する。そして、２サイクル後のライト動作遂行
時は、制御信号C1に応じてデータ伝送ゲート34の出力信
号を発生し、制御信号C2に応じてデータ入力レジスタ36
の出力信号を発生し、制御信号C3に応じてデータ入力レ
ジスタ38の出力信号を発生する。
タ入力信号XDjをバッファして出力する。データ入力レ
ジスタ34,36,38は、データ入力制御クロックDINCLKに応
じてデータ入力バッファ32によりバッファされたデータ
入力信号をそれぞれ０サイクル、１サイクル、２サイク
ル遅延して、信号I1,I2,I3としてそれぞれ出力する。デ
ータ入力制御クロックDINCLKは、１サイクル後のライト
動作遂行時はライト命令の１サイクル後にクロック信号
CLKに同期して発生される信号で、２サイクル後のライ
ト命令遂行時はライト命令の２サイクル後にクロック信
号CLKと同期して発生される信号である。データ伝送制
御部40は、１サイクル後のライト動作遂行時は、制御信
号C1に応じてデータ入力レジスタ34の出力信号を発生
し、制御信号C2に応じてデータ入力レジスタ36の出力信
号を発生する。そして、２サイクル後のライト動作遂行
時は、制御信号C1に応じてデータ伝送ゲート34の出力信
号を発生し、制御信号C2に応じてデータ入力レジスタ36
の出力信号を発生し、制御信号C3に応じてデータ入力レ
ジスタ38の出力信号を発生する。
【００１３】データ出力バッファ42は、センス増幅器22
により増幅されたデータを１サイクル後のライト動作遂
行時は信号KDATA,OEに応じて出力信号XDOyとして発生
し、２サイクル後のライト動作遂行時は信号KDATA,OEに
応じて１サイクル遅延させて出力信号XDOyとして発生す
る。
により増幅されたデータを１サイクル後のライト動作遂
行時は信号KDATA,OEに応じて出力信号XDOyとして発生
し、２サイクル後のライト動作遂行時は信号KDATA,OEに
応じて１サイクル遅延させて出力信号XDOyとして発生す
る。
【００１４】WE入力バッファ44は、ライトイネーブル信
号WEを入力してバッファする。WE入力レジスタ46,48,50
は、バッファされたライトイネーブル信号をそれぞれ１
サイクル、２サイクル、３サイクル遅延して信号W1,W2,
W3としてそれぞれ出力する。制御信号発生部52は、１サ
イクル後のライト動作遂行時に信号W1,W2の入力を受け
て制御信号C1,C2を発生し、２サイクル後のライト遂行
時は信号W1,W2,W3の入力を受けて制御信号C1,C2,C3を発
生する。即ち、WE入力バッファ44、WE入力レジスタ46,4
8,50、及び制御信号発生部52は、１サイクル後のライト
動作遂行時に２つのライトの命令が連続的に入力すると
制御信号C1を発生し、リード、ライトの命令が連続的に
入力すると制御信号C2を発生する。そして、２サイクル
後のライト動作遂行時にライト命令、ライト命令、ライ
ト命令が連続的に入力すると制御信号C1を発生し、リー
ド、ライト、ライトの命令又はライト、リード、ライト
の命令が連続的に入力すると制御信号C2を発生し、リー
ド、リード、ライトの命令が連続的に入力すると制御信
号C3を発生する。そして、１サイクル後のライト動作遂
行時はスイッチS1がオンされてスイッチS2,S3,S4,S5,S
6,S7がオフされ、２サイクル後のライト動作遂行時はス
イッチS1がオフされてスイッチS2,S3,S4,S5,S6,S7がオ
ンされる。
号WEを入力してバッファする。WE入力レジスタ46,48,50
は、バッファされたライトイネーブル信号をそれぞれ１
サイクル、２サイクル、３サイクル遅延して信号W1,W2,
W3としてそれぞれ出力する。制御信号発生部52は、１サ
イクル後のライト動作遂行時に信号W1,W2の入力を受け
て制御信号C1,C2を発生し、２サイクル後のライト遂行
時は信号W1,W2,W3の入力を受けて制御信号C1,C2,C3を発
生する。即ち、WE入力バッファ44、WE入力レジスタ46,4
8,50、及び制御信号発生部52は、１サイクル後のライト
動作遂行時に２つのライトの命令が連続的に入力すると
制御信号C1を発生し、リード、ライトの命令が連続的に
入力すると制御信号C2を発生する。そして、２サイクル
後のライト動作遂行時にライト命令、ライト命令、ライ
ト命令が連続的に入力すると制御信号C1を発生し、リー
ド、ライト、ライトの命令又はライト、リード、ライト
の命令が連続的に入力すると制御信号C2を発生し、リー
ド、リード、ライトの命令が連続的に入力すると制御信
号C3を発生する。そして、１サイクル後のライト動作遂
行時はスイッチS1がオンされてスイッチS2,S3,S4,S5,S
6,S7がオフされ、２サイクル後のライト動作遂行時はス
イッチS1がオフされてスイッチS2,S3,S4,S5,S6,S7がオ
ンされる。
【００１５】＜データ入力部の構成例＞ （データ入力制御部及びデータ伝送制御部）図２は、図
１に示したデータ入力レジスタを含むデータ入力制御部
並びにデータ伝送制御部の回路例を示す図であって、各
部の構成及び動作を説明する。
１に示したデータ入力レジスタを含むデータ入力制御部
並びにデータ伝送制御部の回路例を示す図であって、各
部の構成及び動作を説明する。
【００１６】データ入力レジスタ34は、インバータ60、
CMOS伝送ゲート62、及びインバータ64,66により構成さ
れたラッチからなっている。CMOS伝送ゲート62は、"ロ
ー"レベルのデータ入力制御クロックDINCLKに応じてデ
ータ入力バッファ32の出力信号INを伝送する。インバー
タ64,66により構成されたラッチは、CMOS伝送ゲート62
の出力信号をラッチし反転して信号I1として出力する。
CMOS伝送ゲート62、及びインバータ64,66により構成さ
れたラッチからなっている。CMOS伝送ゲート62は、"ロ
ー"レベルのデータ入力制御クロックDINCLKに応じてデ
ータ入力バッファ32の出力信号INを伝送する。インバー
タ64,66により構成されたラッチは、CMOS伝送ゲート62
の出力信号をラッチし反転して信号I1として出力する。
【００１７】データ入力レジスタ36は、インバータ68,7
6、CMOS伝送ゲート70,78、及びインバータ(72,74),(80,
82)によりそれぞれ構成されたラッチからなっている。C
MOS伝送ゲート70は、"ハイ"レベルのデータ入力制御ク
ロックDINCLKに応じて信号I1を伝送する。インバータ7
2,74により構成されたラッチは、CMOS伝送ゲート70の出
力信号をラッチし反転して出力する。CMOS伝送ゲート78
は、"ロー"レベルのデータ入力制御クロックDINCLKに応
じてインバータ72の出力信号を伝送する。インバータ8
0,82により構成されたラッチは、CMOS伝送ゲート78の出
力信号をラッチし反転して出力する。
6、CMOS伝送ゲート70,78、及びインバータ(72,74),(80,
82)によりそれぞれ構成されたラッチからなっている。C
MOS伝送ゲート70は、"ハイ"レベルのデータ入力制御ク
ロックDINCLKに応じて信号I1を伝送する。インバータ7
2,74により構成されたラッチは、CMOS伝送ゲート70の出
力信号をラッチし反転して出力する。CMOS伝送ゲート78
は、"ロー"レベルのデータ入力制御クロックDINCLKに応
じてインバータ72の出力信号を伝送する。インバータ8
0,82により構成されたラッチは、CMOS伝送ゲート78の出
力信号をラッチし反転して出力する。
【００１８】データ入力レジスタ38は、インバータ84,9
2、CMOS伝送ゲート86,94、及びインバータ(88,90)(96,9
8)によりそれぞれ構成されたラッチからなっている。デ
ータ入力レジスタ38の構成及び動作は、データ入力レジ
スタ36の構成及び動作と同様である。即ち、CMOS伝送ゲ
ート86は、"ハイ"レベルのデータ入力制御クロックDINC
LKに応じて信号12を伝送する。インバータ88,90により
構成されたラッチは、CMOS伝送ゲート86の出力信号をラ
ッチし反転して出力する。CMOS伝送ゲート94は、"ロー"
レベルのデータ入力制御クロックDINCLKに応じてインバ
ータ88の出力信号を伝送する。インバータ96,98により
構成されたラッチは、CMOS伝送ゲート94の出力信号をラ
ッチし反転して信号I3として出力する。
2、CMOS伝送ゲート86,94、及びインバータ(88,90)(96,9
8)によりそれぞれ構成されたラッチからなっている。デ
ータ入力レジスタ38の構成及び動作は、データ入力レジ
スタ36の構成及び動作と同様である。即ち、CMOS伝送ゲ
ート86は、"ハイ"レベルのデータ入力制御クロックDINC
LKに応じて信号12を伝送する。インバータ88,90により
構成されたラッチは、CMOS伝送ゲート86の出力信号をラ
ッチし反転して出力する。CMOS伝送ゲート94は、"ロー"
レベルのデータ入力制御クロックDINCLKに応じてインバ
ータ88の出力信号を伝送する。インバータ96,98により
構成されたラッチは、CMOS伝送ゲート94の出力信号をラ
ッチし反転して信号I3として出力する。
【００１９】データ伝送制御部40は、インバータ100,10
4,108、CMOS伝送ゲート102,106,110、及びインバータ11
2,114により構成されたラッチからなっている。CMOS伝
送ゲート102,106,110のそれぞれは、"ハイ"レベルの制
御信号C1,C2,C3に応じて信号I1,I2,I3をそれぞれ伝送す
る。インバータ112,114により構成されたラッチは、CMO
S伝送ゲート102,106,110の出力信号をラッチし反転して
信号WDとして出力する。
4,108、CMOS伝送ゲート102,106,110、及びインバータ11
2,114により構成されたラッチからなっている。CMOS伝
送ゲート102,106,110のそれぞれは、"ハイ"レベルの制
御信号C1,C2,C3に応じて信号I1,I2,I3をそれぞれ伝送す
る。インバータ112,114により構成されたラッチは、CMO
S伝送ゲート102,106,110の出力信号をラッチし反転して
信号WDとして出力する。
【００２０】そして、スイッチS4,S5の構成及び動作は
上述のようである。 （制御信号生成部）図３は、図１に示した制御信号発生
部を含む制御信号生成部の回路例を示す図であって、各
部の構成及び動作を以下に説明する。
上述のようである。 （制御信号生成部）図３は、図１に示した制御信号発生
部を含む制御信号生成部の回路例を示す図であって、各
部の構成及び動作を以下に説明する。
【００２１】ライトイネーブル（ＷＥ）信号入力バッフ
ァ44は、２個の直列連結されたインバータ120,122から
構成されている。ライトイネーブル信号入力バッファ44
はライトイネーブル信号WEを入力してバッファする。
ァ44は、２個の直列連結されたインバータ120,122から
構成されている。ライトイネーブル信号入力バッファ44
はライトイネーブル信号WEを入力してバッファする。
【００２２】WE入力レジスタ46は、インバータ124,13
2、CMOS伝送ゲート126,134、及びインバー(128,130)(13
6,138)によりそれぞれ構成されたラッチからなってい
る。CMOS伝送ゲート126は、"ロー"レベルのクロック信
号CLKに応じてバッファされたライトイネーブル信号WE
を伝送する。インバータ128,130により構成されたラッ
チは、バッファされたライトイネーブル信号WEをラッチ
し反転して出力する。CMOS伝送ゲート134は、"ハイ"レ
ベルのクロック信号CLKに応じてインバータ128の出力信
号を伝送する。インバータ136,138により構成されたラ
ッチは、CMOS伝送ゲート134の出力信号をラッチし反転
して信号W1として出力する。
2、CMOS伝送ゲート126,134、及びインバー(128,130)(13
6,138)によりそれぞれ構成されたラッチからなってい
る。CMOS伝送ゲート126は、"ロー"レベルのクロック信
号CLKに応じてバッファされたライトイネーブル信号WE
を伝送する。インバータ128,130により構成されたラッ
チは、バッファされたライトイネーブル信号WEをラッチ
し反転して出力する。CMOS伝送ゲート134は、"ハイ"レ
ベルのクロック信号CLKに応じてインバータ128の出力信
号を伝送する。インバータ136,138により構成されたラ
ッチは、CMOS伝送ゲート134の出力信号をラッチし反転
して信号W1として出力する。
【００２３】WE入力レジスタ48は、インバータ140,14
8、CMOS伝送ゲート142,150、及びインバータ(144,146)
(152,154)により構成されたラッチからなっている。WE
入力レジスタ48の構成及び動作は、上述のWE入力レジス
タ46の構成及び動作と同様である。この回路は、インバ
ータ152の出力信号を信号W2として出力する。
8、CMOS伝送ゲート142,150、及びインバータ(144,146)
(152,154)により構成されたラッチからなっている。WE
入力レジスタ48の構成及び動作は、上述のWE入力レジス
タ46の構成及び動作と同様である。この回路は、インバ
ータ152の出力信号を信号W2として出力する。
【００２４】WE入力レジスタ50は、インバータ156,16
4、CMOS伝送ゲート158,166、及びインバータ(160,162)
(168,170)から構成されたラッチによりなっている。WE
入力レジスタ50の構成及び動作も、上述のWE入力レジス
タ46,48の構成及び動作と同様である。この回路はイン
バータ168の出力信号を信号W3として出力する。
4、CMOS伝送ゲート158,166、及びインバータ(160,162)
(168,170)から構成されたラッチによりなっている。WE
入力レジスタ50の構成及び動作も、上述のWE入力レジス
タ46,48の構成及び動作と同様である。この回路はイン
バータ168の出力信号を信号W3として出力する。
【００２５】制御信号発生部52は、NANDゲート176,182,
190,194,198、NORゲート174,178,184,192,196,199、イ
ンバータ180,188、XNORゲート180、及びスイッチS8,S9,
S10,S11,S12から構成されている。
190,194,198、NORゲート174,178,184,192,196,199、イ
ンバータ180,188、XNORゲート180、及びスイッチS8,S9,
S10,S11,S12から構成されている。
【００２６】１サイクル後のライト動作遂行時は、スイ
ッチS9,S11がオンされ、スイッチS6,S7,S8,S10,S12はオ
フされる。この場合、NANDゲート194は"ハイ"レベルの
信号W1,W2が入力されると、"ロー"レベルの信号を発生
する。そして、NORゲート196はインバータ172により反
転されたクロック信号に応じてNANDゲート194の出力信
号を反転して、制御信号C1を発生する。即ち、クロック
信号CLKの"ハイ"レベルでNANDゲート194の出力信号を反
転して出力する。そして、インバータ180並びにNANDゲ
ート182は"ロー"レベルの信号W2と"ハイ"レベルの信号W
1が入力されると、"ロー"レベルの信号を発生する。そ
して、NORゲート184は反転されたクロック信号に応じて
NANDゲート182の出力信号を反転して、制御信号C2を発
生する。
ッチS9,S11がオンされ、スイッチS6,S7,S8,S10,S12はオ
フされる。この場合、NANDゲート194は"ハイ"レベルの
信号W1,W2が入力されると、"ロー"レベルの信号を発生
する。そして、NORゲート196はインバータ172により反
転されたクロック信号に応じてNANDゲート194の出力信
号を反転して、制御信号C1を発生する。即ち、クロック
信号CLKの"ハイ"レベルでNANDゲート194の出力信号を反
転して出力する。そして、インバータ180並びにNANDゲ
ート182は"ロー"レベルの信号W2と"ハイ"レベルの信号W
1が入力されると、"ロー"レベルの信号を発生する。そ
して、NORゲート184は反転されたクロック信号に応じて
NANDゲート182の出力信号を反転して、制御信号C2を発
生する。
【００２７】２サイクル後のライト動作遂行時は、スイ
ッチS6,S7,S8,S10,S12がオンされ、スイッチS9,S11がオ
フされる。この場合、NANDゲート198は"ハイ"レベルの
信号W1,W2,W3が入力されると"ロー"レベルの信号を発生
する。NORゲート199は反転されたクロック信号に応じて
NANDゲート198の出力信号を反転して、制御信号C1を発
生する。そして、XNORゲート186及びインバータ188
は、"ハイ"レベルの信号W1と"ロー"レベルの信号W2が入
力されるか、"ロー"レベルの信号W1と"ハイ"レベルの信
号W2が入力されると"ハイ"レベルの信号を発生する。NA
NDゲート190は"ハイ"レベルの信号W1と"ハイ"レベルの
インバータ188の出力信号が入力されると、"ロー"レベ
ルの信号を発生する。NORゲート192は反転されたクロッ
ク信号に応じてNANDゲート182の出力信号を反転して、
制御信号C2を発生する。そして、NORゲート174は、"ロ
ー"レベルの信号W2,W3が入力されると"ハイ"レベルの信
号を発生する。NANDゲート176は、"ハイ"レベルの信号W
1と"ハイ"レベルのNORゲート174の出力信号が入力され
ると"ロー"レベルの信号を発生する。NORゲート178は反
転されたクロック信号に応じてNANDゲート178の出力信
号を反転して、制御信号C3を発生する。
ッチS6,S7,S8,S10,S12がオンされ、スイッチS9,S11がオ
フされる。この場合、NANDゲート198は"ハイ"レベルの
信号W1,W2,W3が入力されると"ロー"レベルの信号を発生
する。NORゲート199は反転されたクロック信号に応じて
NANDゲート198の出力信号を反転して、制御信号C1を発
生する。そして、XNORゲート186及びインバータ188
は、"ハイ"レベルの信号W1と"ロー"レベルの信号W2が入
力されるか、"ロー"レベルの信号W1と"ハイ"レベルの信
号W2が入力されると"ハイ"レベルの信号を発生する。NA
NDゲート190は"ハイ"レベルの信号W1と"ハイ"レベルの
インバータ188の出力信号が入力されると、"ロー"レベ
ルの信号を発生する。NORゲート192は反転されたクロッ
ク信号に応じてNANDゲート182の出力信号を反転して、
制御信号C2を発生する。そして、NORゲート174は、"ロ
ー"レベルの信号W2,W3が入力されると"ハイ"レベルの信
号を発生する。NANDゲート176は、"ハイ"レベルの信号W
1と"ハイ"レベルのNORゲート174の出力信号が入力され
ると"ロー"レベルの信号を発生する。NORゲート178は反
転されたクロック信号に応じてNANDゲート178の出力信
号を反転して、制御信号C3を発生する。
【００２８】＜データ出力バッファの構成例＞図４は図
１に示したデータ出力バッファの回路例を示す図であっ
て、PMOSトランジスタ200,202,204,218,220,224,226、N
MOSトランジスタ206,208,210,212,222,228、インバータ
214,216,234,236,244,246、NORゲート238,240、NANDゲ
ート242,246、及びインバータ230,232により構成された
ラッチからなっている。
１に示したデータ出力バッファの回路例を示す図であっ
て、PMOSトランジスタ200,202,204,218,220,224,226、N
MOSトランジスタ206,208,210,212,222,228、インバータ
214,216,234,236,244,246、NORゲート238,240、NANDゲ
ート242,246、及びインバータ230,232により構成された
ラッチからなっている。
【００２９】PMOSトランジスタ200,202,204及びNMOSト
ランジスタ206,208,210,212により構成されたイネーブ
ル回路は、ライト動作遂行時は、イネーブル信号KDPREC
Bが"ハイ"レベルであるため、PMOSトランジスタ200がオ
フされ、NMOSトランジスタ210,212がオンされて、デー
タライン対DTA,DTABを"ロー"レベルにする。そして、リ
ード動作遂行時は、イネーブル信号KDPRECBが"ロー"レ
ベルであるため、PMOSトランジスタ200がオンされ、NMO
Sトランジスタ210,212がオフされて、センス増幅器出力
信号SAS,SASBを増幅してそれぞれデータライン対DTA,DT
ABに伝送する。
ランジスタ206,208,210,212により構成されたイネーブ
ル回路は、ライト動作遂行時は、イネーブル信号KDPREC
Bが"ハイ"レベルであるため、PMOSトランジスタ200がオ
フされ、NMOSトランジスタ210,212がオンされて、デー
タライン対DTA,DTABを"ロー"レベルにする。そして、リ
ード動作遂行時は、イネーブル信号KDPRECBが"ロー"レ
ベルであるため、PMOSトランジスタ200がオンされ、NMO
Sトランジスタ210,212がオフされて、センス増幅器出力
信号SAS,SASBを増幅してそれぞれデータライン対DTA,DT
ABに伝送する。
【００３０】インバータ214,216、PMOSトランジスタ21
8,220,224,226、NMOSトランジスタ222,228、及びインタ
ーター230,232から構成されたラッチは、ライト動作遂
行時は、データライン対DTA,DTABのデータの全てが"ロ
ー"レベルであるため、PMOSトランジスタ220,226並びに
NMOSトランジスタ222,228の全てがオフされ、PMOSトラ
ンジスタ218,224がオンされて、データライン対DTBB,DT
Bにはラッチ230,232にラッチされたデータが維持され
る。リード動作遂行時は、データライン対DTA,DTABに伝
送されたデータをそれぞれ反転してデータライン対DTB,
DTBBに伝送する。
8,220,224,226、NMOSトランジスタ222,228、及びインタ
ーター230,232から構成されたラッチは、ライト動作遂
行時は、データライン対DTA,DTABのデータの全てが"ロ
ー"レベルであるため、PMOSトランジスタ220,226並びに
NMOSトランジスタ222,228の全てがオフされ、PMOSトラ
ンジスタ218,224がオンされて、データライン対DTBB,DT
Bにはラッチ230,232にラッチされたデータが維持され
る。リード動作遂行時は、データライン対DTA,DTABに伝
送されたデータをそれぞれ反転してデータライン対DTB,
DTBBに伝送する。
【００３１】インバータ234,236及びNORゲート238,240
から構成された回路は、クロック信号CLKと同期された
信号KDATAにより、データライン対DTBB,DTBに伝送され
たデータをそれぞれ反転してデータライン対DTC,DTCBに
出力する。即ち、前記回路は、信号KDATAが"ロー"レベ
ルから"ハイ"レベルに遷移するとき、データライン対DT
BB,DTBに伝送されたデータをそれぞれ反転して、データ
ライン対DTC,DTCBに伝送する。
から構成された回路は、クロック信号CLKと同期された
信号KDATAにより、データライン対DTBB,DTBに伝送され
たデータをそれぞれ反転してデータライン対DTC,DTCBに
出力する。即ち、前記回路は、信号KDATAが"ロー"レベ
ルから"ハイ"レベルに遷移するとき、データライン対DT
BB,DTBに伝送されたデータをそれぞれ反転して、データ
ライン対DTC,DTCBに伝送する。
【００３２】信号KDATAは、１サイクル後のライト動作
遂行時は、センス増幅器22の出力信号をバッファして出
力するようにイネーブルされ、２サイクル後のライト動
作遂行時は、センス増幅器22の出力信号をバッファして
ラッチし、該ラッチされたデータを１サイクル遅延して
出力するようにイネーブルされる。即ち、信号KDATA
は、１サイクル後のライト動作を行う場合は、現在のサ
イクルでリードデータを出力するようにイネーブルさ
れ、２サイクル後のライト動作を遂行する場合は、次の
サイクルでリードデータを出力するようにイネーブルさ
れる。すなわち、図４に示したデータ出力バッファのラ
ッチ230,232にラッチされるタイミングは、１サイクル
又は２サイクル後のライト動作遂行時のどちらでも同じ
であり、信号KDATAによる出力信号対DOU,DODの出力タイ
ミングにのみ差がある。
遂行時は、センス増幅器22の出力信号をバッファして出
力するようにイネーブルされ、２サイクル後のライト動
作遂行時は、センス増幅器22の出力信号をバッファして
ラッチし、該ラッチされたデータを１サイクル遅延して
出力するようにイネーブルされる。即ち、信号KDATA
は、１サイクル後のライト動作を行う場合は、現在のサ
イクルでリードデータを出力するようにイネーブルさ
れ、２サイクル後のライト動作を遂行する場合は、次の
サイクルでリードデータを出力するようにイネーブルさ
れる。すなわち、図４に示したデータ出力バッファのラ
ッチ230,232にラッチされるタイミングは、１サイクル
又は２サイクル後のライト動作遂行時のどちらでも同じ
であり、信号KDATAによる出力信号対DOU,DODの出力タイ
ミングにのみ差がある。
【００３３】そして、NANDゲート242,246及びインバー
タ244,246から構成された回路は、出力イネーブル信号O
Eに応じてデータライン対DTC,DTCBに伝送された信号を
データ出力信号対DOU,DODにそれぞれ出力する。
タ244,246から構成された回路は、出力イネーブル信号O
Eに応じてデータライン対DTC,DTCBに伝送された信号を
データ出力信号対DOU,DODにそれぞれ出力する。
【００３４】即ち、１サイクル後のライト動作遂行時の
リード方法は、データ出力バッファにラッチされたデー
タを信号KDATAに応じて現在のサイクルで出力されるフ
ロースルー(flow_through)方法を用い、２サイクル後の
ライト動作遂行時のリード方法は、データ出力バッファ
にラッチされたデータを信号KDATAに応じて次のサイク
ルで出力するパイプライン(pipelined)方法を用いる。
リード方法は、データ出力バッファにラッチされたデー
タを信号KDATAに応じて現在のサイクルで出力されるフ
ロースルー(flow_through)方法を用い、２サイクル後の
ライト動作遂行時のリード方法は、データ出力バッファ
にラッチされたデータを信号KDATAに応じて次のサイク
ルで出力するパイプライン(pipelined)方法を用いる。
【００３５】尚、スイッチ（Ｓ１，Ｓ２，Ｓ３，Ｓ４，
Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０，Ｓ１１，Ｓ１
２）の構成を例を挙げて図示していないが、ＣＭＯＳ伝
送ゲートで構成することができるし、ヒューズを用いて
構成することもできる。もし、ＣＭＯＳ伝送ゲートを用
いて構成する場合は、外部からの１サイクル後ライト動
作及び２サイクル後ライト動作の制御信号に応じてＣＭ
ＯＳ伝送ゲートが制御されるように構成すればよい。例
えば、制御信号が”ハイ”レベルである場合に、２サイ
クル後ライト動作の遂行時にオンされるＣＭＯＳ伝送ゲ
ートに制御信号が印可され、１サイクル後ライト動作の
遂行時にオンされるＣＭＯＳ伝送ゲートに反転された制
御信号が印可されるように構成するとすれば、２サイク
ル後ライト動作を遂行しようとする場合は”ハイ”レベ
ルの制御信号を印可し、１サイクル後ライト動作を遂行
しようとする場合は”ロー”レベルの制御信号を印可す
ればよい。そして、ヒューズを用いてスイッチを構成し
て、１サイクル後ライト動作と２サイクル後ライト動作
中のいずれかの動作を遂行するように素子を固定する場
合は、素子出荷前に該当ヒューズを切断すればよい。
Ｓ５，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０，Ｓ１１，Ｓ１
２）の構成を例を挙げて図示していないが、ＣＭＯＳ伝
送ゲートで構成することができるし、ヒューズを用いて
構成することもできる。もし、ＣＭＯＳ伝送ゲートを用
いて構成する場合は、外部からの１サイクル後ライト動
作及び２サイクル後ライト動作の制御信号に応じてＣＭ
ＯＳ伝送ゲートが制御されるように構成すればよい。例
えば、制御信号が”ハイ”レベルである場合に、２サイ
クル後ライト動作の遂行時にオンされるＣＭＯＳ伝送ゲ
ートに制御信号が印可され、１サイクル後ライト動作の
遂行時にオンされるＣＭＯＳ伝送ゲートに反転された制
御信号が印可されるように構成するとすれば、２サイク
ル後ライト動作を遂行しようとする場合は”ハイ”レベ
ルの制御信号を印可し、１サイクル後ライト動作を遂行
しようとする場合は”ロー”レベルの制御信号を印可す
ればよい。そして、ヒューズを用いてスイッチを構成し
て、１サイクル後ライト動作と２サイクル後ライト動作
中のいずれかの動作を遂行するように素子を固定する場
合は、素子出荷前に該当ヒューズを切断すればよい。
【００３６】＜本実施の形態の半導体メモリ装置の動作
例＞上述のような本実施の形態に係る半導体メモリ装置
の各部動作の説明を参考して、図１に示した本実施の形
態の半導体メモリ装置の１サイクル及び２サイクル後の
ライト動作遂行時のアドレス及びデータ処理方法を、図
５及び図６のタイミング図を用いて説明する。
例＞上述のような本実施の形態に係る半導体メモリ装置
の各部動作の説明を参考して、図１に示した本実施の形
態の半導体メモリ装置の１サイクル及び２サイクル後の
ライト動作遂行時のアドレス及びデータ処理方法を、図
５及び図６のタイミング図を用いて説明する。
【００３７】（１サイクル後のライト動作の例）まず、
１サイクル後のライト動作は、次の２つの場合に分類さ
れる。
１サイクル後のライト動作は、次の２つの場合に分類さ
れる。
【００３８】第１の場合は、２つのライトの命令が連続
して入力される場合で、２番目のライト命令時に入力さ
れるライトデータをセルにライトする。第２の場合は、
リード、ライトの命令が連続して入力される場合で、２
番目のライトの命令時にその連続された命令前の最後に
入力されたライト命令に該当するライトデータをセルに
ライトする。
して入力される場合で、２番目のライト命令時に入力さ
れるライトデータをセルにライトする。第２の場合は、
リード、ライトの命令が連続して入力される場合で、２
番目のライトの命令時にその連続された命令前の最後に
入力されたライト命令に該当するライトデータをセルに
ライトする。
【００３９】図５は、図１に示した装置の１サイクル後
のライト動作を説明するタイミング図であって、ライト
データがライトアドレス入力から１サイクル後に入力さ
れる。そして、このときは上述のように図１に示したス
イッチS1がオンされ、スイッチS2,S3,S4,S5,S6,S7がオ
フされ、図３に示したスイッチS8,S10,S12がオフされ、
スイッチS9,S11がオンされる。
のライト動作を説明するタイミング図であって、ライト
データがライトアドレス入力から１サイクル後に入力さ
れる。そして、このときは上述のように図１に示したス
イッチS1がオンされ、スイッチS2,S3,S4,S5,S6,S7がオ
フされ、図３に示したスイッチS8,S10,S12がオフされ、
スイッチS9,S11がオンされる。
【００４０】１番目のサイクルでライト命令が入力され
ると、アドレス入力バッファ24は、外部からのアドレス
A0をバッファしてアドレス入力レジスタ26に出力する。
アドレス入力レジスタ26は、"ハイ"レベルの制御信号CO
に応じてアドレスA0をラッチし、"ロー"レベルの制御信
号C0に応じてアドレスA0を出力する。一方、データ入力
バッファ32は、データD0をバッファして出力する。デー
タ入力レジスタ34は、"ロー"レベルのデータ入力制御ク
ロックDINCLKに応じてデータD0を出力する。WE入力バッ
ファ44は、ライトイネーブル信号WEを入力してバッファ
する。WE入力レジスタ46は、"ハイ"レベルのクロック信
号に応じて"ハイ"レベルの信号ＷＥをラッチし信号W1と
して出力する。
ると、アドレス入力バッファ24は、外部からのアドレス
A0をバッファしてアドレス入力レジスタ26に出力する。
アドレス入力レジスタ26は、"ハイ"レベルの制御信号CO
に応じてアドレスA0をラッチし、"ロー"レベルの制御信
号C0に応じてアドレスA0を出力する。一方、データ入力
バッファ32は、データD0をバッファして出力する。デー
タ入力レジスタ34は、"ロー"レベルのデータ入力制御ク
ロックDINCLKに応じてデータD0を出力する。WE入力バッ
ファ44は、ライトイネーブル信号WEを入力してバッファ
する。WE入力レジスタ46は、"ハイ"レベルのクロック信
号に応じて"ハイ"レベルの信号ＷＥをラッチし信号W1と
して出力する。
【００４１】２番目のサイクルでライトの命令が入力さ
れると、アドレス入力バッファ24は、外部からのライト
アドレスA1をバッファしてアドレス入力レジスタ26に出
力する。アドレス入力レジスタ26は、"ハイ"レベルの制
御信号C0に応じてアドレスA0を、"ロー"レベルの制御信
号COに応じてアドレスA1を、信号WA1として出力する。
データ入力レジスタ34は、"ハイ"レベルのデータ入力制
御クロックDINCLKに応じてデータD0を、"ロー"レベルの
データ入力制御クロックDINCLKに応じてデータD1を、信
号I1として出力する。データ入力バッファ32は、"ロー"
レベルのデータ入力制御クロックDINCLKに応じてデータ
D1をバッファして出力する。データ入力レジスタ36
は、"ロー"レベルのデータ入力制御クロックDINCLKに応
じてデータD0を出力する。WE入力バッファ44は、WE信号
をバッファして出力する。WE入力レジスタ46,48は、"ハ
イ"レベルの信号を信号W1,W2として出力する。
れると、アドレス入力バッファ24は、外部からのライト
アドレスA1をバッファしてアドレス入力レジスタ26に出
力する。アドレス入力レジスタ26は、"ハイ"レベルの制
御信号C0に応じてアドレスA0を、"ロー"レベルの制御信
号COに応じてアドレスA1を、信号WA1として出力する。
データ入力レジスタ34は、"ハイ"レベルのデータ入力制
御クロックDINCLKに応じてデータD0を、"ロー"レベルの
データ入力制御クロックDINCLKに応じてデータD1を、信
号I1として出力する。データ入力バッファ32は、"ロー"
レベルのデータ入力制御クロックDINCLKに応じてデータ
D1をバッファして出力する。データ入力レジスタ36
は、"ロー"レベルのデータ入力制御クロックDINCLKに応
じてデータD0を出力する。WE入力バッファ44は、WE信号
をバッファして出力する。WE入力レジスタ46,48は、"ハ
イ"レベルの信号を信号W1,W2として出力する。
【００４２】制御信号発生部52は、"ハイ"レベルのクロ
ック信号CLKに応じて信号W1,W2を論理積した制御信号C1
を発生する。データ伝送制御部40は、制御信号C1に応じ
てデータ入力レジスタ34から出力されるデータD0をラッ
チし、信号WDとして出力する。従って、アドレスA0に該
当するライトデータD0のライト動作が行われる。
ック信号CLKに応じて信号W1,W2を論理積した制御信号C1
を発生する。データ伝送制御部40は、制御信号C1に応じ
てデータ入力レジスタ34から出力されるデータD0をラッ
チし、信号WDとして出力する。従って、アドレスA0に該
当するライトデータD0のライト動作が行われる。
【００４３】図５で１番目（Ｉ）、２番目（II）のサイ
クルは、第１の場合に当たる。
クルは、第１の場合に当たる。
【００４４】３番目のサイクルでリード命令が入力され
ると、アドレス入力バッファ24は、外部からのリードア
ドレスA2をバッファしてマルチプレクサ30に出力する。
アドレス入力レジスタ26は、"ロー"レベルの制御信号C0
に応じてアドレスA1を信号WA1として出力する。データ
入力レジスタ34は、"ハイ"レベルのデータ入力制御クロ
ックDINCLKに応じてデータD1を信号I1として伝送する。
データ入力レジスタ36は、"ハイ"レベルのデータ入力制
御クロックDINCLKに応じてデータD1を、"ロー"レベルの
制御クロックDINCLKに応じてデータD1を、信号I2として
伝送する。WE入力レジスタ46,48は、"ロー"レベルと"ハ
イ"レベルの信号をそれぞれ信号W1,W2として発生する。
ると、アドレス入力バッファ24は、外部からのリードア
ドレスA2をバッファしてマルチプレクサ30に出力する。
アドレス入力レジスタ26は、"ロー"レベルの制御信号C0
に応じてアドレスA1を信号WA1として出力する。データ
入力レジスタ34は、"ハイ"レベルのデータ入力制御クロ
ックDINCLKに応じてデータD1を信号I1として伝送する。
データ入力レジスタ36は、"ハイ"レベルのデータ入力制
御クロックDINCLKに応じてデータD1を、"ロー"レベルの
制御クロックDINCLKに応じてデータD1を、信号I2として
伝送する。WE入力レジスタ46,48は、"ロー"レベルと"ハ
イ"レベルの信号をそれぞれ信号W1,W2として発生する。
【００４５】制御信号発生部52は制御信号C1,C2を発生
しない。それで、ライト動作を行わず、フロースルー方
式によるデータリード動作が行われて、出力データQ2が
出力信号XDOyとして発生される。
しない。それで、ライト動作を行わず、フロースルー方
式によるデータリード動作が行われて、出力データQ2が
出力信号XDOyとして発生される。
【００４６】４番目のサイクルでライト命令が入力され
ると、アドレス入力バッファ24は、アドレスA3をバッフ
ァして出力する。アドレス入力レジスタ26は、"ハイ"レ
ベルの制御信号COに応じてアドレスA1を、"ロー"レベル
の制御信号COに応じてアドレスA3を、アドレスWA1とし
て出力する。データ入力バッファ32は、データD3をバッ
ファして出力する。データ入力レジスタ34は、"ロー"レ
ベルのデータ入力制御クロックDINCLKに応じてデータD3
を出力する。データ入力レジスタ36は、"ロー"レベルの
データ入力制御クロックDINCLKに応じてデータD1を出力
する。WE入力バッファ44は、WE入力をバッファして出力
する。WE入力レジスタ46,48は、"ハイ"レベルと"ロー"
レベルの信号をそれぞれ信号W1,W2として出力する。
ると、アドレス入力バッファ24は、アドレスA3をバッフ
ァして出力する。アドレス入力レジスタ26は、"ハイ"レ
ベルの制御信号COに応じてアドレスA1を、"ロー"レベル
の制御信号COに応じてアドレスA3を、アドレスWA1とし
て出力する。データ入力バッファ32は、データD3をバッ
ファして出力する。データ入力レジスタ34は、"ロー"レ
ベルのデータ入力制御クロックDINCLKに応じてデータD3
を出力する。データ入力レジスタ36は、"ロー"レベルの
データ入力制御クロックDINCLKに応じてデータD1を出力
する。WE入力バッファ44は、WE入力をバッファして出力
する。WE入力レジスタ46,48は、"ハイ"レベルと"ロー"
レベルの信号をそれぞれ信号W1,W2として出力する。
【００４７】制御信号発生部52は、"ハイ"レベルのクロ
ック信号に応じて制御信号C2を発生する。データ伝送制
御部40は、制御信号C2に応じてデータD1を信号WDとして
伝送する。従って、アドレスA1に該当するライトデータ
D1のライト動作が行われる。
ック信号に応じて制御信号C2を発生する。データ伝送制
御部40は、制御信号C2に応じてデータD1を信号WDとして
伝送する。従って、アドレスA1に該当するライトデータ
D1のライト動作が行われる。
【００４８】図５で３番目（III）、４番目（IV）のサ
イクルは、上述の第２の場合に当たる。
イクルは、上述の第２の場合に当たる。
【００４９】図５のタイミング図からわかるように、２
番目のライトサイクルでライトデータD0がデータライン
対に伝送され、３番目のリードサイクルでリードデータ
Q2がセルからデータ対に伝送され、４番目のライトサイ
クルでライトデータD1がデータライン対に伝送される。
従って、データライン対におけるデータ衝突問題は発生
しない。
番目のライトサイクルでライトデータD0がデータライン
対に伝送され、３番目のリードサイクルでリードデータ
Q2がセルからデータ対に伝送され、４番目のライトサイ
クルでライトデータD1がデータライン対に伝送される。
従って、データライン対におけるデータ衝突問題は発生
しない。
【００５０】（２サイクル後のライト動作の例）次い
で、２サイクル後のライト動作は、次の３つの場合に分
類される。
で、２サイクル後のライト動作は、次の３つの場合に分
類される。
【００５１】第１の場合は、３つのライトの命令が連続
して入力される場合であって、３番目のライト命令時に
入力されるライトデータをセルにライトする。
して入力される場合であって、３番目のライト命令時に
入力されるライトデータをセルにライトする。
【００５２】第２の場合は、ライト、リード、ライトの
命令が連続して入力されるか、リード、ライト、ライト
の命令が連続して入力される場合であって、３番目のラ
イト命令に応じて連続される命令前の最後に入力された
ライト命令に該当するライトデータをセルにライトす
る。
命令が連続して入力されるか、リード、ライト、ライト
の命令が連続して入力される場合であって、３番目のラ
イト命令に応じて連続される命令前の最後に入力された
ライト命令に該当するライトデータをセルにライトす
る。
【００５３】第３の場合は、リード、リード、ライトの
命令が入力される場合であって、その連結される命令前
に入力した２つのライトデータの中で先に入力されたラ
イト命令に該当するライトデータをセルにライトする。
命令が入力される場合であって、その連結される命令前
に入力した２つのライトデータの中で先に入力されたラ
イト命令に該当するライトデータをセルにライトする。
【００５４】図６は、図１に示した装置の２サイクル後
のライト動作を説明するための動作タイミング図であっ
て、ライトデータがライトアドレス入力から２サイクル
後に入力される。この場合は上述のように図１に示した
スイッチS1がオフされ、スイッチS2,S3,S4,S5,S6,S7が
オンされ、図３に示したスイッチS8,S10,S12がオンさ
れ、スイッチS9,S11がオフされる。
のライト動作を説明するための動作タイミング図であっ
て、ライトデータがライトアドレス入力から２サイクル
後に入力される。この場合は上述のように図１に示した
スイッチS1がオフされ、スイッチS2,S3,S4,S5,S6,S7が
オンされ、図３に示したスイッチS8,S10,S12がオンさ
れ、スイッチS9,S11がオフされる。
【００５５】１番目のサイクルでライト命令が入力され
ると、アドレス入力バッファ24は、アドレスA0をバッフ
ァして出力する。アドレス入力レジスタ26は、"ロー"レ
ベルの制御信号C0に応じてアドレスA0を出力する。WE入
力バッファ44は、WE信号をバッファして出力する。WE入
力レジスタ46,48,50は、"ハイ"レベル、"ロー"レベ
ル、"ロー"レベルの信号を信号W1,W2,W3としてそれぞれ
出力する。
ると、アドレス入力バッファ24は、アドレスA0をバッフ
ァして出力する。アドレス入力レジスタ26は、"ロー"レ
ベルの制御信号C0に応じてアドレスA0を出力する。WE入
力バッファ44は、WE信号をバッファして出力する。WE入
力レジスタ46,48,50は、"ハイ"レベル、"ロー"レベ
ル、"ロー"レベルの信号を信号W1,W2,W3としてそれぞれ
出力する。
【００５６】２番目のサイクルでライト命令が入力され
ると、アドレス入力バッファ24は、アドレスA1をバッフ
ァして出力する。アドレス入力レジスタ26は、"ハイ"レ
ベルの制御信号C0に応じてアドレスA0を、"ロー"レベル
の制御信号COに応じてアドレスA1を出力する。アドレス
入力レジスタ28は、"ロー"レベルの制御信号COに応じて
アドレスA0を出力する。データ入力バッファ32は、デー
タD0をバッファして出力する。データ入力レジスタ34
は、"ロー"レベルのデータ入力制御クロックDINCLKに応
じてデータD0を出力する。WE入力バッファ44は、WE信号
をバッファして出力する。WE入力レジスタ46,48,50
は、"ハイ"レベル、ハイ"レベル、"ロー"レベルの信号
を信号W1,W2,W3としてそれぞれ発生する。
ると、アドレス入力バッファ24は、アドレスA1をバッフ
ァして出力する。アドレス入力レジスタ26は、"ハイ"レ
ベルの制御信号C0に応じてアドレスA0を、"ロー"レベル
の制御信号COに応じてアドレスA1を出力する。アドレス
入力レジスタ28は、"ロー"レベルの制御信号COに応じて
アドレスA0を出力する。データ入力バッファ32は、デー
タD0をバッファして出力する。データ入力レジスタ34
は、"ロー"レベルのデータ入力制御クロックDINCLKに応
じてデータD0を出力する。WE入力バッファ44は、WE信号
をバッファして出力する。WE入力レジスタ46,48,50
は、"ハイ"レベル、ハイ"レベル、"ロー"レベルの信号
を信号W1,W2,W3としてそれぞれ発生する。
【００５７】３番目のサイクルでライト命令が入力され
ると、アドレス入力バッファ24は、アドレスA2をバッフ
ァして出力する。アドレス入力レジスタ26,28は、"ハ
イ"レベルの制御信号COに応じてアドレスA1、アドレスA
0をそれぞれ出力し、"ロー"レベルの制御信号COに応じ
てアドレスA2、アドレスA1をそれぞれ出力する。データ
入力レジスタ34は、"ハイ"レベルのデータ入力制御クロ
ックDINCLKに応じてデータD0を出力し、"ロー"レベルの
データ入力制御クロックDINCLKに応じてデータD1を信号
I1として出力する。データ入力レジスタ36は、"ロー"レ
ベルのデータ入力制御クロックDINCLKに応じてデータD0
を信号I2として出力する。WE入力バッファ44は、"ハイ"
レベルの信号を信号W1,W2,S3としてそれぞれ出力する。
ると、アドレス入力バッファ24は、アドレスA2をバッフ
ァして出力する。アドレス入力レジスタ26,28は、"ハ
イ"レベルの制御信号COに応じてアドレスA1、アドレスA
0をそれぞれ出力し、"ロー"レベルの制御信号COに応じ
てアドレスA2、アドレスA1をそれぞれ出力する。データ
入力レジスタ34は、"ハイ"レベルのデータ入力制御クロ
ックDINCLKに応じてデータD0を出力し、"ロー"レベルの
データ入力制御クロックDINCLKに応じてデータD1を信号
I1として出力する。データ入力レジスタ36は、"ロー"レ
ベルのデータ入力制御クロックDINCLKに応じてデータD0
を信号I2として出力する。WE入力バッファ44は、"ハイ"
レベルの信号を信号W1,W2,S3としてそれぞれ出力する。
【００５８】制御信号発生部52は、信号W1,W2,W3の入力
を受けて"ハイ"レベルのクロック信号CLKに応じて制御
信号C1を発生する。データ伝送制御部40は、制御信号C1
に応じてデータD0を信号WDとして出力する。従って、ア
ドレスA0に該当するライトデータD0に対するライト動作
が行われる。
を受けて"ハイ"レベルのクロック信号CLKに応じて制御
信号C1を発生する。データ伝送制御部40は、制御信号C1
に応じてデータD0を信号WDとして出力する。従って、ア
ドレスA0に該当するライトデータD0に対するライト動作
が行われる。
【００５９】図６で１番目（Ｉ）、２番目（II）、３番
目（III）のサイクルは、上述の第１の場合に当たる。
目（III）のサイクルは、上述の第１の場合に当たる。
【００６０】４番目のサイクルでリード命令が入力され
ると、アドレス入力バッファ24は、リードアドレスA3を
バッファしてマルチプレクサ30に出力する。アドレス入
力レジスタ34、36は、"ロー"レベルの制御信号COに応じ
てアドレスA2,A1を信号WA1,WA2として出力する。データ
入力バッファ32は、データD1をバッファして出力する。
データ入力レジスタ34,36は、"ハイ"レベルのデータ入
力制御クロックDINCLKに応じてデータD1,D0をそれぞれ
出力し、"ロー"レベルのデータ入力制御クロックDINCLK
に応じてデータD2,D1をそれぞれ出力する。データ入力
レジスタ38は、"ロー"レベルのデータ入力制御クロック
DINCLKに応じてデータDOを出力する。WE入力バッファ44
は、WE信号をバッファして出力する。WE入力レジスタ4
6,48,50は、"ロー"レベル、"ハイ"レベル、"ハイ"レベ
ルの信号を信号W1,W2,W3としてそれぞれ出力する。
ると、アドレス入力バッファ24は、リードアドレスA3を
バッファしてマルチプレクサ30に出力する。アドレス入
力レジスタ34、36は、"ロー"レベルの制御信号COに応じ
てアドレスA2,A1を信号WA1,WA2として出力する。データ
入力バッファ32は、データD1をバッファして出力する。
データ入力レジスタ34,36は、"ハイ"レベルのデータ入
力制御クロックDINCLKに応じてデータD1,D0をそれぞれ
出力し、"ロー"レベルのデータ入力制御クロックDINCLK
に応じてデータD2,D1をそれぞれ出力する。データ入力
レジスタ38は、"ロー"レベルのデータ入力制御クロック
DINCLKに応じてデータDOを出力する。WE入力バッファ44
は、WE信号をバッファして出力する。WE入力レジスタ4
6,48,50は、"ロー"レベル、"ハイ"レベル、"ハイ"レベ
ルの信号を信号W1,W2,W3としてそれぞれ出力する。
【００６１】制御信号発生部52は制御信号C1,C2,C3を発
生しない。データ伝送制御部40はラッチされたデータD0
を出力する。そして、アドレスA3に該当するリードデー
タのリード動作が行われる。
生しない。データ伝送制御部40はラッチされたデータD0
を出力する。そして、アドレスA3に該当するリードデー
タのリード動作が行われる。
【００６２】５番目のサイクルでライト命令が入力され
ると、アドレス入力バッファ32は、アドレスA4の入力を
受けてバッファする。アドレス入力レジスタ26,28は、"
ハイ"レベルの制御信号C0に応じてアドレスA4,A2をそれ
ぞれ出力し、"ロー"レベルの制御信号COに応じてアドレ
スA4,A2をそれぞれ出力する。データ入力バッファ32
は、データD2をバッファして出力する。データ入力レジ
スタ34は、"ハイ"レベルのデータ入力制御クロックDINC
LKに応じてデータD2を出力する。データ入力レジスタ3
6,38は、"ハイ"レベルのデータ入力制御クロックDINCLK
に応じてデータD1,D0をそれぞれ出力し、"ロー"レベル
のデータ入力制御クロックDINCLKに応じてデータD2,D1
をそれぞれ出力する。WE入力バッファ44は、WE信号を入
力してバッファする。WE入力レジスタ46は、"ハイ"レベ
ル、"ロー"レベル、"ハイ"レベルの信号を信号W1,W2,W3
としてそれぞれ出力する。
ると、アドレス入力バッファ32は、アドレスA4の入力を
受けてバッファする。アドレス入力レジスタ26,28は、"
ハイ"レベルの制御信号C0に応じてアドレスA4,A2をそれ
ぞれ出力し、"ロー"レベルの制御信号COに応じてアドレ
スA4,A2をそれぞれ出力する。データ入力バッファ32
は、データD2をバッファして出力する。データ入力レジ
スタ34は、"ハイ"レベルのデータ入力制御クロックDINC
LKに応じてデータD2を出力する。データ入力レジスタ3
6,38は、"ハイ"レベルのデータ入力制御クロックDINCLK
に応じてデータD1,D0をそれぞれ出力し、"ロー"レベル
のデータ入力制御クロックDINCLKに応じてデータD2,D1
をそれぞれ出力する。WE入力バッファ44は、WE信号を入
力してバッファする。WE入力レジスタ46は、"ハイ"レベ
ル、"ロー"レベル、"ハイ"レベルの信号を信号W1,W2,W3
としてそれぞれ出力する。
【００６３】制御信号発生部52は、信号W1,W2,W3の入力
を受けて"ハイ"レベルのクロック信号CLKに応じて制御
信号C2を発生する。データ伝送制御部40は、制御信号C2
に応じてデータD1を信号WDとして出力する。従って、ア
ドレスA1に該当するライトデータD1のライト動作が行わ
れる。
を受けて"ハイ"レベルのクロック信号CLKに応じて制御
信号C2を発生する。データ伝送制御部40は、制御信号C2
に応じてデータD1を信号WDとして出力する。従って、ア
ドレスA1に該当するライトデータD1のライト動作が行わ
れる。
【００６４】図６において３番目（III）、４番目（I
V）、５番目（Ｖ）のサイクルは、上述の第２の場合に
当たる。
V）、５番目（Ｖ）のサイクルは、上述の第２の場合に
当たる。
【００６５】６番目のサイクルでライト命令が入力され
ると、アドレス入力バッファ24は、アドレスA5をバッフ
ァして出力する。アドレス入力レジスタ26,28は、"ハ
イ"レベルの制御信号COに応じてアドレスA4,A2をそれぞ
れ出力し、"ロー"レベルの制御信号C0に応じてアドレス
A5,A4をそれぞれ出力する。データ入力レジスタ34は、"
ロー"レベルのデータ入力制御クロックDINCLKに応じて
データD4を出力する。データ入力レジスタ36,38は、"ロ
ー"レベルのデータ入力制御クロックDINCLKに応じてデ
ータD2,D1をそれぞれ出力する。WE入力バッファ44は、W
E信号をバッファして出力する。WE入力レジスタ46,48,5
0は、"ハイ"レベル、"ハイ"レベル、"ロー"レベルの信
号をそれぞれ信号W1,W2,W3として出力する。
ると、アドレス入力バッファ24は、アドレスA5をバッフ
ァして出力する。アドレス入力レジスタ26,28は、"ハ
イ"レベルの制御信号COに応じてアドレスA4,A2をそれぞ
れ出力し、"ロー"レベルの制御信号C0に応じてアドレス
A5,A4をそれぞれ出力する。データ入力レジスタ34は、"
ロー"レベルのデータ入力制御クロックDINCLKに応じて
データD4を出力する。データ入力レジスタ36,38は、"ロ
ー"レベルのデータ入力制御クロックDINCLKに応じてデ
ータD2,D1をそれぞれ出力する。WE入力バッファ44は、W
E信号をバッファして出力する。WE入力レジスタ46,48,5
0は、"ハイ"レベル、"ハイ"レベル、"ロー"レベルの信
号をそれぞれ信号W1,W2,W3として出力する。
【００６６】制御信号発生部52は、信号W1,W2,W3の入力
を受けて"ハイ"レベルのクロック信号CLKに応じてデー
タD2を信号WDとして出力する。従って、アドレスA2に該
当するライトデータD2のライト動作が行われる。
を受けて"ハイ"レベルのクロック信号CLKに応じてデー
タD2を信号WDとして出力する。従って、アドレスA2に該
当するライトデータD2のライト動作が行われる。
【００６７】図６において４番目（IV）、５番目
（Ｖ）、６番目（VI）のサイクルは、上述の第２の他の
場合に当たる。
（Ｖ）、６番目（VI）のサイクルは、上述の第２の他の
場合に当たる。
【００６８】７番面のサイクルでリード命令が入力され
ると、アドレス入力バッファ24は、リードアドレスA6を
バッファしてマルチプレクサ30に出力する。アドレス入
力レジスタ26,28は、"ロー"レベルの制御信号COに応じ
てアドレスA5,A4を出力する。データ入力バッファ32
は、データD4をバッファして出力する。データ入力レジ
スタ34,36,38は、"ハイ"レベルのデータ入力制御クロッ
クDINCLKに応じてデータD4,D2,D1をそれぞれ出力し、"
ロー"レベルのデータ入力制御クロックDINCLKに応じて
データD5,D4,D2をそれぞれ出力する。WE入力バッファ44
は、RE信号をバッファして出力する。WE入力レジスタ4
6,48,50は、"ロー"レベル、"ハイ"レベル、"ハイ"レベ
ルの信号をそれぞれ信号W1,W2,W3として出力する。
ると、アドレス入力バッファ24は、リードアドレスA6を
バッファしてマルチプレクサ30に出力する。アドレス入
力レジスタ26,28は、"ロー"レベルの制御信号COに応じ
てアドレスA5,A4を出力する。データ入力バッファ32
は、データD4をバッファして出力する。データ入力レジ
スタ34,36,38は、"ハイ"レベルのデータ入力制御クロッ
クDINCLKに応じてデータD4,D2,D1をそれぞれ出力し、"
ロー"レベルのデータ入力制御クロックDINCLKに応じて
データD5,D4,D2をそれぞれ出力する。WE入力バッファ44
は、RE信号をバッファして出力する。WE入力レジスタ4
6,48,50は、"ロー"レベル、"ハイ"レベル、"ハイ"レベ
ルの信号をそれぞれ信号W1,W2,W3として出力する。
【００６９】制御信号発生部52は制御信号C1,C2,C3を発
生しない。データ伝送制御部40は、ラッチされたデータ
D2を信号WDとして出力する。そして、リードアドレスA6
に対するリードデータのリード動作が行われる。
生しない。データ伝送制御部40は、ラッチされたデータ
D2を信号WDとして出力する。そして、リードアドレスA6
に対するリードデータのリード動作が行われる。
【００７０】８番目のサイクルでリード命令が入力され
ると、アドレス入力バッファ24は、リードアドレスA7を
バッファしてマルチプレクサ30に出力する。アドレス入
力レジスタ26,28は、"ロー"レベルの制御信号C0に応じ
てアドレスA5,A4を出力する。データ入力バッファ32
は、データD4をバッファして出力する。データ入力レジ
スタ34,36,38は、"ハイ"レベルのデータ入力制御クロッ
クDINCLKに応じてデータD5,D4,D2をそれぞれ出力し、デ
ータ入力レジスタ36,38は、"ロー"レベルのデータ入力
制御クロックDINCLKに応じてデータD5,D4をそれぞれ出
力する。WE入力バッファ44は、RE信号をバッファして出
力する。WE入力レジスタ46,48,50は、"ロー"レベル、"
ロー"レベル、"ハイ"レベルの信号をそれぞれ信号W1,W
2,W3として出力する。
ると、アドレス入力バッファ24は、リードアドレスA7を
バッファしてマルチプレクサ30に出力する。アドレス入
力レジスタ26,28は、"ロー"レベルの制御信号C0に応じ
てアドレスA5,A4を出力する。データ入力バッファ32
は、データD4をバッファして出力する。データ入力レジ
スタ34,36,38は、"ハイ"レベルのデータ入力制御クロッ
クDINCLKに応じてデータD5,D4,D2をそれぞれ出力し、デ
ータ入力レジスタ36,38は、"ロー"レベルのデータ入力
制御クロックDINCLKに応じてデータD5,D4をそれぞれ出
力する。WE入力バッファ44は、RE信号をバッファして出
力する。WE入力レジスタ46,48,50は、"ロー"レベル、"
ロー"レベル、"ハイ"レベルの信号をそれぞれ信号W1,W
2,W3として出力する。
【００７１】制御信号発生部52は制御信号C1,C2,C3を発
生しない。データ伝送制御部40は、ラッチされたデータ
D2を信号WDとして出力する。そして、リードアドレスA7
に対するリードデータのリード動作が行われる。
生しない。データ伝送制御部40は、ラッチされたデータ
D2を信号WDとして出力する。そして、リードアドレスA7
に対するリードデータのリード動作が行われる。
【００７２】９番目のサイクルでライト命令が入力され
ると、アドレス入力バッファ24は、アドレスA8をバッフ
ァして出力する。アドレス入力レジスタ26,28は、"ハ
イ"レベルの制御信号C0に応じてアドレスA5,A4をそれぞ
れ出力し、"ロー"レベルの制御信号C0に応じてアドレス
A8,A5をそれぞれ出力する。データ入力レジスタ36,38
は、"ロー"レベルのデータ入力制御クロックDINCLKに応
じてデータD5,D4をそれぞれ出力する。WE入力バッファ4
4は、WE信号をバッファして出力する。WE入力レジスタ4
6,48,50は、"ハイ"レベル、"ロー"レベル、"ロー"レベ
ルの信号を信号W1,W2,W3としてそれぞれ出力する。
ると、アドレス入力バッファ24は、アドレスA8をバッフ
ァして出力する。アドレス入力レジスタ26,28は、"ハ
イ"レベルの制御信号C0に応じてアドレスA5,A4をそれぞ
れ出力し、"ロー"レベルの制御信号C0に応じてアドレス
A8,A5をそれぞれ出力する。データ入力レジスタ36,38
は、"ロー"レベルのデータ入力制御クロックDINCLKに応
じてデータD5,D4をそれぞれ出力する。WE入力バッファ4
4は、WE信号をバッファして出力する。WE入力レジスタ4
6,48,50は、"ハイ"レベル、"ロー"レベル、"ロー"レベ
ルの信号を信号W1,W2,W3としてそれぞれ出力する。
【００７３】制御信号発生部52は、信号W1,W2,W3を入力
して"ハイ"レベルのクロック信号CLKに応じて制御信号C
3を発生する。データ伝送制御部40は、制御信号C3に応
じてデータD4を信号WDとして出力する。従って、アドレ
スA4に対するライトデータD4のライト動作が行われる。
して"ハイ"レベルのクロック信号CLKに応じて制御信号C
3を発生する。データ伝送制御部40は、制御信号C3に応
じてデータD4を信号WDとして出力する。従って、アドレ
スA4に対するライトデータD4のライト動作が行われる。
【００７４】図６で７番目（VII）、８番目（VIII）、
９番面（IX）のサイクルは、上述の第３の場合に当た
る。
９番面（IX）のサイクルは、上述の第３の場合に当た
る。
【００７５】図６のタイミング図からわかるように、３
番目のライトサイクルでライトデータD0がデータライン
対に伝送され、４番目のリードサイクルでリードデータ
Q3がデータライン対に伝送され、５番目のライトサイク
ルでライトデータD1がデータライン対に伝送され、６番
目のライトサイクルでライトデータD2がデータライン対
に伝送され、７番目のリードサイクルでリードデータQ6
がデータライン対に伝送され、８番目のリードサイクル
でリードデータQ7がデータライン対に伝送され、９番目
のライトサイクルでライトデータD4がデータライン対に
伝送される。従って、上述のようにアドレスとデータを
制御することにより、データライン対におけるデータの
衝突問題は発生しない。
番目のライトサイクルでライトデータD0がデータライン
対に伝送され、４番目のリードサイクルでリードデータ
Q3がデータライン対に伝送され、５番目のライトサイク
ルでライトデータD1がデータライン対に伝送され、６番
目のライトサイクルでライトデータD2がデータライン対
に伝送され、７番目のリードサイクルでリードデータQ6
がデータライン対に伝送され、８番目のリードサイクル
でリードデータQ7がデータライン対に伝送され、９番目
のライトサイクルでライトデータD4がデータライン対に
伝送される。従って、上述のようにアドレスとデータを
制御することにより、データライン対におけるデータの
衝突問題は発生しない。
【００７６】上述の説明では、デッドサイクルなしに１
サイクル及び２サイクル後のライト動作を行うことを説
明した。しかし、もし使用者がデッドサイクルを設定す
ることを望むなら、動作サイクルの中間に非選択(desel
ect)サイクルを設定する。非選択サイクルでは、リード
サイクルと同様に取り扱われた動作を行う。
サイクル及び２サイクル後のライト動作を行うことを説
明した。しかし、もし使用者がデッドサイクルを設定す
ることを望むなら、動作サイクルの中間に非選択(desel
ect)サイクルを設定する。非選択サイクルでは、リード
サイクルと同様に取り扱われた動作を行う。
【００７７】上記実施の形態では、本発明の半導体メモ
リ装置及び動作を図面を用いて説明したが、これは一つ
の例に過ぎず、本発明の技術的思想及び範囲を外れない
範囲内で多様な修正及び変更が可能である。
リ装置及び動作を図面を用いて説明したが、これは一つ
の例に過ぎず、本発明の技術的思想及び範囲を外れない
範囲内で多様な修正及び変更が可能である。
【００７８】
【発明の効果】以上説明したように、本発明は、半導体
メモリ装置及びそのデータ処理方法において、デッドサ
イクルなしに１サイクル及び２サイクル後のライト動作
とリード動作の遷移を行い得るという効果がある。
メモリ装置及びそのデータ処理方法において、デッドサ
イクルなしに１サイクル及び２サイクル後のライト動作
とリード動作の遷移を行い得るという効果がある。
【００７９】
【図１】本実施の形態の半導体メモリ装置のブロック図
である。
である。
【図２】図１に示したデータ入力部及びデータ伝送制御
部の回路例を示す図である。
部の回路例を示す図である。
【図３】図１に示した制御信号生成部の回路例を示す図
である。
である。
【図４】図１に示したデータ出力バッファの回路例を示
す図である。
す図である。
【図５】図１に示した半導体メモリ装置の１サイクル後
のライト動作を説明する動作タイミング図である。
のライト動作を説明する動作タイミング図である。
【図６】図１に示した半導体メモリ装置の２サイクル後
のライト動作を説明する動作タイミング図である。
のライト動作を説明する動作タイミング図である。
Claims (29)
- 【請求項１】 外部からのリードアドレスはそのまま出
力し、１サイクル後のライト動作遂行時にはライトアド
レスを１サイクル遅延して出力し、２サイクル後のライ
ト動作遂行時にはライトアドレスを２サイクル遅延して
出力するアドレス入力制御手段と、 前記１サイクル後のライト動作遂行時には、外部からラ
イトアドレスの１サイクル後に入力されるライトデータ
を０サイクル又は１サイクル遅延して出力し、前記２サ
イクル後のライト動作遂行時には、外部から２サイクル
後に入力されるライトデータを０サイクル又は１サイク
ル又は２サイクル遅延して出力するデータ入力制御手段
と、 前記１サイクル後のライト動作遂行時に、ライト命令、
ライト命令が連続的に入力すると前記０サイクル遅延さ
れたデータを伝送し、リード命令又は非選択とライト命
令が連続的に入力すると前記１サイクル遅延されたデー
タを伝送し、前記２サイクル後のライト動作遂行時に、
ライト命令、ライト命令、ライト命令が連続的に入力す
ると前記０サイクル遅延されたデータを伝送し、ライト
命令、リード命令又は非選択、ライト命令が連続的に入
力するか、リード命令又は非選択、ライト命令、ライト
命令が連続的に入力すると、前記１サイクル遅延された
データを伝送し、リード命令又は非選択、リード命令又
は非選択、ライト命令が連続的に入力すると、前記２サ
イクル遅延されたデータを伝送するデータ伝送手段とを
具備し、 前記アドレス入力制御手段からのリードアドレスに該当
するセルからのデータをリードして、前記１サイクル後
のライト動作遂行時はフロースルー方式によりデータを
出力し、前記２サイクル後のライト動作遂行時はパイプ
ライン方式によりデータを出力し、前記アドレス入力制
御手段からのライトアドレスに該当するセルに前記デー
タ伝送手段から伝送されるデータをライトすることを特
徴とする半導体メモリ装置。 - 【請求項２】 前記アドレス入力制御手段は、 第１制御信号COに応じて前記アドレスを１サイクル遅延
して出力する第１アドレス入力レジスタと、 前記第１制御信号COに応じて前記第１アドレス入力レジ
スタの出力信号を１サイクル遅延して出力する第２アド
レス入力レジスタと、 リード命令に応じてリードアドレスを選択して出力し、
前記１サイクル後のライト動作遂行時は、ライト命令に
応じて前記第１アドレス入力レジスタの出力信号を選択
して出力し、前記２サイクル後のライト動作遂行時は、
ライト命令に応じて前記第２アドレス入力レジスタの出
力信号を選択して出力する選択手段とを具備することを
特徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記第１制御信号COは、クロック信号と
ライト命令信号とを論理積した信号であることを特徴と
する請求項２に記載の半導体メモリ装置。 - 【請求項４】 前記データ入力制御手段は、 第１状態の第２制御信号DINCLKに応じて前記ライトデー
タを第１データ信号I1として伝送する第１データ入力レ
ジスタと、 第２状態の第２制御信号DINCLKに応じて前記第１データ
入力レジスタの出力信号をラッチし、前記第１状態の第
２制御信号に応じて前記ラッチされたデータを第２デー
タ信号I2として伝送する第２データ入力レジスタと、 前記第２状態の第２制御信号DINCLKに応じて前記第２デ
ータ入力レジスタの出力信号をラッチし、前記第１状態
の第２制御信号に応じて前記ラッチされたデータを第３
データ信号I3として伝送する第３データ入力レジスタと
を具備し、 前記第１サイクル後のライト動作遂行時は前記第１及び
第２データ信号I1,I2を出力し、前記第２サイクル後の
ライト動作遂行時は前記第１、第２、及び第３データ信
号I1,I2,I3を出力することを特徴とする請求項１に記載
の半導体メモリ装置。 - 【請求項５】 前記第２制御信号DINCLKは、前記１サイ
クル後のライト動作遂行時は前記ライト命令の１サイク
ル後の前記クロック信号と同期して前記第２状態の信号
が発生され、前記２サイクル後のライト動作遂行ときは
前記ライト命令の２サイクル後の前記クロック信号と同
期して前記第２状態の信号が発生されることを特徴とす
る請求項４に記載の半導体メモリ装置。 - 【請求項６】 前記第１データ入力レジスタは、 前記第１状態の第２制御信号DINCLKに応じて前記ライト
データを伝送する第１伝送ゲートと、 前記第１伝送ゲートの出力データをラッチして前記第１
データ信号として出力する第１ラッチとを具備すること
を特徴とする請求項４に記載の半導体メモリ装置。 - 【請求項７】 前記第２データ入力レジスタは、 前記第２状態の第２制御信号DINCLKに応じて前記第１デ
ータ信号を伝送する第２伝送ゲートと、 前記第２伝送ゲートの出力データをラッチする第２ラッ
チと、 前記第１状態の第２制御信号DINCLKに応じて前記第２ラ
ッチの出力データを伝送する第３伝送ゲートと、 前記第３伝送ゲートの出力データをラッチして前記第２
データ信号として伝送する第３ラッチとを具備すること
を特徴とする請求項４に記載の半導体メモリ装置。 - 【請求項８】 前記第３データ入力レジスタは、 前記第２状態の第２制御信号DINCLKに応じて前記第２デ
ータ信号を伝送する第４伝送ゲートと、 前記第４伝送ゲートの出力データをラッチする第４ラッ
チと、 前記第１状態の第２制御信号DINCLKに応じて前記第４ラ
ッチの出力データを伝送する第５伝送ゲートと、 前記第５伝送ゲートの出力データをラッチして前記第３
データ信号として伝送する第５ラッチとを具備すること
を特徴とする請求項４に記載の半導体メモリ装置。 - 【請求項９】 前記データ伝送手段は、 前記１サイクル後のライト動作遂行時に、ライト命令、
ライト命令が連続的に入力されると第１伝送制御信号C1
を、リード命令又は非選択、ライト命令が連続的に入力
されると第２伝送制御信号C2を発生し、前記第２サイク
ル後のライト動作遂行時に、ライト命令、ライト命令、
ライト命令が連続的入力されると前記第１伝送制御信号
C1を、ライト命令、リード命令又は非選択、ライト命令
が連続的に入力されるか、リード命令又は選択、ライト
命令、ライト命令が連続的に入力されると前記第２伝送
制御信号C2を発生し、リード命令又は非選択、リード命
令又は非選択、ライト命令が連続的に入力されると第３
伝送制御信号C3を発生する制御信号発生手段と、 第２状態の第１伝送制御信号C1に応じて前記第１データ
信号I1を伝送し、前記第２状態の第２伝送制御信号C2に
応じて前記第２データ信号I2を伝送し、前記第２状態の
第３伝送制御信号C3に応じて前記第３データ信号I3を伝
送し、前記伝送されたデータをラッチし出力するデータ
伝送制御手段とを具備することを特徴とする請求項１又
は４に記載の半導体メモリ装置。 - 【請求項１０】 前記制御信号発生手段は、 第１状態のクロック信号に応じて前記ライト又はリード
命令をラッチし、第２状態のクロック信号に応じて前記
ラッチされたデータを第１命令信号W1として出力する第
１ライト/リード命令入力レジスタと、 前記第１状態のクロック信号に応じて前記第１命令信号
W1をラッチし、前記第２状態のクロック信号に応じて前
記ラッチされたデータを第２命令信号W2として出力する
第２ライト/リード命令入力レジスタと、 前記第２状態のクロック信号に応じて前記第２命令信号
W2をラッチし、前記第２状態のクロック信号に応じて前
記ラッチされたデータを第３命令信号W3として出力する
第３ライト/リード命令入力レジスタと、 前記１サイクル後のライト動作遂行時に前記第１命令信
号W1と第２命令信号W2を論理積して前記第１伝送制御信
号C1を発生し、前記２サイクル後のライト動作遂行時は
前記第１、第２、第３命令信号W1,W2,W3を論理積して前
記第１伝送制御信号C1を発生する第１伝送制御信号発生
手段と、 前記１サイクル後のライト動作遂行時に前記第１命令信
号W1と第２命令信号W2の反転された信号とを論理積して
前記第２伝送制御信号C2を発生し、前記２サイクル後の
ライト動作遂行時は前記第１命令信号W1と前記第２命令
信号W2並びに第３命令信号W3の排他的論理和した信号と
を論理積して前記第２伝送制御信号C2を発生する第２伝
送制御信号発生手段と、 前記２サイクル後のライト動作遂行時に前記第１命令信
号W1と前記第２命令信号W2の反転された信号と前記第３
命令信号W3の反転された信号とを論理積して前記第３伝
送制御信号C3を発生する第３伝送制御信号発生手段とを
具備することを特徴とする請求項９に記載の半導体メモ
リ装置。 - 【請求項１１】 前記第１ライト/リード命令入力レジ
スタは、 前記第１状態のクロック信号に応じて前記ライト又はリ
ード命令を伝送する第６伝送ゲートと、 前記第６伝送ゲートの出力データをラッチする第６ラッ
チと、 前記第２状態のクロック信号に応じて前記ライト又はリ
ード命令を伝送する第７伝送ゲートと、 前記第７伝送ゲートの出力データをラッチして前記第１
命令信号W1として出力する第７ラッチとを具備すること
を特徴とする請求項１０に記載の半導体メモリ装置。 - 【請求項１２】 前記第２ライト/リード命令入力レジ
スタは、 前記第１状態のクロック信号に応じて前記第１命令信号
W1を伝送する第８伝送ゲートと、 前記第８伝送ゲートの出力データをラッチする第８ラッ
チと、 前記第２状態のクロック信号に応じて前記ライト又はリ
ード命令を伝送する第９伝送ゲートと、 前記第９伝送ゲートの出力データをラッチして前記第２
命令信号W2として伝送する第９ラッチとを具備すること
を特徴とする請求項１０に記載の半導体メモリ装置。 - 【請求項１３】 前記第３ライト/リード命令入力レジ
スタは、 前記第１状態のクロック信号に応じて前記第２命令信号
W2を伝送する第１０伝送ゲートと、 前記第１０伝送ゲートの出力データをラッチする第８ラ
ッチと、 前記第２状態のクロック信号に応じて前記ライト又はリ
ード命令を伝送する第１１伝送ゲートと、 前記第１１伝送ゲートの出力データをラッチして前記第
３命令信号W3として伝送する第１１ラッチとを具備する
ことを特徴とする請求項１０に記載の半導体メモリ装
置。 - 【請求項１４】 外部からのアドレスをバッファして出
力するアドレス入力バッファと、 第１制御信号COに応じて、前記アドレス入力バッファの
出力アドレスを１サイクル又は２サイクル遅延して出力
するアドレス入力手段と、 リード命令時には前記アドレス入力バッファからのリー
ドアドレスを出力し、１サイクル後のライト動作遂行時
には前記１サイクル遅延されたアドレスを出力し、２サ
イクル後のライト動作遂行時には前記２サイクル遅延さ
れたアドレスを出力する選択手段と、 前記１サイクル後のライト動作遂行時には前記１サイク
ル遅延されて入力されるデータをバッファし、前記２サ
イクル後のライト動作遂行時には前記２サイクル遅延さ
れて入力されるデータをバッファするデータ入力バッフ
ァと、 前記１サイクル後のライト動作遂行時に第２制御信号DI
NCLKに応じて、前記データ入力バッファの出力データを
０サイクル又は１サイクル遅延してそれぞれ第１及び第
２データ信号I1,I2として出力し、前記２サイクル後の
ライト動作遂行時に前記第２制御信号に応じて、前記デ
ータ入力バッファの出力データを０サイクル又は１サイ
クル又は２サイクル遅延してそれぞれ第１、第２、第３
データ信号I1,I2,I3として出力するデータ入力制御手段
と、 前記１サイクル後のライト動作遂行時に、ライト命令、
ライト命令が連続的に入力されると第１伝送制御信号C1
を発生し、リード命令又は非選択、ライトの命令が連続
的に入力されると第２伝送制御信号C2を発生し、前記２
サイクル後のライト動作遂行時に、ライト命令、ライト
命令、ライト命令が連続的に入力されると前記第１伝送
制御信号C1を発生し、リード命令又は非選択、ライト命
令、ライト命令が連続的に入力されるか、ライト命令、
リード命令又は非選択、ライト命令が連続的に入力する
と、前記第２伝送制御信号C2を発生し、リード命令又は
非選択、リード命令又は非選択、ライト命令が連続的に
入力すると第３伝送制御信号C3を発生する制御信号発生
手段と、 前記第１伝送制御信号C1に応じて前記第１データ信号I1
を伝送し、前記第２伝送制御信号C2に応じて前記第２デ
ータ信号I2を伝送し、前記第３伝送制御信号C3に応じて
第３データ信号I3を伝送するデータ伝送制御手段とを具
備し、 前記１サイクル後のライト動作遂行時は、前記ライト命
令に応じて前記データ伝送制御手段からのデータをセル
アレイにライトし、前記リード命令に応じて前記セルア
レイからのリードデータをフロースルー方式によりリー
ドし、前記２サイクル後のライト動作遂行時は、前記ラ
イト命令に応じて前記データ伝送制御手段からのデータ
を前記セルアレイにライトし、前記リード命令に応じて
前記セルアレイからのリードデータをパイプライン方式
によりリードすることを特徴とする半導体メモリ装置。 - 【請求項１５】 前記第１制御信号COは、クロック信号
とライトイネーブル信号とを論理積した信号であること
を特徴とする請求項１４に記載の半導体メモリ装置。 - 【請求項１６】 前記第２制御信号DINCLKは、前記１サ
イクル後のライト動作遂行時には前記ライト命令の１サ
イクル後に前記クロック信号と同期して発生され、前記
２サイクル後のライト動作遂行時は前記ライト命令の２
サイクル後に前記クロック信号と同期して発生されるこ
とを特徴とする請求項１５に記載の半導体メモリ装置。 - 【請求項１７】 前記アドレス入力手段は、 前記第１制御信号COに応じて、前記アドレス入力バッフ
ァの出力信号を１サイクル遅延して出力する第１アドレ
ス入力レジスタと、 前記第１制御信号COに応じて、前記アドレス入力バッフ
ァの出力信号を２サイクル遅延して出力する第２アドレ
ス入力レジスタと、 前記１サイクル後のライト動作遂行時にオンされて前記
第１アドレス入力レジスタの出力信号を前記選択手段に
出力し、前記２サイクル後のライト動作遂行時にオフさ
れる第１スイッチと、 前記１サイクル後のライト動作遂行時にオフされ前記２
サイクル後のライト動作遂行時にオンされて、前記第１
アドレス入力レジスタの出力信号を前記第２アドレス入
力レジスタに出力する第２スイッチと、 前記１サイクル後のライト動作遂行時にオフされ前記２
サイクル後のライト動作遂行時にオンされて、前記第２
アドレス入力レジスタの出力信号を前記選択手段に出力
する第３スイッチとを具備することを特徴とする請求項
１４記載の半導体メモリ装置。 - 【請求項１８】 前記データ入力制御手段は、 前記第１状態の第２制御信号DINCLKに応じて、前記デー
タ入力バッファを通って出力されるデータを前記第１デ
ータ信号I1として伝送する第１データ入力レジスタと、 前記第２状態の第２制御信号DINCLKに応じて前記第１デ
ータ入力レジスタの出力信号をラッチし、前記第１状態
の第２制御信号DINCLKに応じて前記ラッチされたデータ
を前記第２データ信号I2として出力する第２データ入力
レジスタと、 前記第２状態の第２制御信号DINCLKに応じて前記第２デ
ータ入力レジスタの出力信号をラッチし、前記第１状態
の第２制御信号DINCLKに応じて前記ラッチされたデータ
を前記第３データ信号I3として出力する第３データ入力
レジスタと、 前記１サイクル後のライト動作遂行時にオフされ前記第
２サイクル後のライト動作遂行時にオンされて、前記第
２データ信号I2を前記第３データ入力レジスタに伝送す
る第４スイッチと、 前記１サイクル後のライト動作遂行時にオフされ前記２
サイクル後のライト動作遂行時にオンされて、前記第３
データ信号I3を前記データ伝送制御部に出力する第５ス
イッチとを具備することを特徴とする請求項１４に記載
の半導体メモリ装置。 - 【請求項１９】 前記第１データ入力レジスタは、 前記第１状態の第２制御信号DINCLKに応じてオンされ
て、前記データ入力バッファの出力データを伝送する第
１伝送ゲートと、 前記第１伝送ゲートの出力データをラッチして前記第１
データ信号I1として出力する第１ラッチとを具備するこ
とを特徴とする請求項１８に記載の半導体メモリ装置。 - 【請求項２０】 前記第２データ入力レジスタは、 前記第２状態の第２制御信号DINCLKに応じて前記第１デ
ータ信号I1を伝送する第２伝送ゲートと、 前記第２伝送ゲートの出力データをラッチする第２ラッ
チと、 前記第１状態の第２制御信号DINCLKに応じて前記第２ラ
ッチの出力データを伝送する第３伝送ゲートと、 前記第３伝送ゲートの出力データをラッチして前記第２
データ信号I2として伝送する第３ラッチとを具備するこ
とを特徴とする請求項１８に記載の半導体メモリ装置。 - 【請求項２１】 前記第３データ入力レジスタは、 前記第２状態の第２制御信号DINCLKに応じて前記第２デ
ータ信号I2を伝送する第４伝送ゲートと、 前記第４伝送ゲートの出力データをラッチする第４ラッ
チと、 前記第１状態の第２制御信号DINCLKに応じて前記第４ラ
ッチの出力データを伝送する第５伝送ゲートと、 前記第５伝送ゲートの出力データをラッチして前記第３
データ信号I3として伝送する第５ラッチとを具備するこ
とを特徴とする請求項１８に記載の半導体メモリ装置。 - 【請求項２２】 前記データ伝送制御手段は、 第２状態の第１伝送制御信号C1に応じて前記第１データ
信号I1を伝送する第６伝送ゲートと、 第２状態の第２伝送制御信号C2に応じて前記第２データ
信号I2を伝送する第７伝送ゲートと、 第２状態の第５伝送制御信号C3に応じて前記第３データ
信号I3を伝送する第８伝送ゲートと、 前記第６、第７、第８伝送ゲートの出力データをラッチ
して出力する第６ラッチとを具備することを特徴とする
請求項１４に記載の半導体メモリ装置。 - 【請求項２３】 前記制御信号発生手段は、 第１状態のクロック信号に応じて前記ライト又はリード
命令をラッチし、第２状態のクロック信号に応じて前記
ラッチされたデータを第１命令信号W1として出力する第
１ライト/リード命令入力レジスタと、 前記第１状態のクロック信号に応じて前記第１命令信号
W1をラッチし、前記第２状態のクロック信号に応じて前
記ラッチされたデータを第２命令信号W2として出力する
第２ライト/リード命令入力レジスタと、 前記第２状態のクロック信号に応じて前記第２命令信号
W2をラッチし、前記第２状態のクロック信号に応じて前
記ラッチされたデータを第３命令信号W3として出力する
第３ライト/リード命令入力レジスタと、 前記１サイクル後のライト動作遂行時に前記第１命令信
号W1と第２命令信号W2を論理積して前記第１伝送制御信
号C1を発生し、前記２サイクル後のライト動作遂行時に
前記第１、第１、及び第３命令信号W1,W2,W3を論理積し
て前記第１伝送制御信号C1を発生する第１伝送制御信号
発生手段と、 前記第１サイクル後のライト動作遂行時に前記第１命令
信号W1と第２命令信号W2の反転信号とを論理積して前記
第２伝送制御信号C2を発生し、前記２サイクル後のライ
ト動作遂行時に前記第１命令信号W1と前記第２命令信号
W2並びに第３命令信号W3の排他的論理和した信号とを論
理積して前記第２伝送制御信号C2を発生する第２伝送制
御信号発生手段と、 前記２サイクル後のライト動作遂行時に前記第１命令信
号W1と前記第２命令信号W2の反転信号と第３命令信号W3
の反転信号とを論理積して前記第３伝送制御信号C3を発
生する第３伝送制御信号発生手段とを具備することを特
徴とする請求項１４に記載の半導体メモリ装置。 - 【請求項２４】 前記第１ライト/リード命令入力レジ
スタは、 前記第１状態のクロック信号に応じて前記ライト又はリ
ード命令を伝送する第６伝送ゲートと、 前記第６伝送ゲートの出力データをラッチする第６ラッ
チと、 前記第２状態のクロック信号に応じて前記ライト又はリ
ード命令を伝送する第７伝送ゲートと、 前記第７伝送ゲートの出力データをラッチして前記第１
命令信号W1として出力する第７ラッチとを具備すること
を特徴とする請求項２３に記載の半導体メモリ装置。 - 【請求項２５】 前記第２ライト/リード命令入力レジ
スタは、 前記第１状態のクロック信号に応じて前記第１命令信号
W1を伝送する第８伝送ゲートと、 前記第８伝送ゲートの出力データをラッチする第８ラッ
チと、 前記第２状態のクロック信号に応じて前記ライト又はリ
ード命令を伝送する第９伝送ゲートと、 前記第９伝送ゲートの出力データをラッチして前記第２
命令信号W2として伝送する第９ラッチとを具備すること
を特徴とする請求項２３に記載の半導体メモリ装置。 - 【請求項２６】 前記第３ライト/リード命令入力レジ
スタは、 前記第１状態のクロック信号に応じて前記第２命令信号
W2を伝送する第１０伝送ゲートと、 前記第１０伝送ゲートの出力データをラッチする第８ラ
ッチと、 前記第２状態のクロック信号に応じて前記ライト又はリ
ード命令を伝送する第１１伝送ゲートと、 前記第１１伝送ゲートの出力データをラッチして前記第
３命令信号W3として伝送する第１１ラッチと、を具備す
ることを特徴とする請求項２３に記載の半導体メモリ装
置。 - 【請求項２７】 外部からのリードアドレスはそのまま
出力し、１サイクル後のライト動作遂行時にはライトア
ドレスを１サイクル遅延して出力し、２サイクル後のラ
イト動作遂行時にはライトアドレスを２サイクル遅延し
て出力するアドレス入力制御手段と、 前記１サイクル後のライト動作遂行時に外部からの１サ
イクル後に入力されるライトデータを０サイクル又は１
サイクル遅延して出力し、前記２サイクル後のライト動
作遂行時に外部から２サイクル後に入力されるライトデ
ータを０サイクル又は１サイクル又は２サイクル遅延し
て出力するデータ入力制御手段とを具備し、 前記アドレス入力制御手段からのリードアドレスに該当
する所定数のセルからのデータをリードして、前記１サ
イクル後のライト動作遂行時はフロースルー方式により
データを出力し、前記２サイクル後のライト動作遂行時
はパイプライン方式によりデータを出力し、前記アドレ
ス入力制御手段からのライトアドレスに該当する所定数
のセルに前記データ入力制御手段からのデータをライト
することを特徴とする半導体メモリ装置のデータ処理方
法であって、 前記１サイクル後のライト動作遂行時に、ライト命令、
ライト命令が連続的に入力されると前記０サイクル遅延
されたデータを、リード命令又は非選択、ライト命令が
連続的に入力されると前記１サイクル遅延されたデータ
を前記所定数のセルに伝送し、前記２サイクル後のライ
ト動作遂行時に、ライト命令、ライト命令、ライト命令
が連続的に入力されると前記０サイクル遅延されたデー
タを、ライト命令、リード命令又は非選択、ライトの命
令が連続的に入力されるか、リード命令又は非選択、ラ
イト命令、ライトの命令が連続的に入力されると、前記
１サイクル遅延されたデータを、リード命令又は非選
択、リード命令又は非選択、ライトの命令が連続的に入
力されると前記２サイクル遅延されたデータを前記所定
数のセルに伝送することを特徴とする半導体メモリ装置
のデータ処理方法。 - 【請求項２８】 １サイクル及び２サイクル後のライト
動作を行い得る半導体メモリ装置であって、 外部からのリードアドレスはそのまま出力し、１サイク
ル後のライト動作遂行時にはライトアドレスを１サイク
ル遅延して出力し、２サイクル後のライト動作遂行時に
はライトアドレスを２サイクル遅延して出力するアドレ
ス入力制御手段と、 前記１サイクル後のライト動作遂行時に、ライト命令、
ライト命令が連続的に入力すると０サイクル遅延された
データを伝送し、リード命令又は非選択とライト命令が
連続的に入力すると１サイクル遅延されたデータを伝送
し、前記２サイクル後のライト動作遂行時に、ライト命
令、ライト命令、ライト命令が連続的に入力すると前記
０サイクル遅延されたデータを伝送し、ライト命令、リ
ード命令又は非選択、ライト命令が連続的に入力する
か、リード命令又は非選択、ライト命令、ライトの命令
が連続的に入力すると、前記１サイクル遅延されたデー
タを伝送し、リード命令又は非選択、リード命令又は非
選択、ライト命令が連続的に入力すると、前記２サイク
ル遅延されたデータを伝送し、前記アドレス入力制御手
段からのライトアドレスに該当するセルに前記伝送され
るデータをライトするライト手段と、 前記アドレス入力制御手段からのリードアドレスに該当
するセルからのデータをリードして、前記１サイクル後
のライト動作遂行時はフロースルー方式によりデータを
出力し、前記２サイクル後のライト動作遂行ときはパイ
プライン方式によりデータを出力するリード手段とを具
備することを特徴とする半導体メモリ装置。 - 【請求項２９】 １サイクル及び２サイクル後のライト
動作を行い得る半導体メモリ装置のデータ処理方法であ
って、 前記１サイクル後のライト動作遂行時には、ライト命令
が連続的に入力する間はライト命令から１サイクル遅延
されたデータを順にライトするが、リード命令があると
最後のライト命令でライトするデータをライトせずに保
持してリード命令を実行しフロースルー方式によりデー
タを出力し、リード命令後のライト命令で該リード命令
の実行後に前記保持された最後のライト命令のデータを
ライトするよう動作し、 前記２サイクル後のライト動作遂行時には、ライト命令
が連続的に入力する間はライト命令から２サイクル遅延
されたデータを順にライトするが、リード命令があると
最後の２つのライト命令でライトするデータをライトせ
ずに保持してリード命令を実行しパイプライン方式によ
りデータを出力し、リード命令後のライト命令で該リー
ド命令の実行後に前記保持された最後から２つ目のライ
ト命令のデータをライトするように動作することによ
り、 リード動作とライト動作の遷移をデッドサイクルなしに
行うことを特徴とする半導体メモリ装置のデータ処理方
法。
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