JPS6141027B2 - - Google Patents

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JPS6141027B2
JPS6141027B2 JP56105435A JP10543581A JPS6141027B2 JP S6141027 B2 JPS6141027 B2 JP S6141027B2 JP 56105435 A JP56105435 A JP 56105435A JP 10543581 A JP10543581 A JP 10543581A JP S6141027 B2 JPS6141027 B2 JP S6141027B2
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JP56105435A
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Kurearensu Kooto Reimondo
Uorutaa Kerii Jeemusu
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Control Data Corp
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Control Data Corp
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Publication date
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Publication of JPS6141027B2 publication Critical patent/JPS6141027B2/ja
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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
    • G06F15/8053—Vector processors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Complex Calculations (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、データ処理の技術に関し、特に中
央処理装置に関する。
〔従来技術〕
スパースベクトルは、０又はほぼ０のオペラン
ドを除去し、残りのオペランドを一つにまとめた
マルチオペランドである。コンピユータの中央処
理装置によるこのようなベクトルの処理装置は、
ハツトソン（Hutson）ほかに対する米国特許第
3919534号に開示されている。この処理装置は、
演算論理ユニツト（ALU）へ与えられた複数の
スパースベクトルのオペランドを一時に転送す
る。同時処理すべくALUに対して入力した第２
のスパースベクトルが当該の順序で０でないオペ
ランドであるときはALUに対しては０のオペラ
ンドを供給する。各スパースベクトルに一つの順
序ベクトルを設け、対応する順序のスパースベク
トルが０か又は０でないかをビツトの状態で表示
させる。
〔発明の概要〕
この発明は、スパースベクトル形式をアンバツ
ク形式に変換し、一時にｎ幅の演算論理ユニツト
へｎオペランドを転送してタンデムに処理をす
る。このようにして全体の処理速度をｎ倍するこ
とが可能である。
アンバツクは、対応する順序ベクトルのｎ個の
ビツトを一度に調べることにより、実行される。
スパースベクトルの先頭からオペランドを受け取
り、順序ベクトルにおける各１のビツトに対して
配置する。０又は予め選択したオペランド値は、
順序ベクトルの各０のビツトに対して挿入され
る。１のビツトのポピユレーシヨンカウントは順
序ベクトルのｎビツトセグメントについて行い、
そのカウントに従つてスパースベクトルのオペラ
ンドを先方に転送するのを制御する。装置は、ロ
ジツクの所定点で順序ベクトルを全て１のビツト
で選択的に置換することにより、スパースベクト
ルを拡張ベクトルへ拡大したり、又はベクトルを
スパークベクトルへ圧縮したりすることができ
る。
〔発明の実施例〕
第１図は、演算論理ユニツト（以下ALUとい
う）による次の処理のために、スパースベクトル
をアンバツクする装置のブロツク図である。通
常、ALUは一時に２つのベクトルを、加算、引
算、掛算又は割算による同時処理を行う。第７図
に示す装置は、このようなベクトルの一つのみを
アンバツクするもので、２つのベクトルを処理す
るためには第１図の装置は２重化される。
典型的なベクトルは、個有の順序で多数のオペ
ランド、例えばA0，A1，A2，A3…，Anをもつ。
スパースベクトルは、所定のあるオペランド値が
省略されたベクトルである。通常オペランドは、
値が０又はほぼ０のときは、省略される。残りの
オペランドは、連鎖即ちパツクされ、メモリによ
り効率的に記憶され、またこれより読み出され
る。例えば、与えられたベクトルのオペランド
A2，A3及びA8の値が０であると仮定すると、ベ
クトルのスパースベクトルは、メモリ内では
A1，A4，A5，A6，A7，A9，…，Anとなつてい
る。
複数ベクトルについて演算処理を実行するとき
は、各ベクトルの相互に対応する順位にあるオペ
ランドは、通常処理のためにALUに同時に入力
される必要がある。例えば、ベクトルＡをベクト
ルＢに加える場合、それぞれの対応する順位オペ
ランドが加算されなければならず、A1＋B1，２
＋B2，A3＋B3，…An＋Bnでなければならない。
メモリ内にあるスパースベクトルは個有の配列
情報をもつていない。即ち、第１のオペランドか
ら５個のオペランドを数えるとオペランドA4を
指示することにはならないので、各スパースベク
トルは対応する順序ベクトルをもつ必要がある。
順序ベクトルは本質的に一連のビツトからなり通
常のアンバツクベクトルの各オペランドに対して
１個のビツトである。ビツトの状態は０又は１で
ある。０は、対応して配列されたベクトルのオペ
ランドを省略したことを示す。１は、対応して配
置されたベクトルオペランドが存在することを示
す。従つて、１のビツトに対応するオペランドの
みが実際にメモリに貯えられる。
従来技術、例えばハトソンほかに対する米国特
許第3919534号において、順序ベクトルは原理的
に一時に一つのビツトが調べられる。１のビツト
が検出されると、列の最初のオペランドはALU
に転送されて処理される。しかし、０のビツトが
検出されると、オペランドは転送されない。２つ
のベクトルが同時的に処理されると、両者の順序
ベクトルの１のビツトは、順序ベクトルが１のビ
ツトをもつているスパースベクトルからオペラン
ドを少なくとも転送される。もし、他の順序ベク
トルが０のビツトであるならば、０値のオペラン
ドは、列の先頭のオペランドに代つて、挿入さ
れ、転送される。
第１図に示す装置は一時に８個の順序ビツトの
グループを調べるように前述の手続を変更したも
のである。（この場合、８は任意数であり、調べ
るべき実際のビツト数は、当業者に明らかなよう
に任意に選択することができる。予め選定された
値のオペランド、例えば０のオペランドは、順序
ベクトルに生起する０に従い、メモリから読み出
されたオペランド列へ挿入される。その結果、拡
張又はアンバツクされた８個のオペランドは、並
列にALUに転送され、同時的にタンデム処理さ
れる。もし、順序ベクトルのあらゆるビツトが１
であり、０でない８個のオペランドをALUに転
送することを表わしているときは、ALUへ一時
に一つのオペランドを転送する従来技術に比較し
て速度を８倍まで増加することができる。
スパースベクトルのオペランドは、それぞれの
装置（図示なし）によりメモリから取出され、相
互接続された８ビツトのオペランドレジスタＲ
１，Ｒ２及びＲ３を介して転送される。このた
め、（この例では、スパースベクトルは０値のオ
ペランドをもたないと仮定して）オペランドA0
〜A7はオペランドレジスタＲ３に置かれ、同様
にA8〜A15はオペランドレジスタＲ２に、A16〜
A23はオペランドレジスタＲ１に置かれる。
スパースベクトルのオペランドがオペランドレ
ジスタＲ１〜Ｒ３にロードされているとき、スパ
ースベクトルの対応する順序ベクトルの８個のビ
ツトが一時にビツトレジスタXOにロードされ
る。各マシンサイクルにおいて、順序ベクトルの
全ビツトをロードするまで更に８個のビツトをビ
ツトレジスタＸ０にロードする。同様に、各マシ
ンサイクルにおいて、ビツトレジスタＸ０の内容
は、これに接続されているレジスタＸ２に転送さ
れ、かつ１ビツトのポピユレーシヨンカウントカ
ウンタEP１の入力として供給される。ポピユレ
ーシヨンカウンタEP１は、カウント０〜カウン
ト８のカウント幅をもち、カウント結果を同一の
マシンサイクルの間に４ビツトのビツトレジスタ
Ｘ１にロードされる。
第３のマシンサイクルにおいて、ビツトレジス
タＸ２の内容は、これに接続されているビツトレ
ジスタＸ３にロードされる。ビツトレジスタＸ１
の４ビツトのカウントは加算器Ａ１の第１入力と
して供給される。加算器Ａ１の他方の入力はビツ
トレジスタSC１から供給される３ビツトであ
る。ビツトレジスタSC１はプログラマが指定す
るスタートシフトカウントに初期設定されてい
る。この加算器Ａ１の入力の第４番目のビツトと
して０のバイアスが供給される。加算器Ａ１の出
力（３ビツト）は第３のマシンサイクルの間に３
ビツトのビツトレジスタSC１にロードされる。
キヤリビツトもキヤリレジスタＣ１にロードされ
る。加算器Ａ１の出力が３ビツトに限定されてい
るので、加算により７の数より大きな結果を生ず
ると、キヤリレジスタＣ１にキヤリ入力が供給さ
れる。その結果の下位の３個のビツトレジスタ
SC１の入力となる。このマシンサイクルでは、
ビツトレジスタSC１の内容は、これに接続され
ているビツトレジスタSC２に転送される。
第３のマシンサイクルの終りで、ビツトレジス
タＸ３は順序ベクトルの８個のビツトの第１グル
ープを含んでいる。即ちビツトレジスタSC１
は、第１グループの順序ベクトルのビツトにおけ
る１のビツトのカウント数（３ビツト）＋スター
トシフトカウントをもつ。またビツトレジスタ
SC２はスタートシフトカウントをもつ。
第４のマシンサイクルで、ビツトレジスタＸ３
の８個のビツトは拡張回路網Ｅ１の入力とされ
る。シフト回路網１０の８個の出力も拡張回路網
Ｅ１の入力とされる。シフト回路網１０は15個の
オペランドを受け取る。即ち、そのうちの８個は
オペランドレジスタＲ３から、７個をオペランド
レジスタＲ２から受け取る。シフト回路網１０は
ビツトレジスタSC２のカウントに従つてその８
個の出力へ前述のオペランドをシフトする。ビツ
トレジスタSC２は第４のマシンサイクルにおい
てスタートシフトカウンタを含んでいる。拡張回
路網Ｅ１は、ブリセツトデータ線から通常０のブ
リセツトデータのオペランドも受け取り、ビツト
レジスタＸ３にある順序ベクトルの配列に従い、
２組のオペランド入力を構成する。
上述の説明について、、その概要をまとめる
と、この実施例では１個のオペランドレジスタの
代りに３個のオペランドレジスタＲ１，Ｒ２及Ｒ
３を用いているがこれはメモリからのベクトルオ
ペランドを取出し、これらオペランドをシフトし
てタンデムに演算論理ユニツトへ送る動作をより
効率的に調整するためである。これらのオペラン
ドはメモリから８個が同時に取出されてレジスタ
Ｒ１に送られ、そこで先にレジスタＲ２及びＲ３
にロードされた８個のオペランドの２つのグルー
プの処理が完了するまで保持される。メモリから
の８個のオペランドがALUで処理が終る度毎に
レジスタＲ２とＲ３の内容は１回づつ移動する
が、このためレジスタＲ３はＲ２の内容をコピー
し、レジスタＲ２はＲ１の内容をコピーし、また
レジスタＲ１はメモリから新しい８個のスパース
ベクトルオペランドのグループをメモリからロー
ドする。各マシンサイクルの間にレジスタＲ２及
びＲ３から８個より少ないオペランドを処理して
もよく、この場合は、メモリから次のグループの
オペランドが必要となる前に数個のALUマシン
サイクルが生じる。入力レジスタＲ１を設けるこ
とにより、メモリからの取出しをALUでの処理
とはある程度時間的に無関係とすることができ
る。そのため、ALUの処理はメモリからの取出
しに対して速度が増し、メモリからの取出しサイ
クル当りのALU処理サイクルの数が増す。
レジスタＲ１―Ｒ３におけるオペランドの移動
はキヤリレジスタＣ１により制御され、キヤリレ
ジスタＣ１には加算器Ａ１の出力が供給される。
加算器Ａ１の入力には、「現在の順序ベクトルグ
ループのポピユレーシヨンカウント、及び「以
前」の順序ベクトルグループ（複数）のカウント
の和がある。これら２つの入力の合計のカウント
が８のカウントに等しくなるか又はこれを超すと
何時でもキヤリが現われる。従つて、引続く２つ
の順序ベクトルビツトの合計のポピユレーシヨン
カウントが、後述の例のように10のカウントに等
しいと加算器Ａ１からキヤリが発生し、キヤリレ
ジスタＣ１はオペランドをＲ１からＲ２へ１つづ
つ移動させる。オペランドが１つづつ移動する
と、次の合計に対するいわゆるポピユレーシヨン
カウントを２のカウントに減少させる。この２の
カウントは、キヤリビツトをはぎ取りそしてこれ
をレジスタSC１に与えることなくして、レジス
タSC１への加算器Ａ１の出力上に与えられる。
レジスタSC１には２のカウントがセツトされ、
レジスタSC１の出力は加算器Ａ１の１の入力に
帰還される。
レジスタＲ２及びＲ３の15個の最下位ビツトの
出力は並列にシフト回路網１０に送られ、シフト
回路網１０はこれら15個のオペランドの８個だけ
を拡張回路網Ｅ１への出力へ出す。どの８個を出
すかはビツトレジスタSC２のポピユレーシヨン
カウントにより制御されるが、このポピユレーシ
ヨンカウントは本質的にはレジスタSC１のコピ
ーである。もしレジスタSC２におけるカウント
が零であれば、シフト回路網１０は８個の出力と
してレジスタＲ３の全部の内容を出力しこれはＲ
３の内容だけで勿論８個のオペランドを含んでい
る。もし、２番目の例として、ビツトレジスタ
SC２のカウントが２であれば、シフト回路網１
０はその出力に、オペランドレジスタＲ３の第３
番目の最下位のオペランドから始まりレジスタＲ
２における第２番目の最下位のオペランドに連続
する８個の出力オペランド、即ちレジスタセルＲ
３２から始まりレジスタセルＲ２１を含む８個の
オペランドを出す。ビツトレジスタSC２の最高
カウントはカウント７であるので、シフトのため
の最高開始点はレジスタセルＲ３７である。この
第３の例で、シフトして出される８個のオペラン
ドはレジスタセルＲ３７からＲ２６に含まれてい
る。
加算器Ａ１から出るポピユレーシヨンカウント
は、マシンサイクル毎に処理される「メモリから
出る」オペランドの数に対応しており、従つて、
８個の「メモリから出た」オペランドがタンデム
になつているALUにより処理されてしまうまで
は、加算器Ａ１からキヤリは発生しない。従つ
て、どれくらい多くのベクトル位置が、０値オペ
ランドのような所定のデータを含んでいるかに依
存してどのようなグループ数の順序ベクトルビツ
トをもとることができる。勿論、もし与えられた
ベクトルの中に０値オペランドが含まれていなけ
れば、各グループの順序ベクトルビツトは８個の
０でないビツトのポピユレーシヨンカウントをも
ち、これによりALUマシンサイクル毎にキヤリ
が加算器Ａ１から発生する。
基本的には、従つて、オペランドレジスタＲ２
とＲ３は一時に16個のベクトルオペランドを保持
し、加算器Ａ１がキヤリの存在によつて、レジス
タＲ３の８個のオペランドの総てが拡張回路網Ｅ
１へシフトされてしまつたことを示すまでは持つ
ている。このことから再び、順序ベクトルの内容
に依存してALUのマシンサイクルの数は決定さ
れない。当面、ベクトルの処理を効率的に行うた
め、ハードウエアは独立してメモリから取出し、
そして処理されるべき次の８個のオペランドをレ
ジスタＲ１にロードし、レジスタＲ１からＲ２へ
のオペランドの次の移動の用意をする。これによ
りメモリの動作速度はある程度ALUの速度から
独立させることができる。このことは、また、メ
モリからのオペランドの取得と速度に対して
ALUの速度を大きく増加させることができ、コ
ンピユータ処理速度の全般的な増加となる。
また、拡張回路網Ｅ１は、シフト回路網１０か
ら８個のオペランドを受けるが、拡張回路網Ｅ１
は与えられたグループの順序ベクトルビツトの０
でないビツトに対応するオペランドのみを処理
し、そしてこれらを順序ベクトルビツトの配列と
順序に従つて、配列し順序付けるものである。
例えば、スタートシフトカウントが０で、順序
ベクトルの最初の８個のビツトが10011011（リス
トの一番左はA0に対応する）のときは、オペラ
ンドレジスタＲ３の最下位から順位付けされたセ
ルには次のようなスパースベクトルのオペランド
を含む。
A0，A3，A4，A6，A7 Ｒ３０，Ｒ３１，Ｒ３２，Ｒ３３，Ｒ３4. 拡張回路網Ｅ１は、ビツトレジスタＸ３の順序
ベクトルのビツトの最下位ビツトを調べ、１を検
出したときはビツトレジスタＲ３からのオペラン
ドA0を最下位の出力とする。拡張回路網Ｅ１
は、ビツトレジスタＸ３の次に最低位のビツトを
調べ、０を検出したときは、ブリセツトデータオ
ペランド０を２番目の最低位出力に置き、以下拡
張回路網Ｅ１の８個の出力が次のようになるまで
続ける。
A0，０，０，A3，A4，０，A6，A7， これらの８個の出力はALUに対する入力とし
て同時に供給され、タンデム処理される。
次に第５のマシンサイクルにおいて、ビツトレ
ジスタSC１の内容は、第１グループの順序ベク
トル（８ビツト）にある１のビツトをカウントし
た数であり、レジスタSC２にロードされる。ビ
ツトレジスタSC２の出力によりシフト回路網１
０はオペランドレジスタＲ３のセルアドレス５を
指定する。この実施例では、第１グループの順序
ベクトルのビツトにおける１のビツト数は５であ
る。「指定する」とは、シフト回路網１０がオペ
ランドレジスタＲ３のセル５，６及び７及びオペ
ランドレジスタＲ２のセル０，１，２，３及び４
の内容をその８個の出力にシフトすることを意味
する。
第２グループの８個の順序ビツトはこの同一マ
シンサイクルでビツトレジスタＸ３に転送され
る。第２グループの順序ベクトルのビツトが次の
パターン01011101からなるものとすると、シフト
回路網１０の出力に存在するオペランド（一部）
は、オペランドレジスタＲ３の第５順位のセルか
らオペランドレジスタＲ２の第２順位のセルへ出
たもので次のようになつている。
A9，A11，A12，A13，A15 Ｒ３５，Ｒ３６，Ｒ３７，Ｒ２０，Ｒ２１， 拡張回路網Ｅ１はビツトレジスタＸ３の順序ベ
クトルのビツトパターン01011101に従い、このよ
うな５つのオペランドを出力する。従つて、第５
サイクルの終りで拡張回路網Ｅ１の出力は０，
A9，０，A11，A12，A13，０，A15となる。これ
らの８つのオペランドは、並列に転送され、
ALUによりタンデムに同時処理される。
前のマシンサイクル（第４サイクル）における
ビツトレジスタSC１の内容は、第１グループの
順序ベクトルのビツトに存在する１のビツトが５
個のあることを表わす５の数であつた。更に、こ
のカウントは、ビツトレジスタSC２にロードさ
れ、シフト回路網１０を制御し、更に以上説明し
たように加算器Ａ１の第２入力としてフイードバ
ツクされる。第２グループの順序ベクトルのビツ
トも１のビツトを５個もつ。従つて、ポピユレー
シヨンカウントEP１はカウント５を加算器Ａ１
の第１入力に転送することになる。これらの２つ
のカウント５の入力を加算することにより、加算
器Ａ１は２の数とキヤリを出力する。３個の下位
順序ビツトはビツトパターン010をもち、ビツト
レジスタSC１に転送される。キヤリはキヤリレ
ジスタＣ１に転送される。
第５マシンサイクルにおいて、キヤリレジスタ
Ｃ１に１のビツトが存在すると、オペランドレジ
スタＲ３はオペランドレジスタＲ２の内容を写し
取り、オペランドレジスタＲ２はオペランドレジ
スタＲ１の内容を写し取り、オペランドレジスタ
Ｒ１に新しいグループの８つのスパースベクトル
のオペランドをロードする。
第３及び第４グループの順序ベクトルのビツト
が全て１であると仮定すると、この転送の後はオ
ペランドレジスタＲ３及びＲ２の内容が次のよう
になる。
A13，A15，A16，…，A29 Ｒ３０，Ｒ３１，Ｒ３２，…，Ｒ２７， この同一のマシンサイクルにおいてビツトレジ
スタSC１の内容010はビツトレジスタSC２にロ
ードされる。次のマシンサイクルにおいて、シフ
ト回路網１０はＲ３２，即ちオペランドレジスタ
Ｒ３の最下位から２番目のセルを指定することに
なり、セルＲ３２は処理すべき次のスペースベク
トルのオペランドA16をもつている。
このプロセスはスパースベクトルの各オペラン
ドをALUに転送するまで連続する。
ここで上述のオペランドA0−A7の処理につい
て、簡単に説明を補足すると、オペランドA0―
A7はレジスタR3のセル（記憶場所）Ｒ３０から
Ｒ３４のそれぞれに入つている５個の「メモリか
ら読出された」ベクトルオペランドである。ビツ
トレジスタSC２上の最初のカウントは０であ
り、従つてシフト回路網１０はレジスタＲ３のセ
ルＲ３０を指定する。シフト回路網１０は、レジ
スタＲ３に含まれている総ての８個のオペランド
をその出力上に出す。しかし、拡張回路網Ｅ１
は、タンデムのALUに入力するために最初の５
個のオペランドだけを拡張する。その理由は、ビ
ツトレジスタＸ３の内容にはこれら５個のベクト
ルオペランドに対応する０でない順序ベクトルビ
ツトを５個しか含んでいないからである。従つ
て、８個のタンデムになつたALUへの実際の入
力は、上述のように、A0，０，０，A3，A4，
０，A6，A7である。これらは順序ベクトルグル
ープに従つて配列し順位付けられている。
次のマシンサイクル（前述では第５マシンサイ
クル）で、５のポピユレーシヨンカウント（５は
前のALUマシンサイクルにおいて処理されたオ
ペランドの数である）がビツトレジスタSC２に
ロードされる。ビツトレジスタSC２から５の数
がシフト回路網１０に入力されると、シフト回路
網１０は、レジスタＲ３のセルＲ３５からレジス
タＲ２のセルＲ２４に存在する８個のオペランド
をその８個の出力として出す。しかし、ビツトレ
ジスタＸ３に今存在す対応する順序ベクトルグル
ープの内容は５個の０でないビツトしか含まない
ので、８個の出力の最初の５個だけが事実上拡張
され、そしてこのマシンサイクルの間に８個のタ
ンデムのALUによつて処理される。これら実際
に処理されるオペランドは、前述のように A9，A11，A12，A13，A15であり、また、拡張
回路網Ｅ１を出るときの配列と順位付けは、０，
A9，０，A11，A12，A13，０，A15となつてお
り、これらは順序ベクトルグループに対応する。
これら10個のオペランドが、２つのマシンサイ
クルの間に８個のタンデムのALUによつて処理
されてしまつた後に、６個のベクトルオペランド
のみが未処理でレジスタＲ２の中に残つている。
レジスタＲ３の総てのオペランドは処理されてし
まつている。次のグループの順序ベクトルビツト
は、８個の０でないビツトをもち得るので、６個
というのは、必要な場合、ALUに供給される未
処理のオペランドとしては不十分な数であり、従
つて、レジスタＲ１からの８個のオペランドがレ
ジスタＲ２へ移動し、そしてレジスタＲ２のオペ
ランドは８個のタンデムのALUの潜在的入力と
してレジスタＲ３へ移動する。
加算器Ａ１は、５と５を加算し、その結果７よ
り多い数となり、このためキヤリレジスタＣ１へ
のキヤリが出力される。この結果、キヤリレジス
タＣ１は、レジスタＲ２の内容を移動させ、その
もつている６個の未処理オペランドをレジスタＲ
３の中へ、そしてレジスタＲ１から新しい８個の
オペランドをレジスタＲ２の中へ移す。前述のよ
うに、加算器Ａ１のカウント出力はカウント10か
ら８を引いたもの、即ち２であり、８個のレジス
タＲ３のオペランドは既にALUへ送られた事実
を表わしている。このカウントは今やビツトレジ
スタSC２において、シフト回路網１０をしてそ
の８個の出力上へレジスタＲ３のセルＲ３２から
始まりレジスタＲ２のセルＲ２１迄の８個のオペ
ランドを出力される。勿論、レジスタＲ３のセル
Ｒ３２からＲ３７にはレジスタＲ２から丁度ロー
ドされた６個の未処理ベクトルオペランドが含ま
れており、他方セルＲ３０とＲ３１にはALUに
より前に処理された２個のオペランドを含まれて
いた。
より詳細に述べると、拡張回路網Ｅ１に対する
順序ベクトルの入力をZ0，Z1，…Ｚoで表わした
ときは、シフト回路網１０からの８つのオペラン
ド入力はA0，A1，…，Ａoで表わされ、拡張回路
網Ｅ１の出力はO0，O1，…，Ｏo，かつＢ＝プリ
セツトデータで表わされる。次の論理式は、拡張
回路網Ｅ１の動作を説明するものである。
C00＝A0 ０＋A1Z0 C10＝A0 ０＋A2Z0 C20＝A2 ０＋A3Z0 C30＝A3 ０＋A4Z0 C40＝A4 ０＋A5Z0 C50＝A5 ０＋A6Z0 C60＝A6 ０＋A7Z0 C01＝C00 １＋C10Z1 C11＝C10 １＋C20Z1 C21＝C20 １＋C30Z1 C31＝C30 １＋C40Z1 C41＝C40 １＋C50Z1 C51＝C50 １＋C60Z1 C02＝C01 ２＋C11Z2 C12＝C11 ２＋C21Z2 C22＝C21 ２＋C31Z2 C32＝C31 ２＋C41Z2 C42＝C41 ２＋C51Z2 C03＝C02 ３＋C12Z3 C13＝C12 ３＋C22Z3 C23＝C22 ３＋C32Z3 C33＝C32 ３＋C42Z3 C04＝C03 ４＋C13Z4 C14＝C13 ４＋C23Z4 C24＝C23 ４＋C33Z4 C05＝C04 ５＋C14Z5 C15＝C14 ５＋C24Z5 C06＝C05 ６＋C15Z6 O0＝Ｂ０＋A0Z0 O1＝Ｂ１＋C00Z1 O2＝Ｂ２＋C01Z2 O3＝Ｂ３＋C02Z3 O4＝Ｂ４＋C03Z4 O5＝Ｂ５＋C04Z5 O6＝Ｂ６＋C05Z6 O7＝Ｂ７＋C06Z7 当業者においては明らかなように上記論理式は
各オペランドＡ及びＢについてビツト毎で実行す
るのが良い。
ALUは一時にｎ対のオペランドを受け取り、
ｎ個の演算又は論理処理をタンデムで実行する。
これらの処理を実行した後、ALUはマシンサイ
クル毎にｎ個の結果を出力する。この結果のうち
のいくつかは、０の値又は０で割算したときの無
効な結果をもつかもしれない。メモリには０又は
無効な結果を除いた結果を記憶するのが好まし
い。このような除去を行なう装置を第２図に示
す。
各マシンサイクルで第１の拡張ベクトルのオペ
ランドはｎオペランドのデータレジスタR4に貯
えられる。同様に、第２の拡張ベクトルのオペラ
ンドはｎオペランドのデータレジスタＲ２４に貯
えられる。ALUはデータレジスタＲ４，Ｒ２４
からこのオペランドをロードし、これに対してｎ
個のタンデム論理又は演算処理を実行し、ｎ個の
結果をデータレジスタＲ５に貯える。これらｎ個
の結果はその後、圧縮回路網CR１により次のマ
シンサイクルでスパースベクトル形式に圧縮され
る。圧縮回路網CR１については以下で詳細に説
明する。圧縮した結果はデータレジスタＲ６に貯
えられる。データレジスタＲ６に貯えられた結果
の数は、ｎ個の結果のグループに存在する有効な
結果（ゼロ又は無効な結果を除く）の数に従う。
これらの結果は次段の装置（図示なし）を介して
メモリに転送される。
どの結果が有効であり、まだどの結果がゼロ又
は無効かの判断は２つのスパースベクトルに対す
る順序ベクトルの論理的組み合せに従つて行なわ
れる。スパースベクトルの一つは順序ベクトルＸ
と呼び、他は順序ベクトルＹと呼ぶ。例えば、２
つのスパースベクトルに実行されるべき処理が加
算又は引算処理のときは、入力ベクトルの一つが
その順位で有効なオペランドをもつ限り、結果の
ベクトルは与えられた順位に対し有効な結果とな
る。もし順序ベクトルＸが10000110からなり、順
序ベクトルＹが01001010からなるならば、その結
果の順序ベクトルＺは11001110となり、１は有効
な結果に対応する。この順序ベクトルＺは順序ベ
クトルＸ及びＹの論理知からなる。同様に、処理
が掛算又は割算ならば、その結果の順序ベクトル
Ｚは00000010となり、これは順序ベクトルＸ及び
Ｙの論理積からなる。同様の論理的な処理を順序
ベクトルＸ及びＹに実行し、ALUが実行した全
ての論理又は演算処理の結果の順序ベクトルを見
付け出す。
第２図において、この論理処理はブロツク
SDOに実行される。ブロツクSDOは、２つのオ
ペランド順序ベクトルＸ及びＹを入力すると共
に、ALUにより実行されるべき命令、即ちOPコ
ードの表示を入力するもので、各マシンサイクル
で８ビツトの２つの順序ベクトルを受け取り、そ
の結果をビツトレジスタＸ１０に貯えさせる。
ビツトレジスタＸ１０〜Ｘ１３は、遅延レジス
タであり、入力スパースベクトルのオペランドが
オペランドレジスタＲ１，Ｒ２，Ｒ３及びデータ
レジスタＲ４を通過する必要から、結果の順序ベ
クトルＺをマシンサイクル数だけ遅延させる。
ビツトレジスタＸ１３の出力はビツトレジスタ
Ｘ１４に貯えられる。しかしこれらの２つのビツ
トレジスタＸ１３，１４間の転送は、オペランド
がALUにより処理されている同一期間で生ずる
ので、機能ユニツト遅延２０により遅延され、ビ
ツトレジスタＸ１４への順位ベクトルＺのビツト
の到達とレジスタＲ５への結果の到達とを同期さ
せる。遅延時間はALUにより実行される論理又
は演算処理に依存する。
ビツトレジスタＸ１４の内容は、圧縮回路網
CR１の一入力として供給され、更にそれに含ま
れている１のビツトを計数するポピユレーシヨン
カウンタCP１の入力として供給される。このカ
ウントは、データレジスタＲ５における有効なオ
ペランド数を表わすもので、４ビツトのビツトレ
ジスタＸ１５に転送される。ビツトレジスタＸ１
５の出力は、次段の回路に供給され、有効なスパ
ースベクトルの結果の数を表わし、この結果はデ
ータレジスタＲ６において得られ、メモリに貯え
られる。
圧縮回路網CR１の動作を次の例で説明する。
ビツトレジスタ１４からの結果の順序ベクトルＺ
がビツトパターン10101101からなるものとする
と、データレジスタＲ５に存在する結果、r0，
r1，r2，…，r7は、圧縮され、データレジスタＲ
６に左からつめて次のように記憶される。
r0，r2，r4，r5，r7，０，０，０順序ベクトル
Ｚの０に対応するr1，r3及びr6は省略されたもの
である。
圧縮回路網CR１の論理式において、Z0〜Z7は
ビツトレジスタＸ１４の結果の順序ベクトルのビ
ツト入力を表わし、A0，A1，A2，…，A7はデー
タレジスタＲ５の結果の入力を表わし、r0，r1，
r2…，r7は次のものからなる圧縮回路網CR１の
出力を表わす。
C70＝A7Z7 C60＝A6Z6 C50＝A5Z5 C40＝A4Z4 C30＝A3Z3 C20＝A2Z2 C10＝A1Z1 C00＝A0Z0 C71＝C70Z6 C61＝C70 ６＋C60 C72＝C71Z5 C62＝C71 ５＋C61Z5 C52＝C61 ５＋C50 C73＝C72Z4 C63＝C72 ４＋C62Z4 C53＝C62 ４＋C52Z4 C43＝C52 ４＋C40 C74＝C73Z3 C64＝C73 ３＋C63Z3 C54＝C63 ３＋C53Z3 C44＝C53 ３＋C42Z3 C34＝C43 ３＋C30 C75＝C74Z2 C65＝C74 ２＋C64Z2 C55＝C64 ２＋C54Z2 C45＝C54 ２＋C44Z2 C35＝C44 ２＋C34Z2 C25＝C34 ２＋C20 C76＝C75Z1 C66＝C75 １＋C65Z1 C56＝C65 １＋C55Z1 C46＝C55 １＋C45Z1 C36＝C45 １＋C35Z1 C26＝C35 １＋C25Z1 C16＝C25 １＋C10 r7＝C77＝C76Z0 r6＝C67＝C76 ０＋C66Z0 r5＝C57＝C66 ０＋C56Z0 r4＝C47＝C56 ０＋C46Z0 r3＝C37＝C46 ０＋C36Z0 r2＝C27＝C36 ０＋C26Z0 r1＝C17＝C26 ０＋C16Z0 r0＝C07＝C16 ０＋C00 上記のいく組かの等式は２入力の論理和を用い
ることを意味している。この好ましい実施例では
実際に４入力の論理和を用いている。４入力の論
理和によるロジツクを用い、等価的な４入力論理
和ロジツクを作るときは、上記等式を変形する必
要がある。
説明はしなかつたが、当業者において明らかな
ように、１のビツトを順位ベクトルビツトＺで置
換することにより、データレジスタＲ５の各結果
を乱すことなく、データレジスタＲ６に従つてメ
モリに転送する結果となる。この状態でメモリに
貯えた結果ベクトルは拡張された非圧縮形式とな
る。これらの１のビツトは適当にビツトレジスタ
Ｘ１０に導入できる。もし１個のスパースベクト
ルのみが導入され、ALUのOPコードがNO―OP
（無命令）ならば、スパースベクトルを拡張ベク
トルに変換することが正味の結果である。
同様に、ALUにより処理されるべくメモリに
あるベクトル又は複数のベクトルが既に拡張形式
にあるならば（順位ベクトルさえ保有していない
かもしれない）、順位ベクトルのビツトに代り、
第１図のビツトレジスタXOに入力される１のビ
ツトのグループは、１ビツトカウンタEP１にお
いて拡張しない結果となる。このようにして拡張
ベクトル又は複数のベクトルは処理されて圧縮さ
れる。もし１のみが入力され、ALUのOPコード
がNO―OPならば、拡張ベクトルをスパースベク
トルに圧縮することが正味の結果となる。
もし１のビツトがビツトレジスタＸ０及びＸ１
の両方において置換されるならば、１以上の拡張
ベクトルをこの発明の装置で処理できる。
他の同じような変更は当業者において容易に可
能である。
この実施例の特定の要素を列挙したが、これは
この特許請求の範囲及び精神を限定するものでは
ない。
【図面の簡単な説明】
第１図はALUによりタンデム処理するために
スパースベクトルを拡張する回路のブロツク図、
第２図はALUのタンデム出力をスパースベクト
ルに圧縮する回路のブロツク図である。 １０……シフト回路網、２０……機能ユニツト
遅延、Ａ１……加算器、ALU……演算論理ユニ
ツト、Ｃ１……キヤリレジスタ、CP１……ポピ
ユレーシヨンカウンタ、CR１……圧縮回路網、
Ｅ１……拡張回路網、EP１……１のビツトカウ
ンタ、Ｒ１，Ｒ２，Ｒ３……オペランドレジス
タ、Ｒ４，Ｒ５，Ｒ６，Ｒ２４……データレジス
タ、SC１，SC２，Ｘ０，Ｘ１，Ｘ２，Ｘ３，Ｘ
１０，Ｘ１１，Ｘ１２，Ｘ１３，Ｘ１４，Ｘ１５
……ビツトレジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 少なくとも予め定められた数のオペランドを
    タンデムに処理することが可能な演算論理ユニツ
    トを備え、かつ対応する順序ベクトルを持つたス
    パースベクトルを処理するようにされたコンピユ
    ータであつて、上記演算論理ユニツトにより同時
    処理されるべき各々のスパースベクトルのため
    に、前記順序ベクトルは２種類のビツトをもち、
    その第１の種類は拡張ベクトルにおけるスパース
    ベクトルのオペランドの位置を示し、第２の種類
    は予め選定された値のオペランドの位置を示すも
    のにおいて、 全ての順序ベクトルのビツトが取出されるまで
    前記順序ベクトルのビツトを、前記演算論理ユニ
    ツトがダンテムに処理が可能な前記予め定められ
    たオペランド数に等しい数のビツトをもつグルー
    プごとに取出す装置と、 前記順位ベクトルのビツトを取出す装置に応答
    して、順序ベクトルのビツトのグループにおける
    上記第１の種類のビツトの数についてのポピユレ
    ーシヨンカウントを生成する装置と、 前記ポピユレーシヨンカウントを生成する装置
    に応答して前記スパースベクトルから上記ポピユ
    レーシヨンカウントに等しい数の第１の複数のオ
    ペランドを送る装置と、 順序ベクトルビツトの前記グループにおける第
    １の種類のビツトの整列及び順序に従い前記第１
    の複数のオペランドを拡張されたグループの中へ
    整列しかつ順序付ける装置と、 予め選定された値のオペランドを発生する装置
    と、 前記順序ベクトルのビツトのグループ中の前記
    第２の種類のビツトの整列と順序に従つて前記予
    め選定された値のオペランドを前記拡張されたグ
    ループの中へ挿入する装置と、 前記整列されかつ順序付けられたオペランドの
    拡張されたグループを前記演算論理ユニツトにタ
    ンデムに送る装置と、を有するコンピユータ。 ２ 特許請求の範囲第１項に記のコンピユータで
    あつて、前記スパースベクトルからの第１の複数
    のオペランドを送る装置は、 前記予め定められた数のオペランドをロード
    し、保持しかつ出力端に出力する第１のレジスタ
    装置と、 前記予め定められた数のオペランドをロード
    し、保持しかつ出力端に出力する第２のレジスタ
    装置と、 最低順位に前記第１のレジスタ装置の出力を含
    み最高順位に前記第２のレジスタ装置の出力の最
    高順位を除く総てを少なくとも含む順序づけられ
    た入力から或る数の連続して順序づけられた入力
    を同じ数の出力にシフトするシフト回路網装置で
    あつて、シフトされるべき最低順位の入力はシフ
    トカウント入力により指示され、シフトされた数
    は前記の予め定められた数であり、前記のシフト
    された出力は送られたオペランドを含む前記シフ
    トネツトワーク装置と、 シフトカウントを保持しかつ出力端に出力する
    シフトカウントレジスタ装置であつた、出力端は
    前記シフト回路網装置の前記シフトカウント入力
    に相互接続する装置を有する前記シフトカウント
    レジスタ装置と、 前記ポピユレーシヨンカウントと前記シフトカ
    ウントレジスタ装置にあるシフトカウントであつ
    てその最大のカウントが前記予め定められた数よ
    り１つ少ない前記シフトカウントとを加算し、第
    １の加算出力に前記加算の最低順位ビツトを形成
    し、前記和が前記予め定められた数に等しいか該
    数を越える場合には第２の加算出力にキヤリを形
    成する加算装置と、 前記第１の加算出力を、前記の整列されかつ順
    序づけられたオペランドが前記演算論理ユニツト
    に送られた後に、前記シフトカウントレジスタ装
    置に移動する装置とを備え、 前記第２の加算出力に相互接続され、キヤリが
    あることに応答して前記第２のレジスタ装置にあ
    るオペランドを前記第１のレジスタ装置に移動し
    新たなグループの前記予め定められた数のスパー
    スペクトルオペランドを前記第２のレジスタ装置
    にロードする装置とを有する、コンピユータ。 ３ 少なくとも予め定められた数のオペランドを
    タンデムに処理することが可能な演算論理ユニツ
    トを備え、かつ対応する順序ベクトルを持つたス
    パースベクトルを処理するようにされたコンピユ
    ータであつて、上記演算論理ユニツトにより同時
    処理されるべき各々のスパースベクトルのため
    に、前記順序ベクトルは２種類のビツトをもち、
    その第１の種類は拡張ベクトルにおけるスパース
    ベクトルのオペランドの位置を示し、第２の種類
    は予め選定された値のオペランドの位置を示すも
    のにおいて、 全ての順序ベクトルのビツトが取出されるまで
    前記順序ベクトルのビツトを、前記演算論理ユニ
    ツトがタンデムに処理が可能な前記予め定められ
    たオペランド数に等しい数ビツトをもつグループ
    ごとに取出す装置と、 前記順位ベクトルのビツトを取出す装置に応答
    して、順序ベクトルのビツトのグループにおける
    上記第１の種類のビツトの数についてのポピユレ
    ーシヨンカウントを生成する装置と、 前記ポピユレーシヨンカウントを生成する装置
    に応答して前記スパースベクトルから上記ポピユ
    レーシヨンカウントに等しい数の第１の複数のオ
    ペランドを送る装置と、 順序ベクトルビツトの前記グループにおける第
    １の種類のビツトの整列及び順序に従い前記第１
    の複数のオペランドを拡張されたグループの中へ
    整列しかつ順序付ける装置と、 予め選定された値のオペランドを発生する装置
    と、 前記順序ベクトルのビツトのグループ中の前記
    第２の種類のビツトの整列と順序に従つて前記予
    め選定された値のオペランドを前記拡張されたグ
    ループの中へ挿入する装置と、 前記の整列されかつ順序付けられたオペランド
    の拡張されたグループを前記演算論理ユニツトに
    タンデムに送る装置と、 前記演算論理ユニツトにより加算され、引算さ
    れ、掛算され又は割算されるスパースベクトルに
    対応する順序ベクトルにつき、前記演算論理ユニ
    ツトが加算又は減算の演算を行う場合には前記順
    序ベクトルの論理和を含む出力順序ベクトルを形
    成し、前記演算論理ユニツトが掛算又は割算を行
    う場合には前記順序ベクトルの論理積を含む出力
    順序ベクトルを形成する装置と、 前記論理演算ユニツトの出力における有効なス
    パースベクトルリザルタントの存在を表わす、前
    記出力順序ベクトルビツトのグループにおけるビ
    ツトの数のカウントを生成する装置であつて、前
    記グループのビツトの総数は前記演算論理ユニツ
    トがタンデムに処理し得る前記予め定められたオ
    ペランド数に等しい前記装置と、 前記演算論理ユニツトからの前記予め定められ
    た数のリザルタントの出力を受け有効なスパース
    ベクトルリザルタントを表わす前記出力順序ベク
    トルビツトの整列及び順序に従つて整列されかつ
    順序づけされたリザルタントを抽出する装置と、 前記の抽出されたリザルタントを出力に送る装
    置であつて、送られた数は前記カウントに等しい
    前記装置と、 を有するコンピユータ。 ４ 特許請求の範囲第３項に記載のコンピユータ
    であつて、前記順序ベクトルビツト又は前記出力
    順序ベクトルビツトの代りに全部１のビツトを選
    択的に置き代えるか又は前記順序ベクトルビツト
    及び前記出力順序ベクトルビツトの両方の代りに
    全部１のビツトを選択的に置き代える装置であつ
    て、それより拡張された形式のベクトルが前記直
    列処理演算論理ユニツトへ入力され、前記ユニツ
    トから出力され、又は前記ベクトルの前記ユニツ
    トへの入力及び前記ユニツトからの出力の両方が
    行われるようにされた前記装置を更に含むコンピ
    ユータ。
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