JPH03156390A - テスト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ等のためのテスト回路に関
し、更に詳述すれば、回路内に予め組込まれたシダネチ
ャレジスタによるテスト回路に関する。

〔従来の技術〕

第５図は多入力シグネチャレジスタの従来の一回路構成
例を示す模式図である。

図中、１は信号線、２は排他的論理和素子、３はレジス
タ、４はフィードバックタップ、５はテスト結果を出力
するためのシグネチャ出力端子。

６はクロックＣＬＫの入力端子である。

信号線１はテストデータＩ　（Ｘｌのビット数ｎに対応
して１本（Ｉｓ〜１．−＋）あり、それぞれ排他的論理
和素子２（２・〜２．．）の一方の入力に接続されてい
る。また、各排他的論理和素子２゜〜２７−１の出力は
り、〜Ｄ、−１のレジスタ３゜〜３．−１に入力されて
いる。

各レジスタ３゜〜３−＋　（Ｄｏ〜０．−、）の出力は
それぞれ各フィードバックタップ４．．−１〜４゜（ｐ
、−、−ｐ、）及び次段の排他的論理和素子２′、−１
〜２”・１の入力に接続されると共に、ｎビットのシグ
ネチャ出力Ｓ（×）の各テスト結果出力線５゜〜５７−
１になっている。

各フィードバックタップ４．１−　＋〜４．（Ｐ、ｌ−
、〜ｐ、）の出力はそれぞれ排他的論理和素子２’＋＋
−１〜２゛１の一方の人力に接続されているが、それぞ
れの排他的論理和素子２’　ｎ−１〜２゛、の他方の入
力には次段の排他的論理和素子２’ｎ−２〜２゛、（但
し、２′１へはフィードバックタップ４゜（Ｐ、）の出
力）がフィードバック接続されている。そして、フィー
ドバックタップ４．−　、　（ｐ、−＋）の出力が入力
されている排他的論理和素子２°１）−１の出、力が、
レジスタ３゜（Ｄｏ）へ出力を与えている排他的論理和
素子２゜の他方の入力に接続されている。

また最終段のレジスタ３．、（口、−１）の出力列Ｙ（
×）はフィードバックタップ４゜（Ｐｏ）に与えられる
と共にテスト結果出力ｖＡ５□１ともなっている。

なお、各レジスタ３゜〜３．−１はクロック入力端子６
へ入力されるクロックＣＬＫに同期するフリップフロッ
プにて構成されている。そして、それぞれのレジスタ３
゜〜３．−１からのフィードバックループの有無はそれ
ぞれのフィードバックタップ４．−１〜４ａ（Ｐ−−＋
〜Ｐａ）の設定値ｐＪ　（ｉ　＝　０〜ｎ−１）が“１
”であれば結線されていてフィードバックループが構成
され、“０”であれば結線されていないこと、即ちフィ
ードバックループを構成していないことを表示している
。

なお、ｐＪ＝“０”である場合には、そのフィードバッ
クタップ４１−１〜４゜の出力が与えられている排他的
論理和素子２’　、、−１〜２°１は実際には不要であ
る。

このように構成された従来のシグネチ中レジスタの動作
について以下に説明する。

なお、ここでは説明の便宜上、第５図に示す構成のｎビ
ット入力のシグネチ中レジスタに代えて第６図に示す単
一人力のシダネチャレジスタについて説明するが、原理
的には両者は同一である。

第６図に示す如き単一人カシグネチャレジスタに入力さ
れるテストデータ１（ＯＸ））は、クロック６　（ＣＬ
Ｋ）に同期して排他的論理和素子２゜へ入力される。そ
して順次、排他的論理和素子２と前段のフリップフロッ
プ３の出力とそれぞれ演算が行われ、その結果が次段の
フリップフロップ３に取込まれる。

ところで、第６図は下記特性多項式＋１）による除算を
実行する回路になっている。

ＰＴＸＩ−Ｘ”＋ｐ＠−、ｘ”−’＋　・・・＋ｐｚＸ
”＋１）＋Ｘ”Ｐ・　・・・（ｌｌここで、ｐＪの値が
“ｌ”であれば結線されている状態を、“０”であれば
結線されていない状態をそれぞれ表している。

このような回路に下記（２）式 ％式％（２） にて示される如きテストデータＩ　（Ｘｌを高次の項か
ら順次入力し、最初に入力された項がフリップフロップ
３−＋（Ｄ−＋）に達した（“ドになった）時点で、各
フィードバックタップ４に設定されているｐｍ−＋　〜
ｐ、の偵に従って帰還（フィードバック）がかけられる
。

即ち、 ｘＭの発生　− ｐｍ−ＩＫ”−’＋’＝＋Ｐｇ）！”＋ｐｌＸ＋ｐ＠を
減算（ｓ＋ｏｄ、２） の動作を第６図の回路が行う。

次にレジスタ値を一つシフトしてｘＭが現れれば減算が
実行され、ｚｍが現れなければ減算が実行されない、こ
のような動作は除算そのものであり、第６図に示した回
路が特性多項式Ｐ（×）による除算回路であることが理
解される。

従って、出力列Ｙ　（Ｘ）はテストデータｌ（×）をＰ
（×）により除した商Ｑ（×）に相当し、その剰余Ｒ（
Ｘｌが各フリ７プフロフプ３中に保持されている。

１（Ｘｌ＝Ｑ（Ｘｌ・Ｐ（ｌｌｌ＋ＲＩＸｌ　　　・＋
３１Ｙ　（Ｘｌ　＝　Ｑ　（Ｘｌ　　　　　　　　　・
・・（４）ここで、 商　　：　Ｑ（Ｘ）　−ｑ　＊−＊　ｘ”−”　＋””
”　ｑＲＫ　”　＋　ｑ　）　）Ｃ＋　ｑ・剰余：　Ｒ
（Ｘｌｘｒ、−、ｘ”−’＋＊−・・・・（５） ＋ｒ、！”十ｒｌＸ＋ｒ＠ である。この際、テストデータＩ（×）に誤り列ｅ（×
）が含まれている場合に、各フリツプフロツプ３の値（
レジスタ値）にどのような影響が及ぶかについて、以下
に考察する。

誤り列ｅ（×）は ｅ　（Ｘ）　＝　Ｑｅ（ｘｉ　・Ｐ　（Ｘｌ　＋　Ｒｅ
（ｘｉ　　　　　　　　−＋７１と表せるので、誤りを
含んだテストデータは１　（ｘｌ＋　ｅ　（Ｘｌ＝　（
Ｑ（ｘｌ＋Ｑｅ（Ｘｉ）　Ｈｐｆｘ＋＋　（Ｒ（ｘｉ　
＋　Ｒｅ（ｘｌ）　　　・・・（８）となり、商（Ｑ　
（Ｘ）　＋　Ｑｅｌｘ））を出力した後のレジスタ値（
シグネチャ５ＩＸＩ）としては誤りを含んだ剰余（Ｒ（
ｘｉ　＋　Ｒｅ（ｘｌ）が残っている。このことから、
シグネチャＳ　ＩＸＩ　＝、　Ｒ（Ｘ）であるか否かを
判定すれば、誤りを検出することが可能である。

しかし、ｅ（×）がＰ　（Ｘｌで可約である場合にはシ
グネチャは真の値と同じになるため、誤りを見逃すこと
になる。

第５図に示した多入力の回路においても同様の問題があ
る。即ち、テストデータは幅ｎ、深さｍ・・・（６） であるので、データがクロックＣＬＫに同期して取込ま
れてｎｘｍのデータの総てが取込まれた後にテスト結果
の出力ｖＡ５から圧縮データが取出され、正しいデータ
と比較されることにより、テストデータ中に誤りがあっ
たか否かが判定される。

〔発明が解決しようとする課題〕

ところで、シダネチャレジスタでは本来はテスト時間を
短縮する目的でデータを圧縮するので、その過程におい
て誤りを見逃す可能性が高い、この誤りを見逃す確率を
誤り見逃し！ｉ率と称する。

従来の回路構成のシグネチャレジスタにおいては、誤り
見逃し確率を低下させるために特性多項式として原始多
項式が採用されている。しかし、これでは現実の回路を
チップ上に構成した場合には占有面積が増大すると共に
、前述した如く、項数に対応した位置に排他的論理和素
子を配置してフィードバックループを構成する必要から
その配置位置が不規則になり、回路設計が煩雑になると
いうような問題がある。

本発明はこのような事情に鑑みてなされたものであり、
テスト入力信号のビット数をｎとした場合に、誤り見逃
し確率を１／２・以下に抑制し得る、換言すればたとえ
ばｎ＝１６であれば’）９．９９８４７％以上の誤り検
出率が得られるテスト回路の提供を目的とする。

〔課題を解決するための手段〕

本発明に係るテスト回路は、リニアフィードバンクシフ
トレジスタを構成する多入力の所謂シダネチャレジスタ
を利用し、入力されるテストデータの輻（ビット数）よ
り多いレジスタを備え、その最終のレジスタ出力のみを
フィードバックするフィードバックループを備えている
。

〔作用〕

本発明のテスト、回路ではシフトレジスタの各段を構成
する排他的論理和素子に入力されたテストデータの各ビ
ットが順次前段の排他的論理和演算の結果と排他的論理
和演算され、また最終段に更に接続されたレジスタから
最終段の演算結果が遅延して初段の排他的論理和素子に
フィードバックされる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

なお、以下に詳述する実施例においては、主としてレジ
スタの段数が入力されるテストデータ輻より一つ多い例
について説明するが、二つ以上多い場合においても本発
明が適用可能であることは言うまでもない。

第１図は本発明のテスト回路、即ちシダネチャレジスタ
の構成を示す模式図である。

図中、１゜〜１７−１はテストデータＩ　（Ｘｌの各ビ
ットが入力される信号線である。

２゜〜２．−１は各信号線１．〜１．−１が一方の入力
に接続された排他的論理和素子である。

３゜〜３．はレジスタであり、本発明の回路ではｎ＋１
個が備えられている。各レジスタ３゜〜３９はフリップ
フロップＤ、〜Ｄ、にて構成されており、それぞれに各
排他的論理和素子２．〜２Ｍ−１の出力が入力されてい
る。即ち、０本の各信号線１．〜１．−１にはフリツプ
フロツプＤ、〜Ｄ１）−１がそれぞれ対応しているが、
更にフリップフロップＤ＋＋−１の出力を入力とするフ
リップフロップＤ、（レジスタ３１）が備えられている
。そして、このフリップフロップ３．の出力が第１段の
フリップフロップＤ０にその出力が入力されている排他
的論理和素子２・の他方の入力に接続されてフィードバ
ンクループ４０を構成している。

５、〜５１）は上述の各フリップフロップ０゜〜Ｄ１）
からテスト結果を出力するためのシグネチャ出力端子で
ある。

６はクロックＣＬＫが入力されるクロック入力端子であ
り、ｎ＋Ｈ−ｋ）個のフリップフロップ０．〜口。

にクロックＣＬＫを供給する。

このような構成のシグネチャレジスタの特性多項式は（
１＋ｘ’）または（１＋　ｘ”’）　ト表すｔする。

第１図に示す如き本発明のテスト回路の動作は以下の如
くである。

第１図に示す回路において、各７９７１７０７１０．〜
口、がａｌｌ−Ｚｌ！ＲＯの状態から始まって誤りがあ
った場合に１）＠になり、テスト終了後にａｌｌ−ＺＥ
ＲＯであれば誤りが無かったと判断する。また、複数回
の誤りがあった結果、“１°が最終的に消えてａｌｌ−
ＺＥＲＯになった場合を「誤りを見逃した」とする。

まず、全入力が誤り（ｐ＝ｌ：ｐはテストパターン中に
含まれる誤り確率）である場合とは、２人力である排他
的論理和素子２゜〜２、−３の一方の入力が常に“ｌ”
であることと同義である。このため、初期値が“０”で
あれば、偶数シーケンスではフリップフロップ０゜〜Ｄ
＊−１の値は“０”になる。

これに対して、最終段のフリップフロップＤ、−３の後
に更にフリップフロップＤ９を付加した場合、総ての排
他的論理和素子２゜〜２．−８がａｌｌ−ＺＥＲＯにな
る場合はフリップフロップＤの段数にだけシフトが行わ
れた場合のみである。換言すれば、ｐ＝ｔである場合の
誤り見逃し確率は１／ｋになる。

次に、Ｑ＜ｐ＜　ｌである場合について考える。

テストシーケンスｊの時点でｉ番目のフリップフロップ
０．−１に入力されるテストデータが′１）である確率
をＳ目とし、テストデータ中に誤りが含まれている確率
をｐとすると、初期状態はａｌｌ−ＺＥＲＯであるから
、テストシーケンスｊ＝１の時点の各フリップフロップ
Ｄの値の確率Ｓｉｊは第１段のフリップフロップ　　Ｉ
）ａ：Ｓ＋＋＝Ｐ第２段のフリップフロップ　　Ｄ＋　
：　５ｌｔ＝　Ｐ第ｎ段のフリップフロップ　　Ｄ、１
：Ｓ＋ａ＝ｐ第旧１段のフリップフロップ　Ｄ１）◆−
３＋　（ａ＊１）　＝　０となる。

ｊ＝２である場合に、現在の入力とシフトされたフリッ
プフロップの値の確率の排他的論理和は排他的論理演算
を「ａ■ｂ＝ａ＋ｂ−２ａｂＪと表せば ≦！１°ｐ■Ｓ　Ｉ　（ａ・１） ＝ｐ ３ｘｚ＝ｐ■３１） ＝ｐ■ｐ Ｓｚａ＝ｐ■ＳＩ　１Ｍ−１） ＝ｐ■ｐ ＳＩｌｓ◆＋＋ｆｉ３＋ＴＩ ！ｐ となり、以下 Ｓｓ＋”ｐ　　■　Ｓ　　寞１ｍ１） ＝ｐ■ｐ ３３ｚ＝ｐ■ｓｔ＋ ＝ｐ（ｆ３ｐ■ｐ Ｓｓｍ＝ｐ■Ｓ富（ト１） ＝ｐ■ｐｅｐ Ｓ、軸−１）＝Ｓ！角 りｐｅｐ と続く。

一方、ｉ番目のフリップフロップに注目すると、テスト
シーケンスｍの時点で“０″になる確率Ｌｉｅ（’ｌ−
８五＠）は以下のように表される。

ｔ！＋＝１　３ｔ＋−１−ｐ ｔｔｚ＝１　　８＋ｇ＝１−１）（Ｂｐ　　　”１−２
ｐ＋２９”ｔ＋ｓ＝　１−ｓｉ３＝　１−ｐｅｐ（Ｂｐ
−１−３ｐ＋６ｐ”−４ｐ３ｔｌ、＝ｌ−３１．＝ｌ−
ｐ■ｐ・・・ｐ（Ｂｐ（ｐはｍ個） 上記の式を満たす解は下記式にて与えられる。

即ち、テストシーケンスｍの時点でのｉ番目のフリップ
フロップが“０”である６１率は下記式にて与えられる
。

以上のことは、排他的論理演算されるｐの個数が判明す
ればシダネチャレジスタ全体の誤り見逃し確率が判明す
るということを示している。

ここで、またｎ＝６である場合を例として考える。第２
図に排他的論理演算されるｐの個数ｔの表を示す、なお
、ｍはテストシーケンスを、ｙはフリップフロップＤの
位置（ｌ≦ｙ≦７）である、この第２図に示した表から の関係が得られることが理解される。この関係は任意の
ｎに対しても成立する。シダネチャレジスタ全体の誤り
見逃し確率Ｐａｌは個々のレジスタの誤り見逃し確率の
積として与えられ、下記式のように表される。

Ｐａ１＝１ルジスタの見逃し確率） ×（１〜ｉレジスタの見逃し確率）−（１２ｊ＝１　　
　　　　２ （１−ｐ）　１）″ ｊ・０ 但し、ｍ≧に ここで、ｍ：テストベクトル数（テストデータのシーケ
ンス長） ｎ：シグネチャレジスタの入力数（テ ストデータの幅） ｋ：シグネチ中レジスタの段数 ｐ：テストパターン中に含まれる誤り の確率 ｐ）ｓｌｌ また、８１）式の分子の指数部をｔで表せば、下記式に
なる。

次に、テストシーケンスｍがレジスタ段数にの倍数であ
る場合（ｍ＝αｋ）について考える。

＝α　（ｋ−１） ＝α　（ｋ−１） ここで、ｋ＝ｎ＋　１であるので、テストシーケンスｍ
がレジスタ段数にの倍数である場合、（１−２ｐ）の指
数部ｔは各項とも同じになる。このことは、ｐ＝ｌであ
る場合に、α（ｋ　−１）が偶数であるならば誤りを見
逃すことを示している。

換言すれば、入力データ総てが誤りである（ｐ・１）な
らば、その誤り見逃しが発生する場合はデータ入力数ｎ
により異なる。具体的には、ｎが偶数である場合には、
ｐ＝ｔである場合の誤り見逃しは、テストシーケンスｍ
がｎ＋　ｌ　＝にの倍数である場合に発生しく１ｓｏｄ
　ｋ・０の場合）、ｎが奇数である場合には、Ｐ＝１で
ある場合の誤り見逃しは、テストシーケンスｍがｎ＋　
ｌ　＝にの２倍数である場合に発生する（ｍ　ｓｏｄ　
Ｚｋ　＝　Ｏの場合）。

以上のことから、入力されるテストデータ中に含まれる
誤り確率ｐが、Ｑ＜ｐ＜　ｌの範囲ではこのシダネチャ
レジスタの誤り見逃し確率は１／２ｋに漸近し、ｐ＝ｔ
の場合では１／ｋになることが理解される。

第３図のグラフは、ｎ＝１６．　　ｋ＝１７である場合
の多入力シグネチ中レジスタのテストシーケンスｍに対
する誤り見逃し確率の特性を示す、但し、ｍ＜ｋの領域
は示されていない。この第３図のグラフからは以下のこ
とが理解される。

ｏ　＜　ｐ　＜ｏ、ｓ　　−見逃し確率Ｐａｌは滑らか
に１／２′″に収束する。

ｐ＝ｏ　　　　　−見逃し確率Ｐａｌは最初から１／２
”の値をとる。

０．５＜　ｐ＜　１　−　見逃し確率Ｐａｌは振動しな
がらｌ／２５に漸近。

ｐ＝ｔ　　　　　−見逃し確率Ｐａｌは！／ｋまたはｌ
／２ｋになる。

以上のように、ｐ＝１である場合を除いて、見逃し確率
Ｐａｌはｌ／２１に収束する。またｎが偶数であるので
、テストシーケンスｍがｋ（・１７）の倍数である場合
には誤りは見逃されるが、それ以外の場合には誤りは検
出される。換言すれば、ｐ＝１である場合の見逃し確率
Ｐａｌは１／ｋになる。

以上はレジスタ段数ｋがテストデータのビット数ｎより
ｌ大きい場合の例であるが、次にｋがｎより２大きい場
合、即ちレジスタ段数がテストデータのビット数より２
多い場合について説明する。

なお、このようなレジスタ段数ｋがテストデータのビッ
ト数ｎより多い場合には、新たに付加されるレジスタは
直列に接続されたシフトレジスタとして動作する。

第４図のグラフは、ｎ＝１６．　ｋ＝１８である場合の
多大カシグネチャレジスタのテストシーケンスｍに対す
る誤り見逃し確率の特性を示す、但し、ｍ＜ｋの領域は
示されていない。

この場合のシグネチ中レジスタ全体の誤り見逃し確率Ｐ
ａｌは個々のレジスタの誤り見逃し確率の積として与え
られ、下記式のように表される。

Ｐａｌ　＝　（＋ルジスタの見逃し確率）×（＋２レジ
スタの見逃し確率） ×（１〜ｎレジスタの見逃し確率）　−（１−ｐ）”ｊ
＝１　　　　２ ここで、ｍ：テストベクトル数（テストデータのシーケ
ンス長） ｎ：シダネチャレジスタの入力数（テ ストデータの幅） ｋ：シグネチャレジスタの段数 ｐ：テストパターン中に含まれる誤り の確率 また、０１式の分子の指数部をｔで表せば、下記式にな
る。

α（ｋ−２）になる。

＋１のレジスタの指数部αω式は以下のようになる。

次に、テストシーケンスｍがレジスタ段数にの倍数であ
る場合（ｍ−αｋ）、α船式は以下のようになる。

ｊ＝０　：　１のレジスタ ＝αに−（α＋α） ＝α　（ｋ ２） ｊ　＝　ｎ（＝ｋ　−２）　：　ｎのレジスタ＝α（ｋ
−２） 即ち、１〜ｎ番目までのレジスタの指数部は＝α（ｋ−
２） また、＋２のレジスタの指数Ｏ１９式は以下のようにな
る。

＝α（ｋ−２） 従って、ｋ個のレジスタの（１−２ｐ）項の指数部の総
てが α（ｋ−２） になる。

ここで、ｐ＝１、換言すれば入力データの総てが誤りで
ある場合の見逃し確率Ｐａｌは、１　＋（１−２ｐ）’ Ｐａｌ凶 １＋（−１）　　（ｋ−冨） となり、α（ｋ　−２）が偶数である場合に誤りを見逃
すこともある。

換言すれば、人力データ総てが誤りである（ｐ・１）な
らば、その誤り見逃しが発生する場合はデータ入力数ｎ
により異なる。

具体的には、ｎが偶数である場合には、ｐ＝１である場
合の誤り見逃しは、テストシーケンスｍがｎ＋２＝にの
倍数である場合に発生しくｍ　ｓｏｄ　ｋ・０の場合）
、ｎが奇数である場合には、ｐ＝ｔである場合の誤り見
逃しはテストシーケンスｍがｎ＋２＝にの２倍数である
場合に発生する軸５ｏｄ２ｋ・０の場合）。

以上のことから、入力されるテストデータ中に含まれる
誤り確率、ｐが、Ｑ＜ｐ＜　ｌの範囲ではこのソグネチ
ャレジスタの誤り見逃し確率はｌ／２１に漸近し、ｐ＝
ｌの場合では１／ｋになることが理解される。

第４図のグラフは、ｎ＝１６．　　ｋ＝１８である場合
の多入力シグネチ中レジスタのテストシーケンスｍに対
する誤り見逃し確率の特性を示す、但し、ｍ＜ｋの領域
は示されていない、この第４図のグラフからは以下のこ
とが理解される。

０＜ｐ＜０．５　−　見逃し確率Ｐａｌは滑らかに１／
２ｋに収束する。

ｐ＝ｏ　　　　　−見逃し確率Ｐａｌは最初から１／２
にの値をとる。

０．５＜　ｐ＜　１　　→　見逃し確率Ｐａｌは振動し
なから１／２”に漸近。

ｐ＝ｔ　　　　　−見逃し確率Ｐａｌは１／ｋまたは１
／２ｋになる。

以上のように、ｐ＝ｔである場合を除いて、見逃し確率
Ｐａｌは１／２’に収束する。またｎが偶数であるので
、テストシーケンスｍがｋ（・１８）の倍数である場合
には誤りは見逃されるが、それ以外の場合には誤りは検
出される。換言すれば、ｐ＝〔発明の効果〕 本発明のテスト回路によれば、構成が複雑化する原始多
項式をシグネチャレジスタの特性多項式として使用せず
とも、またフィードバックループは１本のみであっても
、入力されるテストデータの幅より多い数のレジスタに
てシグネチャレジスタを構成することにより、原始多項
式を使用した場合と同程度の誤り検出率が得られる。ま
た、ハードウェア構成としては一つのレジスタ又は幾つ
かのレジスタにて構成される補助シフトレジスタが付加
されるのみで排他的論理和素子は新たには必要としない
ため、実回路構成が簡略化されると共にチップ上におけ
る占有面積を削減することが可能になる。

【図面の簡単な説明】

第１図は本発明に係るテスト回路の一構成例を示す回路
図、第２図はテスト入力ビット数ｎが６である場合に排
他的論理和演算される誤り率の個闇 敗を示す表、第３図はｎが１６．レジスタ数が１７で４
図はｎが１６．　　レジスタ数が１８である場合の誤り
見逃し率の特性を示すグラフ、第５図は従来の一般的な
多大カシグネチャレジスタの構成を示す回路図、第６図
は従来の一般的な一人カシグネチャレジスタの構成を示
す回路図である。 ｌ・・・テストデータが入力される信号線２・・・排他
的論理和素子　　３・・・レジスタ５・・・シグネチャ
出力端子　　４０・・・フィードバックループ なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）排他的論理和素子とその出力信号を保持するレジ
   スタとで各１段が構成され、初段を除く各段の排他的論
   理和素子に前段のレジスタの内容と複数ビットのテスト
   入力信号の各ビットとが入力され、一部または全部の段
   のレジスタの内容を初段の排他的論理和素子へフィード
   バック入力するフィードバックループを備えたシフトレ
   ジスタの各段のレジスタの内容をテスト結果として出力
   するテスト回路において、 最終段のレジスタ出力を保持する一つのレ ジスタ又は前記シフトレジスタと同期的にシフト動作す
   る補助シフトレジスタを備え、 前記フィードバックループは、前記一つの レジスタの内容または前記補助シフトレジスタの出力を
   前記初段の排他的論理和素子へフィードバックすべくな
   してあることを特徴とするテスト回路。