JP2000332736A - ビット同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力データのジッタ分布に依存することな
く、アイ開口部の中心位相を抽出し、最適なリタイミン
グマージンを確保するビット同期回路を提供する。 【解決手段】 データ変化点検出回路４３で入力データ
３７の変化点と基準クロック３８をｍ分割したｍ相のク
ロック信号との位相比較を行う。この位相比較結果であ
るデータ変化点位相情報４４を、各相ごとに位相累積レ
ジスタ４５で累積的に蓄積して、入力データ３７のジッ
タ分布を位相累積情報４６として格納する。この位相累
積情報４６に基づいて、アイ中心位相算出回路４７でジ
ッタ範囲の負側端と正側端とを負側ジッタ範囲情報５４
と正側ジッタ範囲情報５５としてデコードし、現在選択
されているクロック位相である抽出位相値４０との関係
で位相の制御方向を算出する。補正回路５２で、現在の
アイの開口幅と抽出位相値４０との位置関係を抽出し、
位相累積情報をクリアしてアイ開口幅を広げる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はビット同期回路に係
わり、詳細にはジッタを有する入力データをリタイミン
グするビット同期回路に関する。

【０００２】

【従来の技術】ディジタル伝送では、例えば送信側で複
数の低次群ディジタル信号を多重化して作成された高次
群ディジタル信号が伝送路に送出され、これを受信した
受信側で再び低次群ディジタル信号に分離することが行
われる。この際、受信側で正しく受信データを認識する
ために、送信側と受信側とが互いに同期化されている必
要がある。従来この種のビット同期回路は、受信データ
をリタイミングすることで両者間の同期化を図る。

【０００３】図１４は従来提案されたビット同期回路の
構成の概要を表わしたものである。このビット同期回路
では、基準クロック信号１０は多相クロック生成回路１
１に入力される。多相クロック生成回路１１は、互いに
位相の異なるｍ相のクロック信号１２を生成する。ｍ相
のクロック信号１２は、クロック選択回路１３とセレク
タ回路１４に入力される。セレクタ回路１４は、クロッ
ク選択回路１３によって生成されたクロック選択信号１
５に基づいて、ｍ相のクロック信号１２から択一的に選
択した選択クロック信号１６を出力する。また、バース
ト状の入力データ１７は、Ｄ型フリップフロップ（D-ty
pe Flip Flop：以下、Ｄ−ＦＦと略す。）１８のデータ
入力（Ｄ）端子と、クロック選択回路１３に入力されて
いる。Ｄ−ＦＦ１８のクロック入力（Ｃ）端子には、選
択クロック信号１６が入力される。Ｄ−ＦＦ１８は、選
択クロック信号１６の立ち下がりに同期して、バースト
状の入力データ１７をラッチし、Ｄ−ＦＦ１８のデータ
出力（Ｑ）端子からリタイミング信号１９を出力する。

【０００４】クロック選択回路１３は、位相差検出回路
２０と、デコード回路２１と、位相調整回路２２と、選
択クロックカウンタ回路２３とを備えている。位相差検
出回路２０のＤ端子にはｍ相のクロック信号１２が、Ｃ
端子にはバースト状の入力データ１７がそれぞれ入力さ
れる。位相差検出回路２０は、ｍ相のクロック信号１２
とバースト状の入力データ１７との位相差を比較し、こ
のｍ相それぞれについての位相差情報をＱ端子から出力
する。デコード回路２１は、位相差検出回路２０から入
力された位相差情報に対応して、入力データ１７の変化
点に対応する最適なクロック位相を示すクロック名に変
換する。位相調整回路２２は、現在選択されているクロ
ック位相を示すクロック選択信号１５と入力データの変
化点における最適位相のクロックの位相差分に応じて制
御すべき位相変移情報を生成する。選択クロックカウン
タ回路２３は、アップカウント・ダウンカウント入力
（Ｕ／Ｄ）端子に位相調整回路２２から位相変移情報が
入力され、Ｃ端子にはバースト状の入力データ１７が入
力される。また、選択クロックカウンタ回路２３の初期
値入力（Ａ）端子には、クロック位相保持回路２４から
の選択クロック情報２５が入力される。選択クロックカ
ウンタ回路２３のロード入力（Ｌ）端子には、メモリ制
御回路２６からの初期値入力信号が入力される。この初
期値入力信号が論理レベル“Ｈ”のときには、他の入力
にかかわらずＱ端子から出力されるクロック選択信号は
Ａ端子から入力される選択クロック情報が出力される。
クロック選択回路２４は、バースト状の入力データ１７
が入力されているときにはクロック選択回路１３で選択
されているクロック選択信号１５が書き込まれるととも
に、バースト状の入力データ１７の受信直前にその選択
されていたクロックを示す選択クロック情報２５を選択
クロックカウンタ回路２３のＡ端子に入力させる。この
ようなクロック位相保持回路２４は、メモリ制御回路２
６によって制御される。

【０００５】このような構成のビット同期回路は、基準
クロック１０が入力された多相クロック生成回路１１は
ｍ相のクロック信号１２を生成し、クロック選択回路１
３と選択回路１４とに供給する。クロック選択回路１３
では、位相差検出回路２０でｍ相のクロック信号それぞ
れについて入力データ１７と位相比較を行い、位相差情
報としてデコード回路２１に供給する。デコード回路２
１では、その位相差情報に基づいて、現在の入力データ
１７の位相状況からｍ相のクロック信号のうち選択すべ
き最適なクロック信号を示すクロック名に変換する。そ
して、位相差調整回路２２で、これと現在選択されてい
るクロック信号を示すクロック選択信号１７との間で、
制御すべき位相変移情報を生成する。例えば、選択すべ
きクロック信号がこのままでよいときは“０”を、“＋
１”に相当する位相分だけ位相のずれたクロック信号を
選択すべきと判断したときは“＋”を、“−１”に相当
する位相分だけ位相のずれたクロック信号を選択すべき
と判断したときは“−”を示す位相変移情報を生成させ
る。

【０００６】選択クロックカウンタ回路２３で、入力デ
ータ１７に同期して、位相変移情報が“＋１”のときは
アップカウント、“−”のときはダウンカウント、
“０”のときはそのままのクロック選択信号１５を生成
する。このように選択されたクロック選択信号１５で示
されるクロック信号は、選択回路１４に入力される。選
択回路１４では、このクロック選択信号１５に基づい
て、ｍ相のクロック信号１２から択一的に選択クロック
信号１６を出力する。入力データ１７は、Ｄ−ＦＦ１８
で選択クロック信号１６の立ち下がり同期してリタイミ
ングされ、リタイミング信号１９として出力される。ま
た、このビット同期回路では、初期値として前周期に最
適なクロック信号をクロック位相保持回路２４で保持さ
せ、メモリ制御回路２６で所定のタイミングで選択クロ
ックカウンタ回路２３を初期化させることで、伝送路誤
り率が劣化して同期引き込みが必要になった場合でも速
やかに同期引き込みを完了することができるようになっ
ている。

【０００７】このようなビット同期回路に関する技術
は、例えば特開平１０−２７１１０１号公報「タイミン
グ同期回路」に開示されている。

【０００８】また特開平５６−１０４５５７号公報「ビ
ット同期回路」には、２相位相変調したビットデータ列
の変化点情報に対して、その変化点を入力データの変化
点より適当に遅らせた遅延クロックを入力データに加
え、マスク回路を介して位相比較を行うように構成した
技術が開示されている。このような構成により、入力デ
ータの伝送誤りなどによって変化点情報が消失しても、
遅延クロックの変化点が消失した入力データの変化点の
代用とすることができる。

【０００９】さらに特公平７−２８２７７号公報「ビッ
ト同期回路」には、バースト状の入力データと基準クロ
ック信号とを位相比較して生成した誤差信号に基づい
て、差周波情報を生成させて、これと誤差信号とを累積
的に蓄積するように構成した技術が開示されている。そ
して、この累積的に蓄積された差周波情報と誤差信号と
を合成して可変分周回路の分周比を可変制御すること
で、入力データが入力されなくても、前のバースト状の
入力データに基づいて同期制御を行うことができる。さ
らに、入力データの入力初期にも、ビット同期の位相差
が大きくならず安定した同期制御を行うことができるよ
うになる。

【００１０】

【発明が解決しようとする課題】しかしながら従来提案
された、例えば特開平１０−２７１１０１号公報や特開
昭６２−１０４５５７号公報に開示された技術を適用し
た従来提案されたビット同期回路では、クロック選択に
おいて入力データの変化点位相と、現在選択されている
クロック信号との位相を比較し、その差分によって次の
クロック信号の位相を選択している。すなわち、現在の
入力データの変化点位相に対応したクロック位相の抽出
し、この抽出したクロック位相を有するクロック信号で
次の入力データをリタイミングしている。したがって、
入力データに、ジッタ分布などにより現在の入力データ
の変化点位相と次の入力データの変化点位相が異なる場
合、次の入力データのリタイミングマージンが著しく小
さくなって、データエラーの発生確率が高くなってしま
うという問題がある。また特公平７−２８２７７号公報
に開示された技術では、差周波情報と誤差信号とを累積
的に蓄積することによって、入力データがないときに仮
想的な入力データとの位相比較により位相差が増大する
ことを回避するに過ぎないため、入力データ自体にジッ
タ分布を有する場合には、現在の入力データの変化点位
相と次の入力データの変化点位相が異なる場合、次の入
力データのリタイミングマージンが著しく小さくなって
しまう。

【００１１】このように従来のビット同期回路では、入
力データの変化点位相と現在のクロック位相とを演算し
て、次のクロック位相を決定するようにしていたが、入
力データのジッタ分布に依存することなくリタイミング
することができなかった。理想的には、アイパターン
（以下、単にアイと略す。）の開口部の中心位相に対応
したタイミングで入力データをリタイミングすることが
要求される。

【００１２】そこで本発明の目的は、入力データのジッ
タ分布に依存することなく、アイ開口部の中心位相を抽
出し、最適なリタイミングマージンを確保するビット同
期回路を提供することにある。

【００１３】

【課題を解決するための手段】請求項１記載の発明で
は、（イ）基準クロックから互いに異なる位相の複数の
クロックを生成するクロック生成手段と、（ロ）位相の
いずれか１つを指定する抽出位相値に基づいて複数のク
ロックから択一的にクロックを選択するクロック選択手
段と、（ハ）入力データをこのクロック選択手段によっ
て選択されたクロックでラッチするラッチ手段と、
（ニ）入力データの変化点を検出する変化点検出手段
と、（ホ）この変化点検出手段によって検出された変化
点を累積して位相情報として記憶する記憶手段と、
（ヘ）この記憶手段によって累積的に記憶された位相情
報からジッタ範囲の正側端および負側端を検出するジッ
タ範囲検出手段と、（ト）このジッタ範囲検出手段によ
って検出されたジッタ範囲の正側端および負側端からア
イパターンの中心位相を算出する中心位相算出手段と、
（チ）この中心位相算出手段によって算出されたアイパ
ターンの中心位相とその時点における抽出位相値との比
較結果に応じて抽出位相値を更新する抽出位相値更新手
段とをビット同期回路に具備させる。

【００１４】すなわち請求項１記載の発明では、基準ク
ロックを基にクロック生成手段によって生成された互い
に位相の異なる複数のクロックから択一的にクロック選
択手段で選択したクロックで、入力データをラッチする
ことでビット同期を行う。この際、変化点検出手段で検
出した入力データの変化点を記憶手段で累積的に位相情
報として蓄積させ、ジッタ範囲検出手段でこれら累積さ
れた変化点がジッタ範囲としてその正側端および負側端
を検出させる。そして、この検出した正側端および負側
端よりアイパターンの中心位相を算出し、現時点での抽
出位相値と比較して、最適な抽出位相値になるように更
新する。このようにして更新された抽出位相値により、
上述したクロック選択手段で最適なクロックを選択し、
リタイミングマージンを十分確保する。

【００１５】請求項２記載の発明では、（イ）基準クロ
ックから互いに異なる位相の複数のクロックを生成する
クロック生成手段と、（ロ）位相のいずれか１つを指定
する抽出位相値に基づいて複数のクロックから択一的に
クロックを選択するクロック選択手段と、（ハ）入力デ
ータをこのクロック選択手段によって選択されたクロッ
クでラッチするラッチ手段と、（ニ）入力データの変化
点を検出する変化点検出手段と、（ホ）この変化点検出
手段によって検出された変化点を累積して位相情報とし
て記憶する記憶手段と、（ヘ）この記憶手段によって累
積的に記憶された位相情報からジッタ範囲の正側端およ
び負側端を検出するジッタ範囲検出手段と、（ト）この
ジッタ範囲検出手段によって検出された正側端と抽出位
相値との第１の幅を算出する第１の算出手段と、（チ）
ジッタ範囲検出手段によって検出された負側端と抽出位
相値との第２の幅を算出する第２の算出手段と、（リ）
第１および第２の算出手段によって算出された第１およ
び第２の幅の比較結果に応じて抽出位相値を更新する抽
出位相値更新手段とをビット同期回路に具備させる。

【００１６】すなわち請求項２記載の発明では、基準ク
ロックを基にクロック生成手段によって生成された互い
に位相の異なる複数のクロックから択一的にクロック選
択手段で選択したクロックで、入力データをラッチする
ことでビット同期を行う。この際、変化点検出手段で検
出した入力データの変化点を記憶手段で累積的に位相情
報として蓄積させ、ジッタ範囲検出手段でこれら累積さ
れた変化点がジッタ範囲としてその正側端および負側端
を検出させる。そして、第１の算出手段で検出したジッ
タ範囲の正側端とその時点の抽出位相値との第１の幅を
算出させる。また、第２の算出手段で検出したジッタ範
囲の負側端とその時点の抽出位相値との第２の幅を算出
させる。次に抽出位相値更新手段で、この第１の幅およ
び第２の幅を比較することによって、その時点における
アイパターンの中心位相が現時点での抽出位相値に対し
て正負どちら側にあるかを判別させて、その判別結果に
応じて抽出位相値を更新する。このようにして更新され
た抽出位相値により、上述したクロック選択手段で最適
なクロックを選択し、リタイミングマージンを十分確保
する。

【００１７】請求項３記載の発明では、請求項２記載の
ビット同期回路で、第１の算出手段によって算出された
第１の幅と予め決められた第１の設定値とを比較する第
１の比較手段と、第２の算出手段によって算出された第
２の幅と予め決められた第２の設定値とを比較する第２
の比較手段と、第１の幅が第１の設定値より小さいとき
にはジッタ範囲の負側端をクリアし第２の幅が第２の設
定値より小さいときにはジッタ範囲の正側端をクリアす
る補正信号を生成する補正信号生成手段とを備え、記憶
手段はこの補正信号生成手段によって生成された補正信
号に対応した位相情報の変化点をクリアすることを特徴
としている。

【００１８】すなわち請求項３記載の発明では、第１の
幅と予め決められた第１の幅とを比較する第１の比較手
段と、第２の幅と予め決められた第２の幅とを比較する
第２の比較手段とを設ける。そして、補正信号生成手段
に第１の幅が第１の設定値より小さいときにはジッタ範
囲の負側端をクリアし、第２の幅が第２の設定値より小
さいときにはジッタ範囲の正側端をクリアする補正信号
を生成させる。そして、記憶手段に累積的に記憶されて
いる位相情報について、この補正信号に対応する位相情
報の変化点をクリアさせることで、アイパターンの開口
幅を広げるようにした。このようにアイパターンの開口
幅が設定された幅より狭くなったときに、ジッタ範囲の
負側端あるいは正側端に対応する位相情報をクリアする
ようにしたので、電源投入時の不定位相値をクリアする
とともに、入力データのワンダなどにも追従したリタイ
ミング用のクロックを抽出することができるようにな
る。

【００１９】請求項４記載の発明では、請求項１〜請求
項３記載のビット同期回路で、入力データの立ち上がり
および立ち下がり変化点をいずれか一方の変化点のみに
変換した両エッジ位相信号を生成するエッジ変換手段を
備え、変化点検出手段、記憶手段および抽出位相値更新
手段はこのエッジ変換手段によって生成された両エッジ
位相信号に同期させることを特徴としている。

【００２０】すなわち請求項４記載の発明では、エッジ
変換手段により入力データの立ち上がりおよび立ち下が
り変化点をいずれか一方の変化点のみに変換した両エッ
ジ位相信号を生成させる。そして、変化点検出手段およ
び記憶手段および抽出位相値更新手段はこのエッジ変換
手段によって生成された両エッジ位相信号に同期させる
ようにした。これにより、立ち上がりエッジと立ち下が
りエッジの位相にばらつきがあった場合でも両エッジの
位相情報を考慮した位相抽出を行うことができるように
なる。したがって、入力データのデューティ比が劣化し
た場合であっても、正常なリタイミング用クロックを抽
出することができるようになる。

【００２１】請求項５記載の発明では、請求項４記載の
ビット同期回路で、変化点検出手段は両エッジ位相信号
に同期して各位相ごとに論理レベルが“Ｈ”で隣接する
位相の論理レベルが“Ｌ”のときに変化点を検出するこ
とを特徴としている。

【００２２】すなわち請求項５記載の発明では、変化点
検出手段で両エッジ位相信号に同期して各位相ごとに隣
接する２位相間の論理レベル“Ｈ”と“Ｌ”となるとき
に変化するようにしたので、非常に高速かつ簡素な構成
で入力データの変化点の位相を特定することができるよ
うになる。

【００２３】請求項６記載の発明では、請求項１〜請求
項５記載のビット同期回路で、位相は所定の周期ごとに
分割され予め決められた位相領域番号によって識別され
ることを特徴としている。

【００２４】すなわち請求項６記載の発明では、所定の
周期ごとに分割され予め決められた位相領域番号によっ
て識別される位相を用いて検出した位相情報、ジッタ範
囲の負側端および正側端、アイパターンの開口幅および
抽出位相値を表現することができ、各種算出手段の簡素
化を図ることができる。

【００２５】請求項７記載の発明では、請求項６記載の
ビット同期回路で、抽出位相値変更手段は、第１の幅が
第２の幅より大きいときには負側に、第１の幅が第２の
幅より小さいときには正側に制御することを指示する中
心位相情報を生成する中心位相情報生成手段と、この中
心位相情報生成手段によって生成された中心位相情報が
負側に制御することを指示しているときには抽出位相値
をカウントダウンし、中心位相情報が正側に制御するこ
とを指示しているときには抽出位相値をカウントアップ
する抽出位相値カウント手段とを備えることを特徴とし
ている。

【００２６】すなわち請求項７記載の発明では、中心位
相情報生成手段により第１の幅と第２の幅との大小関係
によって、アイパターンの中心位相と現時点での抽出位
相値との関係を求め、抽出位相値の制御方向を算出する
ようにしたので、最適なリタイミング用のクロックを選
択するための抽出位相値の更新を行う抽出位相値更新手
段の構成を簡素化することができる。

【００２７】

【発明の実施の形態】

【００２８】

【実施例】以下実施例につき本発明を詳細に説明する。

【００２９】図１は本発明の一実施例におけるビット同
期回路の構成の概要を表わしたものである。本実施例に
おけるビット同期回路は、データ入力端子３０と、クロ
ック入力端子３１と、データ出力端子３２とを有してい
る。さらに、このビット同期回路は、ｍ（ｍは２以上の
整数）相クロック生成回路３３と、位相抽出回路３４
と、ｍ入力１出力セレクタ回路３５と、Ｄ−ＦＦ３６と
を備えている。データ入力端子３０から入力された入力
データ３７は、位相抽出回路３４とＤ−ＦＦ３６とに供
給されている。入力データ３７は、Ｄ−ＦＦ３６のＤ端
子に入力されている。クロック入力端子３１から入力さ
れた基準クロック３８は、ｍ相クロック生成回路３３に
供給されている。ｍ相クロック生成回路３３は複数の遅
延回路を有し、これらの組み合わせにより、入力される
基準クロック３８と同じ周波数で、互いに“３６０／
ｍ”度ずつ位相の異なるｍ相のクロック信号３９を生成
することができるようになっている。ｍ相クロック生成
回路３３で生成されたｍ相のクロック信号３９は、位相
抽出回路３４およびセレクタ回路３５に供給される。セ
レクタ回路３５には、位相抽出回路３４から抽出位相値
４０が入力され、この抽出位相値４０の値に基づいてｍ
相のクロック信号３９から択一的に抽出クロック４１を
選択する。この抽出クロック４１は、Ｄ−ＦＦ３６のＣ
端子に入力されている。Ｄ−ＦＦ３６は、このＣ端子か
ら入力される抽出クロック４１に同期して、Ｄ端子から
入力される入力データ３７をラッチし、Ｑ端子からリタ
イミングデータ４２を出力する。リタイミングデータ４
２は、データ出力端子３２から外部に出力される。

【００３０】位相抽出回路３４は、入力データ３７の変
化点位相が、ｍ相クロック生成回路３３で生成されたｍ
相のクロック信号３９のどの位相にいるかを検出するこ
とができるようになっている。そして、この検出した位
相を基に、最適なリタイミング位相を算出し、これに対
応する抽出位相値４０を生成する。この抽出位相値４０
は、ｍ相のクロック信号３９のうちどのクロック信号を
選択するかを示すクロック選択情報である。このような
位相抽出回路３４は、データ変化点検出回路４３でｍ相
のクロック信号３９と入力データ３７との位相比較を行
う。すなわち入力データ３７が、入力データ３７の１周
期をｍ分割した位相領域のうちのどの位相領域にあるか
を検出し、ｍ相のクロック信号それぞれに対応した位相
領域御とにデータ変化点位相情報４４として出力する。
このデータ変化点位相情報４４は、位相累積レジスタ４
５に入力される。位相累積レジスタ４５は、入力データ
３７の変化点に同期してデータ変化点位相情報４４を格
納し、過去から現在までのデータ変化点位相情報を累積
的に蓄積する。そして、位相累積情報４６としてアイ中
心位相算出回路４７に出力する。アイ中心位相算出回路
４７は、現在選択されているクロック位相を示す抽出位
相値４０と位相累積情報４６とに基づいてアイの中心位
相を算出するとともに、算出したアイの中心位相が現在
の抽出位相値４０に対応した位相領域に対して、正負ど
ちら側の位相領域であるかを示すアイ中心位相情報４８
を生成する。アイ中心位相情報４８は、選択位相カウン
タ４９に入力される。選択位相カウンタ４９は、アイ中
心位相情報４８に応じて、入力データ３７の変化点に同
期して現在選択されているクロック信号に対応した抽出
位相値をカウントアップあるいはカウントダウンする。
このカウント結果は、抽出位相値４０として位相抽出回
路３４から出力される。

【００３１】このように本実施例におけるビット同期回
路は、位相抽出回路３４でｍ相のクロック信号３９と入
力データ３７との位相比較結果を位相累積レジスタ４５
で累積的に蓄積するとともに、この累積的に蓄積した位
相累積情報からアイ中心位相算出回路４７でアイの中心
位相を算出するようにしている。そして、現在選択され
ているクロック位相に対して、正負どちら側に制御すべ
きかを検出し、これを選択位相カウンタ４９で抽出位相
値をカウントアップあるいはカウントダウンして更新す
ることで、入力データ３７について抽出したアイの中心
位相によるタイミングで入力データの最適なリタイミン
グを可能としている。以下では、このような最適なリタ
イミングを可能とする位相抽出回路３４の構成要部につ
いて詳細に説明する。

【００３２】図２は図１に示した位相抽出回路３４の構
成要部を表わしたものである。ただし、図１に示したビ
ット同期回路における同一部分には同一符号を付し、適
宜説明を省略する。ここでは、エッジ変換回路５０を備
え、入力データ３７の変化点について立ち上がりおよび
立ち下がりの両エッジに同期した両エッジ位相信号５１
を生成することができるようになっている。さらに位相
抽出回路３４は、補正回路５２を備え、アイ中心位相算
出回路４７で算出されたアイの開口幅に応じて、位相累
積レジスタ４５の指定するレジスタをクリアする補正信
号５３を生成することができるようになっている。この
ようなエッジ変換回路５０および補正回路５０が付加さ
れた位相抽出回路３４では、ｍ相のクロック信号３９が
データ変化点検出回路４３に入力されている。また、エ
ッジ変換回路５０には入力データ３７が入力されてお
り、入力データ３７の立ち上がりエッジおよび立ち下が
りエッジの両方の変化点位相を、一方の変化点すなわち
立ち上がり変化点のみか立ち下がり変化点のみで示され
た両エッジ位相信号５１が生成される。この両エッジ位
相信号５１は、データ変化点検出回路４３、位相累積レ
ジスタ４５および選択位相カウンタ４９に入力されてい
る。データ変化点検出回路４３は、ｍ相のクロック信号
３９それぞれについて、両エッジ位相信号５１の立ち上
がりエッジに同期して、この両エッジ位相信号５１の変
化点位相を用いて位相比較を行い、入力データ３７の立
ち上がり変化点および立ち下がり変化点の両変化点位相
についての位相比較を行う。

【００３３】この位相比較結果は、データ変化点位相情
報４４として位相累積レジスタ４５に入力される。位相
累積レジスタ４５は、両エッジ位相信号５１の立ち上が
りに同期してデータ変化点位相情報４４を累積的に蓄積
する。これら位相累積レジスタ４５は、補正信号５３で
指定される位相に対応する変化点を蓄積するレジスタの
みがクリアされる。位相累積レジスタ４５で生成された
位相累積情報４６は、アイ中心位相算出回路４７に入力
される。アイ中心位相算出回路４７は、抽出位相値４０
と位相累積情報４６とから、所定のジッタ振幅を有する
ジッタ範囲の負側である負側ジッタ範囲情報５４と、ジ
ッタ範囲の正側である正側ジッタ範囲情報５５と、アイ
の開口幅の正側である正側アイ開口幅情報５６と、アイ
の開口幅の負側である負側アイ開口幅情報５７とをそれ
ぞれ算出するとともに、抽出位相値４０を基準にアイの
中心位相がどちら側の位相にあるかを示すアイ中心位相
情報４８を生成する。アイ中心位相情報４８は、抽出位
相値４０で示される現在選択されているクロック位相と
入力データ３７の位相との比較結果に基づいて、位相の
制御方向を示す情報である。すなわち、アイ中心位相情
報４８は、位相の制御する方向として“＋”方向、
“−”方向あるいは“０”がある。例えば位相を“＋”
方向に制御することを示すアイ中心位相情報４８は、現
在選択されている抽出位相値４０に対して“＋３６０／
ｍ”度だけ位相がずれているクロック信号を選択させ
る。また、位相を“−”方向に制御することを示すアイ
中心位相情報４８は、現在選択されている抽出位相値４
０に対して“−３６０／ｍ”度だけ位相がずれているク
ロック信号を選択させる。アイ中心位相情報４８が
“０”のときは、選択するクロック信号はそのままとす
る。このような位相制御方向を示すアイ中心位相情報４
８は、選択位相カウンタ４９に入力される。選択位相カ
ウンタ４９は、アイ中心位相情報４８が示す位相制御方
向にしたがって、現在選択されているクロック位相を示
す抽出位相値４０を、アップカウントあるいはダウンカ
ウントする。

【００３４】アイ中心位相算出回路４７で生成された負
側ジッタ範囲情報５４と、正側ジッタ範囲情報５５と、
正側アイ開口幅情報５６と、負側アイ開口幅情報５７と
は、それぞれ補正回路５２に入力される。補正回路５２
は、入力された負側ジッタ範囲情報５４、正側ジッタ範
囲情報５５、正側アイ開口幅情報５６および負側アイ開
口幅情報５７から、アイの開口幅が所定の設定値より小
さくなったときに、対応するジッタ範囲の正側あるいは
負側のジッタを広げる補正信号５３を生成する。

【００３５】以下では、さらに位相抽出回路３４の構成
要部について詳細に説明する。

【００３６】図３は図２に示したエッジ変換回路５０の
構成要部を表わしたものである。ただし、図２に示した
位相抽出回路３４における同一部分には同一符号を付
し、適宜説明を省略する。本実施例におけるエッジ変換
回路５０は、入力データ３７を１．５分周している。こ
こでは１．５分周しているが、入力データ３７が２．５
分周、３．５分周、・・・のいずれかを行うように構成
してもよい。エッジ変換回路５０は、入力データはＤ−
ＦＦ６０₁、６０₂のＣ端子と、インバータ（Inverter：
以下、ＩＮＶと略す。）回路６１の入力端子に入力され
ている。ＩＮＶ回路６１の出力端子は、Ｄ−ＦＦ６０₃
のＣ端子に接続されている。Ｄ−ＦＦ６０₁のＱ端子
は、Ｄ−ＦＦ６０₂のＤ端子、２入力１出力論理和否定
（以下、ＮＯＲと略す。）回路６２の一方の入力端子お
よび２入力１出力論理和（以下、ＯＲと略す。）回路６
３の一方の入力端子に接続されている。Ｄ−ＦＦ６０₂
のＱ端子は、Ｄ−ＦＦ６０₃のＤ端子およびＮＯＲ回路
６２の他方の入力端子に接続されている。ＮＯＲ回路６
２の出力端子は、Ｄ−ＦＦ６０₁のＤ端子に接続されて
いる。Ｄ−ＦＦ６０₃のＱ端子は、ＯＲ回路６３の他方
の入力端子に接続されている。ＯＲ回路６３の出力端子
からは、両エッジ位相信号５１が出力される。

【００３７】このようにエッジ変換回路５０は、入力デ
ータの立ち上がりエッジおよび立ち下がりエッジを用い
て分周させ、両変化点位相を片方の変化点で表現した両
エッジ位相信号５１を出力している。

【００３８】図４は図２に示したデータ変化点検出回路
４３の構成要部を表わしたものである。ただし、図２に
示した位相抽出回路３４における同一部分には同一符号
を付し、適宜説明を省略する。すなわち、ｍ相クロック
生成回路３３によって生成された互いに位相の異なるｍ
相のクロック信号３９₁〜３９_mは、それぞれＤ−ＦＦ６
４₁〜６４_mのＤ端子に入力されている。Ｄ−ＦＦ６４₁
〜６４_mそれぞれのＣ端子には、エッジ変換回路５０で
生成された両エッジ位相信号５１が入力されている。Ｄ
−ＦＦ６４₁〜６４_mは、この両エッジ位相信号５１でｍ
相のクロック信号３９₁〜３９_mをラッチしている。ま
た、Ｄ−ＦＦ６４₁〜６４_mのＱ端子は、それぞれ２入力
１出力論理積（以下、ＡＮＤと略す。）回路６５₁〜６
５_mの一方の入力端子に接続されている。さらにＤ−Ｆ
Ｆ６４₁〜６４_mのＱ端子は、それぞれＩＮＶ回路６
６_m、６６₁〜６６_m-1の入力端子に接続されている。こ
れらＩＮＶ回路６６₁〜６６_mの出力端子は、ＡＮＤ回路
６５₁〜６５_mの他方の入力端子に接続されている。ＡＮ
Ｄ回路６５₁〜６５_mの出力端子からは、データ変化点位
相情報４４₁〜４４_mが出力される。すなわち、入力デー
タ３７の変化点でラッチされたｍ相のクロック信号３９
₁〜３９_mについて、隣接する２相間のラッチデータが
“１０”となる箇所を検出することで、ｍ相クロック信
号３９₁〜３９_mの立ち上がり変化点位相に対して、両エ
ッジ位相信号３９の立ち上がり変化点がどこにあるかを
検出している。これは、入力データ３７の変化点位相
が、入力データ３７の１周期をｍ分割した領域のどの領
域にあるのかを示す。ここでは、ｍ相のクロック信号の
立ち上がり変化点位相について説明しているが、ｍ相の
クロック信号の立ち下がり変化点位相について両エッジ
位相信号の変化点を検出する場合には、隣接する２相間
のラッチデータが“０１”となる箇所を検出するように
すればよい。

【００３９】このようにデータ変化点検出回路４３で
は、ｍ相クロック信号３９₁〜３９_mの立ち上がり変化点
位相に対して、両エッジ位相信号５１の立ち上がり変化
点がどこにあるかを示すデータ変化点位相情報４４₁〜
４４_mが生成される。このデータ変化点位相情報４４₁〜
４４_mは、データ変化点検出回路４３から出力され、位
相累積レジスタ４５に入力される。

【００４０】図５は図２に示した位相累積レジスタ４５
の構成要部を表わしたものである。ただし、図２に示し
た位相抽出回路３４における同一部分には同一符号を付
し、適宜説明を省略する。本実施例における位相累積レ
ジスタ４５では、エッジ変換回路５０で生成された両エ
ッジ位相信号５１がＤ−ＦＦ６７₁〜６７_mのＣ端子に入
力されている。データ変化点検出回路４３で生成された
データ変化点位相情報４４₁〜４４_mは、それぞれ２入力
１出力ＯＲ回路６８₁〜６８_mの一方の入力端子から入力
されている。これらＯＲ回路６８₁〜６８_mの他方の入力
端子は、それぞれＤ−ＦＦ６７₁〜６７_mのＱ端子が接続
されている。ＯＲ回路６８₁〜６８_mの出力端子は、２入
力１出力ＡＮＤ回路６９₁〜６９_mの一方の入力端子に接
続されている。また、補正回路５２によって生成された
補正回路５３は、それぞれＩＮＶ回路７０₁〜７０_mの入
力端子から入力されている。これらＩＮＶ回路７０₁〜
７０_mの出力端子は、ＡＮＤ回路６９₁〜６９_mの他方の
入力端子に接続されている。ＡＮＤ回路６９₁〜６９_mの
出力端子は、Ｄ−ＦＦ６７₁〜６７_mのＤ端子に接続され
ている。Ｄ−ＦＦ６７₁〜６７_mのＱ端子からは、位相累
積情報４６₁〜４６_mが出力される。

【００４１】このように位相累積レジスタ４５は、補正
信号が補正を行わないことを示す論理レベル“Ｌ”のと
きには、データ変化点位相情報４４₁〜４４_mとこれまで
蓄積していた位相累積情報４６₁〜４６_mとがそれぞれ各
相ごとに論理和され、両エッジ位相信号５１でラッチす
る。一方、補正信号が補正を行うことを示す論理レベル
“Ｈ”のときにはＡＮＤ回路６９によってマスクされた
値がＤ−ＦＦにおいて、両エッジ位相信号５１でラッチ
する。すなわち、補正を行わないときには、Ｄ−ＦＦの
出力である位相累積情報を帰還して累積的に蓄積する一
方、補正を行うときにこれまで蓄積していた位相累積情
報をマスクすることで、両エッジ位相信号５１でラッチ
された値がクリアされることになる。ここで累積的に蓄
積された位相累積情報４６₁〜４６_mは、アイ中心位相算
出回路４７に供給される。

【００４２】図６は図２に示したアイ中心位相算出回路
４７の構成要部を表わしたものである。ただし、図２に
示した位相抽出回路３４における同一部分には同一符号
を付し、適宜説明を省略する。本実施例におけるアイ中
心位相算出回路４７では、位相累積レジスタ４５から供
給された位相累積情報４６₁〜４６_mは、第１および第２
のエンコーダ７１₁、７１₂に入力される。第１のエンコ
ーダ７１₁は、位相累積情報４６₁〜４６_mのジッタ範囲
の負側端の位相をエンコードする。こにより、位相累積
情報４６₁〜４６_mによって累積的に蓄積されている両エ
ッジ位相信号５１と入力データの立ち上がりエッジ位相
との比較結果によって検出された変化点位相に伴うジッ
タ範囲の負側端を示す負側ジッタ範囲情報５４を出力す
る。第２のエンコーダ７１₂は、位相累積情報４６₁〜４
６_mのジッタ範囲の正側端の位相をエンコードする。こ
れにより、位相累積情報４６₁〜４６_mによって累積的に
蓄積されている両エッジ位相信号５１と入力データの立
ち上がりエッジ位相との比較結果によって検出された変
化点位相に伴うジッタ振幅の正側端を示す正側ジッタ範
囲情報５５を出力する。これら第１および第２のエンコ
ーダ７１₁、７１₂によってエンコードされた負側ジッタ
範囲情報５４および正側ジッタ範囲情報５５は、それぞ
れ第１および第２の減算回路７２₁、７２₂の一方の入力
端子から入力されている。第１および第２の減算回路７
２₁、７２₂の他方の入力端子には、それぞれ現在選択さ
れているアイの中心位相を示す抽出位相値４０が入力さ
れている。

【００４３】第１の減算回路７２₁は、負側ジッタ範囲
情報５４から現在選択されているクロック位相であるア
イの中心位相を示す抽出位相値４０を減算することによ
って、正側アイ開口幅情報５６を生成する。正側アイ開
口幅情報５６は、現在のアイの中心位相からアイのジッ
タ範囲の負側端までのアイの正側の開口幅を示す。第２
の減算回路７２₂は、現在選択されているクロック位相
であるアイの中心位相を示す抽出位相値４０から正側ジ
ッタ範囲情報５５を減算することによって、負側アイ開
口幅情報５７を生成する。負側アイ開口幅情報５７は、
アイのジッタ範囲の正側端から現在のアイの中心位相ま
でのアイの負側の開口幅を示す。これら正側アイ開口幅
情報５６および負側アイ開口幅情報５７は、比較回路７
３に入力される。比較回路７３は、正側アイ開口幅情報
５６と負側アイ開口幅情報５７を比較することで、抽出
位相値４０によって示される現在選択されているクロッ
ク位相であるアイの中心位相が、この比較時点における
アイの中心位相に対して正負どちら側にあるかを検出す
る。この比較回路７３によるアイの中心位相の検出結果
は、アイ中心位相情報４８として生成され、選択位相カ
ウンタ４９に供給される。

【００４４】アイ中心位相情報４８は、正側アイ開口幅
情報５６が負側アイ開口幅情報５７より大きいときに
は、抽出位相値４０で示される現在選択されているアイ
の中心位相が比較時点のアイの中心位相より負側にある
と判断して、正側に中心位相を制御する“＋”方向を示
す情報として出力される。また、正側アイ開口幅情報５
６が負側アイ開口幅情報５７より小さいときには、抽出
位相値４０で示される現在選択されているアイの中心位
相が比較時点のアイの中心位相より正側にあると判断し
て、負側に中心位相を制御する“−”方向を示す情報と
して出力される。さらに、正側アイ開口幅情報５６が負
側アイ開口幅情報５７と等しいときには、抽出位相値４
０で示される現在選択されているアイの中心位相と比較
時点のアイの中心位相とが同じ位相であると判断して、
中心位相の制御を行わない“０”を示す情報として出力
される。

【００４５】このアイ中心位相算出回路４７の比較回路
７３によって生成されたアイ中心位相情報４８は選択位
相カウンタ４９に入力される。また、アイ中心位相算出
回路４７で生成された負側ジッタ範囲情報５４と、正側
ジッタ範囲情報５５と、正側アイ開口幅情報５６と、負
側アイ開口幅情報５７とは、それぞれ補正回路５２に入
力される。

【００４６】選択位相カウンタ４９は、公知のアップカ
ウンタおよびダウンカウンタから構成されており、その
図示を省略する。本実施例における選択位相カウンタ４
９は、入力されるアイ中心位相情報４８に応じて抽出位
相値をカウントアップ、あるいはカウントダウンした値
で更新するか、あるいはそのままの値を保持する。すな
わち、アイ中心位相情報４８が“＋”方向を示す情報で
あるときには、抽出位相値４０をカウントアップし、選
択するアイの中心位相を“＋１”に相当する“＋３６０
／ｍ”度だけ位相のずれたアイの中心位相を示す抽出位
相値を生成する。また、アイ中心位相情報４８が“−”
方向を示す情報であるときには、抽出位相値４０をカウ
ントダウンし、選択するアイの中心位相を“−１”に相
当する“−３６０／ｍ”度だけ位相のずれたアイの中心
位相を示す抽出位相値を生成する。アイ中心位相情報４
８が“０”を示す情報であるときには、抽出位相値４０
をそのまま保持する。このようにして生成された抽出位
相値４０は、セレクタ回路３５とアイ中心位相算出回路
４７に供給される。

【００４７】図７は図２に示した補正回路５２の構成要
部を表わしたものである。ただし、図２に示した位相抽
出回路３４における同一部分には同一符号を付し、適宜
説明を省略する。本実施例における補正回路では、アイ
中心位相算出回路４７で生成された正側アイ開口幅情報
５６および負側アイ開口幅情報５７は、それぞれ第３お
よび第４の減算回路７４₁、７４₂の一方の入力端子から
入力される。本実施例における補正回路５２は、アイ保
証正側開口幅設定端子７５₁とアイ保証負側開口幅設定
端子７５₂とを備えている。アイ保証正側開口幅設定端
子７５₁には予め決められた正側開口幅設定値が入力さ
れており、第３の減算回路７４₁の他方の入力端子に接
続されている。アイ保証負側開口幅設定端子７５₂には
予め決められた負側開口幅設定値が入力されており、第
４の減算回路７４₂の他方の入力端子に接続されてい
る。第３の減算回路７４₁は、予め決められた正側開口
幅設定値と正側アイ開口幅情報５６との減算を行い、正
側アイ開口幅情報５６が正側開口幅設定値以下のときに
論理レベル“Ｈ”の第１の検出信号７６₁を出力する。
第４の減算回路７４₂は、予め決められた負側開口幅設
定値と負側アイ開口幅情報５７との減算を行い、負側ア
イ開口幅情報５７が負側開口幅設定値以下のときに論理
レベル“Ｈ”の第２の検出信号７６₂を出力する。第１
および第２の検出信号７６₁、７６₂は、２入力１出力Ｏ
Ｒ回路７７の入力端子にそれぞれ入力されている。

【００４８】またアイ中心位相算出回路４７で生成され
た負側ジッタ範囲情報５４および正側ジッタ範囲情報５
５は、それぞれ２入力１出力セレクタ回路７８に入力さ
れている。セレクタ回路７８は、負側ジッタ範囲情報５
４と正側ジッタ範囲情報５５で示す補正するジッタの正
負両端位相のうち、第１あるいは第２の検出信号７
６ ₁、７６₂に応じて、択一的に選択する。すなわち、第
１の検出信号７６₁によって負側アイ開口幅情報５６が
負側開口幅設定値以下と判別されているときには正側ジ
ッタ範囲情報５５を選択し、第２の検出信号７６₂によ
って正側アイ開口幅情報５７が正側開口幅設定値以下と
判別されているときには負側ジッタ範囲情報５４を選択
するようになっている。図７におけるセレクタ回路７８
では、第１の検出信号７６₁を優先させたセレクタ回路
７８の選択制御信号とし、負側アイ開口幅情報５６が負
側開口幅設定値以下と判別されているときには正側ジッ
タ範囲情報５５を選択し、それ以外のときには負側ジッ
タ範囲情報５４を選択する。セレクタ回路７８によって
選択されたジッタ範囲情報は、デコーダ７９に入力され
る。

【００４９】デコーダ７９は、セレクタ回路７８によっ
て選択されたジッタ範囲情報をｍビットのデコード補正
信号に変換する。ジッタ範囲情報は、ｍ分割された位相
領域のうち、ジッタ範囲の正側端あるいは負側端を示し
ているため、デコード７９でデコードされたデコード補
正信号は、ｍビットのうちジッタ範囲の正側端あるいは
負側端に対応するビットだけ“Ｈ”レベルとなる。この
ようにして生成されたデコード補正信号のｍビットデー
タは、それぞれ２入力１出力ＡＮＤ回路８０₁〜８０_mの
一方の入力端子から入力される。ＡＮＤ回路８０₁〜８
０_mの他方の入力端子は、共通してＮＯＲ回路７７の出
力端子に接続されている。ＡＮＤ回路８０₁〜８０_mの出
力端子からは、ｍビットの補正信号５３₁〜５３_mが出力
される。ＮＯＲ回路７７は、第１および第２の検出信号
７６₁、７６₂がいずれも論理レベル“Ｌ”のときには、
論理レベル“Ｌ”を出力するので、デコーダ７９でセレ
クタ回路７８から出力されたデコード補正信号のデコー
ド結果をマスクする。

【００５０】このように本実施例における補正回路５２
は、累積的に蓄積した位相情報に基づいてアイ中心位相
算出回路４７によって生成された負側ジッタ範囲情報５
４、正側ジッタ範囲情報５５、正側アイ開口幅情報５６
および負側アイ開口幅情報５７から、現在選択されてい
る抽出位相によるアイの開口幅が所定値より小さいとき
に、入力データのジッタ分布などによってアイの開口幅
が狭くなったときにジッタ範囲の正側端あるいは負側端
をクリアしてアイの開口幅を広げる。すなわち、例えば
正側のアイ開口幅が狭くなったときには負側ジッタ範囲
を補正してアイの開口幅を広げ、負側のアイ開口幅が狭
くなったときには正側ジッタ範囲を補正してアイの開口
幅を広げる。このようにして生成された補正信号５３₁
〜５３_mを生成する。これら補正信号５３₁〜５３_mは、
上述したように位相累積レジスタ４５に供給され、ｍ分
割された位相領域の累積位相情報の対応するビットをク
リアする。これにより、電源投入時の不定位相値をクリ
アするとともに、入力データのワンダ等によって位相が
変化する場合であっても、これに追従してリタイミング
マージンを十分確保する。

【００５１】このように構成された本実施例におけるビ
ット同期回路は、全体として次のようなアルゴリズムで
動作する。

【００５２】図８は図１〜図７で示した本実施例におけ
るビット同期回路の動作アルゴリズムの概要を表わした
ものである。まずクロック入力端子３１から入力された
基準クロックから、互い“３６０／ｍ”度ずつ位相の異
なるｍ相のクロック信号３９が生成される。また、デー
タ入力端子３０から入力された入力データ３９の立ち上
がりと立ち下がりの両方の変化点位相を立ち上がり変化
点のみの位相で表現された両エッジ位相信号５１が生成
される。次に、ｍ相のクロック信号３９₁〜３９_mと両エ
ッジ位相信号５１から入力データ３９の変化点位相を検
出し、データ変化点位相情報４４を生成する（ステップ
Ｓ９０）。このデータ変化点位相情報４４から、入力デ
ータ３９の１周期分をｍ分割した各位相領域ごとに過去
から現在までのデータ変化点位相を累積する（ステップ
Ｓ９１）。その際、ｍ相の位相領域に対応した補正信号
５３₁〜５３_mが入力されているとき（ステップＳ９２：
Ｙ）には、蓄積すべき位相累積情報をクリアする（ステ
ップＳ９３）。補正信号が入力されず（ステップＳ９
２：Ｎ）そのまま蓄積され、あるいは入力された補正信
号によって対応するレジスタがクリアされた（ステップ
Ｓ９３）位相累積情報４６から、変化点のジッタ範囲の
負側端および正側端の位相領域を示す負側ジッタ範囲情
報５４および正側ジッタ範囲情報５５を生成する（ステ
ップＳ９４）。次に、現在選択されているアイ中心位相
である抽出位相値４０とこれら負側および正側ジッタ範
囲情報５４、５５から、現時点における正側および負側
のアイ開口幅を示す正側および負側アイ開口幅情報５
６、５７を生成する（ステップＳ９５）。そして、この
正側および負側アイ開口幅情報５６、５７を比較し（ス
テップＳ９６）、抽出位相値４０を基準にアイの中心位
相がどちら側にあるかを示すアイ中心位相情報４８を生
成する。このアイ中心位相情報４８に基づいて、算出さ
れたアイ中心位相に応じて抽出位相値を更新し（ステッ
プＳ９７）、一連の処理を終了する（エンド）。ステッ
プＳ９０はデータ変化点検出回路４３で行われる。ステ
ップＳ９１〜ステップＳ９３における処理９８は、位相
累積レジスタ４５で行われる。ステップＳ９４〜ステッ
プＳ９６における処理９９は、アイ中心位相算出回路４
７で行われる。ステップＳ９７は、選択位相カウンタ４
９で行われる。

【００５３】図９は図８で示した本実施例におけるビッ
ト同期回路の補正信号の生成アルゴリズムの概要を表わ
したものである。すなわち、図８のステップＳ９４およ
びステップＳ９５で生成された負側および正側ジッタ範
囲情報５４、５５と正側および負側アイ開口幅情報５
６、５７とから、現在選択されている抽出位相によるア
イの開口幅が所定値以下のとき（ステップＳ１００：
Ｙ）に、入力データのジッタ分布などによってアイの開
口幅が狭くなったときに狭まったアイの開口幅の反対側
のエッジをクリアしてアイの開口幅を広げるための補正
信号を生成する（ステップＳ１０１）。ステップＳ１０
１における補正信号生成後、あるいは現在選択されてい
る抽出位相によるアイの開口幅が所定値以下ではないと
き（ステップＳ１００：Ｎ）は、そのまま一連の処理を
終了する（エンド）。このステップＳ１００およびステ
ップＳ１０１における処理１０２は、補正回路５２で行
われる。

【００５４】次に、本実施例におけるビット同期回路の
具体的な動作についてタイミングチャートを参照しなが
ら説明する。

【００５５】図１０は本実施例におけるビット同期回路
の第１の動作例のタイミングチャートを表わしたもので
ある。ここでは、クロック入力端子３１を介して入力さ
れる基準クロック３８は、ｍ相クロック生成回路３３で
８相のクロック信号３９₁〜３９₈が生成されるものとす
る。また、データ入力端子３０から入力される入力デー
タ３７は、変化点が時刻Ｔ₁、Ｔ₂、Ｔ₃、Ｔ₄、Ｔ₅、
Ｔ₆、Ｔ₇（ただし、Ｔ₁＜Ｔ₂＜・・・＜Ｔ₆＜Ｔ₇）にあ
るものとする。同図（ａ）は、このタイミングチャート
上の位相領域を識別するための時刻を示す。同図（ｂ）
は、所定の１周期をｍ分割された位相領域を示す。すな
わち、１周期ごとに８分割されており、時刻Ｔ₁の位相
領域番号を“１”とすると、順に“２”〜“８”とな
り、時刻Ｔ₂では位相領域番号は“２”となる。同図
（ｃ）は、入力データ３７のタイミングチャートを示
す。同図（ｄ）は、両エッジ位相信号５１のタイミング
チャートを示す。同図（ｅ）〜（ｌ）は、それぞれ８相
のクロック信号３９₁〜３９₈のタイミングチャートを示
す。同図（ｍ）は、データ変化点位相情報４４のタイミ
ングチャートを示す。ここでは、上位ビットから順に、
データ変化点位相情報４４₈、４４₇、・・・、４４₁を
示している。

【００５６】同図（ｃ）に示すように時刻Ｔ₁に論理レ
ベル“Ｈ”から“Ｌ”に変化し、その後時刻Ｔ₂、Ｔ₃、
Ｔ₄およびＴ₇で変化する（時刻Ｔ₅、Ｔ₆について図示せ
ず）入力データ３７は、エッジ変換回路５０で立ち上が
り変化点位相時刻Ｔ₁、Ｔ₇と立ち下がり変化点位相時刻
Ｔ₄に立ち上がりエッジを有する両エッジ位相信号５１
が生成される（同図（ｄ））。一方、ｍ相クロック生成
回路３３では、基準クロック３８を基にして入力データ
３７のデータ速度と同じ周波数で、かつ互いに位相が
“３６０／８”度ずつずれた８相のクロック信号３９₁
〜３９₈が生成される（同図（ｅ）〜（ｌ））。データ
変化点検出回路４３では、両エッジ位相信号５１と８相
のクロック信号３９₁〜３９₈との位相関係から両エッジ
位相信号５１の立ち上がりエッジにおいて隣接する２位
相間の論理レベルが“１０”である位相を検出し、これ
をデータ変化点位相情報４４₁〜４４_mとして出力する。
時刻Ｔ ₁では、両エッジ位相信号５１の立ち上がりエッ
ジでクロック信号３９₁、３９₂が“１０”の関係となっ
ているため、データ変化点位相情報４４₁のみが論理レ
ベル“Ｈ”であるデータ変化点位相情報４４は“０００
００００１”となる（同図（ｍ））。同様にして時刻Ｔ
₄では、両エッジ位相信号５１の立ち上がりエッジでク
ロック信号３９₂、３９₃が“１０”の関係となっている
ため、データ変化点位相情報４４₂のみが論理レベル
“Ｈ”であるデータ変化点位相情報４４は“０００００
０１０”となる。時刻Ｔ₇では、データ変化点位相情報
４４₃のみが論理レベル“Ｈ”であるデータ変化点位相
情報４４は“０００００１００”となる。

【００５７】図１１は図１０に示した第１の動作例と同
一タイミングにおける別信号のタイミングチャートを表
わしたものである。図１１（ａ）〜（ｄ）は、図１０と
同一のものを示している。また、図１１（ｅ）は、図１
０（ｍ）と同一のものである。図１１（ｆ）は、位相累
積情報４６のタイミングチャートを示す。同図（ｇ）
は、負側ジッタ範囲情報５４のタイミングチャートを示
す。同図（ｈ）は、正側ジッタ範囲情報５５のタイミン
グチャートを示す。同図（ｉ）は、正側アイ開口幅情報
５６のタイミングチャートを示す。同図（ｊ）は、負側
アイ開口幅情報５７のタイミングチャートを示す。同図
（ｋ）は、アイ中心位相情報４８のタイミングチャート
を示す。同図（ｌ）は、抽出位相値４０のタイミングチ
ャートを示す。同図（ｍ）は、補正信号５３のタイミン
グチャートを示す。

【００５８】同図（ｆ）に示すように位相累積レジスタ
４５が蓄積した位相累積情報４６は、時刻Ｔ₄まで“０
０００００００”であり、補正信号５２も“０００００
０００”であるものとする。時刻Ｔ₄では、位相累積レ
ジスタ４５で両エッジ位相信号５１の立ち上がりエッジ
でデータ変化点位相情報４４“０００００００１”をラ
ッチするため、位相累積情報４６“０００００００１”
を保持する。時刻Ｔ₇でも同様に、位相累積レジスタ４
５で両エッジ位相信号５１の立ち上がりエッジでデータ
変化点位相情報４４“００００００１０”とこれまで累
積した位相累積情報“０００００００１”の論理和をラ
ッチするため、位相累積情報４６“００００００１１”
を保持する。

【００５９】ここでアイ中心位相算出回路４７で生成さ
れる各種信号を説明するために、ジッタ範囲あるいはア
イ開口部について説明する。

【００６０】図１２はアイ中心位相算出回路４７で生成
される各種信号の関係を表わしたものである。ここでは
位相累積情報４６が“００００１１１０”のときの各種
信号の関係を示している。すなわち、ｍ分割位相領域番
号“２”〜“４”で、累積的に位相検出がされているこ
とを示している。したがって、ジッタ振幅１１０は、
“３”である。負側ジッタ範囲情報１１１は、ｍ分割位
相領域番号“２”に対応する位相領域である。正側ジッ
タ範囲情報１１２は、ｍ分割位相領域番号“４”に対応
する位相領域である。抽出位相値１１３の位置を、ｍ分
割位相領域番号“７”の位相領域にあるものとすると、
正側アイ開口幅情報１１４はジッタ範囲情報の負側端１
１１と抽出位相値１１３との幅である“３”となること
を示している。負側アイ開口幅情報１１５は、抽出位相
値１１３とジッタ範囲情報の正側端１１２との幅である
“３”となることを示している。

【００６１】図１１に戻って説明を続ける。時刻Ｔ₄で
は、位相累積情報４６は“０００００００１”のため、
ジッタ振幅が“１”で図１１（ｇ）で示す負側ジッタ範
囲情報５４は分割位相領域番号を示す“１”となる。同
様に図１１（ｈ）で示す正側ジッタ範囲情報５５は、分
割位相領域番号を示す“１”となる。また、時刻Ｔ₇で
は、位相累積情報４６は“００００００１１”のため、
ジッタ振幅が“２”で、負側ジッタ範囲情報５４は分割
位相領域番号“１”を示す“１”に、正側ジッタ範囲情
報５５は分割位相領域番号を示す“２”を示す“２”に
なる。

【００６２】同図（ｌ）に示すように抽出位相値４０が
“４”であるものとすると、時刻Ｔ ₄で正側アイ開口幅
情報５６は負側ジッタ範囲情報５４から抽出位相値４０
を減算して“５”となる。また、負側アイ開口幅情報５
７は抽出位相値４０から正側ジッタ情報５７を減算して
“３”となる。さらに、アイ中心位相算出回路４７の比
較回路で、正側アイ開口幅情報５６と負側アイ開口幅情
報５７とを比較し、正側アイ開口幅情報５６の方が大き
いことから、アイの中心位相が抽出位相値４０で示す
“４”より正側にあると判別し、アイ中心位相情報４８
は“＋”方向への制御を行う情報として出力される。こ
れにより抽出位相値４０は、次の両エッジ位相信号５１
の立ち上がりエッジに同期してアップカウントされ、
“５”となる。

【００６３】ここで、補正回路５２のアイ保証正側開口
幅設定端子７５₁、アイ保証負側開口幅設定端子７５₂か
ら、予め正側開口幅設定値および負側開口幅設定値とし
て“２”が入力されているものとする。正側アイ開口幅
情報５６および負側アイ開口幅情報５７とも、それぞれ
予め設定された正側開口幅設定値および負側開口幅設定
値より大きいため、補正信号５３₁〜５３_mはすべて論理
レベル“Ｌ”となる。

【００６４】時刻Ｔ₇では、正側アイ開口幅情報５６は
負側ジッタ範囲情報５４から抽出位相値４０を減算して
“４”となる。また、負側アイ開口幅情報５７は抽出位
相値４０から正側ジッタ情報５７を減算して“３”とな
る。さらに、アイ中心位相算出回路４７の比較回路で、
正側アイ開口幅情報５６と負側アイ開口幅情報５７とを
比較し、正側アイ開口幅情報５６の方が大きいことか
ら、アイの中心位相が抽出位相値４０で示す“５”より
正側にあると判別し、アイ中心位相情報４８は“＋”方
向への制御を行う情報として出力される。また、正側ア
イ開口幅情報５６および負側アイ開口幅情報５７とも、
それぞれ予め設定された正側開口幅設定値および負側開
口幅設定値より大きいため、補正信号５３₁〜５３_mはす
べて論理レベル“Ｌ”となる。

【００６５】図１３は本実施例における同期回路の第２
の動作例のタイミングチャートを表わしたものである。
ここでは、第１の動作例と同様にクロック入力端子３１
を介して入力される基準クロック３８は、ｍ相クロック
生成回路３３で８相のクロック信号３９₁〜３９₈が生成
されるものとする。また、データ入力端子３０から入力
される入力データ３７は、ｍ分割された位相領域のうち
３領域分に相当するジッタ振幅を有し、第１の動作例と
同様に変化点が時刻Ｔ₁、Ｔ₂、Ｔ₃、Ｔ₄、Ｔ₅、Ｔ₆、Ｔ
₇にあるものとする（時刻Ｔ₃は図示せず。ただし、Ｔ₁
＜Ｔ₂＜・・・＜Ｔ₆＜Ｔ₇））。同図（ａ）は、このタ
イミングチャート上の位相領域を識別するための時刻を
示す。同図（ｂ）は、ｍ分割された位相領域を示す。す
なわち、１周期ごとに８分割されており、時刻Ｔ₁の位
相領域番号を“１”とすると、順に“２”〜“８”とな
り、時刻Ｔ₂では位相領域番号は“２”となる。同図
（ｃ）は、入力データ３７のタイミングチャートを示
す。同図（ｄ）は、両エッジ位相信号５１のタイミング
チャートを示す。同図（ｅ）は、データ変化点位相情報
４４のタイミングチャートを示す。同図（ｆ）は、位相
累積情報４６のタイミングチャートを示す。同図（ｇ）
は、負側ジッタ範囲情報５４のタイミングチャートを示
す。同図（ｈ）は、正側ジッタ範囲情報５５のタイミン
グチャートを示す。同図（ｉ）は、正側アイ開口幅情報
５６のタイミングチャートを示す。同図（ｊ）は、負側
アイ開口幅情報５７のタイミングチャートを示す。同図
（ｋ）は、アイ中心位相情報４８のタイミングチャート
を示す。同図（ｌ）は、抽出位相値４０のタイミングチ
ャートを示す。同図（ｍ）は、補正信号５３のタイミン
グチャートを示す。

【００６６】図１３（ａ）〜同図（ｅ）までの動作につ
いては、図１０および図１１で示した第１の動作例と同
様なので説明を省略する。図１３（ｆ）に示す位相累積
情報４６は、時刻Ｔ₄まで、予めｍ分割位相領域番号
“６”〜“８”に相当する“１１１０００００”が累積
的に蓄積されているものとする。また、同様に抽出位相
値４０は、時刻Ｔ₄までに“３”が設定されているもの
とする。これにより、時刻Ｔ₄までは、位相累積情報４
６のジッタ範囲の負側端をデコードした負側ジッタ範囲
情報５４はｍ分割位相領域番号“６”となる。位相累積
情報４６のジッタ範囲の正側端をデコードした正側ジッ
タ範囲情報５５はｍ分割位相領域番号“８”となる。時
刻Ｔ₄で両エッジ位相信号５１の立ち上がりエッジに同
期して、位相累積情報４６は、ｍ分割位相領域番号
“１”に対応する位相検出情報を累積し、“１１１００
００１”となる。

【００６７】時刻Ｔ₄では、位相累積情報４６が“１１
１００００１”となるため、ジッタ範囲の負側端をデコ
ードした負側ジッタ範囲情報５４はｍ分割位相領域番号
“６”となる。位相累積情報４６のジッタ範囲の正側端
をデコードした正側ジッタ範囲情報５５はｍ分割位相領
域番号“１”となる。

【００６８】時刻Ｔ₄までは、抽出位相値４０が“３”
であることから、負側ジッタ範囲情報５４から現在の抽
出位相値４０を減算した正側アイ開口幅情報５６は
“３”、現在の抽出位相値４０から正側ジッタ範囲情報
５５を減算した負側アイ開口幅情報５７は“３”とな
る。したがって、アイ中心位相情報４８は“０”とな
り、選択位相カウンタ４９により抽出位相値の更新を行
わないため、時刻Ｔ₁以降についても抽出位相値４０は
“３”のままである。正側アイ開口幅情報５６および負
側アイ開口幅情報５７が、それぞれ予め設定された正側
開口幅設定値および負側開口幅設定値より大きいため、
補正信号５３はすべて論理レベル“Ｌ”となる。

【００６９】時刻Ｔ₄では、抽出位相値４０が“３”で
あることから、負側ジッタ範囲情報５４が“６”、正側
ジッタ範囲情報５５が“１”であるため、正側アイ開口
幅情報５６は“３”、負側アイ開口幅情報５７は“２”
となる。したがって、アイ中心位相情報４８は“＋”と
なり、選択位相カウンタ４９により抽出位相値のアップ
カウントが行われ、次の両エッジ位相信号５１の立ち上
がりエッジでは“４”に更新される。ところで、時刻Ｔ
₄以降では、負側アイ開口幅情報５７が予め設定された
負側開口幅設定値以下となるため、負側ジッタ範囲情報
５４が示すｍ分割位相領域番号“６”をクリアする補正
信号５３が“００１０００００”として出力される。こ
れにより、次の両エッジ位相信号５１の立ち上がりエッ
ジである時刻Ｔ₇では、位相累積情報４６のｍ分割位相
領域番号“６”に対応する位相累積レジスタがクリアさ
れ、“１１００００１１”となる。

【００７０】したがって、時刻Ｔ₇では、“１１０００
０１１”である位相累積情報４６から、ジッタ範囲の負
側端をデコードした負側ジッタ範囲情報５４はｍ分割位
相領域番号“７”、ジッタ範囲の正側端をデコードした
正側ジッタ範囲情報５５はｍ分割位相領域番号“２”と
なる。時刻Ｔ₇では、抽出位相値４０は“４”に更新さ
れるため、負側ジッタ範囲情報５４から現在の抽出位相
値４０を減算した正側アイ開口幅情報５６は“３”、現
在の抽出位相値４０から正側ジッタ範囲情報５５を減算
した負側アイ開口幅情報５７は“３”となる。したがっ
て、アイ中心位相情報４８は“＋”となり、選択位相カ
ウンタ４９により抽出位相値の更新が行われる。次の量
エッジ位相信号５１の立ち上がりエッジで抽出位相値４
０は“５”となる。

【００７１】また、時刻Ｔ₇でも負側アイ開口幅情報５
７が予め設定された負側開口幅設定値である“２”以下
となるため、負側ジッタ範囲情報５４が示すｍ分割位相
領域番号“７”をクリアする補正信号５３が“０１００
００００”として出力される。これにより、次の両エッ
ジ位相信号５１の立ち上がりエッジでは、位相累積情報
４６のｍ分割位相領域番号“７”に対応する位相累積レ
ジスタがクリアされる。

【００７２】このように本実施例におけるビット同期回
路は、エッジ変換回路５０で入力データ３７の立ち上が
りおよび立ち下がり変化点を例えば立ち上がりエッジだ
けの片方の位相で表現した両エッジ位相信号５１を生成
し、データ変化点検出回路４３でこれと基準クロック３
８をｍ分割したｍ相のクロック信号との位相比較を行う
ようにした。この位相比較結果であるデータ変化点位相
情報４４を、各相ごとに位相累積レジスタ４５で累積的
に蓄積して、入力データ３７のジッタ分布を位相累積情
報４６として格納する。そして、この位相累積情報４６
に基づいて、アイ中心位相算出回路４７でジッタ範囲の
負側端と正側端とを負側ジッタ範囲情報５４と正側ジッ
タ範囲情報５５としてデコードし、現在選択されている
クロック位相である抽出位相値４０との関係で位相の制
御方向を算出するようにした。また、負側端ジッタ範囲
情報５４と正側ジッタ範囲情報５５と抽出位相値４０と
から、現在のアイの開口幅と抽出位相値４０との位置関
係を抽出し、所定の開口幅より狭い開口幅と反対側の位
相累積情報をクリアしてアイ開口幅を広げ、入力データ
のワンダ等にも追従してリタイミング用のクロックを抽
出することができるようにした。これにより、位相累積
レジスタで過去から現在までの入力データの変化点位相
をジッタ分布として累積的に蓄積するようにしたので、
このジッタ分布に依存することなくアイ開口部の中心位
相を抽出することができるようになり、均整のとれたリ
タイミングマージンを確保することができる。また、入
力データの変化点に対して立ち上がりおよび立ち下がり
に両方のエッジを一方のエッジに変換することで、デー
タ変化点検出回路で両エッジの位相を持たせた変化点検
出を行うため、立ち上がりエッジと立ち下がりエッジの
位相にばらつきがあっても両エッジの位相情報が考慮さ
れた位相抽出を行うことができ、入力データのデューテ
ィ比の劣化時にも最適なリタイミングクロックを抽出す
ることができるようになる。

【００７３】

【発明の効果】以上説明したように請求項１記載の発明
によれば、過去から現在までの入力データの変化点位相
をジッタ分布として累積的に蓄積するようにしたので、
このジッタ分布に依存することなくアイ開口部の中心位
相を抽出することができるようになり、均整のとれたリ
タイミングマージンを確保することができる。

【００７４】また請求項２記載の発明によれば、請求項
１記載の発明の効果に加えて、現時点での抽出位相から
アイパターンの開口幅の両側の幅を算出するようにした
ので、最適なリタイミング用クロックを簡素かつ高速な
回路で実現することができる。

【００７５】さらに請求項３記載の発明によれば、アイ
パターンの開口幅が設定された幅より狭くなったとき
に、ジッタ範囲の負側端あるいは正側端に対応する位相
情報をクリアするようにしたので、電源投入時の不定位
相値をクリアするとともに、入力データのワンダなどに
も追従したリタイミング用のクロックを抽出することが
できるようになる。

【００７６】さらにまた請求項４記載の発明によれば、
立ち上がりエッジと立ち下がりエッジの位相にばらつき
があった場合でも両エッジの位相情報を考慮した位相抽
出を行うことができるようになる。したがって、入力デ
ータのデューティ比が劣化した場合であっても、正常な
リタイミング用クロックを抽出することができるように
なる。

【００７７】さらに請求項５記載の発明によれば、変化
点検出手段で両エッジ位相信号に同期して各位相ごとに
隣接する２位相間の論理レベル“Ｈ”と“Ｌ”となると
きに変化するようにしたので、非常に高速かつ簡素な構
成で入力データの変化点の位相を特定することができる
ようになる。

【００７８】さらに請求項６記載の発明によれば、所定
の周期ごとに分割され予め決められた位相領域番号によ
って識別される位相を用いて検出した位相情報、ジッタ
範囲の負側端および正側端、アイパターンの開口幅およ
び抽出位相値を表現することができ、各種算出手段の簡
素化を図ることができる。

【００７９】さらにまた請求項７記載の発明によれば、
中心位相情報生成手段により第１の幅と第２の幅との大
小関係によって、アイパターンの中心位相と現時点での
抽出位相値との関係を求め、抽出位相値の制御方向を算
出するようにしたので、最適なリタイミング用のクロッ
クを選択するための抽出位相値の更新を行う抽出位相値
更新手段の構成を簡素化することができる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるビット同期回路の構
成の概要を示すブロック図である。

【図２】本実施例における位相抽出回路の構成要部を示
すブロック図である。

【図３】本実施例におけるエッジ変換回路の構成要部を
示すブロック図である。

【図４】本実施例におけるデータ変化点検出回路の構成
要部を示すブロック図である。

【図５】本実施例における位相累積レジスタの構成要部
を示すブロック図である。

【図６】本実施例におけるアイ中心位相算出回路の構成
要部を示すブロック図である。

【図７】本実施例における補正回路の構成要部を示すブ
ロック図である。

【図８】本実施例におけるビット同期回路の動作アルゴ
リズムの概要を示す流れ図である。

【図９】本実施例における位相抽出回路で補正信号の生
成処理の概要を示す流れ図である。

【図１０】本実施例におけるビット同期回路の第１の動
作例を示すタイミングチャートである。

【図１１】本実施例におけるビット同期回路の第１の動
作例と同一タイミングにおける別信号の動作を示すタイ
ミングチャートである。

【図１２】本実施例におけるアイ中心位相算出回路で生
成される各種信号の関係を示す説明図である。

【図１３】本実施例におけるビット同期回路の第２の動
作例を示すタイミングチャートである。

【図１４】従来提案されたビット同期回路の構成の概要
を示すブロック図である。

【符号の説明】

３０ データ入力端子 ３１ クロック入力端子 ３２ データ出力端子 ３３ ｍ相クロック生成回路 ３４ 位相抽出回路 ３５ ｍ入力１出力セレクタ回路 ３６、６０₁〜６０₃、６４₁〜６４_m、６７₁〜６７_m Ｄ
−ＦＦ ３７ 入力データ ３８ 基準クロック ３９、３９₁〜３９_m クロック信号 ４０ 抽出位相値 ４１ 抽出クロック ４２ リタイミングデータ ４３ データ変化点検出回路 ４４、４４₁〜４４_m データ変化点位相情報 ４５ 位相累積レジスタ ４６、４６₁〜４６_m 位相累積情報 ４７ アイ中心位相算出回路 ４８ アイ中心位相情報 ４９ 選択位相カウンタ ５０ エッジ変換回路 ５１ 両エッジ位相信号 ５２ 補正回路 ５３、５３₁〜５３_m 補正信号 ５４ 負側ジッタ範囲情報 ５５ 正側ジッタ範囲情報 ５６ 正側アイ開口幅情報 ５７ 負側アイ開口幅情報 ６１、６６₁〜６６_m、７０₁〜７０_m ＩＮＶ回路 ６２ ２入力１出力ＮＯＲ回路 ６３、６８₁〜６８_m、７７ ２入力１出力ＯＲ回路 ６５₁〜６５_m、６９₁〜６９_m、８０₁〜８０_m ２入力１
出力ＡＮＤ回路 ７１₁ 第１のエンコーダ ７１₂ 第２のエンコーダ ７２₁ 第１の減算回路 ７２₂ 第２の減算回路 ７３ 比較回路 ７４₁ 第３の減算回路 ７４₂ 第４の減算回路 ７５₁ アイ保証正側開口幅設定端子 ７５₂ アイ保証負側開口幅設定端子 ７６₁ 第１の検出信号 ７６₂ 第２の検出信号 ７８ ２入力１出力セレクタ回路 ７９ デコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 泰 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 茅野 稔 東京都港区芝浦三丁目18番21号 日本電気 エンジニアリング株式会社内 (72)発明者 高橋 祐司 東京都港区芝浦三丁目18番21号 日本電気 エンジニアリング株式会社内 (72)発明者 片山 富史 東京都港区芝浦三丁目18番21号 日本電気 エンジニアリング株式会社内 Ｆターム(参考） 5K028 AA03 KK01 NN31 PP04 PP12 SS24 5K029 AA02 HH27 KK23 LL08 LL14 LL15 5K047 AA06 CC01 GG02 GG11 GG24 GG29 KK02 KK13 KK15 MM24 MM28 MM53 MM60 MM62

Claims (7)

【特許請求の範囲】
1. 【請求項１】 基準クロックから互いに異なる位相の複
   数のクロックを生成するクロック生成手段と、 前記位相のいずれか１つを指定する抽出位相値に基づい
   て前記複数のクロックから択一的にクロックを選択する
   クロック選択手段と、 入力データをこのクロック選択手段によって選択された
   クロックでラッチするラッチ手段と、 前記入力データの変化点を検出する変化点検出手段と、 この変化点検出手段によって検出された変化点を累積し
   て位相情報として記憶する記憶手段と、 この記憶手段によって累積的に記憶された位相情報から
   ジッタ範囲の正側端および負側端を検出するジッタ範囲
   検出手段と、 このジッタ範囲検出手段によって検出されたジッタ範囲
   の正側端および負側端からアイパターンの中心位相を算
   出する中心位相算出手段と、 この中心位相算出手段によって算出されたアイパターン
   の中心位相とその時点における前記抽出位相値との比較
   結果に応じて前記抽出位相値を更新する抽出位相値更新
   手段とを具備することを特徴とするビット同期回路。
2. 【請求項２】 基準クロックから互いに異なる位相の複
   数のクロックを生成するクロック生成手段と、 前記位相のいずれか１つを指定する抽出位相値に基づい
   て前記複数のクロックから択一的にクロックを選択する
   クロック選択手段と、 入力データをこのクロック選択手段によって選択された
   クロックでラッチするラッチ手段と、 前記入力データの変化点を検出する変化点検出手段と、 この変化点検出手段によって検出された変化点を累積し
   て位相情報として記憶する記憶手段と、 この記憶手段によって累積的に記憶された位相情報から
   ジッタ範囲の正側端および負側端を検出するジッタ範囲
   検出手段と、 このジッタ範囲検出手段によって検出された正側端と前
   記抽出位相値との第１の幅を算出する第１の算出手段
   と、 前記ジッタ範囲検出手段によって検出された負側端と前
   記抽出位相値との第２の幅を算出する第２の算出手段
   と、 前記第１および第２の算出手段によって算出された第１
   および第２の幅の比較結果に応じて前記抽出位相値を更
   新する抽出位相値更新手段とを具備することを特徴とす
   るビット同期回路。
3. 【請求項３】 前記第１の算出手段によって算出された
   第１の幅と予め決められた第１の設定値とを比較する第
   １の比較手段と、前記第２の算出手段によって算出され
   た第２の幅と予め決められた第２の設定値とを比較する
   第２の比較手段と、前記第１の幅が第１の設定値より小
   さいときには前記ジッタ範囲の負側端をクリアし前記第
   ２の幅が第２の設定値より小さいときには前記ジッタ範
   囲の正側端をクリアする補正信号を生成する補正信号生
   成手段とを備え、前記記憶手段はこの補正信号生成手段
   によって生成された補正信号に対応した位相情報の変化
   点をクリアすることを特徴とする請求項２記載のビット
   同期回路。
4. 【請求項４】 前記入力データの立ち上がりおよび立ち
   下がり変化点をいずれか一方の変化点のみに変換した両
   エッジ位相信号を生成するエッジ変換手段を備え、前記
   変化点検出手段、前記記憶手段および前記抽出位相値更
   新手段はこのエッジ変換手段によって生成された両エッ
   ジ位相信号に同期させることを特徴とする請求項１〜請
   求項３記載のビット同期回路。
5. 【請求項５】 前記変化点検出手段は前記両エッジ位相
   信号に同期して各位相ごとに論理レベルが“Ｈ”で隣接
   する位相の論理レベルが“Ｌ”のときに変化点を検出す
   ることを特徴とする請求項４記載のビット同期回路。
6. 【請求項６】 前記位相は所定の周期ごとに分割され予
   め決められた位相領域番号によって識別されることを特
   徴とする請求項１〜請求項５記載のビット同期回路。
7. 【請求項７】 前記抽出位相値変更手段は、前記第１の
   幅が第２の幅より大きいときには負側に、前記第１の幅
   が前記第２の幅より小さいときには正側に制御すること
   を指示する中心位相情報を生成する中心位相情報生成手
   段と、この中心位相情報生成手段によって生成された中
   心位相情報が負側に制御することを指示しているときに
   は前記抽出位相値をカウントダウンし、前記中心位相情
   報が正側に制御することを指示しているときには前記抽
   出位相値をカウントアップする抽出位相値カウント手段
   とを備えることを特徴とする請求項６記載のビット同期
   回路。