CN1323298C

CN1323298C - 一种应用于系统级芯片测试中的芯核并行包装电路和方法

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Publication number: CN1323298C
Application number: CNB2004100475721A
Authority: CN
Inventors: 韩银和; 李晓维
Original assignee: Institute of Computing Technology of CAS
Current assignee: Institute of Computing Technology of CAS
Priority date: 2004-05-26
Filing date: 2004-05-26
Publication date: 2007-06-27
Anticipated expiration: 2024-05-26
Also published as: CN1584618A

Abstract

本发明涉及大规模集成电路测试技术领域的一种应用于系统级芯片测试中的芯核并行包装电路和方法。芯核并行包装电路由三个部分组成：外部扫描链、多输入特征移位寄存器、控制电路。并行包装电路利用测试向量中不确定位比较多特点，通过测试向量切片重叠来减少需要移入测试访问机制的数据，减少测试时间。测试向量变换方法可以使得上述包装电路能够充分利用扫描向量切片重叠这一特性，测试向量转换方法通过对不确定位赋值使得向量切片重叠。本发明提出的包装电路能减少测试时间，从而减少了测试成本。使用该包装电路还可以减少测试功耗，这就减少了因为测试而带来的成品率方面的损失。

Description

一种应用于系统级芯片测试中的芯核并行包装电路和方法

技术领域

本发明涉及大规模集成电路测试技术领域，特别是一种应用于系统级芯片测试中的芯核并行包装电路和方法。还涉及在系统级芯片结构性测试技术中，一种能够在限定少量扫描输入的情况下，通过片上可测试性电路设计，使得能够设计大量的扫描链，降低测试时间的方法。

背景技术

系统级芯片设计测试使得测试在整个生产周期中的作用越来越重要。其中测试成本占据整个生产周期中成本比重在增加。测试成本和测试时间紧密相关，测试时间变长，则芯片的测试成本将要增加。在系统级芯片中，全扫描设计已经被系统普遍接受。在全扫描设计中，测试时间和扫描链的长度有密切关系，芯核中最长扫描链的长度越长，则基于扫描的测试所用的时间就越长。要想降低时间，就要降低扫描链的长度。同时测试功耗在系统级芯片测试中也比较突出，由于多个芯核需要同时并发测试，并发测试使得单个时间段内的测试功耗比较大。

为了使得芯核具有很强的可观察性和可测试性，芯核设计人员都会对芯核进行可测性设计。在可测性设计中，全扫描已经被普遍的接受并在系统级芯片中得到普遍应用。基于扫描的可测性设计中，芯核中的寄存器将被划分成若干个不同的部分，每个部分中的寄存器串连起来成为一条扫描链。每一条扫描链对应有一个输入脚，一个输出脚。在经典的全扫描设计架构中，每一条扫描链的输入对应于一个芯核的原始输入脚，每一个输出对应于芯片的原始输出脚。测试激励向量通过自动测试设备逐拍装载到扫描链的各个寄存器中，这些测试激励向量是通过一些自动测试向量生成工具产生的，经过格式转化后储存在自动测试设备中。装载过程结束后，芯片由测试模式转为功能模式，在功能模式情况下，测试向量施加到被测电路，并且将测试电路的响应捕捉到扫描链中。最后，芯片由功能模式重新转化为扫描模式，将扫描链中的值卸载到自动测试设备内存中，然后自动测试设备将采集得到的响应与事先储存在内存中的正确响应相比较，确定芯片好坏和提供故障信息。

从上述流程中，整个扫描测试包含了三个基本过程：装载，功能捕捉和卸载。整个扫描测试的时间决定于扫描链中最长扫描链的长度和测试向量的数目。最长扫描链长度越长，则单个测试向量装载的时间就越长。测试向量数据越多则重复完成三个过程的次数就越多，测试时间也越长。

为了减少测试时间，需要在芯片内部设计大量的扫描链。然而，由于在系统芯片测试中，测试访问接口机制的数据带宽不可能设计的太宽，设计太宽的测试访问接口可能会带来面积和时延上的开销。因此，针对已经完成扫描链设计的芯核来说，当应用于系统级测试时需要一个包装的过程(Wrapper)。包装在原理上是设计一个匹配电路，使得可以使用很小的访问接口宽度来访问芯核内部的扫描链。包装方面详细的技术，可参考下列文献：

“Testing Embedded Core Based System Chips”，by Y.Zorian，E.J.Marinissen and S.Dey，Published in Proceeding of InternationalTest Conference，pp.130-143，2001

“Wrapper Design for Embedded Cores Test”，by E.J.Marinissen，S.K.Goel，and M.Lousberg，Published in Proceeding ofInternational Test Conference，2000

解决这一矛盾的一个方法是在包装电路中包含基于解码的片上测试向量生成电路。采用这种基于解码的片上测试向量生成电路后，新的测试流程变为：将采用ATPG(自动测试向量产生)工具得到的测试向量通过编码压缩方法压缩成体积比较小的压缩测试向量，并将压缩测试向量存放到自动测试设备的内存中，当芯片需要测试时，自动测试设备将经过压缩后的测试向量装载到片上测试向量生成电路，片上测试向量生成电路解压缩，并将解压缩后得到的原始向量施加到芯片上。压缩可采用编码方式，编码有很多选择，具体可参考下列文献：

“Test Resource Partitioning for SOCs”，by A.Chandra andK.Chakrabarty，published in IEEE Design and Test of Computers，Vol.18，pp 80-91，Sep.-Oct.，2001.

该文献提出了采用Golomb编码来压缩测试数据.由于Golomb编码是变长-变长的编码，所以基于Golomb编码的解码电路是异步，非实时的。非实时特性使得解码时需要插入多余拍来对齐所得测试向量，从而导致测试时间增长。

在测试向量中，由于大量不确定位的存在，使得测试向量通过合理赋值后，可能会有很多测试向量扫描切片发生重叠。测试向量扫描切片是指测试向量中在某一拍需要移入扫描链的数据。因此，测试向量扫描切片所包含的位数应该是芯核内部扫描链的数目。从测试向量扫描切片的概念可以看出，对于测试向量而言，扫描输出时，每一个节拍对应于一个测试向量切片。测试向量切片重叠是指多个不同时间对应的测试向量切片完全相等。重叠是因为通过一个适当的机制可以使得他们数据在时间上可以叠合在一起，减少测试时间。通过对芯片测试向量的研究，表明测试向量扫描切片在连续时间段内发生重叠的可能性是非常大的。这一重叠特性可以被利用来减少测试时间。

发明内容

本发明将提出一种实时的并行包装电路和方法。利用该包装电路中的扫描单元，组合成一个新的测试向量生成电路，该生成电路有效的利用了测试向量扫描切片在连续时间段内重叠现象比较普遍的特点，这样不仅可以减少测试时间，而且由于重叠现象，使得相邻时间切片上跳变率特别低，从而也减少了测试功耗。

利用测试向量切片重叠特征来减少测试时间，测试向量变换方法通过对测试向量切片划分和赋值，使得测试向量切片相等。

本发明提出一种新的并行包装电路和向量变换方法。并行包装方法能够在片上实时产生测试向量，向量变换方法能够保证取得较大压缩率和尽可能减少测试功耗。从而达到减少测试时间和测试功耗的双重目的。

本发明目的之一在于提供一种并行包装电路。该电路通过利用芯核扫描链上的包装扫描单元组成外部扫描链，利用外部扫描链来生成测试向量，减少测试时间。

本发明目的之二在于提供测试向量变换方法。利用该变换方法可以对测试向量中的不确定位进行赋值，从而保证所设计的并行电路能够取得尽可能大的测试时间减少效果，而且通过不确定位赋值可以减少测试向量上跳变率，达到减少测试功耗的目的。

本发明的另一个目的在于提供一种测试向量变换方法。该测试向量变换方法的目的在于使得测试向量达到最大重叠。

发明技术方案

本发明提出一种芯核的并行包装电路和测试向量变换方法。并行包装电路是基于包装扫描单元，通过重新组合设计包装扫描单元来生成包装电路。

芯片的包装主要是为了解决数据测试向量传输时，测试访问接口机制(TAM)的带宽和芯核测试时需要的信号个数之间不匹配而设计的匹配电路。当然，它还可以同时提供芯核的独立访问能力。关于后面这一点，IEEEP1500标准提议已经详细讨论。如附图1所述，包装电路连接在测试访问接口和芯核之间。包装电路在逻辑上包含了两个部分：标号为110的输入接口上的包装电路和标号为120的输出接口包装电路。输入接口包装电路用于匹配扫描输入接口处的带宽，输出接口包装电路用于匹配扫描输出接口处的带宽。

本发明提出的包装电路较通常使用的串行包装不一样。这使得它不仅能够节省测试时间还能够节省测试功耗。

本发明提出的包装电路如图2所示。如果芯核可测试设计中测试访问接口机制线宽度为W，芯核内部扫描链数目为I，它主要由三个部分组成：

(1)W个外部扫描链，W个外部扫描链中共包含I个包装扫描单元。包装扫描单元可以是通常在可测性设计中应用比较普遍的扫描触发器。包装扫描单元的个数和芯核内部扫描链的个数相等。通常来说，为了使得内部扫描链具有可控制性，在做包装电路的时候芯核的每一个管脚都需要外接一个包装扫描单元。对于所有扫描链输入对应管脚上的包装扫描单元，如果连接起来就会组成芯核外部扫描链。如果，根据实际的测试访问接口的带宽来划分外部扫描链的个数，就可以实现并行包装了。并行包装的原理是：将芯核内部扫描链的输入端连接到一个外部扫描链上，如果芯核内部扫描链需要装载测试向量，那么，只需要先将测试向量装载到外部扫描链，然后，激发一个内部扫描链时钟，将外部扫描链内的值同时装载到内部扫描链。正是因为多个内部扫描链测试向量的装载是并行的，所以本发明提出的电路称为并行包装电路。

(2)W个多输入特征移位寄存器(MISR)。扫描链输入端包含包装扫描单元，输出端也需要有包装扫描单元。然而，这些扫描单元不是简单的串连在一起组成一个扫描链，而是适当增加一些逻辑，主要是异或门，来构成多输入特征移位寄存器。W个MISR串连在一起，组成一个大的MISR，这样做的目的是通过增加MISR的阶数来减少MISR的混淆率。W个MISR的最高阶寄存器的输出连接到测试访问接口机制上，这样通过这些寄存器的输出就可以将MISR中的压缩特征结果卸载到测试设备上进行比较。

(3)一个控制电路U。该电路用于产生内部扫描链和外部扫描链的控制时钟信号。它有输入信号：时钟CLK和模式选择信号mode。它有两个输出信号：时钟CLK1用于为外部扫描链提供时钟，时钟CLK2用于为内部扫描链提供时钟。当mode为0时，CLK1上有时钟信号，CLK2值恒保持为1。当mode为1时，CLK2上有时钟信号，CLK1值恒保持为0。

并行包装电路利用测试向量中不确定位比较多特点，通过测试向量切片重叠来减少需要移入测试访问机制的数据，减少测试时间。测试向量变换方法可以使得上述包装电路能够充分利用扫描向量切片重叠这一特性，测试向量转换方法通过对不确定位赋值使得向量切片重叠。

为了配合并行包装电路完成测试，需要有一个测试数据装载流程，该流程分为两步：首先要将数据装载到包装电路内的外部扫描链中，然后再将外部扫描链中的数据并行装载到内部扫描链中。这两个步骤和具体的控制信号如下描述：

(1)置mode＝0，CLK1上有时钟信号，CLK2值恒保持为1。这个时候，外部扫描链出于工作状态，芯核内部扫描链处于冷冻状态。测试向量扫描切片中数据首先通过TAM移入外部扫描链。输出接口部分，多个MISR串接成一个MISR，串连可以增加MISR的级数，从而减少MISR的混淆率。MISR处于压缩状态，MISR中的输出数据通过TAM传递到测试设备(ATE)上。

(2)置mode＝1，CLK2上有时钟信号，CLK1恒保持为1。这个时候，内部扫描链处于工作状态，存储在外部扫描链中的数据将被冷冻。内部扫描链从外部扫描链取得值并并行装载到内部扫描链。输出接口部分，MISR处于压缩状态，MISR中的输出数据通过TAM传递到测试设备上。

为了尽可能的减少测试时间，需要对测试向量进行必要的变换。在本发明中，测试向量主要的变换是对不确定位进行赋值。通过对不确定位进行赋值，可以使得测试向量的重叠特性得到最大利用。

本发明提出的包装电路能减少测试时间，从而减少了测试成本。使用该包装电路还可以减少测试功耗，这就减少了因为测试而带来的成品率方面的损失。

附图说明

图1是芯核包装电路框架图。

图2是本发明并行包装电路示例图。

图3是本发明中并行包装电路中控制电路设计图。

图4是本发明中测试向量变换方法流程图。

图5是本发明中测试向量变换方法示例图。

具体实施方式

图1是芯核包装电路框架图。它包含了三个部分：标号110和标号120都是包装电路，标号130是芯核。不过，标号110电路是处理扫描输入的包装电路，标号120电路是处理输出的包装电路。可以看出，当芯核测试时，并不是把芯核的引脚直接连接到芯片的管脚上，而是通过测试访问机制和包装电路来提供和传递数据。其中测试访问机制可以是测试总线，也可以是其他数据传输通道。一般来说，测试访问机制能够给每一个芯核提供的数据线的数目和芯核内部需要的测试数据线的数目总是不匹配的。如果芯核采用全扫描设计，芯片内部需要的测试线的数目就是内部扫描链的数目。通常情况下，测试访问机制能够提供的测试线的数目要小于芯核内部扫描链的数目。为了使得数据能够正常传输，需要使用一个包装电路来匹配。如下面这个例子，测试访问机制能够给芯核A4个数据线宽度使用，而芯核A内部有8条扫描链，显然不可能把4个数据线直接接到8条扫描链上，就需要使用包装电路。最简单的包装电路就是将8条扫描链两两串连起来，串成4条扫描链后再和4个测试访问机制中的数据线相连。这个例子中，描述的是一个串行包装电路，利用该类包装电路将使得包装扫描链变成，从而增加测试时间和测试功耗。

图2是本发明提出的并行包装电路示例图。图中，芯核内有8条内部扫描链。测试访问机制能够提供2个数据线。这样，图中8个内部扫描链就要被分成2组，每一组使用一个数据线。本发明中并行特性就体现在这一组中4个扫描链的连接方式是并行连接在一个外部扫描链上。图中标号210是内部扫描链，标号220是外部扫描链，这样的外部扫描链图2中共有2个。图中标号240是多输入特征移位寄存器，这样的MISR图2中也有2个。图中部件230是控制电路U，该电路用于根据输入控制信号产生相应时钟信号。

并行包装电路由外部扫描链、内部扫描链、多输入特征移位寄存器以及控制电路组成，外部扫描链接收TAM信号后输出到内部扫描链，内部扫描链再输出到多输入特征移位寄存器，再由多输入特征移位寄存器输出。控制电路接收mode和CLK信号，分别控制外部扫描链和芯核。

外部扫描链由包装单元串行连接而成，内部扫描链由内部扫描寄存器串行连接而成，多输入特征移位寄存器由包装单元和一些异或门构成。其中，多输入特征移位寄存器设计可以参考下列文献：

“Testing by Feedback Shift Register”，by R.David，published in IEEETransaction on Computers，pp.669-673，July，1980.

图3是图2中控制电路的详细设计图。它实际上由标号310和标号320两个与非门和标号330一个非门构成。控制电路，通过一个输入模式信号和一个时钟信号来生成两个交替工作的时钟，这两个时钟信号一个供应给外部扫描链，另一个供应给芯核内部扫描链。

CLK信号输入到与非门310和320，模式信号mode输入到与非门320，另外再经过非门330输入到与非门310。CLK1和CLK2是由模式信号mode控制的时钟信号。他们的逻辑控制关系如下：

	mode＝0	mode＝1
	mode＝0	mode＝1	外部扫描链	处于正常工作状态	被冷冻
内部扫描链	被冷冻	处于正常工作状态	外部扫描链	处于正常工作状态	被冷冻
内部扫描链	被冷冻	处于正常工作状态	MISR	处于正常卸载数据状态	处于压缩和卸载数据状态

其中，处于正常工作状态是指扫描链上有时钟驱动，扫描链进行移位操作。被冷冻是指扫描链上没有时钟信号，扫描单元内值保持不变。MISR处于卸载数据状态是值其输入保持不变，通过MISR的单输出将存储在MISR内扫描单元上的值卸载到TAM上。MISR处于压缩和卸载状态是指MISR输入接受芯核内部扫描链输出卸载出来的扫描单元的值，同时MISR通过单输出将存储在扫描单元内的特征值卸载到TAM上。

图4是本发明中测试向量变换方法流程图。图5是利用图4中方法实现的一个实际示例。通过对图5的解释可以详细了解本发明中提出的测试向量变换方法的工作过程。下面就结合图4来描述图5的具体实现示例：

首先，将i和j的值都置为0：i＝j＝0；

第一个循环：

(1)扫描切片：S₀＝[1XX1]，S＝{S₀}，考察S₁＝[XX11]，S₁和S₀兼容，所以i＝1，继续向后匹配；

(2)扫描切片：S₁＝[XX11]，S＝{S₀，S₁}，考察S₂＝[11X1]，S₂和S₁，S₀都兼容，所以i＝2，继续向后匹配；

(3)扫描切片：S₂＝[11X1]，S＝{S₀，S₁，S₂}，考察S₃＝[0XXX]，S₂和S₃不兼容。第一次循环停止。如图5中标号520就是第一个最大兼容子块；

(4)对标号520子块中的不确定位进行赋值，赋值后的结果如标号521所示。

第二个循环：

(5)扫描切片S₃＝[0XXX]，S＝{S₃}，考察S₄＝[XXXX]，S₄和S₃兼容，所以i＝4，继续向后匹配；

(6)扫描切片：S₄＝[XXXX]，S＝{S₃，S₄}，考察S₅＝[0XX0]，S₅和S₃、S₄都兼容，所以i＝5，继续向后匹配；

(7)扫描切片：S₅＝[0XX0]，S＝{S₃，S₄，S₅}，考察S₆＝[XX0X]，S₆和S₃、S₄、S₅都兼，以i＝5，继续向后匹配；

(8)扫描切片：S₆＝[XX0X]，S＝{S₃，S₄，S₅，S₆}，考察S₇＝[XXX1]，因为S₇和S₅不兼容，所以第二次循环停止。如图5中标号530就是第二个最大兼容子块；

(9)对标号530子块中的不确定位进行赋值，赋值后的向量如标号531所示。

第三个循环：

(10)扫描切片S₇＝[XXX1]，S＝{S₇}，考察S₈＝[XX01]，显然S₈和S₇兼容，所以i＝8，继续向后匹配；

(11)扫描切片：S₈＝[XX01]，S＝{S₇，S₈}，考察S₉＝[0XX0]，S₉和S₇、S₈都兼容，所以i＝9，此时i＝Max-1；匹配程序结束。得到标号540所示第三个最大兼容子块；

(12)对标号540子块中的不确定位进行赋值，赋值后的向量如标号541所示。

该方法包含下面几个步骤：

步骤S1：开始；

步骤S2：i＝0，j＝0，兼容集合S＝{}，Max是整个测试向量中扫描切片的数目。S₀，...，S_Max-1是Max个扫描切片。扫描切片的定义可以参考发明文本。如果测试向量中包含多个测试图像，那么Max就是所有测试图像按照测试次序先后串接在一起后组成的新测试图像中扫描切片的个数。兼容集合S用于记录从S_i开始的，最大可兼容的扫描切片集合；

步骤S3：从S_i开始，S＝{S_i}，j＝I；

步骤S4：判断S_i+1和S中所有元素是否兼容，如果兼容，则跳转到步骤S5，否则跳转到步骤S7。任意两个切片S_i和S_i+1这两个扫描切片兼容是指，任取k，那么下列三个条件中(1)S_i ^k＝S_i+1 ^k；(2)S_i ^k为X；(3)S_i+1 ^k为X；至少有一个成立；

步骤S5：将S_i+1加入S中，i＝i+1。这一步是向后继续寻找可兼容的扫描切片；

步骤S6：判断i是否小于Max-1，如果i小于Max-1，说明仍然有扫描切片可进行兼容匹配，所以跳转到步骤S4，继续向后做兼容匹配；否则跳转到步骤S10，说明已经所有扫描切片已经做完兼容匹配，整个方法流程结束；

步骤S7：对S_j，...，S_i中不确定位进行赋值，赋值后，使得S_j，...，S_i扫描切片值相等，赋值过程可用参考下面流程：

(1)如果S_i ^k为X且S_i+1 ^k不为X，那么S_i ^k＝S_i+1 ^k；

(2)如果S_i+1 ^k为X且S_i ^k不为X，那么S_i+1 ^k＝S_i ^k；

(3)如果S_i ^k和S_i+1 ^k都为X，那么X值保留，等待以后的处理步骤赋值；

其中，S_i ^k表示S_i中第k位。

步骤S8：i＝i+1；

步骤S9：判断i是否小于Max-1，如果i小于Max-1则表示X位赋值方法还没有结束，则跳转到步骤S3，否则表示X位赋值方法已经结束，跳转到步骤S7，该步骤用于控制赋值方法的结束；

步骤S10：方法结束。

步骤S3到步骤S9包含了寻找一个从当前扫描切片出发的最大可兼容扫描切片集和对这个最大可兼容扫描切片集中X位进行赋值的过程。该方法可由编写的程序自动实现。

将上述三个循环变换后的测试向量组合起来，得到转换后的测试向量，该测试向量如图5中标号550处所示。

本发明提出了一种应用于系统级芯片测试中的芯核包装电路。应用该包装电路，可以取得较少的测试时间和较低的测试功耗。本发明中所提出的芯核包装电路是一种非侵入性的。在系统级芯片设计中，通常会遇到一些不可知结构的硬核，这些电路中逻辑设计和可测性设计都是不可修改的。本发明包装电路具有和待测电路逻辑和结果无关的特性，使得该电路可无缝融入了整个系统级芯片设计流程中。当然，本发明提出的技术对于一般的大规模集成电路而言一样有效。不仅可以减少测试时间，从而减少了测试成本，提高了产品的市场竞争力，而且可以减少测试功耗，从而减少因为测试带来的芯片缺陷。

Claims

1.一种芯核测试向量变换方法，该方法的特征在于，利用测试向量切片重叠特征来减少测试时间，测试向量变换方法通过对测试向量切片划分和赋值，使得测试向量切片相等。

2.根据权利要求数1所述测试向量变换方法，其特征在于，由如下一些步骤组成：

步骤S1：开始；

步骤S2：i＝0，j＝0，兼容集合S＝{}，Max是整个测试向量中扫描切片的数目；

步骤S3：从S_i开始，S＝{S_i}，j＝i；

步骤S4：判断S_i+1和S是否中所有元素兼容，如果兼容，则跳转到步骤S5，否则跳转到步骤S7；

步骤S5：将S_i+1加入S中，i＝i+1；

步骤S6：判断i是否小于Max-1，如果i小于Max-1，跳转到步骤S4，否则跳转到步骤S10；

步骤S7：对S_j，...，S_i中不确定位进行赋值，赋值后，使得S_j，...，S_i扫描切片值相等；

步骤S8：i＝i+1；

步骤S9：判断i是否小于Max-1，如果i小于Max-1，跳转到步骤S3，否则跳转到步骤S10；

步骤S10：方法结束。

3.一种芯核并行包装电路，其特点在于，如果芯核可测试设计中测试访问接口机制线宽度为W，芯核内部扫描链数目为I，电路由三个部分组成：

a)W个外部扫描链，W个外部扫描链中总共含有I个包装扫描单元；

b)W个多输入特征移位寄存器，W个多输入特征移位寄存器的W个最高阶寄存器的输出连接到测试访问接口机制上，W个多输入特征移位寄存器通过最高阶寄存器连接在一起；

c)一个控制电路，该控制电路由两个与非门和一个非门构成。

4.根据权利要求3的芯核并行包装电路，其特点在于，控制电路，通过一个输入模式信号和一个时钟信号来生成两个交替工作的时钟，这两个时钟信号一个供应给外部扫描链，另一个供应给芯核内部扫描链。

5.根据权利要求3的芯核并行包装电路，其特点在于，其中，外部扫描链连接于内部扫描链，内部扫描链连接于多输入特征移位寄存器，控制电路分别控制外部扫描链和芯核。

6.根据权利要求3的芯核并行包装电路，其特点在于，外部扫描链由包装单元串行连接而成，内部扫描链由内部扫描寄存器串行连接而成，多输入特征移位寄存器由包装单元和异或门构成。