KR100566845B1

KR100566845B1 - 회로 테스트 방법

Info

Publication number: KR100566845B1
Application number: KR1019970053481A
Authority: KR
Inventors: 리 디. 웨트셀
Original assignee: 텍사스 인스트루먼츠 인코포레이티드
Priority date: 1996-10-18
Filing date: 1997-10-18
Publication date: 2006-05-25
Also published as: JPH10206505A; EP0837336B1; DE69734865T2; EP0837336A2; KR19980032945A; TW362157B; JP3983356B2; DE69734865D1; EP0837336A3

Abstract

다수의 전기 회로(C1-C3)의 스캔 테스팅은 다른 회로(C2)용 스캔 테스트 자극 데이타로서 하나의 회로(C1)의 스캔 테스트 응답을 재사용함으로써 가속 처리된다.

Description

회로 테스트 방법{A PROCESS OF TESTING CIRCUITRY}

본 발명은 일반적으로 스캔 테스팅 전기 회로에 관한 것으로 보다 구체적으로 다른 회로에 대한 자극 데이타로서 하나의 회로의 응답 데이타를 재사용하여 스캔 테스팅을 신속하게 처리하는 방법에 관한 것이다.

회로의 스캔 테스팅은 잘 알려져 있다. 스캔 테스팅이란 회로를 스캔 셀 및 조합 논리로 구성하는 것을 말한다. 일단 이렇게 구성을 하고 나서 조합 논리로부터 테스트 응답 데이타를 포착하기 위해서 스캔 셀을 제어한 다음 시프트해서 조합 논리로부터 포착된 테스트 응답 데이타를 언로드하거나 조합 논리에 적용하기 위해서 다음 테스트 자극 데이타를 로드한다.

도 1은 3 개의 메모리(M), A, B, C 및 조합 논리(CL)를 가진 전기 회로를 나타낸다. 도 2는 D 플립 플롭으로 구성된 도 1의 메모리들의 예를 나타내는데, 각 메모리들은 데이타 입력, 데이타 출력, 및 클럭 및 리셋트 제어 신호를 갖는다. 도 3은 메모리들을 스캔 셀로 변환하고, 조합 논리의 출력(D, E, F)을 스캔 셀 포착 입력에 접속함으로써 도 1의 회로를 스캔 테스트가능하게 만들 수 있는 방법의 일례를 나타내고 있다. 도 4a는 D 플립 플롭계 메모리가 스캔 셀로 변환되는 방법의 일례를 나타내는 도면이다. 이 스캔 셀은 플립플롭에 대한 3:1 멀티플렉서 입력을 갖는다. 멀티플렉서는, (1) 조합 논리의 출력을 플립플롭에 입력(입력1, 포착 입력)하고, (2)외부 입력을 플립플롭에 입력(입력2, 기능적 입력)하고, 혹은 (3)직렬 입력을 플립플롭에 입력(SI, 시프트 입력)하는 선택 입력(S)을 수신한다. 플립플롭은 클럭(C) 및 리셋트(R) 제어 입력을 수신한다. 스캔 셀은 그들의 직렬 입력(SI) 및 직렬 출력(SO)을 통해서 서로 접속되어 도 3의 회로를 지나는 3-비트 스캔 경로를 형성한다. 3 개의 스캔 셀은 기능 동작 동안 상태 메모리로서 동작한다. 테스트 동작 동안 스캔 셀은 스캔 셀로서 동작하므로 조합 논리에 테스트 자극을 입력하고 조합 논리로부터의 응답 출력을 포착하는 것이 가능해 진다. 본 명세서에서는 에지 감응 D 플립플롭을 사용하지만 레벨 감응 메모리 또한 사용될 수 있다. 레벨 감응 메모리를 스캔 메모리로 변환하는 것도 잘 알려진 사실이다.

도 3의 예에서 스캔 셀은 조합 논리로의 자극 입력 및 조합 논리로부터의 응답 포착 양자를 행한다. 회로를 스캔 테스트가능하게 만들 수 있는 방법의 다른 예로서 도 3에 점선 박스로 도시한 바와 같이 스캔 셀을 회로 및 스캔 경로에 부가하고 조합 논리의 출력에 조합시키는 것이다. 이로써 변환된 스캔 셀(A, B, C)에 의해서 입력 자극이 지지되고 부가된 스캔 셀에 의해서 출력 응답이 포착되게 되는 것이다. 응답 데이타를 포착할 목적으로 스캔 데이타를 부착시킨다는 것은 회로를 추가로 배치한다는 것을 의미한다. 또한 스캔 셀을 추가하여 조합 논리 응답을 포착하는 경우에는 변환된 스캔 셀 A, B, C는 입력1 및 조합 논리 출력으로부터의 궤환 접속을 필요로 하지 않는다.

또, 도 3에는 회로를 통해서 SI로부터 SO까지 단일 비트 바이패스 스캔 경로를 가능하게 해주는 바이패스 메모리(BM)가 도시되어 있다. 스캔 바이패스 메모리를 사용하는 것은 잘 알려져 있다. 도 4b에는 바이패스 메모리의 일례가 도시되어 있다. 본 발명의 바이패스 메모리는 종래의 회로의 바이패싱을 제공하는 것 외에 포착 동작 동안 그의 현재의 상태를 보유하고, 현재의 상태가 SI와 SO사이 혹은 그 밖에서 선택되는 것에 관계없이 항상 SI로부터 데이타를 로드하도록 요구된다. 바이패스 메모리의 멀티플렉서 및 멀티플렉서가 수신하는 선택(S) 제어로 인해서 이들 2개의 요구 조건들이 정합되게 된다.

도 5는 테스터에 직렬로 접속된 도 3의 회로중 3개를 나타낸 것이다. 이 테스터는 제1 회로(C1)의 직렬 입력에 대한 데이타를 출력하고 마지막 회로(C3)의 직렬 출력으로부터 데이타를 수신한다. 테스터는 각 스캔 테스트 사이클 동안 3개의 회로를 제어하여 그들의 스캔셀의 포착 및 시프트 동작을 조절한다.

도 6은 종래의 스캔 테스팅의 개념을 나타낸 것이다. 도 6에서 N개의 회로가 스캔 경로 상에 접속되어 있다. 테스터는 모든 회로(C1-N)를 제어하여 리셋트시킨다. 리셋트 후에 테스터는 모든 회로(C1-N)를 제어하여 리셋트 자극 데이타에 대한 제1 응답 데이타를 포착한다. 이어서, 테스터는 모든 회로(C1-N)를 제어해서 제1의 포착된 응답 데이타를 시프트 아웃하고 제2 자극 데이타를 시프트 인한다. 새로운 자극 데이타를 시프트 인하고 응답 데이타를 시프트 아웃하는 응답 데이타를 포착하는 이러한 과정은 회로(1-N) 각각을 테스트하는데 요구되는 패턴(P)의 수마다 반복된다. 직렬 접속된 회로(N)의 수가 증가됨에 따라 각 포착/시프트 사이클 동안 테스터가 측정에 필요한 스캔 경로의 길이(L)도 증가한다. 종래 클럭을 사용해서 스캔 테스팅을 하는데 있어서의 테스트 시간은 스캔 경로 시간에 있어서 패턴(P)의 수가 인가되는 각 회로(N)의 스캔 경로 길이(L)의 합과 같다.

이하 설명될 실시예1-9는 부록에 포함되어 있다.

실시예 1은 도 5에 도시된 테스터에 의해서 종래 3 개의 회로(C1, C2, C3)가 스캔 테스트되는 방법을 나타내고 있다. 상기 각 회로 마다의 조합 논리 디코더는 실시예 1의 테이블에 도시되어 있다. 이 테이블들은 조합 논리에 대한 스캔셀(ABC)의 현 상태(PS)출력(즉, 자극)과 조합 논리로부터 스캔셀(ABC)로의 다음 상태(NS)입력(즉, 응답)을 나타내고 있다. 테스트의 시작에서는 테스터가 모드 스캔셀을 제1의 현재의 상태(PS1)로 리셋트하기 위해서 제어를 출력한다. 이어서 테스터는 상기 PS1 자극에 대한 조합 논리(CL)의 응답 출력의 제1의 포착(CP1)을 행하기 위해서 모든 셀로 제어를 출력한다. 이어서, 테스터는 각 회로의 스캔 셀로부터의 제1의 포착된 응답 데이타를 언로드하거나 각 회로의 스캔셀로 제2 의 현재 상태(PS2) 자극 데이타를 로드하기 위한 제1의 9비트 시프트 동작(SH1)을 행하기 위해 제어를 출력한다. 이어서, 테스터는 제2의 현재 상태(PS2) 자극 데이타로부터의 응답 데이타로 스캔 셀을 로드하기 위해 제2의 포착(CP2)을 행하고, 제2의 포착된 응답 데이타를 언로드하거나 제3의 자극 데이타를 로드하기 위해서 제2의 9비트 시프트(SH2)를 행한다. 이어서, 테스터는 제3의 현재 상태(PS3) 자극 데이타로부터의 응답 데이타로 스캔 셀을 로드하기 위해서 제3의 포착(CP3)을 행하고, 제3의 포착된 응답 데이타를 언로드하거나 제4의 자극 데이타(11)를 로드하기 위해서 제3의 9비트 시프트(SH3)를 행한다. 이러한 과정은 제8의 현재 상태(PS8) 자극 데이타로부터의 응답 데이타로 스캔셀을 로드하기 위해서 제8 포착(CP8) 내내 지속된다. 이어서 최종의 포착된 응답 데이타를 언로드하기 위해서 제8의 9비트 시프트(SH8)를 행한다. 제8 시프트 동안의 스캔셀로의 데이타 입력은 테스팅이 제8 시프트 이후에 완료되므로 돈케어 데이타(x)로 될 수 있다. 모든 회로가 양호하다면, 각 PS1-8자극마다 시프트 아웃된 응답은 C1, C2, C3의 테이블에 도시된 바와 같이 예측 응답과 일치하게 된다. 실시예 1의 회로들의 종래의 스캔 테스팅을 위한 테스트 클럭의 수는 포착 클럭(CP1-8) 및 시프트 클럭(SH1-8)의 합, 즉 8+(8x9)=80이다.

따라서 종래의 방법보다 고속으로 테스트 전기 회로를 스캔하는 것이 바람직하다.

본 발명은 다른 회로에 대한 스캔 테스트 자극 데이타로서 하나의 회로의 스캔 테스트 응답 데이타를 재사용함으로써 스캔 테스트를 고속으로 처리하는 방법에 관한 것이다.

도 7은 본 발명의 워핑 스캔 테스트(warping scan test)의 개념을 도시하고 있다. 워핑이란 말은 본 발명에 따른 스캔 테스팅 동안 회로를 통한 종래의 방식과는 다른 방식의 직렬 데이타 전달을 일컫는 말이다. 도 7에서, N 개의 회로는 스캔 경로 상에 접속되어 있다. 테스터는 모든 회로(C1-N)를 제어해서 리셋트시킨다. 리셋트 후에는 테스터가 모든 회로(C1-N)를 제어해서 리셋트 자극 데이타에 대한 제1의 응답 데이타를 포착한다. 이어서, 테스터는 모든 회로(C1-N)를 제어해서 데이타를 시프트시키는데, 단지 제1의 회로(C1)의 스캔 경로의 길이에 대해서만 시프트시킨다. 제1의 시프트 동작 동안, C1의 스캔 경로는 테스터로부터 자극 데이타로 로드되고 C2-CN의 스캔 경로는 C1-CN-1으로부터의 응답 데이타로 로드된다. 다음 포착 및 시프트 동작 동안 C1은 하류측 회로로 응답 데이타를 출력하고 테스터로부터 그의 다음 자극 데이타를 수신한다. 제2 포착 및 시프트 동작 동안 C1은 테스터로부터의 그의 제2의 자극 데이타 패턴을 포함하고, C2-CN은 선두 회로C1-CN-1로부터의 응답 출력에서 얻은 그들의 제2 자극 패턴을 포함한다. 이러한 과정은 C1이 테스트될 때까지 지속된다. C1이 테스트된 후에는 바이패스되어 테스터가 C2로 임의의 나머지 자극 데이타를 직접 입력할 수 있고 C2로부터의 응답을 최종 회로(C3-CN)로 자극으로서 하류로 리플시킬 수 있다. 유사하게, C2가 테스트된 후에는 바이패스되어 C3로부터의 응답이 자극으로서 최종 회로(C4-CN)로 하류로 리플됨과 동시에 C3로 나머지 자극을 직접 입력할 수 있다. 모든 회로가 간접적으로는 선두 회로로부터의 출력 응답의 결과로서 혹은 테스터로부터의 직접 입력에 의해서 그들이 필요로 하는 입력 자극을 수신하고, 테스터에 대한 그들의 응답을 출력했을 때 도 7의 회로 C1-CN의 전체적인 테스팅이 종료된다.

도 8은 회로 C1-CN을 거치는 동안의 상술한 워핑 스캔 테스트 동작의 개념적 흐름을 나타내고 있다. 도 8의 테스트 세션은 직접 C1으로 혹은 테스트되어 바이패스된 회로(C1-CN-1)를 거쳐 소정의 회로 스캔 경로로 자극을 입력하고 있을 때의 시간들을 나타낸 것이다. 각 회로(C1-CN)에서의 음영 영역은 소정의 테스트 세션후의 회로에 입력된 나머지 자극들의 감소를 나타내고 있다. 회로가 완전히 테스트되었을 때는 바이패스되어 완전한 음영으로 된다. 각 회로의 음영 영역의 진행 정도는 본 발명에 의해서 예상되는 테스트 고속처리를 나타낸다. 예를 들면, 테스트 세션1후(C1 테스트후), 테스트 세션1 동안 하류측 회로 C2-CN에 발생된 응답은 테스터로부터의 추가의 자극 패턴에 대한 그들의 필요량을 50%만큼 감축한다. 테스트 세션2후(C2 테스트후), 테스트 세션2 동안 하류측 회로C3-CN에 발생된 응답은 테스터로부터의 추가의 자극 패턴에 때한 필요량을 또 다른 50%만큼 감축한다. 본 발명에서는 스캔 테스트 시간이 테스터로부터의 자극 입력의 필요량을 감축하거나 혹은 균등히 줄일 수 있는 최종 회로로의 자극 입력으로서 선두 회로로부터의 출력 응답을 사용함으로써 극단적으로 감소될 수 있다.

실시예 2는 선두 회로로부터의 응답 데이타를 최종 회로의 자극 데이타로서 사용하는 워핑 스캔 테스트 개념에 의해서 실시예 1의 동일한 3 개의 회로(C1, C2, C3)를 테스트하는 방법을 나타낸 것이다. 테스트의 시작에서는 테스터가 제1의 현재의 상태1(PS1)로 모든 스캔 셀을 리셋트 혹은 초기화하기 위해서 제어를 출력한다. 리셋트 제어 신호(도 4a에 도시)에 의해서 스캔 경로를 테스터가 초기화할 수 있도록 스캔 셀을 대상으로 리셋트 입력이 제공되는 동안은 테스터가 스캔 동작을 하므로 인해서 리셋트될 수 없는 스캔셀을 초기화 할 수도 있음을 주목해야 한다. 이어서, 테스터는 모든 스캔 셀로 제어를 출력하여 제1의 현재 상태(PS1) 자극에 대한 조합 논리의 응답 출력의 제1의 포착(CP1)을 행한다. 이어서, 테스터가 제어를 출력하여 회로 C1-C3의 모든 스캔 셀이 제1의 3-비트 시프트 동작(SH1)을 하도록 한다. 제1의 3-비트 시프트 동작은 C3로부터 제1의 포착된 3-비트 응답 데이타를 언로드하고, C1 내지 C2로부터 및 C2 내지 C3로부터의 제1의 포착된 3-비트 응답 데이타를 이동시키고, 제2의 3-비트 자극 데이타를 C1에 로드하는 것을 말한다.

이어서, 테스터가 모든 스캔 셀로 제어를 출력하여 PS2자극에 대한 조합 논리(CL)의 응답 출력의 제2 포착(CP2)을 행한다. 이어서 테스터는 제어를 출력하여 회로 C1 내지 C3의 모든 스캔 셀에 대해서 제2의 3-비트 시프트 동작(SH2)을 행한다. 제2의 3-비트 시프트 동작은 C3로부터 제2의 포착된 3-비트 응답 데이타를 언로드하고, C1 내지 C2로부터 및 C2 내지 C3로부터의 제2의 포착된 3-비트 응답 데이타를 이동시키고, 제3의 3-비트 자극 데이타를 C1에 로드하는 것을 말한다.

이어서, 테스터가 모든 스캔 셀로 제어를 출력하여 PS3자극에 대한 조합 논리(CL)의 응답 출력의 제3 포착(CP3)을 행한다. 이어서 테스터는 제어를 출력하여 회로 C1 내지 C3의 모든 스캔 셀에 대해서 제3의 3-비트 시프트 동작(SH3)을 행한다. 제3의 3-비트 시프트 동작은 C3로부터 제3의 포착된 3-비트 응답 데이타를 언로드하고, C1 내지 C2로부터 및 C2 내지 C3로부터의 제3의 포착된 3-비트 응답 데이타를 이동시키고, 제4의 3-비트 자극 데이타를 C1에 로드하는 것을 말한다.

이러한 포착 및 시프트 처리는 제7 시프트 동작(SH7)동안 반복된다. SH7 동안 테스터는 C3로부터의 제7의 포착된 3-비트 응답을 언로드하고, C1 내지 C2로부터 및 C2 내지 C3부터의 제7의 포착된 3-비트 응답 데이타를 이동시켜 제8의 마지막 3-비트 자극 데이타를 C1에 로드한다.

이어서, 테스터가 모든 스캔 셀로 제어를 출력하여 PS8 자극에 대한 조합 논리(CL)의 응답 출력의 제8 포착(CP8)을 행한다. 이어서 테스터는 제어를 출력하여 회로 C1 내지 C3의 모든 스캔 셀에 대해서 제8의 3-비트 시프트 동작(SH8)을 행한다. 제8의 3-비트 시프트 동작은 C3로부터 제8의 포착된 3-비트 응답 데이타를 언로드하고, C1 내지 C2로부터 및 C2 내지 C3로부터의 제8의 포착된 3-비트 응답 데이타를 이동시키고, 제1의 3-비트 C2 자극 패턴의 제1 비트를 C1의 바이패스 메모리(BM)에 입력하는 것을 말한다. 여기서 유의 할 점은 선두 2 비트(xx)는 사용되지 않으므로 SH8 동안은 직렬 입력은 1xx이지만, 최종 비트(1)는 C1의 바이패스 메모리에 기억되고 SH9동안 C2로 입력되는 제1의 3-비트 자극 패턴의 제1 비트가 된다는 것이다. 도 3과 관련하여 상술한 바와 같이, 바이패스 메모리는 항상 시프트 동작 동안 S1으로부터 데이타를 로드하고 그 데이타를 포착 동작 동안 보유한다는 것이다. 이로 인해서 본 발명은 테스터와 테스터로부터 입력된 자극을 수신하는 회로간에 데이타 파이프라인 비트로서 바이패스 메모리를 사용할 수 있게 된다는 점이다.

SH8 이후에 C1이 테스트 완료되면 테스터가 제어를 출력해서 C1의 바이패스 메모리가 C1의 S1과 SO 사이로 선택되도록 한다. 또, 테스터는 제어를 출력해서 C1의 스캔 셀이 나머지 테스트 동안 그들의 현재의 상태를 보유(H)하도록 한다. C1의 셀이 나머지 테스트 동안 계속해서 동작될 수 있지만 이렇게 하면 C1이 쓸데없이 에너지를 소모하여 열을 발생시킨다. 회로들이 테스트된 후에 열이 발생하는 것을 줄이기 위해서 회로 스캔 경로를 정적으로 유지하는데 있어서의 장점은 웨이퍼 테스팅을 고속으로 처리하는 본 발명과 관련하여 후술한다(도 26-29).

이어서, 테스터가 모든 스캔 셀로 제어를 출력하여 PS9 자극에 대한 조합 논리(CL)의 응답 출력의 제9 포착(CP9)을 행한다. 이어서 테스터는 제어를 출력하여 회로 C2 및 C3의 모든 스캔 셀(C1 스캔셀은 디스에이블 상태)에 대해서 제9의 3-비트 시프트 동작(SH9)을 행한다. 제9의 3-비트 시프트 동작은 C3로부터 제9의 포착된 3-비트 응답 데이타를 언로드하고, C2 내지 C3로부터의 제9의 포착된 3-비트 응답 데이타를 이동시키고, 테스터(00) 및 C1 바이패스 비트(1)로부터의 그의 제1의 3-비트 자극 패턴(001)으로 로드하는 것을 말한다. SH9 동안 001 자극 패턴을 C2로 로딩하는 것이 00 테스터 입력 비트주위의 점선 원형 및 C1바이패스 메모리내의 1 비트 주위의 점선 원형으로 도시되어 있다. SH9 동안 3-비트 테스트 입력(000)의 최종 비트는 C1의 바이패스 메모리에 기억되고, SH10 동안 C2에 대한 제2의 3-비트의 자극 패턴(100)의 제1 비트가 된다. SH9 동안 C2에 대한 001자극은 C2를 테스트하는데 필요하지만 SH1-8동안 C1의 출력 응답에서는 발생되지 않는 자극 입력 패턴이다. C2를 테스트하는데 필요하지만 C1의 응답 패턴에서는 발생되지 않는 다른 자극 패턴은 100 및 111이다. 이들 자극 입력 패턴은 SH10(100) 및 SH11(111)동작후 동안 C2에 제공되게 된다.

이어서, 테스터가 모든 스캔 셀로 제어를 출력하여 PS10 자극에 대한 조합 논리(CL)의 응답 출력의 제10 포착(CP10)을 행한다. 이어서 테스터는 제어를 출력하여 회로 C2 및 C3의 모든 스캔 셀에 대해서 제10의 3-비트 시프트 동작(SH10)을 행한다. 제10의 3-비트 시프트 동작은 C3로부터 제10의 포착된 3-비트 응답 데이타를 언로드하고, C2 내지 C3로부터의 제10의 포착된 3-비트 응답 데이타를 이동시키고, 테스터(10) 및 C1 바이패스 비트(0)로부터의 그의 제2의 3-비트 자극 패턴(100)으로 로드하는 것을 말한다. 다시, SH10 동안 100 자극 패턴을 C2로 로딩하는 것이 10 테스터 입력 비트주위의 점선 원형 및 C1 바이패스 메모리내의 0 비트 주위의 점선 원형으로 도시되어 있다. SH10 동안 3-비트 테스트 입력(110)의 최종 비트(1)는 C1의 바이패스 메모리에 기억되고, SH11 동안 C2에 대한 제3의 3-비트의 자극 패턴(111)의 제1 비트가 된다.

이어서, 테스터가 모든 스캔 셀로 제어를 출력하여 PS11 자극에 대한 조합 논리(CL)의 응답 출력의 제11 포착(CP11)을 행한다. 이어서 테스터는 제어를 출력하여 회로 C2 및 C3의 모든 스캔 셀에 대해서 제11의 3-비트 시프트 동작(SH11)을 행한다. 제11의 3-비트 시프트 동작은 C3로부터 제11의 포착된 3-비트 응답 데이타를 언로드하고, C2 내지 C3로부터의 제11의 포착된 3-비트 응답 데이타를 이동시키다. 다시, SH11 동안 111 자극 패턴을 C2로 로딩하는 것이 11 테스터 입력 비트주위의 점선 원형 및 C1바이패스 메모리내의 1 비트 주위의 점선 원형으로 도시되어 있다. SH11 동안 3-비트 테스트 입력(x11)의 최종 비트(1)는 C1의 바이패스 메모리에 기억되지만, SH12 동안 시프트되는 C2의 스캔 경로가 SH12 동작이후에 바이패스되므로 테스팅 동안 사용되지 않게 된다.

이어서, 테스터가 모든 스캔 셀로 제어를 출력하여 PS12 자극에 대한 조합 논리(CL)의 응답 출력의 제12 포착(CP12)을 행한다. 이어서 테스터는 제어를 출력하여 회로 C2 및 C3의 모든 스캔 셀에 대해서 제12의 3-비트 시프트 동작(SH12)을 행한다. 제12의 3-비트 시프트 동작은 C3로부터 제12의 포착된 3-비트 응답 데이타를 언로드하고, C2 내지 C3로부터의 제12의 포착된 3-비트 응답 데이타를 이동시키다. 다시, SH12 동안 0xx 자극 패턴을 C2의 스캔 경로로 로딩하는 것이 0x테스터 입력 비트 주위의 점선 원형 및 C1 바이패스 메모리내의 x 비트 주위의 점선 원형으로 도시되어 있다. 윗 단락에서 언급한 바와 같이 C2로 로드된 0xx데이타는 SH12 동안 스캔 경로가 바이패스되므로 사용되지 않는다. 그러나, SH12 테스터의 3-비트 입력(10x)의 최종 2비트는 C1(1) 및 C2(0)의 바이패스 메모리에 로드되며, SH13 동안 C3에 대한 최종의 나머지 3-비트 자극 패턴 입력(010)의 제1의 2 비트로서 사용된다.

SH12이후에, C2가 테스트 완료되면 테스터가 제어를 출력해서 C2의 바이패스 메모리가 C2의 SI와 SO사이에서 선택되도록 한다. 또한, 테스터는 제어를 출력해서 나머지 테스트 동안 C2의 스캔 셀이 그들의 현재의 상태를 보유(H)하도록 한다. 이때에 C2는 단지 C1의 바이패스 비트와 C3의 스캔 경로간의 데이타 파이프라인 비트로서 작용한다.

이어서, 테스터가 모든 스캔 셀로 제어를 출력하여 PS13 자극에 대한 조합 논리(CL)의 응답 출력의 제13 포착(CP13)을 행한다. 이어서 테스터는 제어를 출력하여 회로 C3의 모든 스캔 셀에 대해서 제13의 3-비트 시프트 동작(SH13)을 행한다. 제13의 3-비트 시프트 동작은 C3로부터 제13의 포착된 3-비트 응답 데이타를 언로드하고, C1 내지 C2 바이패스 비트로부터의 최종의 나머지 3-비트 자극 입력(010)을 C3의 스캔 경로로 이동시키다. 다시, SH13 동안 010 자극 패턴을 C3의 스캔 경로로 로딩하는 것이 테스터의 제로 입력 비트 주위의 점선 원형 및 C1 및 C2 바이패스 메모리내의 1 및 0 주위의 점선 원형으로 도시되어 있다. 이것은 테스터로부터의 최종적으로 필요한 자극 패턴이므로 테스터는 SH13 동안 0 비트 입력 다음에 x비트를 입력한다.

이어서, 테스터가 모든 스캔 셀로 제어를 출력하여 PS14 자극에 대한 조합 논리(CL)의 응답 출력의 제14 포착(CP14)을 행한다. 이어서 테스터는 제어를 출력하여 회로 C3의 모든 스캔 셀에 대해서 C3로부터의 최종의 응답 출력을 언로드하기 위해서 제14의 3-비트 시프트 동작(SH14)을 행한다. SH14 이후, C3의 테스트가 완료된다.

워핑 스캔 테스트 개념을 사용해서 회로 C1, C2, C3를 테스트하는데 요구되는 테스트 클럭의 수는 포착 클럭(CP1-14)과 시프트 클럭(SH1-14)의 합, 즉 14+(14x3)=56클럭이다. 이것은 실시예 1에서의 종래의 스캔 테스트 방법을 사용하여 동일한 회로를 테스트하는데 사용되는 80개의 클럭과 비교된다.

C1의 테스팅 동안에 C2에는 C1의 응답으로부터 그의 000, 010, 011, 110, 및 101의 자극 입력들이 제공되었다. 즉, C2는 C1이 테스트되는 동안에 그의 8 개의 자극 입력중 5 개의 자극 입력을 수신했다. 또한, C1의 테스팅 동안에, C3에는 C2의 응답으로부터 그의 000, 001, 011, 100, 111, 110의 자극 입력들이 제공되었다. 즉, C3는 C1이 테스트되는 동안에 그의 8 개의 자극 입력중 6 개의 자극 입력을 수신했다. 여기서 주목할 점은 PS2에서의 C3의 001 자극 입력이 PS1에서의 C2의 초기 000(리셋트) 자극 입력에 대한 응답으로서 C2에 의해서 발생되었으므로 C3의 001 자극은 테스터로부터 스캔 인된 임의의 자극과 관계없이 발생되었다는 것이다. 이와 유사하게, PS3에서의 C3의 011 자극은 PS1에서의 그의 000(리셋트) 자극에 대한 C1의 응답으로서 발생되었으므로 C3의 011 자극은 테스터로부터 스캔 인된 임의의 자극과는 역시 별개라는 점이다. C1이 바이패스된 후에 C2는 테스터로부터 그의 나머지 001, 100, 및 111 자극 입력을 수신했다. C2의 테스팅 동안, C3에는 C2 응답으로부터 그의 101 자극 입력이 제공되었다. 즉, C3는 C2가 테스트되는 동안 나머지 2개의 자극 입력중 1 개의 자극 입력을 수신했다. C2가 바이패스된 후에, C3는 그의 나머지 010 자극 입력을 수신했다. 이것으로부터 C2는 C1이 테스트된 후에 62.5%가 테스트되었고(8개중 5개), C3는 75%가 테스트(8개중 6개)되었음을 알 수 있다. 또한, C2가 테스트된 후에 C3가 87.5%테스트(8개중 7개)되었음을 알 수 있다.

명백히, 테스터는 모든 회로로부터 모든 응답 비트를 수신하지는 않지만, (1) 테스트중인 회로들 및 스캔 경로 구조에 따라 일의적으로 예상이 가능하고, (2) 테스트중인 모든 회로로부터의 모든 응답을 대표하는 비트 스트림을 수신한다. 이와 유사하게, 테스터는 모든 회로에 모든 자극 비트를 제공하지 않고 테스터에 필요한 자극은 테스트중인 회로 및 스캔 경로 구조에 기초하여 용이하게 결정된다.

테스트 동안 중요한 시간들에서 스캔 경로의 내용을 나타내는 다이어 그램, 예를 들면, 실시예 2에 도시된 다이어 그램은 다음과 같이 용이하게 발생된다. 먼저, PS1으로부터 CP8을 거친 모든 데이타 비트가 PS1에서 0으로 클리어된 모든 스캔된 셀과 함께 개시되어 C1, C2, C3에 따른 나머지 비트 및 C1의 테스팅을 완료할 때 SH1-SH7에서 시프트 인되어야 하는 7 개의 자극 패턴을 채움에 의해서 발생된다. C1으로부터의 최종 응답 패턴은 CP8에서 포착된다.

이어서, C2의 테스팅을 완료하는데 있어서 테스터로부터 C2 자극 패턴이 여전히 시프트 인될 필요가 있는지가 판정된다. 이것은 C2컬럼의 PS1-PS8에서 그리고 C1 컬럼의 CP8에서의 비트 패턴을 단순 검색하고, C2 자극 패턴의 필요한 세트와 검색된 비트 패턴을 비교함으로써 행해진다. 검색된 패턴에서 빠진 임의의 C2 자극 패턴은 테스터로부터 C2로 시프트 인되어야 한다. 이어서, SH8로부터의 모든 비트 데이타는 CP12를 거쳐 (1) C2 및 C3테이블, (2) 테스터로부터 시프트 인될 나머지 C2의 자극 패턴, 및 (3) 나머지 C2 자극 패턴이 C1 바이패스 비트를 통해서 테스터로부터 C2로 시프트된다는 사실에 기초하여 채워진다. C2로부터의 최종 응답 패턴은 CP12에서 포착된다.

이어서, C3의 테스팅을 완료하는데 있어서 테스터로부터 C3자극 패턴이 여전히 시프트 인될 필요가 있는지가 판정된다. 이것은 C3컬럼의 PS1-PS12에서 그리고 C2 컬럼의 CP12에서의 비트 패턴을 단순 검색하고, C3자극 패턴의 필요한 세트와 검색된 비트 패턴을 비교함으로써 행해진다. 검색된 패턴에서 빠진 임의의 C3자극 패턴은 테스터로부터 C3로 시프트 인되어야 한다. 이어서, SH12로부터의 모든 비트 데이타는 CP14를 거쳐 (1) C1 및 C3테이블, (2) 나머지 C3의 자극 패턴, 및 (3) 나머지 C3 자극 패턴이 C1 및 C2 바이패스 비트를 통해서 테스터로부터 C3로 시프트된다는 사실에 기초하여 채워진다. C3로부터의 최종 응답 패턴은 CP14에서 포착된다.

상술한 과정을 사용해서 스캔 경로 내용의 다이어그램이 완료된 후에는 테스터로부터의 출력시에 요구되는 자극 비트 스트림과 테스터에서 수신될 것으로 예상되는 응답 비트 스트림이 완료된 다이어그램의 검색에 의해서 용이하게 결정된다. 특히 테스터에서 요구되는 자극 비트 스트림은 완료된 다이어그램의 SI 컬럼에 도시되고, 테스터에서 수신될 것으로 예상되는 응답 비트 스트림은 완료된 다이어그램의 SO컬럼에 도시되어 있다.

테스트중인 회로들의 임의의 소망의 세트들에 대한 스캔 경로 내용의 다이어그램은 연필 및 종이를 사용해서 수동적으로 상술한 과정 이후에 완료될 수 있다. 물론 컴퓨터 프로그램이 자동 방식으로 프로그램을 완료하는데 용이하게 사용될 수 있다.

실시예 2에서는 C1으로부터의 응답이 C2 및 C3에서의 자극의 필요성을 감소시킨다. 또한, 바이패스의 개념을 사용함으로 인해서 이미 테스트된 회로들의 회로의 하류측이 포착 동작 동안 테스터로부터 자극 데이타를 보유하는 파이프라인된 데이타 경로를 통해서 테스터로부터 자극 데이타를 수신할 수 있게 된다. 본 발명은 바이패스 메모리를 사용하는 대신에 이미 테스트된 회로의 스캔 경로를 통해서 데이타를 시프팅시킬 수 있지만, 테스터와 테스트중인 하류측 회로간의 스캔 경로 길이는, 각각의 포착 동작 이후에 테스터가 모든 앞서 테스트된 회로를 통한 데이타를 테스트중인 회로에 대한 입력 데이타로 시프트해야 하므로 길이가 증가된다. 또한, 바이패스의 특징을 사용하므로 인해서 테스트된 회로의 스캔 경로는 하류측 회로에서 테스팅이 진행되는 동안 정적으로 유지된다. 스캔 경로를 정적으로 유지하는 것은 바이패스 스캔 경로를 제외하고 테스트된 회로내의 전력 소모를 줄이므로 이미 테스트된 회로에서의 열의 발생을 억제한다. 회로들에서의 열의 발생을 억제하는 것은 특히 도 26-29와 관련하여 후술되는 바와 같이 워핑 스캔 테스트 개념을 사용하는 웨이퍼 레벨 테스팅에서 중요하다.

바이패싱 특징의 또 다른 장점은 테스터에 대해서 중간 바이패스 메모리를 통해서 테스트중인 하류측 회로로 모든 나머지 자극 패턴을 직접 인가할 수 있게 해준다는 것이다. 이전에 테스트된 회로의 스캔 경로가 테스터와 테스트중인 회로간의 스캔 경로에서 유지된다면 테스트중인 회로는 그의 모든 나머지 자극 패턴을 수신하지 못할 가능성이 있게 된다. 이러한 이유는 테스터와 테스트중인 회로간의 스캔 경로가 포착 및 시프트 과정에서 필요한 자극 패턴을 생성하지 못할 수도 있기 때문이다. 테스터와 테스트중인 회로간에 중간 스캔 경로를 단순히 배치하면 테스트중인 회로에 대한 필요한 나머지 자극 패턴을 생성하는 임의의 자극 패턴에 대한 응답 패턴을 갖지 못할 수 있다.

도 9는 회로가 단지 2-비트의 스캔 경로를 갖고 있다는 점을 제외하고는 도 3의 회로와 동일한 회로를 도시하고 있다. 도 9의 회로는 동일하지 않은 스캔 경로 길이를 가진 회로를 사용하는 본 발명의 동작을 나타내기 위해서 실시예 3 및 실시예 4에서 사용될 것이다.

실시예 3은 도 5에 도시된 테스터에 접속된 회로, C1, C2, 및 C3를 나타내고 있다. C1은 2-비트 스캔 경로를 갖고, C2는 3-비트 스캔 경로를 가지며, C3는 3-비트 스캔 경로를 갖고 있다. C1, C2, 및 C3에 대한 테이블은 스캔 테스팅 동안의 각 회로의 조합 논리의 자극 및 응답 반응을 나타낸 것이다. 테스팅의 개시시에 테스터는 제어를 출력해서 모든 회로의 스캔 경로를 실시예 2에서 상술한 제1의 초기 현재의 상태로 리셋트한다. 이어서 테스터는 실시예 2에서 상술한 바와 같이 C1을 테스트하기 위해서 4 개의 포착 및 2-비트의 시프트 동작(CP1-4 및 SH1-4)을 행한다. C2는 그의 8 개의 3-비트 자극 패턴중 4 개의 자극 패턴(000, 010, 100, 111)에 대해서 테스트되어 있고, C3는 4 개의 2-비트 자극 패턴중 3 개의 자극 패턴(00, 01, 11)에 대해서 테스트되어 있다.

제4의 시프트 동작(SH4)후에, C1이 완전 테스트된 후에 실시예 2에서 상술한 바와 같이 바이패스된다. 또한, SH4후에는 테스터가 C2가 3-비트 스캔 경로를 갖고 있으므로 C2를 테스트하기 위해서 2-비트 시프트 동작으로부터 3-비트 시프트 동작으로 조정한다. C2의 테스팅을 완료하기 위해서 테스터는 4 개의 포착 및 3-비트 시프트 동작(CP5-8 및 SH5-8)을 행한다. CP5 및 SH5는 SH4의 종료시에 C2 및 C3의 스캔 경로에 남겨진 각각의 이미 테스트된 000 및 00 자극 패턴에 대하여 C2 및 C3를 테스트한다. SH5는 그 응답이 CP6에서 포착된 나머지 4 개의 C2 자극 패턴중 제1의 자극 패턴(001)을 C2의 3-비트 스캔 경로속에 로드한다. CP7-9 및 SH6-9는 나머지 3 개의 C2자극 패턴(011, 101, 110)에 대해서 C2를 테스트한다. CP8 및 SH8은 CP7 및 SH7동안 C2로부터의 출력 응답에 의해서 그의 나머지 2-비트 자극 패턴(10)에 대해서 테스트되므로 C3는 C1 및 C2의 테스팅에 의해서 완전 테스트된다. CP9는 그의 최종의 나머지 자극 패턴(110)에 C2로부터의 응답을 로드한다. C3가 테스트되어 있으므로 테스터는 C2를 바이패스할 필요가 없다. 이어서, SH9동안, 테스터는 5 비트의 길이로 스캔 동작을 조정하므로 C2로부터의 최종 응답이 SH9동작 동안 시프트 아웃될 수 있다. 여기서 중요시해야 할 점은 C3의 스캔 경로의 2-비트 내용이 SH9동작 동안 중요한데 그 이유는 상기 2-비트의 내용이 CP8 및 SH8동작 동안 C2로부터 포착되어 시프트 아웃된 101 자극 패턴에 대한 C2의 잔류응답을 포함하고 있기 때문이다.

제1 의 4 개의 포착 및 2-비트의 시프트 동작 동안, C2의 3-비트 스캔 경로가 C1으로부터 부분적으로 채워지고(2-비트), C3에 대해서는 부분적으로 채워져 있지 않는다는 점이다(2-비트). 이것은 이전의 포착 및 시프트 동작으로부터 C2의 3-비트 응답 패턴중 1 비트가 C2의 스캔 경로 내에 보유되고 C2의 다음 포착 및 시프트 동작에 대한 자극 패턴의 일부로서 자체로 재사용되는 것을 의미한다. C2의 다음 3-비트 자극 패턴에 사용된 다른 2 비트는 C1으로부터의 시프트 인된 2-비트의 응답 출력에 의해서 제공되게 된다.

일반적으로, 짧은 스캔 경로를 가진 선두 회로는 보다 긴 스캔 경로를 가진 다음 회로로 입력된 자극 패턴의 수를 늘리게 된다. 이것은 양 회로에 대한 포착 및 시프트 동작의 주파수가 선두의 보다 짧은 스캔 경로의 데이타를 시프트 인 및 시프트 아웃하는 시간에 의해서 결정되기 때문이다. 예를 들면, 실시예 3의 테스트의 개시시에, 모든 회로에 대한 포착 및 시프트 동작의 주파수는 테스터로부터의 자극 패턴을 C1으로 로드하는 제1의 4 개(SH1-4)의 2-비트 시프트 동작에 의해서 세트된다. 제1의 4 개의 2 비트 시프트 동작에 대한 동일한 포착 및 시프트 주파수는 C1으로부터 C2로, 및 C2로부터 C3로의 자극 패턴을 로드하는데 사용된다. 따라서, C2는 제1의 4개의 자극 패턴을 수신하여 워핑 스캔 테스트 개념을 이용한 단지 네 번의 2 비트 시프트 동작 중에 종래의 스캔 테스트 방법을 이용하여 네 번의 3 비트 시프트 동작을 수행한다. 제1의 네 번의 시프트 동작에 대해, C2로 입력된 자극 패턴은 C1으로부터의 2 비트 응답과 C2로부터의 1 비트 보유 응답을 포함한다. 이것은 예컨대 C2의 제3 현재 상태(PS3) 자극 패턴(100)의 생성에서 나타난다. PS3(100)는 C1와 C2의 스캔 경로들에 각각 10 및 011을 로딩한 후 SH2 동안에 스캔 경로들을 2회 시프트하여 C2의 스캔 경로에서 100을 얻는 CP2에 의해 생성된다.

실시예 3에 도시된 워핑 스캔 테스트 개념을 이용한 테스트 회로들 C1, C2 및 C3에 필요한 테스트 클럭의 수는 34개이다. 실시예 1에서 설명한 바와 같은 종래의 스캔 테스트 방법을 이용한 실시예 3의 회로 테스트는 64개의 테스트 클럭을 필요로 한다.

실시예 4는 도 5에 도시된 바의 테스터에 다시 접속된 3개의 회로 C1, C2 및 C3를 나타낸다. C1은 3 비트 스캔 경로를 가지며, C2 및 C3는 각각 2 비트 스캔 경로를 가진다. C1, C2 및 C3에 대한 테이블은 스캔 테스트 동안 각 회로의 조합 논리의 자극 및 응답 반응을 나타낸다. 테스트 초기에, 테스터는 실시예 2에서 전술한 바와 같이 모든 회로 스캔 경로를 제1 초기 현재 상태로 리셋하기 위한 제어를 출력한다. 그 다음, 테스터는 실시예 2에서 전술한 바와 같이 7 포착 및 3 비트 시프트 동작(CP1-7 & SH1-78)과 1 포착 및 7 비트 시프트 동작(CP8 & SH8)을 수행하여 C1을 테스트한다. C1의 테스트 동안, C2와 C3는 C1으로부터 출력된 응답에 의해 이들이 필요로 하는 모든 자극 패턴을 수신한다. 따라서, C1이 테스트될 때, C2와 C3도 테스트된다. C1의 테스트 동안에 C2와 C3가 테스트되기 때문에, 바이패스 단계가 필요하지 않게 된다. CP8에 이어서, SH8 동안에 7 비트 시프트 동작이 수행되어 테스터로 하여금 C1, C2 및 C3의 스캔 경로들로부터 모든 잔류 응답을 언로딩하게 함으로써 테스트를 완료한다.

실시예 4에 도시된 워핑 스캔 테스트 개념을 이용하는 테스트 회로들 C1, C2 및 C3에 필요한 테스트 클럭의 수는 실시예 1에서 설명된 바의 종래 스캔 테스트 방법을 이용하는 64 테스트 클럭과 달리 36개이다.

도 10은 입력(2)보다 출력(3)의 수가 더 크다는 점을 제외하고는 전술한 도 3의 회로와 유사한 회로를 나타낸다. 출력의 수가 입력의 수보다 크기 때문에, 여분의 출력에는 스캔 셀이 추가됨으로써 스캔 테스트 동안에 그 응답이 포착되어 시프트될 수 있다. 조합 논리의 F 출력에 부가, 접속된 스캔 셀(C)의 구조는 종래 기술이며 도 11에 도시되어 있다. 종래의 스캔 테스트 동안, 스캔 셀(C)은 F 출력을 포착하고 데이타를 시프트하는 데 사용된다. 유의할 점은, 도 10의 회로의 종래의 스캔 테스트에서 스캔 셀(C) 안으로 시프트된 데이타는 조합 논리로 입력된 자극을 제공하지 않기 때문에 돈 케어(don't care) 데이타이다.

도 12는 도 10의 회로가 어떻게 변경되어 워핑 스캔 테스트 개념을 지원하는가를 나타낸다. 변경은 F에 접속된 종래의 스캔 셀(C)을 도 13에 도시된 바와 같은 데이타 가산 셀(DSC)로 교체하는 것이다. 워핑 스캔 테스트 개념은 도 12의 스캔 셀(C)에서 도시된 바와 같이 응답 데이타를 포착하기 위한 목적만으로 부가된 스캔 셀들에 포착 동작 동안 이들의 현재 상태 데이타와 이들이 포착한 데이타의 합이 로딩되는 것을 필요로 한다. 이러한 방식으로, 스캔 셀 안으로 시프트된 응답 데이타는 포착 동작 동안에 유실되지 않는다.

도 13에서, 데이타 가산 셀은 3 입력 멀티플렉서, XOR 게이트 및 FF로 구성된다. 멀티플렉서는 선택 신호(S)에 의해 제어되어 XOR의 출력, 표준 포착 입력(Input), 또는 시리얼 입력(SI)이 FF에 조합되게 한다. 종래의 스캔 테스트 동안, 멀티플렉서는, 도 11의 스캔 셀과 같이, 포착 동작 동안에 Input을 FF에 조합시키며 시프트 동작 동안에 SI를 FF에 조합시킨다. 워핑 스캔 테스트 동안에, 멀티플렉서는 포착 동안 XOR 출력을 종래의 Input 대신에 FF에 조합시킨다. XOR의 출력은 Input 데이타와 FF의 현재 상태 데이타의 합을 나타낸다. Input 데이타를 FF의 현재 상태 데이타와 가산하는 이유는 FF가 도 12에서는 자극으로서 사용되지 않은 선두 회로로부터 시프트-인된 응답 데이타를 잠재적으로 포함하기 때문이다. FF 내의 응답 데이타 비트는 도 11의 종래의 스캔 셀에서와 같이 포착 동작에 의해 유실될 수 없다. 응답 데이타가 포착 동작에 의해 유실(덮어쓰기)된 경우, 그 응답 데이타 비트 또는 하류측 회로들에 대한 자극으로서의 효과는 테스터에 인식되지 않게 된다. 따라서, 포착 동작 동안에 FF 내의 응답 데이타가 보유되도록 하기 위하여, 응답 데이타는 Input 데이타와 가산되며, 그 합 데이타는 포착 동안에 FF 안에 저장된다. FF 데이타는 유실되지 않기 때문에 워핑 스캔 테스트 개념에 대한 전술한 조건을 만족시킨다.

실시예 5는 워핑 스캔 테스트 개념을 이용하여 테스트되고 있는 2개의 회로 C1 및 C2를 나타낸다. C1은 도 3에 도시된 바의 3 비트 스캔 경로를 가진 회로이다. C2는, 도 12에 도시된 바와 같이, 조합 논리의 F 출력에 조합된 데이타 가산 셀(DSC)을 구비한 회로이다. C1의 현재 상태 및 다음 상태 테이블은 전술한 바와 같이 도시된다. C2의 현재 상태 및 다음 상태 테이블은 조합 논리의 F 출력과 스캔 셀 C (DSC)의 현재 상태의 합을 나타낸다. 도 12를 참조하면, 조합 논리는 스캔 셀들 A 및 B로부터의 자극에만 응답한다는 것을 알 수 있다. C2 테이블을 참조하면, (1) 00x의 PS ABC에 대하여 DEF 출력은 010이고, (2) 01x의 PS ABC에 대해 DEF 출력은 100이며, (3) 10x의 PS ABC에 대해 DEF 출력은 110이고, (4) 11x의 PS ABC에 대해 DEF 출력은 000이라는 것을 알 수 있다. 다시 C2 테이블을 참조하면, F=0이고 PS C=0일 때 NS C=0이며, F=0이고 PS C=1일 때 NS C=1이라는 것을 알 수 있다. 이것은 스캔 셀(C)에서 출력 F와 PS 데이타의 배타적 논리합을 나타낸다.

실시예 5에서 C1 및 C2의 워핑 스캔 테스트는 전술한 바와 같이 진행된다. 실시예 5에서 중요한 것은 C2의 스캔 셀(C) 안으로 시프트된 C1으로부터의 응답 데이타가 포착 동작 동안에 유실되지 않는다는 것을 인식하는 것이다. 각각의 포착 동작 동안에 스캔 셀(C) 내 C1으로부터의 응답 데이타는 C2의 조합 논리로부터의 응답 출력 F과 가산되며, 가산된 신호는 검사를 위해 테스터로 시프트된다. 이러한 방식으로, C1 또는 C2가 오류 응답 비트를 가진 경우, 테스터에 의해 검출된다. C1과 C2에서 이중 오류가 발생하여 두 오류의 합이 정확한 응답으로 나타날 수 있다. 예컨대, C1으로부터의 1의 양호한 응답이 C2로부터의 0의 양호한 응답과 가산되는 경우, 결과적으로 테스터로의 출력은 1이 된다. C1으로부터의 0의 오류 응답이 C2로부터의 1의 오류 응답과 동시에 발생하는 경우에도 테스터로의 출력은 1이 된다. 이것은 에일리어싱이라 하며 테스트 분야, 특히 시그너처 분석 방법을 이용하는 테스트 분야의 전문가들에게 공지되어 있다. 에일리어싱의 가능성은 희박하지만 발생할 수도 있다.

도 14는 3 입력과 2 출력을 가진 스캔 테스트 가능 회로를 나타낸다. 출력들(D 및 E)은 각각 스캔 셀들(A 및 B)로 피드백된다. 스캔 셀들(A 및 B)은 회로의 조합 논리에 대한 자극을 제공하며 조합 논리로부터 응답을 포착한다. 스캔 셀(C)은 회로의 조합 논리에 대한 자극만을 제공한다. 스캔 셀(C)은 포착 동작 동안에 그 안으로 시프트된 데이타를 보유하는 것이 바람직하다. 데이타가 보유되는 경우, 테스터로 출력되거나 하류측 회로에서 자극 데이타로서 재사용될 수 있다. 도 11의 스캔 셀이 도 14에서 스캔 셀(C)로서 사용된 경우, 스캔 셀은 회로의 입력으로부터 미지의 데이타일 수 있는 데이타를 포착하게 된다. 데이타 보유 셀(DRC)이라 불리는 바람직한 스캔 셀이 도 14에 도시되어 있으며 도 15에도 개략적으로 도시되어 있다. 데이타 보유 셀은 포착 동작 동안에 단지 FF의 현재 데이타 상태를 포착하게 되는데, 이것은 데이타가 테스터에 공급되거나 하류측 회로에서 자극으로서 재사용될 수 있게 한다.

실시예 6은 도 15에 도시된 바와 같은 데이타 보유 스캔 셀(C)을 가진 도 3과 같은 회로(C1)와 도 14와 같은 회로(C2)를 간단히 나타내고 있다. 회로들은 전술한 바와 같이 워핑 스캔 테스트 개념을 사용하여 테스트된다. 실시예 6에서 중요한 것은 C2의 스캔 셀(C) 안으로 시프트된 C1의 응답 데이타가 포착 동작 동안 보유되어 테스터로 시프트된다는 점이다. 스캔 셀(C)에 데이타를 보유함으로써, 테스터는 오류를 더 잘 진단할 수 있는 능력을 구비하게 된다. 예컨대, C2로부터 오류 응답이 출력된 경우, 그러한 오류는 (1) C2의 불량 조합 논리, (2) C1에서 C2의 스캔 셀(C)로의 부정확한 자극 입력, 또는 (3) C2 내의 불량 조합 논리 및 C1에서 C2의 스캔 셀(C)로의 불량 입력 자극에 의해 발생할 수 있다. 스캔 셀(C) 내에 데이타가 보유되는 경우, 테스터는 이러한 상황을 진단하여 무엇이 잘못되었는가를 결정할 수 있다.

실시예 7은 워핑 스캔 테스트 개념의 이상적인 경우를 나타낸다. 실시예 7에서, 도 3에 도시된 바의 N개 회로가 도 6에 도시된 바의 테스터로부터 동작되는 스캔 경로 상에 직렬로 접속되어 있다. 이러한 이상적인 경우에 모든 선두 회로는 최종 회로의 자극 입력 요구를 만족시키는 응답 출력을 생성한다. 이 실시예에서, 모든 회로는, 현재 상태 및 다음 상태 도표에 도시된 바와 같이, 동일하다. 그러나, 이들은 동일할 필요는 없지만, 이상적인 경우에 대해서는 전술한 바와 같이, 다시 말하면, "선두 회로는 최종 회로의 자극 요구를 만족시키는 출력 응답을 생성하여야 한다"는 조건을 만족시켜야 한다. 하나의 선두 회로가 최종 회로에서 자극을 위해 필요한 것보다 더 많은 출력 응답을 생성하여 상기 조건을 만족시킬 수 있지만, 더 적게는 생성할 수 없다. 또한, 선두 및 최종 회로들은 스캔 경로 길이 차이를 가질 수 있으며 상기 조건도 만족시킬 수 있다.

실시예 7에서, 제1 C1이 테스트되는 시간까지 모든 최종 C1이 테스트되었다는 것을 알 수 있다. 최종 시프트 동작(SH8)은 테스터로의 모든 C1 스캔 경로 잔류 응답을 언로딩하는 데 사용된다. 이것은 특히, IC 및 시스템 제조자들에게는 테스트 시간의 현저한 감소인데, 그 이유는 1개 회로를 테스트하는 데 걸리는 시간 더하기 N개 회로로부터 잔여 응답을 시프트하는 데 걸리는 시간에 N개 회로가 테스트될 수 있기 때문이다. N개 회로는 다이, 웨이퍼, IC, 보드 등일 수 있다. 테스트 시간을 줄이기 위해 워핑 스캔 테스트 개념이 사용될 수 있는 다른 방법의 실시예가 도 22-29를 참조하여 후에 설명된다.

실시예 7이 3 비트의 스캔 경로 길이와 8의 자극 패턴 요구를 가진 회로를 나타내지만, 회로들은 임의의 스캔 경로 길이 또는 임의의 자극 패턴수를 가질 수 있다. 회로들이 동일하고 이들의 스캔 경로 길이가 L이고, 이들의 자극 패턴수는 P이며, 포착 단계가 C인 경우, 워핑 스캔 개념을 이용하여 N개의 동일한 회로를 테스트하는 데 필요한 테스트 클럭의 수에 대한 방정식은 P(C+L)+NL-L로 표시되는데, 여기서 P(C+L)은 제1 회로( 및 다른 N-1개의 회로)를 테스트하는 데 필요한 테스트 클럭이며, NL-L은 나머지 N-1개의 회로의 스캔 경로를 언로딩하는 데 필요한 테스트 클럭이다. 상대적으로, 종래의 스캔 방법을 사용하여 N개의 동일한 회로를 테스트하는 데 필요한 테스트 클럭의 수에 대한 방정식은 P(C+NL)이다. L과 P가 큰 경우, 방정식들은 워핑 스캔 테스트 클럭=L(P+(N-1)) 및 종래의 스캔 테스트 클럭=LPN으로 단순화된다.

사례 1: L=2000, P=1000, N=1인 경우,

워핑 스캔 테스트 클럭=L(P+(N-1))=2000(1000+(1-1))=2,000,000

종래의 스캔 테스트 클럭=LPN=2000×1000×1=2,000,000

사례 2: L=2000, P=1000, N=100인 경우,

워핑 스캔 테스트 클럭=L(P+(N-1))=2000(1000+(100-1))=2,198,000

종래의 스캔 테스트 클럭=LPN=2000×1000×100=200,000,000

사례 3: L=2000, P=1000, N=1000인 경우,

워핑 스캔 테스트 클럭=L(P+(N-1))=2000(1000+(1000-1))=3,998,000

종래의 스캔 테스트 클럭=LPN=2000×1000×1000=2,000,000,000

10 메가헤르쯔(주기=100 나노초)의 테스트 클럭 스캔수의 경우, 사례 1의 워핑 스캔 테스트 시간 및 종래의 스캔 테스트 시간은 200 밀리초이다. 사례 2의 워핑 스캔 테스트 시간은 219.8 밀리초이며, 종래의 스캔 테스트 시간은 20초이다. 사례 3의 워핑 스캔 테스트 시간은 399.8 밀리초이며, 종래의 스캔 테스트 시간은 200초이다.

테스트된 선두 회로로부터 출력된 응답이 모든 최종 회로의 자극 요구만을 % 감소 인자(R)만큼 감소시키는 1-N의 비이상적인 회로들의 경우, 워핑 스캔 테스트 개념에 의해 요구되는 테스트 클럭은 다음 식으로 근사될 수 있다;

테스트 클럭=P₁(C+L₁)+RP₂(C+L₂)+RP₃(C+L₃)......RP_N(C+L_N)

P_1-N 및 L_1-N이 큰 경우, 위의 식은 다음과 같이 간략화된다;

테스트 클럭=P₁L₁+RP₂L₂+RP₃L₃......RP_NL_N

% 감소 인자(R)가 예컨대 각 선두 회로 테스트의 종료시에 각 회로에 대해 상수인 경우, 모든 최종 회로에서 추가적인 자극에 대한 요구는 50%의 R로 감소된다. 따라서, 테스트 클럭=P₁L₁+1/2(P₂L₂)+1/4(P₃L₃)+1/8(P₃L₃)......1/2^N(P_NL_N)이 된다. 모든 회로가 동일한 P와 L을 가진 경우, 테스트 클럭=P_1-NL_1-N(1+1/2+1/4+1/8+...1/2^N-1)이 된다.

사례 4: L=2000, P=1000, N=2인 경우,

워핑 스캔 테스트 클럭=PL(1+1/2)=3,000,000

종래의 스캔 테스트 클럭=PL(2)=4,000,000

사례 5: L=2000, P=1000, N=5인 경우,

워핑 스캔 테스트 클럭=PL(1+1/2+1/4+1/8+1/16)=3,875,000

종래의 스캔 테스트 클럭=LP(5)=2000×1000×5=10,000,000

사례 6: L=2000, P=1000, N=100인 경우,

워핑 스캔 테스트 클럭=PL(1+1/2+1/4+1/8+......1/2¹⁰⁰)≤4,000,000

종래의 스캔 테스트 클럭=LP(100)=2000×1000×100=200,000,000

사례 7: L=2000, P=1000, N=1000인 경우,

워핑 스캔 테스트 클럭=PL(1+1/2+1/4+1/8+.......1/2¹⁰⁰⁰)≤4,000,000

종래의 스캔 테스트 클럭=LP(1000)=2000×1000×1000=2,000,000,000

사례 2를 사례 6(N=100)과 비교하고, 사례 3을 사례 7(N=1000)과 비교할 때, 비이상적인 사례에서 % 감소 인자(R)가 50%로 유지되는 한 이상적 및 비이상적 워핑 스캔 테스트 사례들 간의 테스트 클럭의 수는 거의 차이가 없다는 것을 알 수 있다.

도 32를 참조로 설명하면, 만일, 도시된 바와 같이, 테스터의 TDI와 TDO 사이에 선택적으로 절환가능한 접속부가 설치되어 있다면, 실시예 7의 N개 회로 모두는 실시예 7에 나타난 동일한 8 포착(CP1-CP8) 및 시프트(SH1-SH8) 동작을 실행시킴으로써 완전히 테스트될 수 있다. 그러나, 도 32의 폐루프 스캔 경로 구성을 이용하게 되면, 테스터는 스캔 경로에 대한 제어를 제공하기만 하면 되고 스캔 경로에 대한 테스트 자극(stimulus) 데이타를 제공할 필요는 없다. 테스터의 TDI 입력부에서 수신된 응답 데이타는 스위치를 통해 자극으로서 회로(C1)에 공급된다.

실시예 7은 워핑 스캔(warping scan)을 이용하여 동일한 많은 회로를 신속하게 테스트할 수 있는 것을 보여 주었다. 또한, 테스터 공급 자극(도 22)에 의해 또는 테스터 자극이 필요치 않는 폐루프 스캔 경로(도 32)를 제공함으로써 동일한 회로들을 테스트할 수 있음을 보여 주었다.

실시예 8은 실시예 7에서와 유사한 테스트를 나타낸 것이다. 실시예 8에서 현재 상태(010)의 다음 상태는 xxx(정의되지 않았음)이고, 현재 상태(101)의 다음 상태도 xxx이다. 실시예 7에서는 조합 논리의 다음 상태 모두가 기능상 요구되었고 실시예 7의 C1 테이블에 나타난 대로 정의되었다. 그러나, 실시예 8에서는 010 및 101 현재 상태는 기능상 요구되지 않아 정의할 필요가 없고, 따라서 010 및 101 현재 상태에 대한 C1 테이블에는 미지의 다음 상태(xxx)가 수록된다.

종래의 스캔 테스팅에서는, 각각의 스캔 사이클 중에 전체 스캔 경로 응답 패턴이 시프트 아웃(shift out)되기 때문에 미지의 다음 상태들은 허용될 수 있었다. 그러나, 워핑 스캔을 이용하게 되면, 미지의 상태들은 자극으로 이용될 회로들에 미지 응답을 전달할 수 있기 때문에 응답 패턴 내의 미지 상태들은 허용될 수가 없다. 실시예 8의 미지의 다음 상태 문제에 대한 2가지 예시적인 해결책이 아래에 주어져 있다.

한가지 해결책은 실시예 8에서의 회로의 기능적 진리표가 010 및 101 현재 상태에 대한 미정의 다음 상태들을 내포하고 있다는 것을 이해하는 것이다. 일단 이것이 이해되고 나면, 실시예 7에서처럼 테스트를 개시하고 미지의 다음 상태를 발생시키는 첫 번째 현재 상태까지, 즉 PS2에서의 010까지 테스트를 진행한다. 010 현재 상태에 도달하면, 테스터는 스캔 경로로부터 미지 상태들을 비우고, 워핑 스캔 테스트를 계속할 수 있는 다음 현재 상태(011)로 각 회로의 스캔 경로를 채울 것이다. PS6에서의 101 현재 상태에 도달하면, 테스터는 다시 한번 스캔 경로로부터 미지 상태들을 비우고, 워핑 스캔 테스트를 계속할 수 있는 다음 현재 상태(110)로 각 회로의 스캔 경로를 채울 것이다. 이와 같은 두 번째의 비우고 채우는 스캔 동작을 거치고 나면 모든 미지의 다음 상태들이 밝혀지게 되고, 워핑 스캔 테스트는 실시예 7에서 이미 설명했던 것과 같이 완료로 진행할 수 있다. 따라서, 테스터는 스캔 경로로부터 미지 응답 데이타를 언로드(unload)시키고 기지의 자극 데이타를 스캔 경로 내로 로드시키기 위해서 테스트 중에 워핑 스캔 동작을 2번 차단해야만 한다. 만일 테스터가, 도 32에 도시된 바와 같이, 폐루프 스캔 경로를 구성한다면, 테스터가 이미 알려진 자극 데이타를 스캔 경로 내로 입력시킬 수 있도록 이들 두 번의 차단 동작 중에 이 루프는 개방되어야 한다. 테스터는 이 두 번의 차단 동작 중에 스캔 경로로부터의 미지 응답을 무시할 수 있다.

다른 하나의 예시적인 해결책은 회로들이 워핑 스캔 테스팅(즉, 워핑 능력)을 위해 설계될 필요가 있다는 것을 이해하도록 진리표를 의도적으로 확장하는 것이다. 이것은 회로들이 현재 상태(010, 101)의 다음 상태들을 정의하기 위한 기능적인 요구 사항을 갖고 있지 않더라도 이들 다음 상태들을 정의하기 위한 테스트 요구 사항이 있다는 것을 의미한다. 이 테스트 요구 사항은 회로가 가장 효율적인 워핑 스캔 테스트 시간을 용이하게 달성할 수 있는 이미 알려진 응답 출력을 제공하게 만드는 것이다. 실시예 8에서, 010 및 101 현재 상태에 대한 가장 효율적인 다음 상태 응답 정의는 실시예 7의 진리표에서 이들 현재 상태에 대해 이미 보여진 응답이다. 실시예 7에서의 진리표에 부합시키기 위하여 현재 상태(010, 101)에 대한 다음 상태들을 정의함으로써 워핑 능력을 발휘하기 위해서 일단 실시예 8의 회로들을 재설계하고 나면, 실시예 7의 회로들을 테스트하는데 이미 이용했던 동일한 워핑 스캔 테스트를 테스트 공급 자극법과 폐루프법을 포함하는 실시예 8의 회로들에서 반복할 수 있다. 이러한 설명은 워핑 스캔을 이용하여 테스트될 회로에 대한 기본 설계 개념을 보여 준다. 이 기본 설계 개념은 회로로부터 기능적으로 정의된 출력(다음 상태들)을 발생시키지 않는 회로에 모든 입력(현재 상태들)을 알리고, 그 후에, 다른 회로로의 테스트 자극 입력 요구를 만족시키는데 사용될 수 있는 출력을 발생시킴으로써 이들 입력에 응답하는 회로를 설계하는 것이다.

실시예 9는 워핑 스캔 테스팅 중에 일어날 수 있는 다른 문제를 보여 주고 있다. 실시예 7에서는 다음 상태 응답 모두는 회로에 대해 필요한 자극 입력을 만들어 내었다. 실시예 9에서는 현재 상태(001)의 다음 상태 응답은 001이다. 이에 의해서 테스트되는 회로들은 001 상태에서 로크업(lock-up)되어 버려 워핑 스캔을 이용한 더 이상의 테스팅이 중지되어 버린다. 이하 설명되는 2가지 예시적인 해결책은 회로들을 언로크시키는데 사용될 수 있으며, 워핑 스캔 테스트를 완료에 이르기까지 계속적으로 할 수 있다.

로크업을 회피할 수 있는 한가지 해결책은 스캔 경로로부터 로크업 상태들(실시예 9에서 001)을 완전히 비우고 워핑 스캔 테스트를 계속시킬 수 있게 하는 다음 상태(010)로 각 회로의 스캔 경로를 채우는 것이다. 이와 같은 스캔 경로의 비우고 채우는 동작은, 스캔 경로로부터 비워지는 로크업 상태들이 실제로 실시예 9에서의 테스트 응답이라는 점만 제외하고는, 실시예 8에 대해 이미 설명했던 것과 동일하다.

로크업을 회피할 수 있는 다른 예시적인 해결책은 워핑 스캔 사이클 길이를 변경하여, 즉 변조하여, 스캔 경로 데이타를 스캔 경로 내의 서로 다른 스캔 셀 위치에 재설정하는 것이다. 실시예 9에서, SH2 사이클은 정상적인 3비트 시프트 대신에 2비트 시프트만을 행하는 것으로 나타나 있다. 이 2비트 시프트 동작은 로크업 패턴의 2비트(01)만을 선두 회로로부터 최종 회로로 이동시킨다. 2비트 시프트 동작 후에는, 각 회로의 스캔 경로는 워핑 스캔 테스트를 계속해서 진행하여 완료에 이르게 할 수 있는 자극 패턴(010)을 내포한다. 이 해결책은 스캔 경로를 완전히 비우고 채울 필요없이 로크업 문제를 해결한다. 이 해결책은 테스터로부터 자극 입력을 필요치 않으며, 따라서, 도 32의 폐루프 모드가 사용될 때에 이용될 수 있다.

실시예 8과 9 각각에서, 테스터는 바람직하게는 스캔 경로 내용 다이어그램을 추적하도록 프로그램된다. 따라서, 테스터는 원하는 로크업 해결책이 적절히 구현될 수 있도록 로크업 상태가 일어나는 시기를 알 것이다.

도 16 내지 18은 회로의 1차 입력 및 출력(경계)에서 스캔가능한 경계 셀(BC)을 가진 회로들에서 워핑 스캔 테스트 개념이 어떻게 구현될 수 있는지에 대한 예를 설명하고 있다. 경계 스캔 셀은 테스팅 분야에 잘 알려져 있다. 도 16은 앞서 설명된 도 3에 관한 것이다. 도 17은 앞서 설명된 도 14에 관한 것이다. 도 18은 앞서 설명된 도 14에 관한 것이다.

도 16, 17, 및 18의 데이타 포착 경계 셀(DCBC)은 앞서 설명된 도 3과 4a의 데이타 포착 셀에 관한 것이다. 도 17의 데이타 가산 경계 셀(DSBC)은 이미 설명된 도 12와 13의 데이타 가산 셀(DSC)에 관한 것이다. 도 18의 데이타 보유 경계 셀(DRBC)은 이미 설명된 도 14와 15의 데이타 보유 셀(DRC)에 관한 것이다.

도 19와 20에는 DCBC와 DRBC에 대한 예시적인 설계가 도시되어 있다. 도 21에는 DSBC에 대한 예시적인 설계가 도시되어 있다. 도 21a는 DCBC, DRBC, 및 DSBC가 어떻게 실현되는지를 보여 주고 있다. 노드들(191, 193, 195, 및 199)은 도시된 바와 같이 접속된다. 파선으로 둘러싸인 BC구조는 종래의 것이다.

상기에서 나타난 바와 같이, 종래의 집적 회로와 이 집적 회로 내의 코어들(프로세서와 메모리 같은 것)은 종종 집적 회로 또는 코어의 경계에 있는 입력과 출력에 관련된 경계 스캔 셀을 포함한다. 도 16은 본 발명이 워핑 스캔 경로에서 경계 스캔 셀을 어떻게 수용하는지를 설명하는 것이다.

도 16의 경계 스캔 셀(BC) 내로 시프트된 데이타는 테스트 자극을 CL에 제공하지 않을 것이다. 그럼에도 불구하고, 도 16의 BC 내로 시프트된 데이타는 워핑 스캔 경로 내에 있는 상류측 회로로부터의 응답 데이타이며, 따라서 원하는 워핑 스캔 동작을 달성하기 위해서 워핑 스캔 경로 내에 이 데이타가 보유되어야만 한다. 그러나, BC가 CL로부터의 응답 데이타를 포착한 때에는 BC 내로 이미 시프트된 데이타들은 포착 동작에 의해 겹쳐 기록된다. 그러나, 도 16의 입력에 관련된 경계 스캔 셀은 CL로부터의 응답 데이타를 포착하지 못하며, 따라서 BC 내로 이미 시프트된 데이타를 포착하는데 이용될 수 있다는 것에 유의한다. 그래서 BC의 출력은 각각 DCBC의 입력(도 19의 입력2)에 접속되어 DCBC가 BC 내로 이미 시프트된 데이타를 포착하여 시프트 아웃시킬 수 있게 된다. 따라서 상류측 회로로부터의 응답 데이타는 원하는 대로 워핑 스캔 경로 내에 보유된다.

상기 설명으로부터, 테스트될 회로는, 실시예 3의 목표 회로(C1, C2, 및 C3)와 같이, 워핑 스캔 경로 내의 각자의 스캔 경로부에 대응하는 개개의 목표 회로로 분할되어짐은 명백하다. 어떠한 원하는 또는 유리한 분할법을 이용할 수 있다. 예컨대, 인쇄 회로 기판에 대한 워핑 스캔 경로는 다음의 4개 목표 회로, 즉 (1) 하나의 IC, (2) IC 그룹, (3) 하나의 IC 전체와 다른 IC의 일부, (4) 삽입된 코어와 같은 IC의 일부에 대응하는 4개의 스캔 경로부로 분할될 수 있다. 테스트를 받고 있는 회로와 이 회로가 분할되어 생긴 목표 회로는 임의의 원하는 복잡도를 가질 수 있다(도 22-29 참조).

도 11과 16의 스캔 셀(SC)은 종래 방식에 따라 데이타를 포착하여 시프트시키고 난 후에, 실시예 1-7에 나타난 바와 같은 포착-시프트 순서를 반복하는 포착-시프트 셀이다. 도 16-21a의 경계 스캔 셀은 종래 방식에 따라 데이타를 포착하여 시프트시키고, 그리고 데이타를 셀 출력으로 갱신시킨 후에, 포착-시프트 갱신 순서를 반복하는 포착-시프트 갱신 셀이다. 그러나, 도 21a의 갱신 메모리는 종래 방식에 따라 투과형(레벨 감응) 래치로서 구체화될 수 있다. 이 투과형 래치는 CSU를 통해 투과되도록 제어될 수 있고 노드(199)를 바로 지나서 도 21a의 출력 멀티플렉서로 갈 수 있음은 종래에 알려져 있다. 워핑 스캔 동작 모드 중에는, CUS 제어는 갱신 메모리를 투명하게 만들고, 이로서 도 16-21a의 포착-시프트-갱신형 경계 스캔 셀을 도 11과 16의 SC와 동일한 포착-시프트 순서를 동일한 효과를 갖고서 실행할 포착-시프트형 셀로 구성하는데 이용될 수 있다. 따라서, BC(도 21a)와 같은 경계 스캔 셀은 SC(도 11)와 같은 내부 스캔 셀과 동일한 스캔 경로에 구비될 수 있고, 실시예 1-7에 나타나 있는 타이밍의 변화없이 내부 스캔 셀과 동일하게 동작할 수 있다.

도 16의 경계 스캔 셀이 포착-시프트 셀로 구성되어 있지 않고 포착-시프트-갱신 셀로 보유되어 있다 하더라도, 갱신 제어는 종래대로 갱신 메모리에만 영향을 미치고 경계 스캔 셀과 내부 스캔 셀 내의 포착-시프트 메모리의 동작에는 영향을 미치지 않을 것이다. 따라서, 실시예 1-7의 본질은 변치 않고, 다만 각 시프트 동작 후에 종래의 갱신 동작이 삽입되어 경계 스캔 셀이 자극 데이타를 목표 회로에 인가할 수 있게 된다. 그런 후에 다음 포착 동작이 즉시 갱신 동작에 이어지게 된다. 종래의 IEEE 1149.1 TAP 제어기를 이용하여 워핑 스캔 경로를 제어하는 경우에도 유사한 상황이 일어난다. TAP 제어기는 포착-시프트-갱신 순서를 위한 제어를 출력한다. 따라서, TAP 제어기도 실시예 1-7에서의 각각의 시프트 동작 후에 갱신 동작을 삽입할 것이다. 다시, 갱신 동작은 스캔 경로 내의 포착-시프트 메모리의 동작에 영향을 미치지 않고, 이 갱신 동작에 의해서 모든 포착-시프트-갱신 셀(예컨대, 경계 셀)이 이들의 테스트 자극을 목표 회로에 인가할 수 있을 것이다.

도 22는 워핑 스캔 테스트 개념을 이용하여 어떻게 IC 또는 다이(Die) 내부의 다수 회로(C1-CN)를 테스트할 수 있는지에 대해 설명한다. 도 22 내의 각 회로(1-N)는 도 3, 12, 14, 및 16-18에 관련하여 이미 설명된 회로와 마찬가지로될 수 있다. 또한, 도 22에는 IC/다이로부터 테스터에 외부적으로 접속된 종래의 IEEE 1149.1 표준 테스트 억세스 포트(TAP)로부터 워핑 스캔 테스트 중에 제어를 수신할 수 있다는 사실도 나타나 있다. 그 외에, IC/다이는 테스트로부터 직접, 또는 IEEE 1149.1 TAP와는 다른 테스트 포트를 통해 제어를 수신할 수도 있다.

도 23은 워핑 스캔 테스트 개념을 이용하여 한개 기판상의 다수 IC(1-N), 또는 다수칩 모듈(MCM) 기판상의 다수 다이(1-N)를 어떻게 테스트할 수 있는지에 대해 설명한다. 도 23에서의 각 IC/다이(1-N)는 도 22와 관련하여 이미 설명된 IC/다이와 마찬가지로 될 수 있다. 기판/MCM의 각 IC/다이는 기판/MCM에 접속된 외부 테스터에 인터페이스된 것으로 나타나 있다.

도 24는 워핑 스캔 테스트 개념을 이용하여 한개 박스 내의 다수의 기판(BD)을 어떻게 테스트할 수 있는지에 대해 설명한다. 도 24 내의 각 기판(1-N)은 도 23과 관련하여 이미 설명된 기판과 마찬가지일 수 있다. 박스의 각 기판은 박스/기판에 접속된 외부 테스터에 인터페이스된 것으로 나타나 있다.

도 25는 워핑 스캔 테스트 개념을 이용하여 한개 시스템 내의 다수 박스(BX)를 어떻게 테스트할 수 있는지에 대해 설명하고 있다. 도 25에서의 각 박스(1-N)는 도 24와 관련하여 이미 설명된 박스와 마찬가지가 될 수 있다. 시스템의 각 박스는 시스템에 접속된 외부 테스터에 인터페이스된 것으로 나타나 있다.

도 26은 웨이퍼상의 다이를 테스트하는데 있어서 워핑 스캔 테스트 개념이 어떻게 사용될 수 있는지를 예시한다. 각각의 다이는 도 22와 관련하여 전술한 다이와 유사할 수 있다. 도 27에서 볼 수 있듯이, 웨이퍼상의 각각의 다이는 IEEE 1149.1 테스트 데이타 입력(TDI), 테스트 데이타 출력(TDO), 테스트 클럭(TCK), 테스트 모드 셀렉트(TMS) 및 테스트 리셋(TRST) 패드 접속부를 구비한다. 또한, 도 26에 도시한 바와 같이, 모든 다이는 웨이퍼의 TDI 입력과 TDO 출력간에 TDI와 TDO 패드를 거쳐 직렬 접속된다. 또한, 모든 다이 TMS, TCK 및 TRST 패드는 웨이퍼의 TMS, TCK 및 TRST 입력에 병렬 접속된다. 웨이퍼에 전력을 공급하고 웨이퍼의 TDI, TDO, TCK, TMS 및 TRST 웨이퍼 테스트 포인트를 테스터로 조사하여 모든 다이 상에서 워핑 스캔 테스트를 실행함으로써, 웨이퍼상의 모든 다이의 테스팅을 고속으로 할 수 있다. 또한, 워핑 스캔 테스트는 테스트된 회로를 바이패스하고 이들의 스캔 경로를 정적(static)으로 유지하므로, 워핑 테스트시 웨이퍼 상에 열이 거의 발생하지 않는다. 예를 들어, 워핑 스캔 테스트의 개시시에, 모든 다이의 스캔 경로가 활성화되어 발열하기 시작한다. 제1 다이가 테스트될 때, 제1 다이는 자신의 스캔 경로를 동결하여 냉각하기 시작한다. 마찬가지로, 다른 회로들도 테스트된 후 자신의 스캔 경로들을 동결하여 냉각하기 시작할 것이다. 또한, 워핑 스캔 테스트의 속도는, 회로가 충분히 긴 시간 동안 활성화하여 해로운 열을 발생시키는 것을 방지할 것이다.

도 28은 하나의 로트(lot)내의 다수의 웨이퍼를 테스트하는데 있어서 워핑 스캔 테스트 개념이 어떻게 사용될 수 있는지를 예시한다. 도 28의 각각의 웨이퍼(1-N)는 도 26 및 도 27과 관련하여 전술한 웨이퍼와 유사할 수 있다. 로트내의 각각의 웨이퍼는 외부의 테스터와 인터페이스 접속된다.

도 29는 다수의 로트(1-N)를 테스트하는데 있어서 워핑 스캔 테스트 개념이 어떻게 사용될 수 있는지를 예시한다. 도 29의 각각의 로트(1-N)는 도 28과 관련하여 전술한 로트와 유사할 수 있다. 각각의 로트는 외부 테스터와 인터페이스 접속된다.

도 30은 회로의 스캔 경로의 직렬 입력부와 직렬 출력부에 종래의 시그너처 분석기(SAR)를 사용함으로써 도 12와 도 13의 데이타 가산 셀과 관련하여 전술한 바와 같은 에일리어싱이 발생될 가능성을 제거하기 위한 한 방법을 예시한다. 전술한 바와 같이, 만일 포착 동작시 제1 오류 응답 비트가 데이타 가산 셀 내로 시프팅되고 제2 오류 응답 비트가 제1 오류 비트와 가산되면 에일리어싱이 발생할 수 있다. 시그너처 분석을 사용하는 테스팅에서 널리 사용되는 XOR 게이트는, 만일 입력이 10 또는 01 이면 1을 출력하고, 입력이 11 또는 00 이면 0을 출력하는 특징을 갖는데, 이것이 에일리어싱 문제의 근원이다. 입력 시그너처 분석기를 회로의 스캔 경로의 제1 셀에 대한 직렬 입력부에 배치하고, 출력 시그너처 분석기를 회로의 스캔 경로의 마지막 셀로부터의 직렬 출력부에 배치하면 DSC와 DSBC 사용 도중의 에일리어싱을 검출할 수 있다.

도 30에서, 입력 및 출력 시그너처 분석기는 각각의 시프트 클럭중의 시그너처를 포착함을 볼 수 있다. 만일 워핑 스캔 테스트 중에 오류 비트가 회로 내로 시프팅되면, 입력 시그너처는 예상된 시그너처와 다를 것이다. 만일 워핑 스캔 테스트 중에 오류 비트가 회로로부터 시프팅 아웃되면, 출력 시그너처는 예상된 시그너처와 다를 것이다. 워핑 스캔 테스트의 마지막에 각각의 회로로부터의 입력 및 출력 시그너처를 시프팅함으로써, 테스터는 각 회로의 입력과 출력 시그너처를 비교하여 회로로부터 받은 응답 데이타에 에일리어싱이 발생하였는지를 볼 수 있다. 만일 응답 데이타가 정확하고 시그너처가 정확함을 테스터가 발견하면, 테스트는 유효하다. 만일 응답 데이타는 정확하지만 시그너처가 부정확함을 테스터가 발견하면, 테스트는 무효이다.

시그너처는 어떤 회로가 최초로 오류를 일으켰는지를 식별하는데 있어서 테스터를 돕는데 대단히 유용하게 소용된다. 예를 들면, 만일 100 개의 회로가 테스트되고 50 번째 회로에서 오류가 출력되면, 테스터는 50 번째 회로의 출력 시그너처가 페일(fail)되었다고 식별하고 나머지 50 개의 회로를 페일시키는 그 회로로 직접 진행할 수 있다. 50 번째 회로를 수선한 후, 이어지는 50 개의 회로들 중 어떠한 회로가 페일 상태인지의 여부를 살피기 위해 테스트가 반복되는데, 그 이유는 이러한 테스트는 50 번째 회로의 오류로 인해 이전의 테스트에서 무효화되었기 때문이다.

이와 달리, 처음 49 개의 회로들은 패스된 반면 50 번째 회로는 페일된 각각의 처음 50 개의 회로들은 바이패스될 수 있다. 이어서, 회로(51-100)들에 대해 워핑 스캔 테스트 개념이 적용될 수 있다. 계속해서, 회로(51-100)들에서 검출된 어떤 오류들은 다시 시그너처 분석기를 사용함으로써 회로(51-100)들 중의 하나가 최초로 오류를 일으켰는지를 판정한다. 일단 이러한 오류 도입 회로가 식별되면, 그 회로는 그에 선두하는 모든 회로들과 함께 바이패스될 수 있다. 그 후, 오류 도입 회로 이후의 회로들에 대해 다시 워핑 스캔 테스트 개념을 적용할 수 있다. 각각의 100 개의 회로들에 대하여 패스 또는 페일 결과가 판정될 때까지 상술한 절차를 반복할 수 있다.

통상, 제공된 회로에 대한 테스트가 완료되고 대응하는 바이패스 메모리가 선택될 때, 테스터는 관련된 시그너처 분석기가 다른 시그너처를 포착하지 못하게 한다. 이러한 방법을 사용하면, 최종 응답 잔류물이 워핑 스캔 경로 밖으로 시프팅되기 전에는 모든 시그너처 분석기가 다른 시그너처를 포착하지 못하게 될 것이다. 전술한 바와 같이, 시그너처 분석기의 내용은 필요에 따라 테스터에 스캔될 수 있다.

또한, 테스터가 자극 데이타를 워핑 스캔 경로 내로 시프팅시키는 전체 시간동안, 시그너처 분석기는 테스터의 아무런 테스트 응답도 수신하지 않을 수도 있다. 원하는 테스트에 필요한 모든 자극 데이타가 테스터로부터 워핑 스캔 경로 내로 시프팅되었을 때, 테스터는 시그너처 분석기의 스캔 경로를 선택하여, 시그너처 분석기로부터의 시그너처를 스캔하고 그 시그너처를 테스트 응답으로서 사용하여 예상된 시그너처와 비교할 수 있다.

워핑 스캔 테스트 개념은, 더 많은 회로가 스캔 경로 상에 직렬로 추가됨에 따라 테스트 시간을 감소시키는데에 더욱더 효과적이다. 종래의 스캔 테스팅에서는 이와 반대인데, 즉 더 많은 회로가 직렬로 추가됨에 따라 종래의 스캔 테스팅은 더욱더 효과적이지 못하게 된다. 워핑 스캔을 사용하여 보드, 박스, 시스템, 웨이퍼, 로트 및 로트군을 테스트하는 도 23 내지 도 29의 예들은, 이러한 종류의 전기 제품을 생산하는 업체가 어떻게 본 발명의 이익을 널리 활용하여 모든 제조 레벨에서 그 사용을 표준화하는지를 나타낸다. 또한, 본 발명의 이점은 다이 테스팅에서 미사일 테스팅에 걸친 업체내의 모든 제조 레벨에서 하나의 간단한 테스터를 사용할 수 있다는 점이다.

이상의 설명에서는, 모두 동일한 스캔 경로 상에 있는 회로들을 다루었으나, 병렬 스캔 경로를 사용하여 워핑 스캔 테스트 개념을 사용하는 회로를 테스트하면, 테스트 시간을 더욱 줄일 수 있다.

도 31의 예는 도 16의 DCBC와 BC가 도 31에서 각각 DRBC와 DSBC로 대체되어 있는 점을 제외하곤 도 16과 유사하다. 도 23 및 도 26의 예에 도시한 바와 같이, 목표 회로(CL1, CL2)로부터 포착된 응답은 최종(trailing) 회로의 SO로부터 SI 입력으로 시프팅된다. 이로써, 최종 회로의 스캔 경로는 선두(leading) 회로로부터 포착된 응답으로 채워진다. 만일 테스트중인 회로가 모두 동일하면, 선두 회로로부터의 출력 응답은 최종 회로의 스캔 경로를 정확히 채울 것이다. 또한, 각각의 비트 위치는 양 회로의 스캔 경로에서 동일할 것이다. 그래서, 워핑 스캔 동작의 각각의 시프팅 동작 후, 최종 회로의 DRBC, SC 및 DSBC 스캔 경로부의 비트 위치는 각각 선두 회로의 DRBC, SC 및 DSBC 스캔 경로부내로 직전에 포착된 데이타로 채워질 것이다. 도 20에서, DRBC가 그 자신의 출력을 포착하는 점을 상기하면, 워핑 스캔 동작시, 제1 회로의 DRBC를 채우는 자극 데이타가 제1 회로의 DRBC내로 다시 포착되고 이어서 시프트되어 각각의 연속하는 시프트 동작시 각각의 연속하는 최종 회로의 DRBC를 채울 수 있음은 명백하다. 특히, 제1 회로의 DRBC를 채우는 제1 자극 데이타 패턴은 제1 회로에 대한 자극으로서 사용될 수 있으며, 그 후 시프팅되어 제2 회로의 DRBC를 채우고 제2 회로에 대한 자극으로서 재사용될 수 있으며, 그 후 시프팅되어 제3 회로의 DRBC를 채우고 제3 회로의 자극으로서 재사용되는 등이 가능하다. 마찬가지로, 제1 회로의 DRBC를 채우는 후속하는 자극 데이타 패턴은 최종 회로의 DRBC에 의해 자극으로서 계속해서 재사용된다. 제1 회로의 DRBC는 제1 회로의 목표(CL1)를 완전히 테스트하는데 필요한 모든 자극 패턴을 테스터로부터 확실히 수신할 것이다(도 31 참조). 워핑 스캔 동작시, 각각의 최종 회로의 목표(CL1)는 테스터에 의해 발생된 동일한 자극 패턴도 수신할 것이다. 도 31의 제1 출력에서의 응답 데이타는 DRBC에 의해 포착될 수 없으므로, DCBC가 제1 출력에 제공되어 응답 데이타를 포착하고 압축한다.

본 발명에 따르면, 하나의 회로의 응답 데이타를 다른 회로에 대한 자극 데이타로서 재사용하여 회로의 테스팅을 신속하게 처리할 수 있게 됩니다.

이상, 본 발명의 예시적인 실시예들을 설명하였으나, 본 발명의 범주가 이러한 설명으로 한정되는 것은 아니며, 본 발명은 다양한 실시예들에 실시될 수 있다.

도 1-6은 종래의 스캔 테스팅의 접근 방법을 나타내는 도면.

도 7 및 도 8은 본 발명에 따른 스캔 테스팅 방법론을 개념적으로 나타낸 도면.

도 9-11은 종래의 스캔 경로 구조를 도시한 도면.

도 12 및 도 13은 본 발명에 따른 데이타 가산 스캔 셀의 구조 및 사용을 나타내는 도면.

도 14는 본 발명에 따른 스캔 경로 구조의 도면.

도 15는 도 14의 종래의 데이타 보유 스캔 셀을 보다 상세하게 나타낸 도면.

도 16은 본 발명에 따른 다른 경계 스캔 셀의 포착 입력에 그의 데이타 출력이 접속된 경계 스캔 셀을 나타내는 도면.

도 17은 본 발명에 따른 데이타 가산 경계 스캔 셀의 사용을 나타내는 도면.

도 18은 본 발명에 따른 데이타 보유 경계 스캔 셀의 사용을 나타내는 도면.

도 19는 도 16-18의 데이타 포착 경계 스캔 셀을 구체적으로 나타낸 도면.

도 20은 도 18의 데이타 보유 경계 스캔 셀을 구체적으로 나타낸 도면.

도 21은 도 17의 데이타 가산 경계 스캔 셀을 구체적으로 나타낸 도면.

도 21a는 도 16-21에 도시된 종래 경계 스캔 셀을 구체적으로 나타낸 도면.

도 22-29는 시스템에 대하여 웨이퍼 상의 다이로부터의 각종의 회로 레벨을 테스트하는데 있어서 본 발명에 따른 스캔 테스트 방법론이 사용되는 방법을 나타내는 도면.

도 30은 본 발명에 따른 스캔 테스트 방법론을 실행하는데 있어서 시그너처 분석자 회로를 사용하는 방법을 나타내는 도면.

도 31은 본 발명에 따른 목표 회로를 스캔 테스트하는데 있어서 데이타 보유 경계 스캔 셀 및 데이타 가산 경계 스캔 셀을 사용하는 방법을 나타내는 도면.

도 32는 폐루프 스캔 테스팅을 행하는 본 발명의 능력을 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

191, 193, 195, 199 : 노드

C1-CN : 회로

DCBC : 데이타 포착 경계 셀

DSBC : 데이타 가산 경계 셀

DSC : 데이타 가산 셀

Claims

회로에 자극 데이타 신호들을 인가하고, 상기 회로로부터 응답 데이타 신호들을 수신하기 위해, 상기 회로에 접속된 스캔 셀들로 이루어진 직렬 스캔 체인이 존재하는 회로를 테스트하는 방법으로서,

A. 제1 자극 데이타 신호들을 상기 직렬 스캔 체인으로 직렬로 입력하고 시프트하는 단계;

B. 상기 직렬 스캔 체인으로부터 상기 회로의 적어도 일부로 상기 제1 자극 데이타 신호들을 인가하는 단계;

C. 상기 제1 자극 데이타 신호들로부터 상기 회로 내에 제1 응답 데이타 신호들을 생성하는 단계;

D. 상기 직렬 스캔 체인 내에서 상기 회로로부터의 상기 제1 응답 데이타 신호들을 포착하는 단계;

E. 상기 제1 응답 데이타의 적어도 일부를, 제2 자극 데이타 신호들로서, 상기 회로의 적어도 일부에 인가하는 단계;

F. 상기 제2 자극 데이타 신호들로부터 상기 회로 내에 제2 응답 데이타 신호들을 생성하는 단계; 및

G. 상기 직렬 스캔 체인 내에서 상기 회로로부터의 상기 제2 응답 데이타 신호들을 포착하는 단계

를 포함하는 회로 테스트 방법.
제1항에 있어서,

상기 제2 자극 데이타 신호들을 인가하는 단계는, 상기 회로에 있어서 상기 제1 자극 데이타 신호들이 인가된 부분과 동일한 부분에 상기 제2 자극 데이타 신호들을 인가하는 단계를 포함하는 회로 테스트 방법.
제1항에 있어서,

상기 제2 자극 데이타 신호들을 인가하는 단계는, 상기 회로에 있어서 상기 제1 자극 데이타 신호들이 인가된 부분과 다른 부분에 상기 제2 자극 데이타 신호들을 인가하는 단계를 포함하는 회로 테스트 방법.
제1항에 있어서,

상기 포착 단계는, 상기 직렬 스캔 체인 내의 스캔 셀에서의 현재 상태의 데이타 신호와 응답 데이타 신호를 가산하는 단계를 포함하는 회로 테스트 방법.
제1항에 있어서,

상기 포착 단계는, 상기 직렬 스캔 체인 내의 스캔 셀 내에서 데이타 신호의 현재 상태를 보유하는 단계를 포함하는 회로 테스트 방법.
제1항에 있어서,

상기 직렬 스캔 체인에 들어가는 상기 제1 자극 데이타 신호들에 대한 시그너처 분석(signature analysis) 및 상기 직렬 스캔 체인으로부터 시프트 아웃하는 응답 데이타 신호들에 대한 시그너처 분석을 수행하는 단계를 포함하는 회로 테스트 방법.