JP3237584B2 - Ｆｐｇａ／ｐｌｄの信号まわり込みチェック回路 - Google Patents
Ｆｐｇａ／ｐｌｄの信号まわり込みチェック回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＦＰＧＡ／ＰＬＤ
の試験回路に関し、特にＦＰＧＡ／ＰＬＤを構成品の一
部として持つ装置に適用して好適な試験回路に関する。
の試験回路に関し、特にＦＰＧＡ／ＰＬＤを構成品の一
部として持つ装置に適用して好適な試験回路に関する。
【０００２】
【従来の技術】ＦＰＧＡ（field programmable gate
arrays）又はＰＬＤ（programmablelogic devices）
（「ＦＰＧＡ／ＰＬＤ」と記す）の診断回路の従来方式
としては、以下のものが知られている。
arrays）又はＰＬＤ（programmablelogic devices）
（「ＦＰＧＡ／ＰＬＤ」と記す）の診断回路の従来方式
としては、以下のものが知られている。
【０００３】（１）ＦＰＧＡ／ＰＬＤ内部に構成したプ
ログラム構成回路（プログラムユーザが構築した回路）
を診断するために多種多様なテストパターンをデータと
して内部に持たせておき、機能的正常性の確認をとる方
式。
ログラム構成回路（プログラムユーザが構築した回路）
を診断するために多種多様なテストパターンをデータと
して内部に持たせておき、機能的正常性の確認をとる方
式。
【０００４】（２）ＦＰＧＡ／ＰＬＤ内部配線に対する
障害（例えば製造時に発生する内部セル間を結ぶ配線の
短絡および配線ブリッジ）の有無をチェックする方式。
障害（例えば製造時に発生する内部セル間を結ぶ配線の
短絡および配線ブリッジ）の有無をチェックする方式。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来の診断方式では、ＦＰＧＡ／ＰＬＤ外部とのインタフ
ェース部分に対しての診断までは行わない。このため、
ＦＰＧＡ／ＰＬＤ外部インタフェース部分に対して発生
する不良、例えばＦＰＧＡ／ＰＬＤを基板上に実装した
際に発生する半田ブリッジや基板製造時のパターンブリ
ッジの有無をチェックできないという問題点を有してい
る。
来の診断方式では、ＦＰＧＡ／ＰＬＤ外部とのインタフ
ェース部分に対しての診断までは行わない。このため、
ＦＰＧＡ／ＰＬＤ外部インタフェース部分に対して発生
する不良、例えばＦＰＧＡ／ＰＬＤを基板上に実装した
際に発生する半田ブリッジや基板製造時のパターンブリ
ッジの有無をチェックできないという問題点を有してい
る。
【０００６】また上記（１）、（２）の診断方式におい
ては、各々の障害箇所の検出と同時に障害通知を外部へ
送出する形式をとっている。そして、このような状況障
害通知となる信号路に、外部物理的障害（半田ブリッ
ジ、パターンブリッジ）が発生した場合には、障害の誤
報を引き起こす可能性がある。
ては、各々の障害箇所の検出と同時に障害通知を外部へ
送出する形式をとっている。そして、このような状況障
害通知となる信号路に、外部物理的障害（半田ブリッ
ジ、パターンブリッジ）が発生した場合には、障害の誤
報を引き起こす可能性がある。
【０００７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＦＰＧＡ／ＰＬ
Ｄ外部とのインタフェース障害を検出可能とする診断回
路を提供することにある。
てなされたものであって、その目的は、ＦＰＧＡ／ＰＬ
Ｄ外部とのインタフェース障害を検出可能とする診断回
路を提供することにある。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の診断回路は、ＦＰＧＡ／ＰＬＤのプログラ
ム可能な論理装置におけるデバイス外部の、組み立て時
の半田ブリッジや基板作成時のパターンブリッジなどの
物理的障害を要因とした信号まわり込みをチェック手段
を備えている。
め、本発明の診断回路は、ＦＰＧＡ／ＰＬＤのプログラ
ム可能な論理装置におけるデバイス外部の、組み立て時
の半田ブリッジや基板作成時のパターンブリッジなどの
物理的障害を要因とした信号まわり込みをチェック手段
を備えている。
【０００９】本発明において、好ましくは、ＦＰＧＡ／
ＰＬＤのプログラム可能な論理装置のデバイス製造時に
該デバイスに埋め込まれ、プログラム構成回路を作成し
た時に得られるピンアサイン情報と、ＦＰＧＡ／ＰＬＤ
に対する外部配線情報を格納しているテストパターン保
持手段に収容されるデータを基に、前記障害のチェック
を行う。また、本発明においては、障害通知用としてオ
ンチップ障害通知手段を含む。
ＰＬＤのプログラム可能な論理装置のデバイス製造時に
該デバイスに埋め込まれ、プログラム構成回路を作成し
た時に得られるピンアサイン情報と、ＦＰＧＡ／ＰＬＤ
に対する外部配線情報を格納しているテストパターン保
持手段に収容されるデータを基に、前記障害のチェック
を行う。また、本発明においては、障害通知用としてオ
ンチップ障害通知手段を含む。
【００１０】本発明は、好ましくは、プログラム可能な
論理装置の診断回路において、ユーザにより構築された
回路であるプログラム構成回路と、外部につながるイン
タフェース部に対して試験信号を生成して送出するシグ
ナルジェネレータ部と、障害判定を行う障害判定部と、
診断試験時に、前記プログラム構成回路を試験信号から
断するように制御するゲート制御部と、前記プログラム
可能な論理装置の外部配線情報およびピンアサイン情報
を格納するテストパターン保持部と、障害の有無を外部
に表示するオンチップ障害通知部と、前記ゲート制御
部、前記シグナルジェネレータ部、前記オンチップ障害
通知部を制御するコントローラ部と、を備え、前記テス
トパターン保持部より、前記プログラム構成回路で使用
するピンアサイン情報、及び前記プログラム可能な論理
装置の外部配線情報が、前記シグナルジェネレータ部及
び前記障害判定部に転送され、前記コントローラ部から
の指示により前記プログラム構成回路に対して前記ゲー
ト制御部によって試験用信号の侵入を防ぐためのゲート
制御が行われ、前記シグナルジェネレータ部より試験対
象となる配線に対して送出された試験信号は外部に出力
する前に折り返されて前記障害判定部に入力され、前記
障害判定部では、前記入力した試験信号と、前記テスト
パターン保持部より転送されたデータを基に合否判定が
行われ合否判定結果が前記コントローラ部へ通知され、
前記コントローラ部は、通知された合否判定結果が不良
であった場合には、前記オンチップ障害通知部に障害有
を通知させる制御を行う。
論理装置の診断回路において、ユーザにより構築された
回路であるプログラム構成回路と、外部につながるイン
タフェース部に対して試験信号を生成して送出するシグ
ナルジェネレータ部と、障害判定を行う障害判定部と、
診断試験時に、前記プログラム構成回路を試験信号から
断するように制御するゲート制御部と、前記プログラム
可能な論理装置の外部配線情報およびピンアサイン情報
を格納するテストパターン保持部と、障害の有無を外部
に表示するオンチップ障害通知部と、前記ゲート制御
部、前記シグナルジェネレータ部、前記オンチップ障害
通知部を制御するコントローラ部と、を備え、前記テス
トパターン保持部より、前記プログラム構成回路で使用
するピンアサイン情報、及び前記プログラム可能な論理
装置の外部配線情報が、前記シグナルジェネレータ部及
び前記障害判定部に転送され、前記コントローラ部から
の指示により前記プログラム構成回路に対して前記ゲー
ト制御部によって試験用信号の侵入を防ぐためのゲート
制御が行われ、前記シグナルジェネレータ部より試験対
象となる配線に対して送出された試験信号は外部に出力
する前に折り返されて前記障害判定部に入力され、前記
障害判定部では、前記入力した試験信号と、前記テスト
パターン保持部より転送されたデータを基に合否判定が
行われ合否判定結果が前記コントローラ部へ通知され、
前記コントローラ部は、通知された合否判定結果が不良
であった場合には、前記オンチップ障害通知部に障害有
を通知させる制御を行う。
【００１１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の診断回路は、その好ましい実施の
形態において、診断回路内部を制御するコントローラ部
（図１の５）、ＦＰＧＡ／ＰＬＤ外部のインタフェース
部分信号を送出するシグナルジェネレータ部（図１の
３）、診断判定を行う障害判定部（図１の４）、プログ
ラム構成回路（プログラムユーザにより構築された回
路）との接続の断を制御するゲート制御部（図１の
６）、障害通知を行うオンチップ障害通知手段（図１の
７）、ＦＰＧＡ／ＰＬＤの外部配線情報およびピンアサ
イン情報を格納するテストパターン生成部（図１の
１）、から構成される。かかる構成の診断回路は、デバ
イス製造段階において、ＦＰＧＡ／ＰＬＤ内に埋め込ん
でおく。またテストパターン生成部（図１の１）は好ま
しくは読みだし専用のメモリで構成される。
に説明する。本発明の診断回路は、その好ましい実施の
形態において、診断回路内部を制御するコントローラ部
（図１の５）、ＦＰＧＡ／ＰＬＤ外部のインタフェース
部分信号を送出するシグナルジェネレータ部（図１の
３）、診断判定を行う障害判定部（図１の４）、プログ
ラム構成回路（プログラムユーザにより構築された回
路）との接続の断を制御するゲート制御部（図１の
６）、障害通知を行うオンチップ障害通知手段（図１の
７）、ＦＰＧＡ／ＰＬＤの外部配線情報およびピンアサ
イン情報を格納するテストパターン生成部（図１の
１）、から構成される。かかる構成の診断回路は、デバ
イス製造段階において、ＦＰＧＡ／ＰＬＤ内に埋め込ん
でおく。またテストパターン生成部（図１の１）は好ま
しくは読みだし専用のメモリで構成される。
【００１２】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例のＦＰＧ
Ａの構成を示す図である。図１を参照すると、本実施例
は、テストパタン保持部１、プログラム構成回路（プロ
グラムユーザが構築した回路）２、シグナルジェネレー
タ部３、障害判定部４、コントローラ部５、ゲート制御
部６、及び、オンチップ障害通知用ＬＥＤ（Light Emit
ting Diode）７を備えて構成されている。図１におい
て、波線で囲んだ回路ブロックが、本発明に係る診断回
路の構成に対応している。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例のＦＰＧ
Ａの構成を示す図である。図１を参照すると、本実施例
は、テストパタン保持部１、プログラム構成回路（プロ
グラムユーザが構築した回路）２、シグナルジェネレー
タ部３、障害判定部４、コントローラ部５、ゲート制御
部６、及び、オンチップ障害通知用ＬＥＤ（Light Emit
ting Diode）７を備えて構成されている。図１におい
て、波線で囲んだ回路ブロックが、本発明に係る診断回
路の構成に対応している。
【００１３】コントローラ部５は、ゲート制御部６、シ
グナルジェネレータ部３、オンチップ障害通知ＬＥＤ７
を制御する。シグナルジェネレータ部３はＦＰＧＡ／Ｐ
ＬＤ外部につながるインタフェース部分（入出力端子；
ＦＰＧＡ外部端子）に対して、試験信号を生成し、送出
する。
グナルジェネレータ部３、オンチップ障害通知ＬＥＤ７
を制御する。シグナルジェネレータ部３はＦＰＧＡ／Ｐ
ＬＤ外部につながるインタフェース部分（入出力端子；
ＦＰＧＡ外部端子）に対して、試験信号を生成し、送出
する。
【００１４】ゲート制御部６は、プログラム構成回路２
との接続を制御する。障害判定部４は、障害、すなわち
信号のまわり込みがないかどうかチェックする。オンチ
ップ障害通知ＬＥＤ７は、信号のまわり込みによる障害
の発生有無を通知するＬＥＤである。
との接続を制御する。障害判定部４は、障害、すなわち
信号のまわり込みがないかどうかチェックする。オンチ
ップ障害通知ＬＥＤ７は、信号のまわり込みによる障害
の発生有無を通知するＬＥＤである。
【００１５】テストパターン保持部１は、外部配線情報
およびＦＰＧＡ／ＰＬＤのピンアサイン情報を格納す
る。
およびＦＰＧＡ／ＰＬＤのピンアサイン情報を格納す
る。
【００１６】次に、本発明の一実施例の動作について説
明する。
明する。
【００１７】１．電源投入開始を契機として、テストパ
ターン保持部１より、プログラム構成回路２で使用する
ピンアサイン情報、およびＦＰＧＡ／ＰＬＤの外部配線
情報が、チェック部であるシグナルジェネレータ部３及
び障害判定部４に対して転送される。
ターン保持部１より、プログラム構成回路２で使用する
ピンアサイン情報、およびＦＰＧＡ／ＰＬＤの外部配線
情報が、チェック部であるシグナルジェネレータ部３及
び障害判定部４に対して転送される。
【００１８】２．コントローラ部５からの指示により、
ＦＰＧＡ／ＰＬＤ内部に形成されたプログラム構成回路
２に対して、ゲート制御部６によって試験用信号の侵入
を防ぐためのゲート制御が行われる。
ＦＰＧＡ／ＰＬＤ内部に形成されたプログラム構成回路
２に対して、ゲート制御部６によって試験用信号の侵入
を防ぐためのゲート制御が行われる。
【００１９】３．シグナルジェネレータ部３より試験対
象となる配線に対し、試験用信号が送出される。送出信
号は、ＦＰＧＡ／ＰＬＤ外部に送出される前に、障害判
定部に折り返されて通知される。
象となる配線に対し、試験用信号が送出される。送出信
号は、ＦＰＧＡ／ＰＬＤ外部に送出される前に、障害判
定部に折り返されて通知される。
【００２０】４．障害判定部４では、到達した試験用試
験と、上記１．で転送されたデータを基に、合否判定が
行われ、その結果がコントローラ部５へ通知される。
験と、上記１．で転送されたデータを基に、合否判定が
行われ、その結果がコントローラ部５へ通知される。
【００２１】５．診断がＮＧ（不良）であった場合に
は、コントローラ部５よりオンチップ障害通知ＬＥＤを
点灯（障害有）させる制御が行われる。
は、コントローラ部５よりオンチップ障害通知ＬＥＤを
点灯（障害有）させる制御が行われる。
【００２２】図１に示す各パス（ルート）〜につい
て、以下に説明しておく。はテストパタン保持部１か
らピンアサイン情報、外部配線情報を転送する信号線ル
ート、はコントローラ部５からシグナルジェネレータ
部３に対する制御を行う信号線ルート、はゲート制御
部６からプログラム構成回路２に対する試験信号の侵入
を防ぐ信号線ルート、は障害判定部４から障害判定の
結果をコントローラ部４に通知する信号線ルート、は
コントローラ部５から障害通知を監視媒体に通知するル
ート、はシグナルジェネレータ部３から試験用信号を
ＦＰＧＡ／ＰＬＤ外部へ送出するルート、は送出した
試験用信号を折り返すルート、外部物理的障害による信
号を入力するルート、外部配線をマルチに組んだときの
信号入力ルートである。
て、以下に説明しておく。はテストパタン保持部１か
らピンアサイン情報、外部配線情報を転送する信号線ル
ート、はコントローラ部５からシグナルジェネレータ
部３に対する制御を行う信号線ルート、はゲート制御
部６からプログラム構成回路２に対する試験信号の侵入
を防ぐ信号線ルート、は障害判定部４から障害判定の
結果をコントローラ部４に通知する信号線ルート、は
コントローラ部５から障害通知を監視媒体に通知するル
ート、はシグナルジェネレータ部３から試験用信号を
ＦＰＧＡ／ＰＬＤ外部へ送出するルート、は送出した
試験用信号を折り返すルート、外部物理的障害による信
号を入力するルート、外部配線をマルチに組んだときの
信号入力ルートである。
【００２３】なお、本発明においては、上記従来の診断
方式（１）、（２）と併用してもよく、この場合、障害
通知となる信号路に、外部物理的障害（半田ブリッジ、
パターンブリッジ）が発生した場合には、本発明はこれ
を検出できるため、従来方式で問題とされた障害の誤報
を回避するものであり、従来の診断方式を改善するもの
としても有効である。
方式（１）、（２）と併用してもよく、この場合、障害
通知となる信号路に、外部物理的障害（半田ブリッジ、
パターンブリッジ）が発生した場合には、本発明はこれ
を検出できるため、従来方式で問題とされた障害の誤報
を回避するものであり、従来の診断方式を改善するもの
としても有効である。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
ＦＰＧＡ／ＰＬＤ外部とのインタフェース部分に対して
の障害を容易且つ早急に検出することができ、またＦＰ
ＧＡ／ＰＬＤを組み込んだパッケージ全体として試験し
た場合にも、障害発生箇所を特定することを容易化し、
装置の信頼性を向上する、という効果を奏する。
ＦＰＧＡ／ＰＬＤ外部とのインタフェース部分に対して
の障害を容易且つ早急に検出することができ、またＦＰ
ＧＡ／ＰＬＤを組み込んだパッケージ全体として試験し
た場合にも、障害発生箇所を特定することを容易化し、
装置の信頼性を向上する、という効果を奏する。
【図１】本発明を一実施例の構成を示すブロック図であ
る。
る。
１ テストパターン保持部 ２ プログラム構成回路 ３ シグナルジェネレータ部 ４ 障害判定部 ５ コントローラ部 ６ ゲート制御部 ７ オンチップ障害通知ＬＥＤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 19/00 (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193 G06F 11/22 H01L 21/66,21/822,27/04
Claims (1)
- 【請求項１】ユーザにより構築された回路であるプログ
ラム構成回路を有するプログラム可能な論理装置内に設
けられ、前記プログラム構成回路を診断する診断回路
が、 前記プログラム構成回路と前記プログラム可能な論理装
置の外部端子とを接続する配線 に対して試験信号を生成
して送出するシグナルジェネレータ部と、 障害判定を行う障害判定部と、 診断試験時に、前記プログラム構成回路を試験信号から
断するように制御するゲート制御部と、 前記プログラム可能な論理装置の外部配線情報と、前記
プログラム構成回路で使用するピンのピンアサイン情報
を格納するテストパターン保持部と、前記プログラム可能な論理装置と同一の半導体チップ上
に形成された発光素子よりなり、 障害の有無を前記プロ
グラム可能な論理装置の外部に対して表示するオンチッ
プ障害通知部と、 前記ゲート制御部、前記シグナルジェネレータ部、前記
オンチップ障害通知部を制御するコントローラ部と、 を備え、 前記テストパターン保持部より、前記プログラム構成回
路で使用するピンアサイン情報、及び前記プログラム可
能な論理装置の外部配線情報が、前記シグナルジェネレ
ータ部及び前記障害判定部に転送され、 前記コントローラ部からの指示により前記プログラム構
成回路に対して前記ゲート制御部によって試験用信号の
侵入を防ぐためのゲート制御が行われ、 前記シグナルジェネレータ部より試験対象となる配線に
対して送出された試験信号は外部に出力する前に折り返
されて前記障害判定部に入力され、 前記障害判定部では、前記入力した試験信号と、前記テ
ストパターン保持部より転送されたデータを基に合否判
定が行われ合否判定結果が前記コントローラ部へ通知さ
れ、 前記コントローラ部は、通知された合否判定結果が不良
であった場合には、前記オンチップ障害通知部に障害有
を表示させる制御を行う、 ことを特徴とするプログラム可能な論理装置の診断回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23535497A JP3237584B2 (ja) | 1997-08-15 | 1997-08-15 | Ｆｐｇａ／ｐｌｄの信号まわり込みチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23535497A JP3237584B2 (ja) | 1997-08-15 | 1997-08-15 | Ｆｐｇａ／ｐｌｄの信号まわり込みチェック回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1164465A JPH1164465A (ja) | 1999-03-05 |
| JP3237584B2 true JP3237584B2 (ja) | 2001-12-10 |
Family
ID=16984856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23535497A Expired - Fee Related JP3237584B2 (ja) | 1997-08-15 | 1997-08-15 | Ｆｐｇａ／ｐｌｄの信号まわり込みチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237584B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3645748B2 (ja) * | 1999-06-25 | 2005-05-11 | 日本電気エンジニアリング株式会社 | 半田不良検査装置 |
| JP2001337138A (ja) * | 2000-05-30 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体集積回路用テスト回路装置およびこれを用いた半導体集積回路 |
| JP4501376B2 (ja) * | 2003-08-08 | 2010-07-14 | セイコーエプソン株式会社 | 電気光学パネル、電気光学装置及び電子機器 |
| JP2007010477A (ja) | 2005-06-30 | 2007-01-18 | Fujitsu Ltd | 集積回路及び回路ボード |
| JP2007024659A (ja) | 2005-07-15 | 2007-02-01 | Fujitsu Ltd | 集積回路及び回路ボード |
| JP2012208108A (ja) * | 2011-03-11 | 2012-10-25 | Denso Corp | 半導体集積回路 |
| CN103472387B (zh) * | 2013-09-04 | 2015-11-25 | 北京控制工程研究所 | 一种适用于反熔丝型fpga的通用在线测试系统及测试方法 |
-
1997
- 1997-08-15 JP JP23535497A patent/JP3237584B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1164465A (ja) | 1999-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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